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JP2513462B2 - マイクロ・コンピユ−タ - Google Patents

マイクロ・コンピユ−タ

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Publication number
JP2513462B2
JP2513462B2 JP6573986A JP6573986A JP2513462B2 JP 2513462 B2 JP2513462 B2 JP 2513462B2 JP 6573986 A JP6573986 A JP 6573986A JP 6573986 A JP6573986 A JP 6573986A JP 2513462 B2 JP2513462 B2 JP 2513462B2
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JP
Japan
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rom
eep
program
data
microcomputer
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JP6573986A
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JPS62224853A (ja
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直幹 三ツ石
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to EP87302074A priority patent/EP0239283B1/en
Priority to DE3789152T priority patent/DE3789152T2/de
Priority to KR1019870002482A priority patent/KR950012516B1/ko
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Priority to HK27496A priority patent/HK27496A/xx
Application granted granted Critical
Publication of JP2513462B2 publication Critical patent/JP2513462B2/ja
Priority to US09/240,975 priority patent/US20040221091A1/en
Priority to US11/180,554 priority patent/US20050251615A1/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、マイクロ・コンピュータ技術、さらには
EEP-ROM（エレクトリカリ・エレーサブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）のような電気
的に書込が可能なROMを内蔵したシングルチップ型マイ
クロ・コンピュータに適用して有効な技術に関するもの
で、たとえば、ICカードに内蔵されるマイクロ・コンピ
ュータに利用して有効な技術に関するものである。
［従来の技術］ 最近、磁気カードなどに代わるものとして、いわゆる
ICカードが注目されている。このICカードは、たとえば
特公昭56-19665号公報などに記載されているように、ID
（識別コード）などのデータを記憶させたP-ROM（紫外
線消去型のプログラマブル・ROM）を内蔵することによ
り、たとえばキーの代わりをなす識別カードとして機能
させることができる。
ここで、本発明者は、たとえば上述したごときICカー
ドに内蔵するのに適したEEP-ROM内蔵型のシングルチッ
プ型マイクロ・コンピュータについて検討した。以下
は、公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。
第６図は本発明者によって検討されたマイクロ・コン
ピュータ10の構成を示す。
同図に示すマイクロ・コンピュータ10はEEP-ROM内蔵
のシングルチップ型であって、CPU（中央処理ユニッ
ト）１、RAM（ランダム・アクセス・メモリ）２、マス
クROM（固定記憶ROM）３、EEP-ROM41,42、I/O（入出力
ユニット）５、周辺回路６、およびEEP-ROM書込制御部
７などを同一半導体チップ内に有する。各部（１〜７）
はアドレスバスLAおよびデータバスLDによって相互に接
続されている。
このシングルチップ型マイクロ・コンピュータ10は、
たとえばICカード内に内蔵されて使用される。そして、
第７図に示すように、外部とのデータDxの授受はすべて
CPU1を介して行われるようになっている。第７図は、第
６図に示したマイクロ・コンピュータ10をデータDxの流
れに着目して示したものである。
ここで、EEP-ROM41,42は同等のものが互いに独立して
２つ設けられている。そして、第８図に示すように、一
方のEEP-ROM41は、いわゆるユーザ・プログラム領域（M
1）として利用される。ここには、ユーザが任意に作成
したプログラムが予め書き込まれる。他方のEEP-ROM42
はデータ領域（M2）として利用される。ここには、CPU1
によって管理される入出力データのうち、保存を要する
データDxが必要に応じて随時に書き込まれる。
他方、CPU1は、プログラム格納用EEP-ROM41に書き込
まれたユーザ・プログラムIx2を１命令ずつ読込みなが
ら、所定の処理動作を実行する。そして、その処理動作
の過程にて要保存データDxをデータ格納用EEP-ROM42に
書き込む必要が生じた場合には、EEP-ROM書込制御部７
を介して、そのEEP-ROM42への書き込みを行う。この書
込制御の実行に際しては、マスクROM2に予め標準プログ
ラムIx1として用意されているプログラム・ルーチン
（あるいはプログラム・モジュール）が適宜参照され
る。上記標準プログラムは、OS（オペレーティングシス
テム）もしくはシステムプログラムであり、書込みの全
体的な処理はEEP-ROM41に書き込まれたユーザ・プログ
ラムに従って行われる。
第７図において示されるようなEEP-ROM書込制御部７
は、たとえば一方のEEP-ROM41に書き込まれたプログラ
ムに基づく制御を受けながら、他方のEEP-ROM42への書
込動作を行う。この他方のEEP-ROM42は、書込みが行わ
れている間、CPU1から切り離される。
以上のようにして、ユーザの多様な仕様要求に即座に
応じられ、かつデータDxを必要に応じてEEP-ROMに半永
久的に保存させることが可能なマイクロ・コンピュータ
10が構成されている。
［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点
のあることが本発明者によってあきらかとされた。
すなわち、上述したマイクロ・コンピュータ10では、
ユーザ・プログラムIx2を書き込むためと要保存データD
xを記憶するために、互いに独立した２つのEEP-ROM41,4
2が必要となる。EEP-ROMが１つだけでは、そのEEP-ROM
に書込を行っている間、そのEEP-ROMに対する読出アク
セスができなくなって、CPU1が実行すべき命令を読出せ
なくなってしまうからである。したがって、上述したよ
うに、プログラムとデータとをそれぞれに独立した２つ
のEEP-ROM41,42に格納させ、一方のEEP-ROM41から命令
を読出しながら、その読出した命令に基づいて他方のEE
P-ROM42の書込制御を実行するように構成しなければな
らなかった。
しかし、そのためには、互いに独立した２つのEEP-RO
M41,42が必要であり、しかも各EEP-ROM41,42は、各方面
のユーザからの種々多様な仕様要求に対応できるように
するために、それぞれに十分に大きな記憶領域M1,M2を
用意できるものでなければならない。たとえば、データ
サイズは小さくてよいがプログラムサイズは大きく、あ
るいはプログラムサイズは小さくてよいがデータサイズ
は大きく、といったような２通りの要求のいずれにも対
応できるようにするためには、結局、２つのEEP-ROM41,
42のそれぞれの記憶容量をどちらも大きくせざるを得な
い。さらに、２つのEEP-ROM41,42の各記憶容量を両方共
に大きくしても、そのどちらかは記憶容量が大きく余っ
て有効に利用されない、という無駄が生じやすい。
なお、EEP-ROM41,42のそれぞれは、メモリアレイとと
もにセンスアンプ、ドライバ回路のようなデータ入出力
のための回路やアドレスを選択するための回路からなる
周辺回路をもつ。それ故に、EEP-ROMが複数個独立して
形成された場合、センスアンプ、ドライバなどの周辺回
路がそれぞれのEEP-ROM内に設けられることになるの
で、多くの回路要素が必要とされる。これに応じて、EE
P-ROMの全体のサイズを大きくせざるを得なくなってい
る。
そこで、本発明者は、EEP-ROM41に、EEP-ROM42の制御
のためのプログラムを格納するとともにEEP-ROM42のプ
ログラムによって参照されるべきデータを格納し、また
EEP-ROM42に、EEP-ROM41の制御のためのプログラムとと
もにEEP-ROM41のプログラムによって参照されるデータ
を格納することも検討した。このようにすると、EEP-RO
M41および42のそれぞれにおけるプログラム格納エリア
とデータ格納エリアとを可変にすることが可能になる。
この場合、前述のようなメモリエリアもしくはサイズに
関する問題は幾分緩和される。しかしながら、この場合
であっても、各EEP-ROM41および42が互いに独立的なセ
ンスアンプやデコーダ回路のような周辺回路をそれぞれ
にもつので、EEP-ROM全体のサイズもしくは半導体チッ
プ全体のサイズに関しての不利益は十分に除去されな
い。
以上のように、上述したマイクロ・コンピュータで
は、ユーザの多様な仕様要求に即座に応じられ、かつデ
ータDxを必要に応じてEEP-ROMに半永久的に保存させる
ことができるという利点を有するものの、それぞれに十
分に大きな記憶容量をもつ２つの独立したEEP-ROM41,42
が必要であった。このため、そのハードウェア的な構成
負担が大きく、とくに、シングルチップ型のものにあっ
ては、その半導体チップサイズがどうしても大きくなっ
てしまい、その割にハードウェア資源の利用効率が必ず
しもよくない、という問題点のあることが本発明者によ
ってあきらかとされた。
本発明の目的は、上述したマイクロ・コンピュータの
利点、すなわちユーザの多様な仕様要求に即座に応じら
れ、かつデータDxを必要に応じてEEP-ROMに半永久的に
保存させることができるという利点を保持しつつ、その
ハードウェア的な構成規模の縮小を可能にし、かつハー
ドウェア資源の利用効率を高められるようにする、とい
う技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、ユーザ・プログラムとデータの両方を書込
み可能にされた電気的に書込み可能なROMと、このROMに
書込みを行うための書込み制御プログラムを格納する記
憶装置と、上記ユーザ・プログラム及び書込み制御プロ
グラムを実行するCPUとを１個の半導体基板に備えたマ
イクロ・コンピュータにおいて、上記ROMと記憶装置を
相互に異なるアドレス位置に配置すると共に、上記ユー
ザ・プログラムには、上記ROMへのデータ書込みに際し
てその書込み制御処理ルーチンを上記記憶装置の書込み
制御プログラムに移行させる命令を含め、上記書込み制
御プログラムには、それに従った書込みの完了後に、CP
Uが実行すべきプログラムを上記ユーザ・プログラムに
復帰させる命令を含める、というものである。
［作用］ 上記した手段によれば、書込可能なROMにデータを書
き込むのに際し、そのときだけCPUを別の記憶装置へジ
ャンプさせて、そこに予め格納された所定の書込制御プ
ログラムを実行させることにより、書込可能なROMへの
書込動作中にもCPUに所定の書込制御処理を実行させる
ことができる。これにより、ユーザ・プログラム領域と
データ領域とを１つの書込可能なROM内に置くことがで
き、さらに各領域の大きさの割合を任意に選ぶことがで
きる。これによって、ユーザの多様な仕様要求に即座に
応じられ、かつデータDxを必要に応じて上記ROMに半永
久的に保存させることができるという利点を保持しつ
つ、そのハードウェア的な構成規模の縮小を可能にし、
かつハードウェア資源の利用効率を高められるようにす
る、という目的が達成される。
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
第１図はこの発明による技術が適用されたマイクロ・
コンピュータ10の主要部における一実施例を示す。
同図にその主要部を示すマイクロ・コンピュータ10は
シングルチップ型のものであって、CPU1とともに、ユー
ザ・プログラムIx2と要保存データの両方が任意の割合
で書き込まれるEEP-ROM4を備える。これとともに、その
EEP-ROM4に書込を行うための書込制御プログラムが標準
プログラムと共に標準プログラム領域Ix1に予め固定的
に格納されたいわゆるマスクROM3を備える。さらに、そ
のEEP-ROM4とマスクROM3はそれぞれ、上記CPU1のアドレ
ス空間上にて、互いに異なるアドレス位置に配置されて
いる。なお、第１図においては、マスクROM3とEEP-ROM4
を選択的にCPU1に接続する回路ブロックとしてスイッチ
を表したものが図示されているが、これは以下の説明か
ら明らかなように、ジャンプ命令とリターン命令を代表
としてCPU1がマスクROM3とEEP-ROM4との何れの命令を実
行するかを概念的に示したものである。
この場合、EEP-ROM4内には、そのEEP-ROM4への書込制
御プログラムの代わりに、マスクROM3へのコール命令が
書き込まれるようになっている。他方、マスクROM3内に
は、EEP-ROM4のための書込制御プログラムとともに、こ
の書込制御プログラムの最後にEEP-ROM4へのリターン命
令（復帰命令）が書き込まれるようになっている。
第２図は、第１図に示したマイクロ・コンピュータ10
の全体的な構成の一実施例を示す。
同図に示すように、上記マイクロ・コンピュータ10に
は、上述した構成要素すなわちCPU1、マスクROM3、およ
びEEP-ROM4のほかに、CPU1の作業領域を提供するRAM2、
外部に対してデータDxの受け渡しを行うI/O（入出力ユ
ニット）５、周辺回路６、およびEEP-ROM書込制御部７
などが内蔵されている。これらを内蔵することにより、
たとえばICカード内に内蔵されるシングルチップ型マイ
クロ・コンピュータとしての適性をもたせられている。
マイクロ・コンピュータ10内の各部（１〜７）はアドレ
スバスLAおよびデータバスLDによって相互に接続されて
いる。
第３図は、第２図に示したマイクロ・コンピュータ10
を、データDxの流れに着目して示す。同図に示すよう
に、外部とのデータDxの授受はすべてCPU1を介して行わ
れるようになっている。
第４図は、上記CPU1のアドレス空間の状態の３つの例
をそれぞれメモリ・マップによって示す。同図に示すよ
うに、上記EEP-ROM4による記憶領域Ｍ内には、ユーザ・
プログラム領域M1とデータ領域M2の両方が任意の割合で
もって割り当てられるようになっている。
第５図は、上記CPU1がEEP-ROM4への書込制御を行う場
合の処理動作例をフローチャートによって示す。
第２図および第７図において、CPU1は、ユーザ・プロ
グラム領域M1に書き込まれたプログラムIx2を１命令ず
つ読込みながら、所定の処理動作を実行する（ステップ
S6）。
ここで、その処理動作の過程にて要保存データDxをEE
P-ROM4に書き込む必要が生じると（ステップS1）、CPU1
は、コール命令によって、マスクROM3に格納された標準
プログラム領域Ix1中の書込制御プログラムの先頭アド
レスにジャンプする（ステップS2）。そして、その書込
制御プログラムにしたがってEEP-ROM4の書込制御処理を
実行する（ステップS3）。これにより、EEP-ROM書込制
御部７を介して、そのEEP-ROM4への書き込みが行われ
る。
この後、書込みが完了すると、CPU1は、たとえば書込
制御部７側から発せられる割込あるいはフラグに基づい
て、書込の完了を判定する（ステップS4）。すると、CP
U1は、マスクROM3からEEP-ROM4のプログラム領域M1にリ
ターン（復帰）し、ジャンプ前のアドレスの次の番地か
らユーザ・プログラムの読込みを再開する（ステップS
5）。そして、次のデータ書込要求が発生するまで、EEP
-ROM4のユーザ・プログラムを実行する（ステップS
6）。
以上のようにして、ユーザ・プログラム領域M1とデー
タ領域M2とを１つのEEP-ROM4内に置くことができるよう
になっている。これとともに、両領域M1とM2の大きさの
割合を任意に選ぶことができるので、EEP-ROM全体の記
憶領域Ｍのサイズがそれほど大きくなくとも、たとえば
第４図に３つの例を示すように、データ領域M2のサイズ
を小さくする代わりにプログラム領域M1のサイズを大き
くとったり、あるいはプログラム領域M1のサイズを小さ
くする代わりにデータ領域M2のサイズを大きくとった
り、といったように記憶領域Ｍを融通し合って効率良く
利用することができる。
これによって、ユーザの多様な仕様要求に即座に応じ
られ、かつデータDxを必要に応じてEEP-ROM4に半永久的
に保存させることができるという利点を保持しつつ、そ
のハードウェア的な構成規模の縮小を可能にし、かつハ
ードウェア資源の利用効率を高められるようにする、と
いう目的が達成される。
以上、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、書込制
御プログラムをマスクROM3あるいはEEP-ROM4に予め格納
し、EEP-ROM4の書込動作を行うときに、その格納された
書込制御プログラムをRAM2へ転送してCPU1に実行させる
ような構成でもよい。
また、EEP-ROMの書込が完了されたときのユーザプロ
グラムへのリターンは、実施例のように書込制御部７か
ら発せられるフラグによらなくてもよい。たとえば、CP
U1内の適当な作業レジスタが、EEP-ROMへの書込動作の
開始によって動作開始されて、その動作中に一定周期で
更新される一種のカウンタもしくはタイマとして利用さ
れ、かかる作業レジスタの内容が所定値に達したときに
上記リターン動作が実行されるように構成されてもよ
い。つまり、CPU1があらかじめ見込まれる所定の書込所
要時間を計時し、この計時が完了した時点でEEP-ROMへ
の書込動作の完了をソフトウェア時にチェックする構成
であってもよい。この場合、書込時間の設定とその後の
リターン動作の制御は、タイマー回路のような専用回路
によってハードウェア的に行わせるようにしてもよい。
そのほか、書込可能なROMとしては、EEP-ROMのような
電気的に書込および消去可能なROMだけではなく、紫外
線消去型のP-ROMも利用できる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるICカード用シング
ルチップ型マイクロ・コンピュータに適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えば、ボード型のマイクロ・コンピュータなどにも適用
できる。
少なくとも、EEP-ROMにプログラムとデータの両方を
記憶させる条件のものには適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、EEP-ROMのような電気的に書込み可能なROM
内蔵型のマイクロ・コンピュータにあって、ユーザ・プ
ログラム領域とデータ領域とを１つのROM内に置くこと
ができ、さらに各領域の大きさの割合を任意に選ぶこと
ができ、これによって、ユーザの多様な仕様要求に即座
に応じられ、かつデータDxを必要に応じてROMに半永久
的に保存させることができるという利点を保持しつつ、
そのハードウェア的な構成規模の縮小を可能にし、かつ
ハードウェア資源の利用効率を高めることができる、と
いう効果が得られる。
【図面の簡単な説明】
第１図はこの発明による技術が適用されたEEP-ROM内蔵
型マイクロ・コンピュータの主要部を示すブロック図、 第２図は第１図に示したマイクロ・コンピュータの全体
的な構成例を示すブロック図、 第３図は第２図に示したマイクロ・コンピュータをデー
タの流れに着目して示すブロック図、 第４図は第２図に示したマイクロ・コンピュータ内CPU
のアドレス空間の３つの状態を例示するアドレスマッ
プ、 第５図は第２図に示したマイクロ・コンピュータの動作
例を示すフローチャート、 第６図はこの発明に先立って検討されたEEP-ROM内蔵型
マイクロ・コンピュータの構成を示すブロック図、 第７図は第６図に示したマイクロ・コンピュータをデー
タの流れに着目して示すブロック図、 第８図は第６図に示したマイクロ・コンピュータ内のCP
Uのアドレス空間の状態を例示するアドレスマップであ
る。 １……CPU（中央処理ユニット）、２……RAM、３……EE
P-ROM書込制御プログラムが格納されたマイクROM、４…
…EEP-ROM、５……I/O（入出力ポート）、６……周辺回
路、７……EEP-ROM書込制御部、10……マイクロ・コン
ピュータ、LD……データバス、LA……アドレスバス、M1
……ユーザ・プログラム領域、M2……データ領域、Ix1
……EEP-ROM書込制御プログラムを含む標準プログラ
ム、Ix2……ユーザ・プログラム。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】ユーザ・プログラムの格納領域とデータの
    格納領域に兼用された電気的に書き込み可能なROMと、
    このROMに書き込みを行うための書き込み制御プログラ
    ムを格納する記憶装置と、上記ユーザ・プログラム及び
    書き込み制御プログラムを実行するCPUとを１個の半導
    体基板に備え、上記ROMと記憶装置は互いに異なるアド
    レス位置に配置され、上記ユーザ・プログラムは上記記
    憶装置に格納されている書き込み制御プログラムによっ
    て上記ROMを書き込み制御する処理にCPUの処理を移行さ
    せるための命令を含み、上記書き込み制御プログラムは
    上記ROMを書き込み制御する処理の完了後に上記ROMに格
    納されているユーザプログラムによる処理にCPUの処理
    を復帰させる命令を含んで成るものであることを特徴と
    するマイクロ・コンピュータ。
  2. 【請求項２】上記書き込み制御プログラムを格納する記
    憶装置はマスクROMであることを特徴とする特許請求の
    範囲第１項記載のマイクロ・コンピュータ。
  3. 【請求項３】上記書き込み制御プログラムを格納する記
    憶装置は、ROMから書き込み制御プログラムの転送を受
    けるRAMであることを特徴とする特許請求の範囲第１項
    記載のマイクロ・コンピュータ。
JP6573986A 1986-03-26 1986-03-26 マイクロ・コンピユ−タ Expired - Lifetime JP2513462B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP6573986A JP2513462B2 (ja) 1986-03-26 1986-03-26 マイクロ・コンピユ−タ
EP87302074A EP0239283B1 (en) 1986-03-26 1987-03-11 Microcomputer
DE3789152T DE3789152T2 (de) 1986-03-26 1987-03-11 Mikrorechner.
KR1019870002482A KR950012516B1 (ko) 1986-03-26 1987-03-19 마이크로컴퓨터
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US09/240,975 US20040221091A1 (en) 1986-03-26 1999-01-29 An ic card having a dedicated write controller for writing to incorporated eeprom on the card
US11/180,554 US20050251615A1 (en) 1986-03-26 2005-07-14 Microcomputer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6573986A JP2513462B2 (ja) 1986-03-26 1986-03-26 マイクロ・コンピユ−タ

Publications (2)

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JPS62224853A JPS62224853A (ja) 1987-10-02
JP2513462B2 true JP2513462B2 (ja) 1996-07-03

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Application Number Title Priority Date Filing Date
JP6573986A Expired - Lifetime JP2513462B2 (ja) 1986-03-26 1986-03-26 マイクロ・コンピユ−タ

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JP (1) JP2513462B2 (ja)
KR (1) KR950012516B1 (ja)
DE (1) DE3789152T2 (ja)
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