JPH065852A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JPH065852A JPH065852A JP16500092A JP16500092A JPH065852A JP H065852 A JPH065852 A JP H065852A JP 16500092 A JP16500092 A JP 16500092A JP 16500092 A JP16500092 A JP 16500092A JP H065852 A JPH065852 A JP H065852A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
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Abstract
(57)【要約】
【目的】 表面チャネル型デバイスを実現し、かつ、電
極の配線抵抗が低く、しかも、ゲート耐圧劣化等が抑制
されるＭＯＳ特性を安定化する。 【構成】 ＭＯＳＦＥＴの製造方法において、第１導電
型の半導体基板あるいは半導体層のゲート形成領域上に
ゲート酸化膜１０３を形成し、そのゲート酸化膜１０３
上に第１の高融点金属膜である窒化チタン膜１０４を形
成し、その窒化チタン膜１０４上にその窒化チタン膜１
０４とは相反する応力をもつ第２の高融点金属膜である
タングステン膜１０５を形成し、ホトリソグラフィ技術
によりパターニングを行い、前記窒化チタン膜１０４と
タングステン膜１０５によりゲート電極を形成する。
極の配線抵抗が低く、しかも、ゲート耐圧劣化等が抑制
されるＭＯＳ特性を安定化する。 【構成】 ＭＯＳＦＥＴの製造方法において、第１導電
型の半導体基板あるいは半導体層のゲート形成領域上に
ゲート酸化膜１０３を形成し、そのゲート酸化膜１０３
上に第１の高融点金属膜である窒化チタン膜１０４を形
成し、その窒化チタン膜１０４上にその窒化チタン膜１
０４とは相反する応力をもつ第２の高融点金属膜である
タングステン膜１０５を形成し、ホトリソグラフィ技術
によりパターニングを行い、前記窒化チタン膜１０４と
タングステン膜１０５によりゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極に高融点金
属を有するＭＯＳＦＥＴ及びその製造方法に関するもの
である。
属を有するＭＯＳＦＥＴ及びその製造方法に関するもの
である。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図２はかかる
従来のＭＯＳＦＥＴの製造工程断面図である。なお、こ
のようなＭＯＳＦＥＴの製造方法は、現在ではＬＤＤ構
造などに広く応用され、その一例として、詳しくはＩＥ
ＤＭ’８３ Ｐ．３９２〜３９５に示されている。
例えば、以下に示すようなものがあった。図２はかかる
従来のＭＯＳＦＥＴの製造工程断面図である。なお、こ
のようなＭＯＳＦＥＴの製造方法は、現在ではＬＤＤ構
造などに広く応用され、その一例として、詳しくはＩＥ
ＤＭ’８３ Ｐ．３９２〜３９５に示されている。
【０００３】まず、図２（ａ）に示すように、通常の選
択酸化法（ＬＯＣＯＳ法）により、シリコン単結晶半導
体基板（以下、基板という）１にフィールド酸化膜２を
形成し、アクティブ領域１１とフィールド領域１２を分
離する。次に、図２（ｂ）に示すように、トランジスタ
のゲート酸化膜３、及びゲート電極４を全面に形成した
後、ホトリソグラフィ技術によりパターニングを行い、
ゲート電極４を形成する。
択酸化法（ＬＯＣＯＳ法）により、シリコン単結晶半導
体基板（以下、基板という）１にフィールド酸化膜２を
形成し、アクティブ領域１１とフィールド領域１２を分
離する。次に、図２（ｂ）に示すように、トランジスタ
のゲート酸化膜３、及びゲート電極４を全面に形成した
後、ホトリソグラフィ技術によりパターニングを行い、
ゲート電極４を形成する。
【０００４】次に、図２（ｃ）に示すように、ゲート電
極４をマスクとして、例えば、Ｎチャンネルトランジス
タの場合では、ヒ素の不純物をイオン注入することによ
り、基板１のソース／ドレイン形成領域の全体に自己整
合的に高濃度の不純物拡散層５を形成するようにしてい
る。
極４をマスクとして、例えば、Ｎチャンネルトランジス
タの場合では、ヒ素の不純物をイオン注入することによ
り、基板１のソース／ドレイン形成領域の全体に自己整
合的に高濃度の不純物拡散層５を形成するようにしてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＭＯＳＦＥＴでは、ゲート電極として使用する
材料によって以下のような問題点があった。まず、電極
材料として多結晶シリコン膜を使用した場合は、金属材
料に比べて比抵抗が高く、信号遅延が顕在化してくる。
また、低抵抗化のために多結晶シリコン膜上にタングス
テンやモリブデンのような高融点金属を形成するポリサ
イド構造を使用した場合でも、金属材料単体の場合に比
べて、数ケタも比抵抗が大きく、かつ表面チャネル型デ
バイスを実現する異極性ゲート電極方式をとろうとする
とプロセスが複雑になる。
た従来のＭＯＳＦＥＴでは、ゲート電極として使用する
材料によって以下のような問題点があった。まず、電極
材料として多結晶シリコン膜を使用した場合は、金属材
料に比べて比抵抗が高く、信号遅延が顕在化してくる。
また、低抵抗化のために多結晶シリコン膜上にタングス
テンやモリブデンのような高融点金属を形成するポリサ
イド構造を使用した場合でも、金属材料単体の場合に比
べて、数ケタも比抵抗が大きく、かつ表面チャネル型デ
バイスを実現する異極性ゲート電極方式をとろうとする
とプロセスが複雑になる。
【０００６】更に進んで、高融点金属そのものをゲート
電極として用いる試みもなされているが、タングステン
などでは膜応力の大きいことによるゲート耐圧やホット
キャリア劣化現象が発生するなど、技術的に満足できる
ものは得られなかった。本発明は、以上述べたような問
題点を解決するために、表面チャネル型デバイスを実現
し、かつ、電極の配線抵抗が低く、しかも、ゲート耐圧
劣化等が抑制されるＭＯＳ特性を安定化することができ
るＭＯＳＦＥＴ及びその製造方法を提供することを目的
とする。
電極として用いる試みもなされているが、タングステン
などでは膜応力の大きいことによるゲート耐圧やホット
キャリア劣化現象が発生するなど、技術的に満足できる
ものは得られなかった。本発明は、以上述べたような問
題点を解決するために、表面チャネル型デバイスを実現
し、かつ、電極の配線抵抗が低く、しかも、ゲート耐圧
劣化等が抑制されるＭＯＳ特性を安定化することができ
るＭＯＳＦＥＴ及びその製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＯＳＦＥＴにおいて、半導体基板と、
この半導体基板の表層に形成されたソース及びドレイン
領域と、このソース及びドレイン領域間の前記半導体基
板上に形成されたゲート酸化膜と、このゲート酸化膜上
に形成された第１の高融点金属膜と、この第１の高融点
金属膜上に形成され、かつ該第１の高融点金属膜とは相
反する応力をもつ第２の高融点金属膜とを設けるように
したものである。
成するために、ＭＯＳＦＥＴにおいて、半導体基板と、
この半導体基板の表層に形成されたソース及びドレイン
領域と、このソース及びドレイン領域間の前記半導体基
板上に形成されたゲート酸化膜と、このゲート酸化膜上
に形成された第１の高融点金属膜と、この第１の高融点
金属膜上に形成され、かつ該第１の高融点金属膜とは相
反する応力をもつ第２の高融点金属膜とを設けるように
したものである。
【０００８】また、ＭＯＳＦＥＴの製造方法において、
第１導電型の半導体基板あるいは半導体層のゲート形成
領域上にゲート酸化膜を形成し、このゲート酸化膜上に
第１の高融点金属膜を形成し、この第１の高融点金属膜
上に該第１の高融点金属膜とは相反する応力をもつ第２
の高融点金属膜を形成し、ホトリソグラフィ技術により
パターニングを行い、前記第１の高融点金属膜と前記第
２の高融点金属膜によりゲート電極を形成するようにし
たものである。
第１導電型の半導体基板あるいは半導体層のゲート形成
領域上にゲート酸化膜を形成し、このゲート酸化膜上に
第１の高融点金属膜を形成し、この第１の高融点金属膜
上に該第１の高融点金属膜とは相反する応力をもつ第２
の高融点金属膜を形成し、ホトリソグラフィ技術により
パターニングを行い、前記第１の高融点金属膜と前記第
２の高融点金属膜によりゲート電極を形成するようにし
たものである。
【０００９】更に、第１導電型の半導体基板あるいは半
導体層のゲート形成領域上にゲート酸化膜を形成し、こ
のゲート酸化膜上に第１の高融点金属膜を形成し、この
第１の高融点金属膜上に該第１の高融点金属膜とは相反
する応力をもつ第２の高融点金属膜を形成し、この第２
の高融点金属膜上に反射防止膜を形成し、ホトリソグラ
フィ技術によりパターニングを行い、前記第１の高融点
金属膜、前記第２の高融点金属膜及び反射防止膜により
ゲート電極を形成するようにしたものである。
導体層のゲート形成領域上にゲート酸化膜を形成し、こ
のゲート酸化膜上に第１の高融点金属膜を形成し、この
第１の高融点金属膜上に該第１の高融点金属膜とは相反
する応力をもつ第２の高融点金属膜を形成し、この第２
の高融点金属膜上に反射防止膜を形成し、ホトリソグラ
フィ技術によりパターニングを行い、前記第１の高融点
金属膜、前記第２の高融点金属膜及び反射防止膜により
ゲート電極を形成するようにしたものである。
【００１０】
【作用】本発明によれば、ゲート電極材料として、高融
点金属を使用するとともに、その下部にパッド・メタル
として、更にもう一種類の別な相反する応力をもつ高融
点金属を併用する。したがって、ゲート酸化膜にかかる
応力が緩和され、ゲート耐圧やホットキャリアの劣化を
抑制することができる。
点金属を使用するとともに、その下部にパッド・メタル
として、更にもう一種類の別な相反する応力をもつ高融
点金属を併用する。したがって、ゲート酸化膜にかかる
応力が緩和され、ゲート耐圧やホットキャリアの劣化を
抑制することができる。
【００１１】しかも、ポリサイド構造ではなく、金属材
料のみでゲート電極を構成できるため、配線抵抗を低く
することができるだけでなく、表面チャネル型デバイス
の製造に対してもプロセスが簡単になる。
料のみでゲート電極を構成できるため、配線抵抗を低く
することができるだけでなく、表面チャネル型デバイス
の製造に対してもプロセスが簡単になる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しで
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置の製造工程断面図である。まず、図１（ａ）に示
すように、シリコン単結晶半導体基板（以下、基板とい
う）１０１上に、図示しないがシリコン窒化膜を耐酸化
マスクとして用いる通常の選択酸化法（ＬＯＣＯＳ法）
により、フィールド酸化膜１０２（例えば、５０００
Å）を形成し、アクティブ領域７１とフィールド領域７
０を分離する。
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置の製造工程断面図である。まず、図１（ａ）に示
すように、シリコン単結晶半導体基板（以下、基板とい
う）１０１上に、図示しないがシリコン窒化膜を耐酸化
マスクとして用いる通常の選択酸化法（ＬＯＣＯＳ法）
により、フィールド酸化膜１０２（例えば、５０００
Å）を形成し、アクティブ領域７１とフィールド領域７
０を分離する。
【００１３】次いで、アクティブ領域７１の基板１０１
上の表面に、熱酸化によってゲート酸化膜１０３（例え
ば、１００〜２００Å）を形成し、更にその上を含む全
面に、例えば圧縮応力をもつ窒化チタン膜１０４（５０
０〜１０００Å）をスパッタ法により形成する。次い
で、その上を含む全面に、例えば引張り応力をもつタン
グステン膜１０５（１０００〜２０００Å）をスパッタ
法あるいはＣＶＤ（化学的気相成長）法を用いて形成し
た後、更にその上を含む全面にＣＶＤ法により、酸化膜
１０６（例えば、５００Å）を形成する。
上の表面に、熱酸化によってゲート酸化膜１０３（例え
ば、１００〜２００Å）を形成し、更にその上を含む全
面に、例えば圧縮応力をもつ窒化チタン膜１０４（５０
０〜１０００Å）をスパッタ法により形成する。次い
で、その上を含む全面に、例えば引張り応力をもつタン
グステン膜１０５（１０００〜２０００Å）をスパッタ
法あるいはＣＶＤ（化学的気相成長）法を用いて形成し
た後、更にその上を含む全面にＣＶＤ法により、酸化膜
１０６（例えば、５００Å）を形成する。
【００１４】次に、図１（ｂ）に示すように、ホトリソ
グラフィ技術により、図示しないがホトレジストをマス
クとして酸化膜１０６、タングステン膜１０５、窒化チ
タン膜１０４、ゲート酸化膜１０３をエッチングし、ゲ
ート電極１０７を形成する。レジスト除去後、図１
（ｃ）に示すように、酸化膜１０６をマスクとして、例
えばＮチャンネルトランジスタの場合、ヒ素などの不純
物をイオン注入法を用いて基板１０１に注入することに
より、基板１０１のソース／ドレイン形成領域中、ゲー
ト電極１０７に隣接する部分に自己整合的に高濃度不純
物拡散層１０８を形成する。ここで、酸化膜１０６はイ
オン注入時のマスクとなっているとともに、タングステ
ン膜１０５の反射率を低減する働きをしている。
グラフィ技術により、図示しないがホトレジストをマス
クとして酸化膜１０６、タングステン膜１０５、窒化チ
タン膜１０４、ゲート酸化膜１０３をエッチングし、ゲ
ート電極１０７を形成する。レジスト除去後、図１
（ｃ）に示すように、酸化膜１０６をマスクとして、例
えばＮチャンネルトランジスタの場合、ヒ素などの不純
物をイオン注入法を用いて基板１０１に注入することに
より、基板１０１のソース／ドレイン形成領域中、ゲー
ト電極１０７に隣接する部分に自己整合的に高濃度不純
物拡散層１０８を形成する。ここで、酸化膜１０６はイ
オン注入時のマスクとなっているとともに、タングステ
ン膜１０５の反射率を低減する働きをしている。
【００１５】その後は、図示はしていないが、中間絶縁
膜、配線用金属パターン及び保護用絶縁膜を公知の技術
により形成し、各種構造のＭＯＳＦＥＴを完成させる。
図３は本発明の他の実施例を示す半導体装置の製造工程
断面図である。なお、前記した実施例と同様の部分につ
いては、同じ番号を付してその説明を省略する。
膜、配線用金属パターン及び保護用絶縁膜を公知の技術
により形成し、各種構造のＭＯＳＦＥＴを完成させる。
図３は本発明の他の実施例を示す半導体装置の製造工程
断面図である。なお、前記した実施例と同様の部分につ
いては、同じ番号を付してその説明を省略する。
【００１６】まず、図３（ａ）に示すように、前記実施
例と同様に、基板１０１上にフィールド酸化膜１０２を
形成し、アクティブ領域７１とフィールド領域７０を分
離する。次に、アクティブ領域７１の基板１０１上の表
面に、熱酸化によってゲート酸化膜１０３を形成し、更
にその上を含む全面に、例えば圧縮応力をもつ窒化チタ
ン膜１０４をスパッタ法により形成する。
例と同様に、基板１０１上にフィールド酸化膜１０２を
形成し、アクティブ領域７１とフィールド領域７０を分
離する。次に、アクティブ領域７１の基板１０１上の表
面に、熱酸化によってゲート酸化膜１０３を形成し、更
にその上を含む全面に、例えば圧縮応力をもつ窒化チタ
ン膜１０４をスパッタ法により形成する。
【００１７】次いで、更にその上を含む全面に、例えば
引張り応力をもつタングステン膜１０５をスパッタ法、
あるいはＣＶＤ（化学的気相成長）法を用いて形成す
る。更に、そのタングステン膜１０５上には全面にＣＶ
Ｄ法により、反射防止金属（ＡＲＭ：アンチ・リフレク
ト・メタル）膜２０１（例えば、窒化チタン膜）を形成
する。
引張り応力をもつタングステン膜１０５をスパッタ法、
あるいはＣＶＤ（化学的気相成長）法を用いて形成す
る。更に、そのタングステン膜１０５上には全面にＣＶ
Ｄ法により、反射防止金属（ＡＲＭ：アンチ・リフレク
ト・メタル）膜２０１（例えば、窒化チタン膜）を形成
する。
【００１８】次に、図３（ｂ）に示すように、ホトリソ
グラフィ技術により、図示しないがホトレジストをマス
クとして反射防止金属膜２０１、タングステン膜１０
５、窒化チタン膜１０４、ゲート酸化膜１０３をエッチ
ングし、ゲート電極２０２を形成する。レジスト除去
後、図３（ｃ）に示すように、反射防止金属膜２０１を
マスクとして、例えばＮチャンネルトランジスタの場
合、ヒ素などの不純物をイオン注入法を用いて基板１０
１に注入することにより、基板１０１のソース／ドレイ
ン形成領域中、ゲート電極２０２に隣接する部分に自己
整合的に高濃度不純物拡散層１０８を形成する。ここ
で、反射防止金属膜２０１はイオン注入時のマスクとな
っているとともに、タングステン膜１０５の反射率を低
減する働きをしている。
グラフィ技術により、図示しないがホトレジストをマス
クとして反射防止金属膜２０１、タングステン膜１０
５、窒化チタン膜１０４、ゲート酸化膜１０３をエッチ
ングし、ゲート電極２０２を形成する。レジスト除去
後、図３（ｃ）に示すように、反射防止金属膜２０１を
マスクとして、例えばＮチャンネルトランジスタの場
合、ヒ素などの不純物をイオン注入法を用いて基板１０
１に注入することにより、基板１０１のソース／ドレイ
ン形成領域中、ゲート電極２０２に隣接する部分に自己
整合的に高濃度不純物拡散層１０８を形成する。ここ
で、反射防止金属膜２０１はイオン注入時のマスクとな
っているとともに、タングステン膜１０５の反射率を低
減する働きをしている。
【００１９】その後は、図示はしていないが、中間絶縁
膜、配線用金属パターン及び保護用絶縁膜を公知の技術
により形成し、各種構造のＭＯＳＦＥＴを完成させる。
なお、この実施例では、基板１０１に素子を形成するよ
うにしたが、この基板１０１上に半導体層を成長させ
て、その半導体層上に同様に素子を形成させるようにし
ても良いし、上記材料、寸法、形状、配置関係、数値的
条件またはその他の条件は、本発明の目的の範囲内で任
意に適宜な設計の変更及び変形を行うことができること
は言うまでもない。
膜、配線用金属パターン及び保護用絶縁膜を公知の技術
により形成し、各種構造のＭＯＳＦＥＴを完成させる。
なお、この実施例では、基板１０１に素子を形成するよ
うにしたが、この基板１０１上に半導体層を成長させ
て、その半導体層上に同様に素子を形成させるようにし
ても良いし、上記材料、寸法、形状、配置関係、数値的
条件またはその他の条件は、本発明の目的の範囲内で任
意に適宜な設計の変更及び変形を行うことができること
は言うまでもない。
【００２０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ゲート電極材料として、引張り応力をもつタン
グステンと、圧縮応力をもつ窒化チタンを併用している
ため、ゲート酸化膜にかかる応力が緩和され、ゲート耐
圧やホットキャリアの劣化を抑制することができる。
よれば、ゲート電極材料として、引張り応力をもつタン
グステンと、圧縮応力をもつ窒化チタンを併用している
ため、ゲート酸化膜にかかる応力が緩和され、ゲート耐
圧やホットキャリアの劣化を抑制することができる。
【００２１】しかも、ポリサイド構造ではなく、金属材
料のみでゲート電極を構成できるため、配線抵抗を低く
することができるだけでなく、表面チャネル型デバイス
の製造に対してもプロセスが簡単になる。
料のみでゲート電極を構成できるため、配線抵抗を低く
することができるだけでなく、表面チャネル型デバイス
の製造に対してもプロセスが簡単になる。
【図１】本発明の実施例を示す半導体装置の製造工程断
面図である。
面図である。
【図２】従来の半導体装置の製造工程断面図である。
【図３】本発明の他の実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
７０ アクティブ領域 ７１ フィールド領域 １０１ シリコン単結晶半導体基板 １０２ フィールド酸化膜 １０３ ゲート酸化膜 １０４ 窒化チタン膜 １０５ タングステン膜 １０６ 酸化膜 １０７，２０２ ゲート電極 １０８ 高濃度不純物拡散層 ２０１ 反射防止（ＡＲＭ：アンチ・リフレクト・メ
タル）膜
タル）膜
Claims (3)
- 【請求項１】（ａ）半導体基板と、 （ｂ）該半導体基板の表層に形成されたソース及びドレ
イン領域と、 （ｃ）該ソース及びドレイン領域間の前記半導体基板上
に形成されたゲート酸化膜と、 （ｄ）該ゲート酸化膜上に形成された第１の高融点金属
膜と、 （ｅ）該第１の高融点金属膜上に形成され、かつ該第１
の高融点金属膜とは相反する応力をもつ第２の高融点金
属膜とを具備することを特徴とするＭＯＳＦＥＴ。 - 【請求項２】（ａ）第１導電型の半導体基板あるいは半
導体層のゲート形成領域上にゲート酸化膜を形成する工
程と、 （ｂ）該ゲート酸化膜上に第１の高融点金属膜を形成す
る工程と、 （ｃ）該第１の高融点金属膜上に該第１の高融点金属膜
とは相反する応力をもつ第２の高融点金属膜を形成する
工程と、 （ｄ）ホトリソグラフィ技術によりパターニングを行
い、前記第１の高融点金属膜と前記第２の高融点金属膜
によりゲート電極を形成する工程を施すことを特徴とす
るＭＯＳＦＥＴの製造方法。 - 【請求項３】（ａ）第１導電型の半導体基板あるいは半
導体層のゲート形成領域上にゲート酸化膜を形成する工
程と、 （ｂ）該ゲート酸化膜上に第１の高融点金属膜を形成す
る工程と、 （ｃ）該第１の高融点金属膜上に該第１の高融点金属膜
とは相反する応力をもつ第２の高融点金属膜を形成する
工程と、 （ｄ）該第２の高融点金属膜上に反射防止膜を形成する
工程と、 （ｅ）ホトリソグラフィ技術によりパターニングを行
い、前記第１の高融点金属膜、前記第２の高融点金属膜
及び反射防止膜によりゲート電極を形成する工程を施す
ことを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16500092A JPH065852A (ja) | 1992-06-23 | 1992-06-23 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16500092A JPH065852A (ja) | 1992-06-23 | 1992-06-23 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065852A true JPH065852A (ja) | 1994-01-14 |
Family
ID=15803945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16500092A Withdrawn JPH065852A (ja) | 1992-06-23 | 1992-06-23 | Ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065852A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2757312A1 (fr) * | 1996-12-16 | 1998-06-19 | Commissariat Energie Atomique | Transistor mis a grille metallique auto-alignee et son procede de fabrication |
| KR19980060616A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체소자의 게이트전극 |
| EP0973189A2 (en) * | 1998-07-15 | 2000-01-19 | Texas Instruments Incorporated | A method for gate-stack formation including a high-K dielectric |
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| KR100589865B1 (ko) * | 1997-03-31 | 2006-09-20 | 프리스케일 세미컨덕터, 인크. | 반도체장치및상기장치를형성하기위한공정 |
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-
1992
- 1992-06-23 JP JP16500092A patent/JPH065852A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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