JPS63275181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63275181A JPS63275181A JP11181787A JP11181787A JPS63275181A JP S63275181 A JPS63275181 A JP S63275181A JP 11181787 A JP11181787 A JP 11181787A JP 11181787 A JP11181787 A JP 11181787A JP S63275181 A JPS63275181 A JP S63275181A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、ゲート電
極にシリコンを用いた絶縁ゲート型電界効果トランジス
タの製造方法に関する。
極にシリコンを用いた絶縁ゲート型電界効果トランジス
タの製造方法に関する。
近年、半導体集積回路の高集積化につれ、半導体装置内
で使用される絶縁ゲート型電界効果トランジスタ（以下
、Ｉ ＧＦＥＴと記す）のホットエレクトロンによって
生する特性劣化が信頼性上極めて重大な問題となってい
る。この原因は、微細化により素子内部の電界強度か増
大したことによるものである。
で使用される絶縁ゲート型電界効果トランジスタ（以下
、Ｉ ＧＦＥＴと記す）のホットエレクトロンによって
生する特性劣化が信頼性上極めて重大な問題となってい
る。この原因は、微細化により素子内部の電界強度か増
大したことによるものである。
こうした問題に対処する一方法として、ドレイン拡散層
近傍における電界強度を緩和することが考えられる。こ
のためＦＥＴのソース・トレイン拡散層のチャネル側の
端部に低濃度拡散層を配置した各種のトランジスタが提
案されている。
近傍における電界強度を緩和することが考えられる。こ
のためＦＥＴのソース・トレイン拡散層のチャネル側の
端部に低濃度拡散層を配置した各種のトランジスタが提
案されている。
例えば、第４図（ｆ）に示すようなＬＤＤ （Ｌｉｇｈ
ｔｌｙ口ｏｐｅｄ Ｄｒａｉｎ）構造を有するＦＥＴは
、ゲート電極１４’Ａに自己整合的にｎ一層１６及び１
７を形成した後、ケート電極１４Ａの側面に例えば、酸
化膜によるサイドウオール２４Ａを形成し、この後、ｎ
＋層１９と２０をゲート電極１４Ａ及びサイドウオール
２４Ａに対して自己整合的に形成するものである。これ
により、ソース・ドレイン拡散層の端部に低濃度の拡散
層が配置され、ドレイン端での電界強度の緩和をはかる
ことができる。
ｔｌｙ口ｏｐｅｄ Ｄｒａｉｎ）構造を有するＦＥＴは
、ゲート電極１４’Ａに自己整合的にｎ一層１６及び１
７を形成した後、ケート電極１４Ａの側面に例えば、酸
化膜によるサイドウオール２４Ａを形成し、この後、ｎ
＋層１９と２０をゲート電極１４Ａ及びサイドウオール
２４Ａに対して自己整合的に形成するものである。これ
により、ソース・ドレイン拡散層の端部に低濃度の拡散
層が配置され、ドレイン端での電界強度の緩和をはかる
ことができる。
以下このような耐ホツトエレクトロン構造を有するＩＧ
ＦＥＴの製造方法を第４図（ａ）〜（ｆ）を用いて説明
する。
ＦＥＴの製造方法を第４図（ａ）〜（ｆ）を用いて説明
する。
まず、第４図（ａ）に示すように、ｐ形シリコン基板１
１上に、素子分離のための厚い二酸化ケイ素（Ｓｉ０２
）膜１３を、通常の選択酸化法により形成し、次いで、
ゲート酸化膜１２を介して、多結晶シリコン膜１４を気
相成長法により堆積する。さらに、通常のフォトリソグ
ラフィにより、ゲート電極となる領域をおおうレジスト
・パターン１５を形成する。
１上に、素子分離のための厚い二酸化ケイ素（Ｓｉ０２
）膜１３を、通常の選択酸化法により形成し、次いで、
ゲート酸化膜１２を介して、多結晶シリコン膜１４を気
相成長法により堆積する。さらに、通常のフォトリソグ
ラフィにより、ゲート電極となる領域をおおうレジスト
・パターン１５を形成する。
次に第４図（ｂ）に示すように、このレジスト・パター
ン１５をマスクに不要な領域の多結晶シリコンを選択的
にエツチングし、ゲート電極１４Ａを形成する。
ン１５をマスクに不要な領域の多結晶シリコンを選択的
にエツチングし、ゲート電極１４Ａを形成する。
次に、第４図（ｃ）に示すように、形成されたゲート電
極１４Ａに対し、自己整合的にｎ形不純物をイオン注入
し、ｎ一層１６及び１７を形成する。
極１４Ａに対し、自己整合的にｎ形不純物をイオン注入
し、ｎ一層１６及び１７を形成する。
次に、第４図（ｄ）に示すように、全面に気相成長法に
より酸化膜２４を形成する。
より酸化膜２４を形成する。
次に第４図（ｅ）に示すように、反応性イオンエツチン
グにより、酸化膜２４を異方性エツチングし、ゲート電
極１４Ａの側面に、酸化膜からなるサイドウオール２４
Ａを形成する。続いて、このゲート領域に対して、自己
整合的にｎ＋層１９．２０をイオン注入により形成する
。
グにより、酸化膜２４を異方性エツチングし、ゲート電
極１４Ａの側面に、酸化膜からなるサイドウオール２４
Ａを形成する。続いて、このゲート領域に対して、自己
整合的にｎ＋層１９．２０をイオン注入により形成する
。
次に、第４図（ｆ）に示すように、通常の工程により、
ＰＳＧ膜２１及びアルミ配線２２を形成しＩＧＦＥＴを
完成させる。
ＰＳＧ膜２１及びアルミ配線２２を形成しＩＧＦＥＴを
完成させる。
上述した従来のＩＧＦＥＴの製造方法では、ゲート電極
の側面にサイドウオールを形成する方法として、酸化膜
のイオンエツチングを行なうか、この工程は、基板に対
して著しいプラズマダメージを与え、これか接合リーク
等を引起こす。このため特性の再現性が悪くなり、半導
体装置の製造歩留り及び信頼性が低下するという問題点
がある。
の側面にサイドウオールを形成する方法として、酸化膜
のイオンエツチングを行なうか、この工程は、基板に対
して著しいプラズマダメージを与え、これか接合リーク
等を引起こす。このため特性の再現性が悪くなり、半導
体装置の製造歩留り及び信頼性が低下するという問題点
がある。
本発明の目的は、基板へのダメージをなくし、製造歩留
り及び信頼性の向上した半導体装置の製造方法を提供す
ることにある。
り及び信頼性の向上した半導体装置の製造方法を提供す
ることにある。
本発明の半導体装置の製造方法は、一導電形半導体基板
上にケート酸化膜を介して多結晶シリコンからなるゲー
ト電極を形成し、該ゲート電極に自己整合的に低濃度の
逆導電形拡散層を形成するＬＤＤ構造のソース・トレイ
ンを有する半導体装置の製造方法であって、前記ゲート
電極の少くとも側壁部に高融点金属層を形成したのち該
高融点金属層を含むケート電極に自己整合的に高濃度の
逆導電形拡散層を形成するものである。
上にケート酸化膜を介して多結晶シリコンからなるゲー
ト電極を形成し、該ゲート電極に自己整合的に低濃度の
逆導電形拡散層を形成するＬＤＤ構造のソース・トレイ
ンを有する半導体装置の製造方法であって、前記ゲート
電極の少くとも側壁部に高融点金属層を形成したのち該
高融点金属層を含むケート電極に自己整合的に高濃度の
逆導電形拡散層を形成するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ形シリコン基板１
１上に、素子分離のための厚いＳｉＯ２膜１３を選択酸
化法により形成し、次いで、ゲート酸化膜１２を介して
、多結晶シリコン膜１４を堆積する。次いでフォトレジ
スト膜を形成したのちパターニングし、レジストパター
ン１５を形成する。
１上に、素子分離のための厚いＳｉＯ２膜１３を選択酸
化法により形成し、次いで、ゲート酸化膜１２を介して
、多結晶シリコン膜１４を堆積する。次いでフォトレジ
スト膜を形成したのちパターニングし、レジストパター
ン１５を形成する。
次に第１図（ｂ）に示すように、レジスト・パターン１
５をマスクに、多結晶シリコン膜１４を反応性イオンエ
ツチングにより選択的にエツチングし、ゲート電極１４
Ａを形成する。この際、ゲート電極以外の基板表面上に
はゲート酸化膜１２が残存するようにエツチング条件を
設定する。
５をマスクに、多結晶シリコン膜１４を反応性イオンエ
ツチングにより選択的にエツチングし、ゲート電極１４
Ａを形成する。この際、ゲート電極以外の基板表面上に
はゲート酸化膜１２が残存するようにエツチング条件を
設定する。
次に第１図（Ｃ）に示すように、形成されたゲ−ト電極
１４Ａに対し、自己整合的にリン等のｎ形不純物をイオ
ン注入し、ｎ一層１６及び１７を形成する。
１４Ａに対し、自己整合的にリン等のｎ形不純物をイオ
ン注入し、ｎ一層１６及び１７を形成する。
次に第１図（ｄ）に示すように、少なくともゲート電極
１４Ａの側面を含む多結晶シリコン表面上のみに気相成
長法により選択的にタングステン等の高融点金属膜１８
を１０００人ないし２０００人成長させる。この場合、
高融点金属はシリコン上には成長するが、酸化股上には
成長しない。
１４Ａの側面を含む多結晶シリコン表面上のみに気相成
長法により選択的にタングステン等の高融点金属膜１８
を１０００人ないし２０００人成長させる。この場合、
高融点金属はシリコン上には成長するが、酸化股上には
成長しない。
次に第１図（ｅ）に示すように、成長した高融点金属膜
１８を含むゲート領域に対して自己整合的にヒ素等のｎ
形不純物をイオン注入しｎ＋層１９及び２０を形成する
。
１８を含むゲート領域に対して自己整合的にヒ素等のｎ
形不純物をイオン注入しｎ＋層１９及び２０を形成する
。
以下第１図（ｆ）に示すように、注入不純物の活性化等
のための熱処理を行ったのち、基板表面上に、眉間絶縁
膜としてのＰＳＧ膜２１を形成する。
のための熱処理を行ったのち、基板表面上に、眉間絶縁
膜としてのＰＳＧ膜２１を形成する。
次で、通常の工程によりアルミ配線２２を形成し、第１
図（ｇ）に示ずＬＤＤｌ’ｌ造を有するＩＧＦＥＴを完
成させる。
図（ｇ）に示ずＬＤＤｌ’ｌ造を有するＩＧＦＥＴを完
成させる。
なお、本箱１の実施例において、多結晶シリコン膜のパ
ターニング後、ｎ一層、ｎ＋層の順でソース・ドレイン
拡散層を形成したが、第３図（ａ）〜（Ｃ）に示すよう
に先にｎ＋層を形成し、次いでｎ一層を形成してもよい
。すなわちゲート電極１４Ａを形成後、第３図（ａ）に
示すように、高融点金属１８をゲート電極１４Ａ上に選
択成長し、このゲート領域に対して、自己整合的に、第
３図（ｂ）に示すようにｎ＋層１つと２０を形成する。
ターニング後、ｎ一層、ｎ＋層の順でソース・ドレイン
拡散層を形成したが、第３図（ａ）〜（Ｃ）に示すよう
に先にｎ＋層を形成し、次いでｎ一層を形成してもよい
。すなわちゲート電極１４Ａを形成後、第３図（ａ）に
示すように、高融点金属１８をゲート電極１４Ａ上に選
択成長し、このゲート領域に対して、自己整合的に、第
３図（ｂ）に示すようにｎ＋層１つと２０を形成する。
この後、高融点金属膜１８を除去し、ゲート電極１４Ａ
に対して、自己整合的にｎ一層１６と１７を形成し、第
３図（ｃ）を得る。その後は、第１図（ｆ）以下の工程
を経て、ＩＧＦＥＴを完成させる。
に対して、自己整合的にｎ一層１６と１７を形成し、第
３図（ｃ）を得る。その後は、第１図（ｆ）以下の工程
を経て、ＩＧＦＥＴを完成させる。
第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
まず、第２図（ａ）に示すようにｐ形シリコン基板１１
上に、ゲート酸化膜１２を介して多結晶シリコン膜１４
を成長した後、さらに酸化膜２３を２００人ないし５０
０人形成する。その後フォトリソグラフィによりレジス
ト・パターン１５を形成する。
上に、ゲート酸化膜１２を介して多結晶シリコン膜１４
を成長した後、さらに酸化膜２３を２００人ないし５０
０人形成する。その後フォトリソグラフィによりレジス
ト・パターン１５を形成する。
次に第２図（ｂ）に示すように、レジスト・パターン１
５をマスクとして、酸化膜２３及び多結晶シリコン膜１
４を順次エツチングしゲート電極１４Ａを形成する。こ
の際、ゲート電極１４Ａ以外の領域上に在する５ｉ０２
膜１２が残存するようにエツチングする。
５をマスクとして、酸化膜２３及び多結晶シリコン膜１
４を順次エツチングしゲート電極１４Ａを形成する。こ
の際、ゲート電極１４Ａ以外の領域上に在する５ｉ０２
膜１２が残存するようにエツチングする。
次に第２図（Ｃ）に示すようにレジスト・パターン１５
を除去し形成されたゲート電極１４Ａの側面に露出した
シリコン表面のみに、タングステン等の高融点金属膜１
８を選択成長させる。そして成長した高融点金属膜１８
を含むゲート領域に対して自己整合的にｎ形不純物をイ
オン注入しｎ＋層１９と２０を形成する。
を除去し形成されたゲート電極１４Ａの側面に露出した
シリコン表面のみに、タングステン等の高融点金属膜１
８を選択成長させる。そして成長した高融点金属膜１８
を含むゲート領域に対して自己整合的にｎ形不純物をイ
オン注入しｎ＋層１９と２０を形成する。
次に第２図（ｄ）に示すようにゲート電極１４Ａの側面
に成長した高融点金属膜１８を除去したのちｎ形不純物
をイオン注入し、ゲート電極１４Ａに対して自己整合的
にｎ一層１６及び１７を形＝９− 成する。以下は、通常の工程によりＩＧＦＥＴを完成さ
せる。
に成長した高融点金属膜１８を除去したのちｎ形不純物
をイオン注入し、ゲート電極１４Ａに対して自己整合的
にｎ一層１６及び１７を形＝９− 成する。以下は、通常の工程によりＩＧＦＥＴを完成さ
せる。
この第２の実施例においては最終的に高融点金属膜１８
を除去するため、第１図に示した第１の実施例に比べ、
ゲート電極近傍ので段差がゆるやかになるという利点か
ある。
を除去するため、第１図に示した第１の実施例に比べ、
ゲート電極近傍ので段差がゆるやかになるという利点か
ある。
以上説明したように本発明はＩＧＦＥＴのソース・ドレ
イン拡散層を高濃度の拡散層とチャネル領域との間に低
濃度の拡散層を配したＬＤＤ構造とする際、低濃度の拡
散層を形成するためのサイドウオールを、高融点金属の
選択成長により形成するため、従来のように酸化膜のエ
ッチパックによりサイドウオールを形成する方法で問題
となる基板に対するプラズマ・ダメージが全くないとい
う効果がある。従って半導体装置の製造歩留り及び信頼
性は向上する。
イン拡散層を高濃度の拡散層とチャネル領域との間に低
濃度の拡散層を配したＬＤＤ構造とする際、低濃度の拡
散層を形成するためのサイドウオールを、高融点金属の
選択成長により形成するため、従来のように酸化膜のエ
ッチパックによりサイドウオールを形成する方法で問題
となる基板に対するプラズマ・ダメージが全くないとい
う効果がある。従って半導体装置の製造歩留り及び信頼
性は向上する。
第１図（ａ）〜（ｇ）及び第２図（ａ）〜（−１０＝
ｄ）は本発明の第１及び第２の実施例を説明するための
工程順に示した半導体チップの断面図、第３図（ａ）〜
（Ｃ）は第１の実施例の他の工程を説明するための断面
図、第４図（ａ）〜（ｆ）は従来の半導体装置の製造方
法を示す半導体チップの断面図である。 １１・・・ｐ形半導体基板、１２・・・ゲート酸化膜、
１３・・・Ｓ ｉ ０２膜、１４・・・多結晶シリコン
膜、１４Ａ・・・ゲート電極、１５・・・レジストパタ
ーン、１６．１７・・・ｎ一層、１８・・・高融点金属
膜、１９゜２０・・・ｎ＋層、２１・・・ＰＳＧ膜、２
２・・・アルミ配線、２３．２４・・・酸化膜、２４Ａ
・・・サイドウオール。 □□−− １ｌ− （５４シ
工程順に示した半導体チップの断面図、第３図（ａ）〜
（Ｃ）は第１の実施例の他の工程を説明するための断面
図、第４図（ａ）〜（ｆ）は従来の半導体装置の製造方
法を示す半導体チップの断面図である。 １１・・・ｐ形半導体基板、１２・・・ゲート酸化膜、
１３・・・Ｓ ｉ ０２膜、１４・・・多結晶シリコン
膜、１４Ａ・・・ゲート電極、１５・・・レジストパタ
ーン、１６．１７・・・ｎ一層、１８・・・高融点金属
膜、１９゜２０・・・ｎ＋層、２１・・・ＰＳＧ膜、２
２・・・アルミ配線、２３．２４・・・酸化膜、２４Ａ
・・・サイドウオール。 □□−− １ｌ− （５４シ
Claims (2)
- （１）一導電形半導体基板上にゲート酸化膜を介して多
結晶シリコンからなるゲート電極を形成し、該ゲート電
極に自己整合的に低濃度の逆導電形拡散層を形成するＬ
ＤＤ構造のソース・ドレインを有する半導体装置の製造
方法であって、前記ゲート電極の少くとも側壁部に高融
点金属層を形成したのち該高融点金属層を含むゲート電
極に自己整合的に高濃度の逆導電形拡散層を形成するこ
とを特徴とする半導体装置の製造方法。 - （２）高融点金属を気相成長法により形成する特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181787A JPS63275181A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181787A JPS63275181A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275181A true JPS63275181A (ja) | 1988-11-11 |
Family
ID=14570903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181787A Pending JPS63275181A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275181A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177442A (ja) * | 1988-12-28 | 1990-07-10 | Ricoh Co Ltd | 半導体装置の製造方法 |
| WO1991002379A1 (fr) * | 1989-07-27 | 1991-02-21 | Seiko Instruments Inc. | Transistor a effet de champ mis et procede de production d'un tel transistor |
| US7009262B2 (en) | 2002-09-27 | 2006-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7569436B2 (en) | 2002-09-27 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
-
1987
- 1987-05-07 JP JP11181787A patent/JPS63275181A/ja active Pending
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