JPH0529624A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0529624A JPH0529624A JP3182850A JP18285091A JPH0529624A JP H0529624 A JPH0529624 A JP H0529624A JP 3182850 A JP3182850 A JP 3182850A JP 18285091 A JP18285091 A JP 18285091A JP H0529624 A JPH0529624 A JP H0529624A
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】ＴＦＴのオフ電流を減少させると同時にオン電
流を増大させる。 【構成】ゲート電極３のドレイン側にのみ第１のゲート
絶縁膜４を形成しゲート絶縁膜４及びゲート電極３を含
む表面に第２のゲート絶縁膜５を形成してドレイン領域
側のゲート絶縁膜をソース領域側より厚く形成する。
流を増大させる。 【構成】ゲート電極３のドレイン側にのみ第１のゲート
絶縁膜４を形成しゲート絶縁膜４及びゲート電極３を含
む表面に第２のゲート絶縁膜５を形成してドレイン領域
側のゲート絶縁膜をソース領域側より厚く形成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に
スタティックＲＡＭの負荷素子として用いる薄膜トラン
ジスタに関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に
スタティックＲＡＭの負荷素子として用いる薄膜トラン
ジスタに関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（以下ＴＦＴと
記す）は図３に示すように、シリコン１の上にＣＶＤ法
により厚さ５０〜１００ｎｍの酸化シリコン膜２を形成
し、酸化シリコン膜２の上に厚さ１００〜１５０ｎｍの
ゲート電極３を選択的に形成する。次に、ゲート電極３
を含む表面にＣＶＤ法により酸化シリコン膜を２５〜３
０ｎｍの厚さに堆積してゲート絶縁膜５を形成する。次
に、ゲート絶縁膜５の上にＣＶＤ法により多結晶シリコ
ン膜６を２０〜４０ｎｍの厚さに堆積し、ゲート電極３
上にパターニングして設けたフォトレジスト膜（図示せ
ず）をマスクとして多結晶シリコン膜６の所望する領域
にホウ素イオンを選択的にイオン注入し、ＴＦＴのソー
ス領域７とドレイン領域８を形成する。
記す）は図３に示すように、シリコン１の上にＣＶＤ法
により厚さ５０〜１００ｎｍの酸化シリコン膜２を形成
し、酸化シリコン膜２の上に厚さ１００〜１５０ｎｍの
ゲート電極３を選択的に形成する。次に、ゲート電極３
を含む表面にＣＶＤ法により酸化シリコン膜を２５〜３
０ｎｍの厚さに堆積してゲート絶縁膜５を形成する。次
に、ゲート絶縁膜５の上にＣＶＤ法により多結晶シリコ
ン膜６を２０〜４０ｎｍの厚さに堆積し、ゲート電極３
上にパターニングして設けたフォトレジスト膜（図示せ
ず）をマスクとして多結晶シリコン膜６の所望する領域
にホウ素イオンを選択的にイオン注入し、ＴＦＴのソー
ス領域７とドレイン領域８を形成する。
【０００３】しかる後に、層間絶縁膜、配線用金属膜等
を形成し、ＴＦＴを構成する。
を形成し、ＴＦＴを構成する。
【０００４】
【発明が解決しようとする課題】この従来のＴＦＴは、
ＳＲＡＭの負荷として用いる場合にオフ電流をできるだ
け減らし、且つオン電流を増加させることが要求される
が、例えば電子情報通信学会技術研究報告、第８９巻、
第６７号、１〜６頁（ＳＤＭ８９−１９）に記載されて
いるように、オン電流を増大させるためにはゲート絶縁
膜を薄くすることが有効であり、一方、オフ電流を減少
させるためにはドレイン端での電界を緩和させるゲート
絶縁膜の厚膜化が有効であるものの、この相反する特性
を同時に満足させることができないという問題点があっ
た。
ＳＲＡＭの負荷として用いる場合にオフ電流をできるだ
け減らし、且つオン電流を増加させることが要求される
が、例えば電子情報通信学会技術研究報告、第８９巻、
第６７号、１〜６頁（ＳＤＭ８９−１９）に記載されて
いるように、オン電流を増大させるためにはゲート絶縁
膜を薄くすることが有効であり、一方、オフ電流を減少
させるためにはドレイン端での電界を緩和させるゲート
絶縁膜の厚膜化が有効であるものの、この相反する特性
を同時に満足させることができないという問題点があっ
た。
【０００５】
【課題を解決するための手段】本発明のＴＦＴは、半導
体基板上に設けた絶縁膜の上に設けたゲート電極と、前
記ゲート電極を含む表面に設けたゲート絶縁膜と、前記
ゲート電極の少くとも上面を含む領域の前記ゲート絶縁
膜上に設けた半導体膜と、前記半導体膜に設けたソース
及びドレイン領域とを有する薄膜トランジスタにおい
て、前記ゲート電極上面のチャネル領域のドレイン領域
側の前記ゲート絶縁膜の厚さをソース領域側より厚く形
成して構成される。
体基板上に設けた絶縁膜の上に設けたゲート電極と、前
記ゲート電極を含む表面に設けたゲート絶縁膜と、前記
ゲート電極の少くとも上面を含む領域の前記ゲート絶縁
膜上に設けた半導体膜と、前記半導体膜に設けたソース
及びドレイン領域とを有する薄膜トランジスタにおい
て、前記ゲート電極上面のチャネル領域のドレイン領域
側の前記ゲート絶縁膜の厚さをソース領域側より厚く形
成して構成される。
【０００６】本発明のＴＦＴの製造方法は、半導体基板
上に設けた絶縁膜の上に不純物を含む多結晶シリコン膜
を堆積してパターニングしゲート電極を形成する工程
と、前記ゲート電極を含む表面に第１のゲート絶縁膜を
形成してパターニングし前記ゲート電極上面の一方の端
部及びそれに隣接する側面を含む領域にのみ前記第１の
ゲート絶縁膜を残す工程と、前記第１のゲート絶縁膜及
び露出した前記ゲート電極を含む表面に第２のゲート絶
縁膜を形成する工程と、前記第２のゲート絶縁膜の上に
多結晶シリコン膜を堆積してパターニングし且前記多結
晶シリコン膜内に不純物を選択的に導入して前記第１及
び第２のゲート絶縁膜の積層領域上のドレイン領域及び
対向する第２のゲート絶縁膜のみの領域上のソース領域
を形成する工程とを含んで構成される。
上に設けた絶縁膜の上に不純物を含む多結晶シリコン膜
を堆積してパターニングしゲート電極を形成する工程
と、前記ゲート電極を含む表面に第１のゲート絶縁膜を
形成してパターニングし前記ゲート電極上面の一方の端
部及びそれに隣接する側面を含む領域にのみ前記第１の
ゲート絶縁膜を残す工程と、前記第１のゲート絶縁膜及
び露出した前記ゲート電極を含む表面に第２のゲート絶
縁膜を形成する工程と、前記第２のゲート絶縁膜の上に
多結晶シリコン膜を堆積してパターニングし且前記多結
晶シリコン膜内に不純物を選択的に導入して前記第１及
び第２のゲート絶縁膜の積層領域上のドレイン領域及び
対向する第２のゲート絶縁膜のみの領域上のソース領域
を形成する工程とを含んで構成される。
【０００７】
【実施例】本発明について図面を参照して説明する。
【０００８】図１（ａ），（ｂ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【０００９】まず、図１（ａ）に示すように、シリコン
基板１の上にＣＶＤ法により厚さ５０〜１００ｎｍの酸
化シリコン膜２を形成し、酸化シリコン膜２の上に多結
晶シリコン膜を１００〜１５０ｎｍの厚さに堆積してホ
ウ素をイオン注入し、選択的にエッチングしてＴＦＴの
ゲート電極３を形成する。次に、ＣＶＤ法によりゲート
電極３を含む表面に厚さ３０ｎｍの酸化シリコン膜を堆
積した後にパターニングしてＴＦＴのドレイン側のゲー
ト電極３の上面に酸化シリコン膜の一部を残して第１の
ゲート絶縁膜４を形成する。
基板１の上にＣＶＤ法により厚さ５０〜１００ｎｍの酸
化シリコン膜２を形成し、酸化シリコン膜２の上に多結
晶シリコン膜を１００〜１５０ｎｍの厚さに堆積してホ
ウ素をイオン注入し、選択的にエッチングしてＴＦＴの
ゲート電極３を形成する。次に、ＣＶＤ法によりゲート
電極３を含む表面に厚さ３０ｎｍの酸化シリコン膜を堆
積した後にパターニングしてＴＦＴのドレイン側のゲー
ト電極３の上面に酸化シリコン膜の一部を残して第１の
ゲート絶縁膜４を形成する。
【００１０】次に、図１（ｂ）に示すように、ＣＶＤ法
によりゲート電極３及びゲート絶縁膜４を含む表面に厚
さ２０ｎｍの酸化シリコン膜を堆積して第２のゲート絶
縁膜５を形成する。次に、ゲート絶縁膜５の上にＴＦＴ
のチャネル部用にリンを導入した多結晶シリコン膜６を
２０〜４０ｎｍの厚さに堆積し、ゲート電極３の上にパ
ターニングして設けたフォトレジスト膜（図示せず）を
マスクとして多結晶シリコン膜６内にホウ素をイオン注
入してＴＦＴのソース領域７とドレイン領域８を形成す
る。以後、層間絶縁膜，配線用金属膜等を形成し、ＴＦ
Ｔを構成する。
によりゲート電極３及びゲート絶縁膜４を含む表面に厚
さ２０ｎｍの酸化シリコン膜を堆積して第２のゲート絶
縁膜５を形成する。次に、ゲート絶縁膜５の上にＴＦＴ
のチャネル部用にリンを導入した多結晶シリコン膜６を
２０〜４０ｎｍの厚さに堆積し、ゲート電極３の上にパ
ターニングして設けたフォトレジスト膜（図示せず）を
マスクとして多結晶シリコン膜６内にホウ素をイオン注
入してＴＦＴのソース領域７とドレイン領域８を形成す
る。以後、層間絶縁膜，配線用金属膜等を形成し、ＴＦ
Ｔを構成する。
【００１１】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１２】図２（ａ）に示すように、第１の実施例と
同様の工程でシリコン基板１の上に酸化シリコン膜２を
設け、酸化シリコン膜２の上にゲート電極３を形成す
る。次に、ゲート電極３を含め表面にＣＶＤ法により５
０〜６０ｎｍの厚さの酸化シリコン膜を堆積した後にウ
エットエッチング法によりゲート電極３を上面のドレイ
ン側以外の酸化シリコン膜を２０〜３０ｎｍの厚さだけ
エッチング除去してゲート絶縁膜５ａを形成する。この
場合ＣＶＤ法によるゲート絶縁膜を一度で形成できるた
め第１の実施例に比べて工程が簡単になる。
同様の工程でシリコン基板１の上に酸化シリコン膜２を
設け、酸化シリコン膜２の上にゲート電極３を形成す
る。次に、ゲート電極３を含め表面にＣＶＤ法により５
０〜６０ｎｍの厚さの酸化シリコン膜を堆積した後にウ
エットエッチング法によりゲート電極３を上面のドレイ
ン側以外の酸化シリコン膜を２０〜３０ｎｍの厚さだけ
エッチング除去してゲート絶縁膜５ａを形成する。この
場合ＣＶＤ法によるゲート絶縁膜を一度で形成できるた
め第１の実施例に比べて工程が簡単になる。
【００１３】次に、図２（ｂ）に示すように、ゲート絶
縁膜５ａの上に多結晶シリコン膜６を形成した後に多結
晶シリコン膜６に選択的にホウ素をイオン注入しソース
領域７およびドレイン領域８を形成する。ここで、ドレ
イン領域８の端部がゲート電極３の端部より０．２〜
０．３μｍ離れたオフセット構造を採用することも可能
である。この場合第１の実施例に比べてオフ電流を更に
減らすことができる。
縁膜５ａの上に多結晶シリコン膜６を形成した後に多結
晶シリコン膜６に選択的にホウ素をイオン注入しソース
領域７およびドレイン領域８を形成する。ここで、ドレ
イン領域８の端部がゲート電極３の端部より０．２〜
０．３μｍ離れたオフセット構造を採用することも可能
である。この場合第１の実施例に比べてオフ電流を更に
減らすことができる。
【００１４】
【発明の効果】以上説明したように本発明は、ＴＦＴの
ゲート絶縁膜をドレイン近傍で厚くし、それ以外の領域
で薄くすることにより、オフ電流を低く保ったまま、オ
ン電流を増加させることができる。
ゲート絶縁膜をドレイン近傍で厚くし、それ以外の領域
で薄くすることにより、オフ電流を低く保ったまま、オ
ン電流を増加させることができる。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】従来の薄膜トランジスタの一例を示す半導体チ
ップの断面図。
ップの断面図。
１ シリコン基板
２ 酸化シリコン膜
３ ゲート電極
４，５，５ａ ゲート絶縁膜
６ 多結晶シリコン膜
７ ソース領域
８ ドレイン領域
Claims (2)
- 【請求項１】 半導体基板上に設けた絶縁膜の上に設け
たゲート電極と、前記ゲート電極を含む表面に設けたゲ
ート絶縁膜と、前記ゲート電極の少くとも上面を含む領
域の前記ゲート絶縁膜上に設けた半導体膜と、前記半導
体膜に設けたソース及びドレイン領域とを有する薄膜ト
ランジスタにおいて、前記ゲート電極上面のチャネル領
域のドレイン領域側の前記ゲート絶縁膜の厚さがソース
領域側より厚く形成されていることを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 半導体基板上に設けた絶縁膜の上に不純
物を含む多結晶シリコン膜を堆積してパターニングしゲ
ート電極を形成する工程と、前記ゲート電極を含む表面
に第１のゲート絶縁膜を形成してパターニングし前記ゲ
ート電極上面の一方の端部及びそれに隣接する側面を含
む領域にのみ前記第１のゲート絶縁膜を残す工程と、前
記第１のゲート絶縁膜及び露出した前記ゲート電極を含
む表面に第２のゲート絶縁膜を形成する工程と、前記第
２のゲート絶縁膜の上に多結晶シリコン膜を堆積してパ
ターニングし且前記多結晶シリコン膜内に不純物を選択
的に導入して前記第１及び第２のゲート絶縁膜の積層領
域上のドレイン領域及び対向する第２のゲート絶縁膜の
みの領域上のソース領域を形成する工程とを含むことを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182850A JPH0529624A (ja) | 1991-07-24 | 1991-07-24 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182850A JPH0529624A (ja) | 1991-07-24 | 1991-07-24 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529624A true JPH0529624A (ja) | 1993-02-05 |
Family
ID=16125553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182850A Pending JPH0529624A (ja) | 1991-07-24 | 1991-07-24 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003956A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 박막트랜지스터 제조 방법 |
| KR100274313B1 (ko) * | 1997-06-27 | 2000-12-15 | 김영환 | 하부 게이트형 박막트렌지스터의 제조방법 |
-
1991
- 1991-07-24 JP JP3182850A patent/JPH0529624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274313B1 (ko) * | 1997-06-27 | 2000-12-15 | 김영환 | 하부 게이트형 박막트렌지스터의 제조방법 |
| KR20000003956A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 박막트랜지스터 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000704 |