JPH056345B2 - - Google Patents
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- JPH056345B2 JPH056345B2 JP58182715A JP18271583A JPH056345B2 JP H056345 B2 JPH056345 B2 JP H056345B2 JP 58182715 A JP58182715 A JP 58182715A JP 18271583 A JP18271583 A JP 18271583A JP H056345 B2 JPH056345 B2 JP H056345B2
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- thin film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に電
極形成工程を改良した半導体装置の製造方法に係
る。
極形成工程を改良した半導体装置の製造方法に係
る。
従来、MOS型半導体装置は次のような方法に
より製造されている。
より製造されている。
まず、側えばｐ型シリコン基板１の素子分離領
域予定部を選択的に除去し、この除去部にSiO2
等の絶縁物を埋め込んで素子分離領域２を形成す
る。つづいて、素子分離領域２で分離された基板
１の島状領域に熱酸化膜を形成し、該熱酸化膜上
に多結晶シリコンからなるゲート電極３を形成し
た後、該電極３をマスクとして熱酸化膜を選択的
にエツチングしてゲート酸化膜４を形成する。ひ
きつづき、ゲート電極３及び素子分離領域２をマ
スクとしてｎ型不純物、例えば砒素を基板１にド
ーピングしてn+型のソース、ドレイン領域５，
６を形成する。次いで、全面にSiO2膜７を堆積
し、コンタクトホール８…を開孔した後、全面に
Al膜を蒸着し、パターニングして前記ソース、
ドレイン領域５，６とコンタクトホール８，８を
介して接続したAl取出し電極９，１０を形成し、
MOS型半導体装置を製造する（第１図図示）。こ
うした方法によれば、ゲート電極３とソース、ド
レイン領域５，６との合せ余裕が不要となるた
め、高集積化が可能となる。
域予定部を選択的に除去し、この除去部にSiO2
等の絶縁物を埋め込んで素子分離領域２を形成す
る。つづいて、素子分離領域２で分離された基板
１の島状領域に熱酸化膜を形成し、該熱酸化膜上
に多結晶シリコンからなるゲート電極３を形成し
た後、該電極３をマスクとして熱酸化膜を選択的
にエツチングしてゲート酸化膜４を形成する。ひ
きつづき、ゲート電極３及び素子分離領域２をマ
スクとしてｎ型不純物、例えば砒素を基板１にド
ーピングしてn+型のソース、ドレイン領域５，
６を形成する。次いで、全面にSiO2膜７を堆積
し、コンタクトホール８…を開孔した後、全面に
Al膜を蒸着し、パターニングして前記ソース、
ドレイン領域５，６とコンタクトホール８，８を
介して接続したAl取出し電極９，１０を形成し、
MOS型半導体装置を製造する（第１図図示）。こ
うした方法によれば、ゲート電極３とソース、ド
レイン領域５，６との合せ余裕が不要となるた
め、高集積化が可能となる。
しかしながら、上述した従来法にあつてはソー
ス、ドレイン領域５，６とAl取出し電極９，１
０との接続を図るためのコンタクトホールの形成
に際し、マスク合せが必要となり、十分な合せ余
裕が必要となる。このため、素子の微細化が進行
すると、合せ余裕が十分にとれなくなるので、コ
ンタクトホールがソース領域とゲート電極とに亘
つて形成されたりしてソース、ゲート間短絡を招
く。したがつて、フオトエツチング技術を使用し
てのソース、ドレインのAl取出し電極の形成が
困難となる。
ス、ドレイン領域５，６とAl取出し電極９，１
０との接続を図るためのコンタクトホールの形成
に際し、マスク合せが必要となり、十分な合せ余
裕が必要となる。このため、素子の微細化が進行
すると、合せ余裕が十分にとれなくなるので、コ
ンタクトホールがソース領域とゲート電極とに亘
つて形成されたりしてソース、ゲート間短絡を招
く。したがつて、フオトエツチング技術を使用し
てのソース、ドレインのAl取出し電極の形成が
困難となる。
本発明はセルフアラインでゲート電極と、ソー
ス、ドレイン電極を形成することにより、サブミ
クロンの電極形成が可能な高集積度の半導体装置
を製造し得る方法を提供しようとするものであ
る。
ス、ドレイン電極を形成することにより、サブミ
クロンの電極形成が可能な高集積度の半導体装置
を製造し得る方法を提供しようとするものであ
る。
本発明は、第１導電型の半導体基板もしくは半
導体層に素子分離領域を形成する工程と、前記素
子分離領域で分離された半導体基板もしくは半導
体層の島状領域にゲート絶縁膜を介して両端が前
記素子分離領域上に延びる薄膜パターンを選択的
に形成する工程と、前記薄膜パターンの側面のみ
に前記薄膜パターンに対して選択エツチング性を
有する壁体を形成した後、前記薄膜パターンおよ
び前記壁体をマスクとして第２導電型の不純物を
前記半導体基板もしくは半導体層にドーピングし
て第２導電型の半導体領域を形成する工程と、前
記薄膜パターンをエツチング除去すると同時に露
出した前記半導体領域の一部をエツチング除去し
て前記半導体基板もしくは半導体層に溝部を形成
する工程と、前記壁体を残存させた状態で全面に
金属膜もしくは金属シリサイド膜を堆積した後、
残存した前記壁体を除去してその上の金属もしく
は金属シリサイドをリフトオフすることにより前
記残存した壁体の部分で分離された複数の電極を
形成する工程とを具備したことを特徴とする半導
体装置の製造方法である。
導体層に素子分離領域を形成する工程と、前記素
子分離領域で分離された半導体基板もしくは半導
体層の島状領域にゲート絶縁膜を介して両端が前
記素子分離領域上に延びる薄膜パターンを選択的
に形成する工程と、前記薄膜パターンの側面のみ
に前記薄膜パターンに対して選択エツチング性を
有する壁体を形成した後、前記薄膜パターンおよ
び前記壁体をマスクとして第２導電型の不純物を
前記半導体基板もしくは半導体層にドーピングし
て第２導電型の半導体領域を形成する工程と、前
記薄膜パターンをエツチング除去すると同時に露
出した前記半導体領域の一部をエツチング除去し
て前記半導体基板もしくは半導体層に溝部を形成
する工程と、前記壁体を残存させた状態で全面に
金属膜もしくは金属シリサイド膜を堆積した後、
残存した前記壁体を除去してその上の金属もしく
は金属シリサイドをリフトオフすることにより前
記残存した壁体の部分で分離された複数の電極を
形成する工程とを具備したことを特徴とする半導
体装置の製造方法である。
上述した本発明によれば、前記ゲート絶縁膜上
に形成された電極（ゲート電極）と第２導電型の
半導体領域（ソース、ドレイン領域）および前記
半導体領域表面に設けられた溝部とをセルフアラ
インで形成できる。また、前記ゲート電極と前記
第２導電型の半導体領域に接続される電極（ソー
ス、ドレイン電極）とをセルフアラインで形成で
きる。さらに、前記ソース、ドレイン電極を前記
溝部に埋め込むことによりそれら電極の接触面積
を増大でき、前記ソース、ドレイン領域の面積を
実効的に縮小することができる。したがつて、高
集積度の半導体装置を製造することができる。
に形成された電極（ゲート電極）と第２導電型の
半導体領域（ソース、ドレイン領域）および前記
半導体領域表面に設けられた溝部とをセルフアラ
インで形成できる。また、前記ゲート電極と前記
第２導電型の半導体領域に接続される電極（ソー
ス、ドレイン電極）とをセルフアラインで形成で
きる。さらに、前記ソース、ドレイン電極を前記
溝部に埋め込むことによりそれら電極の接触面積
を増大でき、前記ソース、ドレイン領域の面積を
実効的に縮小することができる。したがつて、高
集積度の半導体装置を製造することができる。
次に、本発明をｎチヤンネルMOSトランジス
タの製造に適用した側について第２図ａ〜ｅを参
照して説明する。
タの製造に適用した側について第２図ａ〜ｅを参
照して説明する。
(i) まず、ｐ型シリコン基板１１の素子分離領域
予定部を選択的にエツチング除去した後、除蓋
部にSiO2を埋め込んで素子分離領域１２を形
成した。つづいて、熱酸化処理を施して素子分
離領域１２で分離された基板１１の島状領域に
熱酸化膜を成長させた後、全面に多結晶シリコ
ン膜を堆積した。ひきつづき、多結晶シリコン
膜をゲート予定部に写真蝕刻法によりレジスト
パターン（図示せず）を形成した後、該レジス
トパターンをマスクとして多結晶シリコン膜及
び熱酸化膜をリアクテイブイオンエツチング
（RIE）により選択的に除去して前記島状領域
にゲート酸化膜１３を介して両端が前記素子分
離領域１２上に延びる多結晶シリコンパターン
１４を形成した。このレジストパターンを除去
し、更に全面にCVD法により厚さ3000Åの
SiO2膜１５を堆積した（第２図ａ図示）。
予定部を選択的にエツチング除去した後、除蓋
部にSiO2を埋め込んで素子分離領域１２を形
成した。つづいて、熱酸化処理を施して素子分
離領域１２で分離された基板１１の島状領域に
熱酸化膜を成長させた後、全面に多結晶シリコ
ン膜を堆積した。ひきつづき、多結晶シリコン
膜をゲート予定部に写真蝕刻法によりレジスト
パターン（図示せず）を形成した後、該レジス
トパターンをマスクとして多結晶シリコン膜及
び熱酸化膜をリアクテイブイオンエツチング
（RIE）により選択的に除去して前記島状領域
にゲート酸化膜１３を介して両端が前記素子分
離領域１２上に延びる多結晶シリコンパターン
１４を形成した。このレジストパターンを除去
し、更に全面にCVD法により厚さ3000Åの
SiO2膜１５を堆積した（第２図ａ図示）。
(ii) 次いで、RIEによりSiO2膜１５をエツチング
して多結晶シリコンパターン１４及びゲート酸
化膜１３の側面のみにSiO2からなる壁体１６
を形成した。つづいて、素子分離領域１２、多
結晶シリコンパターン１４及び壁体１６をマス
クとしてｎ型不純物、例えば硅素を基板１１の
露出した島状領域にイオン注入した後、熱処理
を施してn+型の拡散領域１７，１８を形成し
た（第２図ｂ図示）。
して多結晶シリコンパターン１４及びゲート酸
化膜１３の側面のみにSiO2からなる壁体１６
を形成した。つづいて、素子分離領域１２、多
結晶シリコンパターン１４及び壁体１６をマス
クとしてｎ型不純物、例えば硅素を基板１１の
露出した島状領域にイオン注入した後、熱処理
を施してn+型の拡散領域１７，１８を形成し
た（第２図ｂ図示）。
(iii) 次いで、RIEにより多結晶シリコンパターン
１４がなくなるまでエツチングした。この時、
露出したn+型拡散領域１７，１８の表面がエ
ツチングされて溝部１９1，１９2が形成される
と共に、残存したn+型拡散領域によりソース、
ドレイン領域２０，２１が形成された。同時に
塀状に突出した壁体１６が残存した（第２図ｃ
図示）。
１４がなくなるまでエツチングした。この時、
露出したn+型拡散領域１７，１８の表面がエ
ツチングされて溝部１９1，１９2が形成される
と共に、残存したn+型拡散領域によりソース、
ドレイン領域２０，２１が形成された。同時に
塀状に突出した壁体１６が残存した（第２図ｃ
図示）。
(iv) 次いで、全面にAl膜を蒸着した。この時、
第２図ｄに示す如く、Al膜２２は突出した壁
体１６上にも蒸着され、該壁体１６を境に溝部
１９1，１９2上のAl膜２２とゲート酸化膜１３
上のAl膜２２とが分離された。つづいて、壁
体１６を除去してその壁体１６，１６上のAl
膜をリフトオフすることにより、壁体１６，１
６を境にしてAl膜を分離した後、分離された
Al膜をパターニングしてゲート酸化膜１３上
を横切るAlゲート電極２３、ソース領域２０
と接続したソース取出しAl電極２４及びドレ
イン領域２１と接続したドレイン取出しAl電
極２５を形成した。この後、全面にSi3N4から
なるパツシベーシヨン膜２６を堆積してｎチヤ
ンネルMOSトランジスタを形成した（第２図
ｅ図示）。
第２図ｄに示す如く、Al膜２２は突出した壁
体１６上にも蒸着され、該壁体１６を境に溝部
１９1，１９2上のAl膜２２とゲート酸化膜１３
上のAl膜２２とが分離された。つづいて、壁
体１６を除去してその壁体１６，１６上のAl
膜をリフトオフすることにより、壁体１６，１
６を境にしてAl膜を分離した後、分離された
Al膜をパターニングしてゲート酸化膜１３上
を横切るAlゲート電極２３、ソース領域２０
と接続したソース取出しAl電極２４及びドレ
イン領域２１と接続したドレイン取出しAl電
極２５を形成した。この後、全面にSi3N4から
なるパツシベーシヨン膜２６を堆積してｎチヤ
ンネルMOSトランジスタを形成した（第２図
ｅ図示）。
しかして、本発明によればゲート電極予定部に
位置する多結晶シリコンパターン１４及び壁体１
６をマスクとして砒素のイオン注入を行なうこと
により、その後に多結晶シリコンパターン１４を
含む領域にゲート電極２３を形成した場合、該ゲ
ート電極２３とn+型のソース、ドレイン領域２
０，２１とをセルフアラインで形成できる。ま
た、ゲート電極予定部の両側に残存させた壁体１
６，１６をリフトオフ材として利用してAl膜２
２を分離するため、ソース、ドレインの取出し
Al電極２４，２５とAlゲート電極２３とをセル
フアラインで形成できる。この場合、Alゲート
電極２３と取出しAl電極２４，２５の間の距離
を壁体１６，１６の幅でコントロールできるた
め、Al電極ゲート２３とソースドレインのコン
タクトホールの距離を数千Åと短縮できる。した
がつて、高集積度のｎチヤンネルMOSトランジ
スタを製造できる。
位置する多結晶シリコンパターン１４及び壁体１
６をマスクとして砒素のイオン注入を行なうこと
により、その後に多結晶シリコンパターン１４を
含む領域にゲート電極２３を形成した場合、該ゲ
ート電極２３とn+型のソース、ドレイン領域２
０，２１とをセルフアラインで形成できる。ま
た、ゲート電極予定部の両側に残存させた壁体１
６，１６をリフトオフ材として利用してAl膜２
２を分離するため、ソース、ドレインの取出し
Al電極２４，２５とAlゲート電極２３とをセル
フアラインで形成できる。この場合、Alゲート
電極２３と取出しAl電極２４，２５の間の距離
を壁体１６，１６の幅でコントロールできるた
め、Al電極ゲート２３とソースドレインのコン
タクトホールの距離を数千Åと短縮できる。した
がつて、高集積度のｎチヤンネルMOSトランジ
スタを製造できる。
また、第２図ｂ，ｃに示す如く多結晶シリコン
パターン１４、壁体１６，１６をマスクとしてシ
リコン基板１１にn+型拡散領域１７，１８を形
成した後、その拡散領域１７，１８を表面をエツ
チングして上面に溝部１９1，１９2を有するソー
ス、ドレイン領域２０，２１を形成するため、
Al取出し電極２４，２５とソース、ドレイン領
域２０，２１との接触面積を大きくでき、ひいて
はソース、ドレイン領域を微細化して高集積化を
図る場合でも、良好な接続が可能となる。
パターン１４、壁体１６，１６をマスクとしてシ
リコン基板１１にn+型拡散領域１７，１８を形
成した後、その拡散領域１７，１８を表面をエツ
チングして上面に溝部１９1，１９2を有するソー
ス、ドレイン領域２０，２１を形成するため、
Al取出し電極２４，２５とソース、ドレイン領
域２０，２１との接触面積を大きくでき、ひいて
はソース、ドレイン領域を微細化して高集積化を
図る場合でも、良好な接続が可能となる。
なお、上記実施例において素子分離領域の形成
前に該領域に対応する箇所に基板と同導電型の不
純物をドーピングして反動防止層を形成してもよ
い。
前に該領域に対応する箇所に基板と同導電型の不
純物をドーピングして反動防止層を形成してもよ
い。
上記実施例ではゲート電極予定部に多結晶シリ
コンパターンを形成したが、これに代つて非晶質
シリコンパターン等壁体に対して選択エツチング
性を有する材料のパターンならいかなるものを用
いてもよい。
コンパターンを形成したが、これに代つて非晶質
シリコンパターン等壁体に対して選択エツチング
性を有する材料のパターンならいかなるものを用
いてもよい。
上記実施例では電極としてAlを用いたが、こ
れに代つてAl−Si、Al−Cu、Al−Si−Cuなどの
Al合金やTi、Ｗ、Mo、Taなどの高融点金属、
モリブデンシリサイド、タングステンシリサイ
ド、タンタルシリサイドなどの高融点金属シリサ
イドを用いてもよい。
れに代つてAl−Si、Al−Cu、Al−Si−Cuなどの
Al合金やTi、Ｗ、Mo、Taなどの高融点金属、
モリブデンシリサイド、タングステンシリサイ
ド、タンタルシリサイドなどの高融点金属シリサ
イドを用いてもよい。
本発明は上記実施例の如きｎ−チヤンネル
MOSトランジスタの製造のみに限らず、ｐチヤ
ンネルMOSトランジスタ、CMOS等の製造にも
同様に適用できる。また、バルクシリコン上に
MOSトランジスタを製造する場合に限らず、
SOS等の半導体膜上にMOSトランジスタを製造
してもよい。
MOSトランジスタの製造のみに限らず、ｐチヤ
ンネルMOSトランジスタ、CMOS等の製造にも
同様に適用できる。また、バルクシリコン上に
MOSトランジスタを製造する場合に限らず、
SOS等の半導体膜上にMOSトランジスタを製造
してもよい。
以上詳述した如く、本発明はゲート電極とソー
ス、ドレイン領域とをセルフアラインで形成でき
ると共に、ゲート電極とソース、ドレイン電極を
セルフアラインで形成できることによりサブミク
ロンの電極形成が可能な高集積度の半導体装置を
製造し得る方法を提供できる。
ス、ドレイン領域とをセルフアラインで形成でき
ると共に、ゲート電極とソース、ドレイン電極を
セルフアラインで形成できることによりサブミク
ロンの電極形成が可能な高集積度の半導体装置を
製造し得る方法を提供できる。
第１図は従来法により製造されたｎチヤンネル
MOSトランジスタの断面図、第２図ａ〜ｅは本
発明の実施例におけるｎチヤンネルMOSトラン
ジスタの製造工程を示す断面図である。 １１……ｐ型シリコン基板、１２……素子分離
領域、１３……ゲート酸化膜、１４……多結晶シ
リコンパターン、１６……壁体、１７，１８……
n+型拡散領域、１９1，１９2……溝部、２０……
n+型ソース領域、２１……n+型ドレイン領域、
２３……Alゲート電極、２４，２５……取出し
Al電極。
MOSトランジスタの断面図、第２図ａ〜ｅは本
発明の実施例におけるｎチヤンネルMOSトラン
ジスタの製造工程を示す断面図である。 １１……ｐ型シリコン基板、１２……素子分離
領域、１３……ゲート酸化膜、１４……多結晶シ
リコンパターン、１６……壁体、１７，１８……
n+型拡散領域、１９1，１９2……溝部、２０……
n+型ソース領域、２１……n+型ドレイン領域、
２３……Alゲート電極、２４，２５……取出し
Al電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板もしくは半導体層に
素子分離領域を形成する工程と、 前記素子分離領域で分離された半導体基板もし
くは半導体層の島状領域にゲート絶縁膜を介して
両端が前記素子分離領域上に延びる薄膜パターン
を選択的に形成する工程と、 前記薄膜パターンの側面のみに前記薄膜パター
ンに対して選択エツチング性を有する壁体を形成
した後、前記薄膜パターンおよび前記壁体をマス
クとして第２導電型の不純物を前記半導体基板も
しくは半導体層にドーピングして第２導電型の半
導体領域を形成する工程と、 前記薄膜パターンをエツチング除去すると同時
に露出した前記半導体領域の一部をエツチング除
去して前記半導体基板もしくは半導体層に溝部を
形成する工程と、 前記壁体を残存させた状態で全面に金属膜もし
くは金属シリサイド膜を堆積した後、残存した前
記壁体を除去してその上の金属もしくは金属シリ
サイドをリフトオフすることにより前記残存した
壁体の部分で分離された複数の電極を形成する工
程と を具備したことを特徴とする半導体装置の製造方
法。 ２ 前記薄膜パターンは、非単結晶シリコンから
なることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 前記非単結晶シリコンは、多結晶シリコンで
あることを特徴とする特許請求の範囲第２項記載
の半導体装置の製造方法。 ４ 前記壁体は、CVD−SiO2またはSi3N4からな
ることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 ５ 前記金属は、Ti、Mo、Ｗ、Ta、Al合金で
あることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ６ 前記金属シリサイドは、チタンシリサイド、
モリブデンシリサイド、タングステンシリサイ
ド、タンタルシリサイドであることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182715A JPS6074682A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182715A JPS6074682A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074682A JPS6074682A (ja) | 1985-04-26 |
| JPH056345B2 true JPH056345B2 (ja) | 1993-01-26 |
Family
ID=16123166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182715A Granted JPS6074682A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074682A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087569B2 (ja) * | 1985-06-21 | 1996-01-29 | 株式会社日立製作所 | 表示制御装置 |
| US5051805A (en) * | 1987-07-15 | 1991-09-24 | Rockwell International Corporation | Sub-micron bipolar devices with sub-micron contacts |
| JPH04278385A (ja) * | 1991-03-07 | 1992-10-02 | Oji Paper Co Ltd | 感熱記録材料 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379378A (en) * | 1976-12-23 | 1978-07-13 | Matsushita Electric Ind Co Ltd | Semoconductor davice and its production |
| JPS58130569A (ja) * | 1982-01-28 | 1983-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58158972A (ja) * | 1982-03-16 | 1983-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58162064A (ja) * | 1982-03-23 | 1983-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1983
- 1983-09-30 JP JP58182715A patent/JPS6074682A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379378A (en) * | 1976-12-23 | 1978-07-13 | Matsushita Electric Ind Co Ltd | Semoconductor davice and its production |
| JPS58130569A (ja) * | 1982-01-28 | 1983-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58158972A (ja) * | 1982-03-16 | 1983-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58162064A (ja) * | 1982-03-23 | 1983-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074682A (ja) | 1985-04-26 |
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