JPH09162392A

JPH09162392A - 半導体装置

Info

Publication number: JPH09162392A
Application number: JP7318098A
Authority: JP
Inventors: Takeo Nakayama; 武雄中山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-06
Filing date: 1995-12-06
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】埋め込み素子分離とシリサイド層を具備し、結
晶欠陥の発生を抑制する構造を有する半導体装置を提供
する。【解決手段】半導体基板１に形成された溝に埋め込まれ
た絶縁層２と、半導体基板１上の一部に形成されたシリ
サイド層７を有する半導体装置において、シリサイド層
７は溝の側面において絶縁層２と直接接触しないように
形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁膜の埋め込み
による素子分離領域を有する半導体装置において、素子
領域上にシリサイド膜が形成されている半導体装置に関
する。

【０００２】

【従来の技術】半導体装置の高集積化に伴い、素子分離
領域の微細化は避けることができない。半導体基板に溝
を形成し、この溝に絶縁膜を埋め込む、いわゆる埋め込
み素子分離構造は、微細化しても素子間の分離耐圧が劣
化しないため、次世代の素子分離技術として有望であ
る。

【０００３】一方、半導体素子の微細化により、拡散層
の深さが浅くなるため、拡散層領域のシ−ト抵抗は増加
する傾向がある。このため、この拡散層抵抗に起因する
寄生抵抗が無視できなくなり、半導体素子の性能を著し
く劣化させるという問題がある。

【０００４】この問題を解決する方法として、例えばＴ
ｉＳｉ_x 、ＷＳｉ_x 等の高融点金属のシリサイド膜を拡
散層上に形成して、拡散層領域のシ−ト抵抗を低減する
方法がある。

【０００５】図１１の（ａ）に、従来の埋め込み素子分
離およびシリサイド拡散層を使用したＭＯＳトランジス
タの断面図を示す。半導体基板１と、半導体基板１に絶
縁膜を埋め込むことにより形成された素子分離領域２
と、ゲ−ト絶縁膜３と、ゲ−ト電極４と、ソ−スおよび
ドレイン領域を構成する拡散層５とによりＭＯＳトラン
ジスタが構成され、また、拡散層５上にはシリサイド層
７が形成されて拡散層５の抵抗を低減している。この従
来例では、さらにゲ−ト電極４上にもシリサイド層８が
形成され、ゲ−ト電極４の抵抗を低減している。また、
シリサイド層７とシリサイド層８は、ゲ−ト電極４の側
壁に形成された絶縁膜６により分離されている。

【０００６】図１１の（ｂ）は、図１１の（ａ）の円で
囲まれた部分の拡大図である。この図に示すように、こ
のような従来の半導体装置では、図中Ａ点において、シ
リサイド層７と埋め込み素子分離領域２と基板１の３者
が同時に接触している。

【０００７】一般に、シリサイド層７は、高融点金属膜
をシリコン基板上に堆積した後に熱処理を行い、高融点
金属とシリコンを反応させることにより、形成する。こ
のため、図１１の（ｂ）にＡ点として示すように、埋め
込み素子分離領域の縁部に沿って反応が進行すると、シ
リサイド層７が絶縁層２の方向へ成長することができな
いために、この部分に非常に大きいストレスが生じる。
さらに、溝の側面は溝を形成する時のエッチングによる
損傷を受けているため、基板１に欠陥が発生するおそれ
が大きいという問題があった。

【０００８】また、シリサイド層７を形成するための熱
処理に限らず、シリサイド膜７が形成された後の熱処理
によっても、シリサイド層７中の高融点金属と基板１中
のシリコンが反応してあらたなシリサイド層が形成され
るため、この時にストレスが生じて、欠陥が発生する可
能性がある。

【０００９】このような欠陥は、拡散層５から基板１へ
のリ−ク電流を増大させ、集積回路の消費電流を増加さ
せたり、半導体記憶素子の記憶デ−タを破壊する等、様
々な問題を誘発する。

【００１０】

【発明が解決しようとする課題】このように、従来の半
導体装置では、素子分離領域と素子領域の界面におい
て、埋め込み素子分離絶縁膜２と高融点金属シリサイド
膜７とシリコン基板１とが接触するために、高融点金属
とシリコンとが反応してシリサイド層を形成する時に生
じるストレスにより、結晶欠陥が発生しやすいという問
題があった。

【００１１】本発明の目的は、埋め込み素子分離領域と
シリサイド層を具備する半導体装置において、結晶欠陥
の発生を抑制する構造を有する半導体装置を提供するこ
とである。

【００１２】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、埋め込み
素子分離絶縁膜とシリサイド層とが直接接触しないよう
に構成することが特徴である。

【００１３】すなわち、半導体基板に形成された溝に埋
め込まれた絶縁層と、前記半導体基板上の一部に形成さ
れたシリサイド層とを有する半導体装置において、前記
シリサイド層は前記溝の側面において前記絶縁層と直接
接触しないように形成されていることを特徴とする。

【００１４】また、本発明による半導体装置は、半導体
基板に形成された溝に埋め込まれた絶縁層と、前記半導
体基板上の一部に形成されたシリサイド層とを有する半
導体装置において、前記半導体基板上に前記絶縁層に隣
接して形成された絶縁体を具備し、それによって前記絶
縁層と前記シリサイド層とが前記溝の側面において直接
接触することを阻止されていることを特徴とする。

【００１５】さらに、本発明による半導体装置は、半導
体基板に形成された溝に埋め込まれた絶縁層と、前記半
導体基板上にゲ−ト絶縁膜を介して形成されたゲ−ト電
極と前記半導体基板に形成された拡散層とにより構成さ
れるＭＯＳＦＥＴとを具備し、前記ゲ−ト電極の側面に
形成された側壁絶縁膜と、前記拡散層上に形成されたシ
リサイド層と有する半導体装置において、前記半導体基
板上に前記絶縁層に隣接して形成された絶縁体を具備
し、それによって前記絶縁層と前記シリサイド層とが直
接接触することを阻止されていることを特徴とする。

【００１６】このように、本発明の半導体装置によれ
ば、溝に埋め込まれた絶縁層とシリサイド層とが溝の側
面において直接接触しない構造であるため、シリサイド
層中の高融点金属と基板中のシリコンとの反応によりシ
リサイドが形成される時に、溝の側面においてストレス
が生じ、結晶欠陥が発生することを防止することができ
る。

【００１７】また、本発明の半導体装置は、半導体基板
上に絶縁層に隣接して絶縁体が形成されていることによ
り、絶縁体上にはシリサイド層が形成されないことを利
用して、シリサイド層と絶縁層とが直接接触することを
防止することができる。

【００１８】さらに、本発明の半導体装置は、拡散層上
にシリサイド層を有し、溝に埋め込まれた絶縁層により
素子分離領域が構成されるＭＯＳＦＥＴの絶縁層に隣接
して絶縁体が形成されていることにより、溝に埋め込ま
れた絶縁層とシリサイド層とが溝の側面において直接接
触しない構造であるため、シリサイド層中の高融点金属
と基板中のシリコンとの反応によりシリサイドが形成さ
れる時に、溝の側面においてストレスが生じ、結晶欠陥
が発生することを防止することができる。

【００１９】また、ゲ−ト電極の側面に形成された前記
側壁絶縁膜と、前記絶縁層に隣接して形成された絶縁体
とが、同一の材料により形成される場合には、ゲ−ト電
極の側面にシリサイド層が形成されることを防止すると
同時に、絶縁層に接してシリサイド層が形成されること
を防止することができる。このため、シリサイド層と絶
縁層とが直接接触することを防止し、ストレスによる結
晶欠陥の発生を防止することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１の（ａ）は、本発明に
よる半導体装置の構造を示す断面図である。従来と同様
に、半導体基板１と、半導体基板１に絶縁膜を埋め込む
ことにより形成された素子分離領域２と、ゲ−ト絶縁膜
３と、ゲ−ト電極４と、ソ−スおよびドレイン領域を構
成する拡散層５と、拡散層５上に形成されたシリサイド
層７と、ゲ−ト電極４上に形成されたシリサイド層８
と、ゲ−ト電極４の側壁に形成された絶縁膜６によりＭ
ＯＳトランジスタが構成される。

【００２１】図１の（ｂ）は、図１の（ａ）のＢの部分
の拡大図である。この図に示すように、本実施の形態で
は、従来と異なり、埋め込み絶縁膜２の側壁に絶縁体９
が形成され、シリサイド層７と埋め込み絶縁膜２とが直
接接触しない構造となっている。

【００２２】このような構造は、絶縁膜上にはシリサイ
ド層が形成されないことを利用して、シリサイド層７を
形成する前に、埋め込み絶縁膜２の側壁に絶縁体９を形
成しておくことにより実現することができる。

【００２３】以下、上記の本発明による半導体装置の構
造を製造する方法について説明する。図２乃至図１０
は、本発明による半導体装置の製造方法を説明する工程
断面図である。

【００２４】例えばｐ型シリコン基板１上に、例えば温
度９５０℃の水素燃焼酸化法により、例えば厚さ５０ｎ
ｍの酸化膜（ＳｉＯ₂ ）１１を形成し、続けて例えば膜
厚１５０ｎｍの多結晶シリコン膜１２を堆積する（図
２）。

【００２５】次に、通常のリソグラフィ−法と例えばＲ
ＩＥ（反応性イオンエッチング）法等のエッチング技術
を用いて、素子分離形成予定領域の多結晶シリコン膜１
２と酸化膜１１とシリコン基板１の一部を除去する（図
３）。

【００２６】この後、例えば酸化膜（ＳｉＯ₂ ）等の素
子分離用の絶縁膜２を堆積する（図４）。次に、例えば
多結晶シリコン膜１３を２００ｎｍ堆積した後に、通常
のリソグラフィ−法と例えばＲＩＥ法等のエッチング技
術を用いて、幅の広い素子分離領域上を除いて多結晶シ
リコン膜１３を除去する（図５）。

【００２７】さらに、例えばＣＭＰ（化学機械的研磨）
法を用いて、酸化膜２を研磨して多結晶シリコン膜１２
の表面を露出し、素子分離領域に酸化膜２を残存させ
る。この時、多結晶シリコン膜１２および１３の研磨率
が酸化膜２の研磨率に比べて小さくなるような条件で研
磨を行い、オ−バ−エッチングにより基板１が研磨され
ることを防止する。（図６）。

【００２８】次に、例えば化学的気相エッチング技術を
用いて、残存する多結晶シリコン膜１２および１３と素
子形成領域上の酸化膜１１を除去し、埋め込み素子分離
が完成する（図７）。

【００２９】この後、基板１上に、例えば熱酸化法によ
り、例えば１０ｎｍの膜厚を有するゲ−ト酸化膜３を形
成し、続けて例えば化学的気相成長法により厚さ２００
ｎｍの多結晶シリコン膜を堆積する。さらに、通常のリ
ソグラフィ−法と例えばＲＩＥ法等のエッチング技術を
用いて、ゲ−ト電極部分以外の多結晶シリコン膜を除去
して、ゲ−ト電極４を形成する（図８）。

【００３０】次に、例えばヒ素（Ａｓ）を加速電圧６０
ｋｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2でイオン注入するこ
とにより、不純物を基板１およびゲ−ト電極４に添加す
る。このように基板１中に拡散層５を形成した後、例え
ば窒化膜（ＳｉＮ）１４を堆積する（図９）。

【００３１】次に、例えばＲＩＥ法等の異方性エッチン
グ技術を用いて、ＳｉＮ膜１４をエッチングしてゲ−ト
電極４と基板１の表面を露出し、ゲ−ト電極４の側壁に
ＳｉＮ膜１４を残存させて側壁絶縁膜６を形成する。こ
の時、従来と異なり、エッチング時間を適宜調節するこ
とにより、埋め込み絶縁膜２の側壁部分にもＳｉＮ膜１
４を残存させて側壁絶縁体９を形成する（図１０）。

【００３２】このように、埋め込み絶縁膜２の側壁部分
にＳｉＮ膜１４を残存させることにより、埋め込み絶縁
膜２に対して自己整合的に側壁絶縁体９を形成するため
に、埋め込み絶縁膜２を基板１の表面より突出させてお
く必要がある。

【００３３】この後、例えばスパッタリング技術により
例えばチタン（Ｔｉ）等の高融点金属膜を堆積する。さ
らに例えばＲＴＡ（Rappid Thermal Anneal)技術を用い
て、例えば温度９５０℃で３０秒の熱処理を行うことに
より、拡散層領域５のＳｉとこの拡散層領域５上に堆積
されたＴｉとを反応させて、例えば深さ０．０５〜０．
２μｍ程度のシリサイド（ＴｉＳｉ_x ）層７を形成す
る。この時、予めゲ−ト電極４の上面を露出しておくこ
とにより、ゲ−ト電極４のＳｉとゲ−ト電極４上に堆積
されたＴｉとを反応させて、シリサイド層８をシリサイ
ド層７と同時に形成する。

【００３４】ここで、絶縁膜とＴｉは反応しないため、
シリサイド層７の形成は、拡散層５において絶縁膜６お
よび９に覆われずに露出している部分から進行する。こ
のため、絶縁体９の幅ｗを適宜設定することにより、シ
リサイド層７と埋め込み絶縁膜２とが接触しないように
することができる。

【００３５】ただし、図１の（ｂ）に示すように、シリ
サイド層７の形成は、一般に絶縁膜に覆われていない領
域を深さ方向に進行するだけでなく、絶縁膜の下方に侵
入するように横方向へも進行する。この横方向の進行深
さｓは縦方向の深さｔに比べて小さいことが一般に知ら
れているが、その深さの比（ｓ／ｔ）は熱処理時間等の
シリサイド層７を形成する条件に依存し、一義的には決
定されない。

【００３６】したがって、シリサイド層７の縦方向の深
さｔより厚くなるように絶縁体９の幅ｗを設定すること
により、シリサイド層７の横方向の深さｓを絶縁体９の
幅ｗよりも小さくすることができるため、シリサイド層
７と埋め込み絶縁膜２とが接触しないようにすることが
できる。この絶縁体９の幅ｗは、例えばＳｉＮ１４の堆
積膜厚とそのエッチング条件等により調節することがで
きる。

【００３７】また、エッチング後の絶縁体９の高さｈ
は、絶縁体９が埋め込み絶縁膜２に隣接して必ず存在す
れば特に制限はない。ただし、上記にような異方性エッ
チング法による側壁形成技術を用いた場合には、一般に
残存する側壁の高さｈは幅ｗより大きい。エッチングが
進行し、高さｈが幅ｗと等しくなった後は、さらなるエ
ッチングによる高さｈの減少と同時に幅ｗも減少してし
まう。このようにして、高さｈは例えば幅ｗ以上に形成
される。

【００３８】また、側壁絶縁体９の高さｈは、突出した
埋め込み絶縁膜２の基板表面からの高さｈ₂ と絶縁体９
のエッチング量に依存し、オ−バ−エッチング等によ
り、一般に埋め込み絶縁膜２の高さｈ₂ より小さくな
る。このため、絶縁体９の高さｈの上限は埋め込み絶縁
膜２の高さｈ₂ となり、この埋め込み絶縁膜２の高さｈ
₂は、例えばゲ−ト電極４を加工する時の、リソグラフ
ィ−法の焦点深度、または、エッチング残り等の要請に
より制限される。このため、側壁絶縁体９の高さｈは、
例えばゲ−ト電極４の高さと同程度の高さまでの範囲と
なる。

【００３９】次に、例えば硫酸と加酸化水素水を用い
て、未反応のＴｉ膜を除去して、ＴｉＳｉ_x 膜のみを残
存させ、拡散層５上のシリサイド層７およびゲ−ト電極
４上のシリサイド層８を形成する（図１）。

【００４０】以降は、通常の技術を用いて、層間絶縁膜
を形成し、接続孔を開口し、例えばＡｌとＳｉとＣｕの
合金等の金属配線膜を加工して、配線を形成する。この
ように、本実施の形態では、絶縁膜上にシリサイド層が
形成されないことを利用して、埋め込み絶縁膜２の側面
に形成された絶縁体９により、シリサイド層７と埋め込
み絶縁膜２が直接接触しない構造とすることができるた
め、高融点金属とシリコンが反応する時に、シリサイド
層７の成長が絶縁層２により妨害されないため、ストレ
スを低減することができる。また、溝の側面はエッチン
グによる損傷を受けているため欠陥が発生しやすいが、
このような領域においてシリサイド膜７が形成されない
ようにすることにより、ストレスの発生を抑制して、欠
陥の発生を防止し、リ−ク電流を低減することができ
る。

【００４１】また、本実施の形態による半導体装置の製
造方法では、埋め込み絶縁膜２を基板表面より突出する
ように形成することにより、突出した埋め込み絶縁膜２
の側面に側壁絶縁体９を自己整合的に形成することがで
きる。

【００４２】このため、絶縁体９を形成するためのリソ
グラフィ−工程を必要としないことにより、リソグラフ
ィ−法の合わせ精度等に影響されずに、微細な半導体素
子を形成することができる。

【００４３】また、側壁絶縁体９の幅ｗを、絶縁膜の堆
積膜厚により設定することができ、リソグラフィ−法を
用いた加工を必要としないため、リソグラフィ−法の加
工寸法に影響されずに、微細な半導体素子を形成するこ
とができる。

【００４４】さらに、本実施の形態のように、埋め込み
絶縁膜２を基板表面より突出させることにより、ゲ−ト
電極４の側面に側壁絶縁膜６を形成する工程と同時に側
壁絶縁体９を形成することができるため、従来に比べて
工程を追加することなく、容易に本発明の構造を実現す
ることができる。

【００４５】ただし、絶縁体９の形成方法は、上記実施
の形態に限定されるものではない。例えば、上記実施の
形態では、埋め込み絶縁膜２は基板１の表面より突出し
て形成されているが、基板１の表面と同じ高さ、または
基板１の表面より低い位置までしか埋め込まれていない
形状とすることも可能である。

【００４６】また、上記実施の形態では、溝に絶縁膜の
みが埋め込まれているが、溝の側面に形成された絶縁膜
を介して例えば多結晶シリコン膜等の半導体膜、または
導電膜が埋め込まれている場合にも、本発明を適用する
ことが可能である。また、上記実施の形態では、溝に埋
め込まれた絶縁膜は素子分離領域を構成したが、例えば
絶縁膜を介して埋め込まれた導電膜が電極を構成する場
合にも、本発明を適用することが可能である。

【００４７】いずれの場合においても、溝の側面に形成
されている絶縁層２に隣接するように、半導体基板１上
に絶縁体９が形成されて、この絶縁体９によりシリサイ
ド層７と絶縁層２とが溝の側面において直接接触するこ
とを阻止される構造であればよい。

【００４８】なお、上記実施の形態では、ＳｉＮにより
側壁絶縁体９を形成したが、例えばＳｉＯ₂ 等の酸化
膜、またはＰＳＧ等の不純物を含有するＳｉＯ₂ 等の酸
化膜、さらに他の絶縁膜を用いることが可能である。

【００４９】また、上記実施の形態では、シリサイド層
７、８としてＴｉＳｉ_x を用いたが、ＭｏＳｉ_x 、ＷＳ
ｉ_x 、ＣｏＳｉ_x 、ＮｉＳｉ_x 等の他のシリサイド材料
を用いることも可能である。

【００５０】また、上記実施の形態では、Ｔｉ膜１４を
堆積し、拡散層５中のシリコンとＴｉとの反応によりシ
リサイド層７を形成したが、例えば選択ＣＶＤ法を用い
て、拡散層５上に選択的に例えばＴｉＳｉ_x 等のシリサ
イドを堆積することも可能である。この場合、シリサイ
ド層７を形成する時点では、前述のようなＴｉとＳｉと
の反応が起こらないため、結晶欠陥の発生は少ないが、
その後の熱工程によりシリサイド層７中の高融点金属と
基板中のシリコンが反応するため、結晶欠陥が発生す
る。このため、本発明による構造を用いて、シリサイド
層７と埋め込み絶縁膜２とが直接接しない構造とするこ
とにより、前述の実施の形態と同様の効果を得ることが
できる。

【００５１】

【発明の効果】以上のように本発明による半導体装置で
は、埋め込み素子分離とシリサイド層を具備し、結晶欠
陥の発生を抑制することができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の構造を示す断面図。

【図２】本発明による半導体装置の製造方法を示す工程
断面図。

【図３】本発明による半導体装置の製造方法を示す工程
断面図。

【図４】本発明による半導体装置の製造方法を示す工程
断面図。

【図５】本発明による半導体装置の製造方法を示す工程
断面図。

【図６】本発明による半導体装置の製造方法を示す工程
断面図。

【図７】本発明による半導体装置の製造方法を示す工程
断面図。

【図８】本発明による半導体装置の製造方法を示す工程
断面図。

【図９】本発明による半導体装置の製造方法を示す工程
断面図。

【図１０】本発明による半導体装置の製造方法を示す工
程断面図。

【図１１】従来の半導体装置を示す断面図。

【符号の説明】

１…半導体基板、２…埋め込み絶縁膜、３…ゲ−ト絶縁
膜、４…ゲ−ト電極、５…拡散層、６、９…側壁絶縁
膜、７、８…シリサイド層、１１…酸化膜、１２、１３
…多結晶シリコン膜、１４…Ｔｉ

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された溝に埋め込まれ
た絶縁層と、前記半導体基板上の一部に形成されたシリ
サイド層とを有する半導体装置において、前記シリサイ
ド層は前記溝の側面において前記絶縁層と直接接触しな
いように形成されていることを特徴とする半導体装置。
【請求項２】半導体基板に形成された溝に埋め込まれ
た絶縁層と、前記半導体基板上の一部に形成されたシリ
サイド層とを有する半導体装置において、前記半導体基
板上に前記絶縁層に隣接して形成された絶縁体を具備
し、それによって前記絶縁層と前記シリサイド層とが前
記溝の側面において直接接触することを阻止されている
ことを特徴とする半導体装置。
【請求項３】半導体基板に形成された溝に埋め込まれ
た絶縁層と、前記半導体基板上にゲ−ト絶縁膜を介して
形成されたゲ−ト電極と前記半導体基板に形成された拡
散層とにより構成されるＭＯＳＦＥＴとを具備し、前記
ゲ−ト電極の側面に形成された側壁絶縁膜と、前記拡散
層上に形成されたシリサイド層と有する半導体装置にお
いて、前記半導体基板上に前記絶縁層に隣接して形成さ
れた絶縁体を具備し、それによって前記絶縁層と前記シ
リサイド層とが直接接触することを阻止されていること
を特徴とする半導体装置。
【請求項４】前記ゲ−ト電極の側面に形成された前記
側壁絶縁膜と、前記絶縁層に隣接して形成された絶縁体
とは、同一の材料により形成される請求項１乃至３記載
の半導体装置。
【請求項５】前記絶縁体は、ＳｉＮである請求項１乃
至４記載の半導体装置。
【請求項６】前記絶縁体は、ＳｉＯ₂ または不純物を
含有するＳｉＯ₂ である請求項１乃至４記載の半導体装
置。
【請求項７】前記シリサイド層は、ＴｉＳｉ_x 、Ｍｏ
Ｓｉ_x 、ＷＳｉ_x 、ＣｏＳｉ_x 、ＮｉＳｉ_x からなるグ
ル−プのいずれか１つにより形成される請求項１乃至５
記載の半導体装置。