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JP3349413B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3349413B2
JP3349413B2 JP29424997A JP29424997A JP3349413B2 JP 3349413 B2 JP3349413 B2 JP 3349413B2 JP 29424997 A JP29424997 A JP 29424997A JP 29424997 A JP29424997 A JP 29424997A JP 3349413 B2 JP3349413 B2 JP 3349413B2
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に詳しくは、自己整合シリサイドプロセスを有
し、且つ、不純物拡散層を用いて抵抗素子を形成する方
法に関するものである。
【0002】
【従来の技術】最近の微細なMOSトランジスタにおい
て、ソース/ドレイン拡散領域の面積を小さくし、しか
もコンタクト抵抗及び拡散抵抗を低く保つための方法と
して、ソース/ドレイン領域表面に金属シリサイド膜を
形成する方法が用いられている。図3に従来技術を用い
て金属シリサイド膜を形成した状態の半導体装置の断面
図を示す。図3において、31はシリコン基板、32は
素子分離領域、33はゲート酸化膜、34はゲート電
極、35はサイドウォール、36aは低濃度ソース領
域、36bは低濃度ドレイン領域、37aは高濃度ソー
ス領域、37bは高濃度ドレイン領域、38は金属シリ
サイド膜を示す。
【0003】具体的には、ポリシリコンをゲート材料と
して用いて、通常のLSIプロセスによって形成された
MOSトランジスタのゲート電極34側壁に絶縁膜を用
いてサイドウォール35を設け、ゲート電極34上部の
ポリシリコン及びソース/ドレイン領域37a、37b
の上部表面を露出させた状態で表面全体にチタン、タン
グステン、コバルト、ニッケル等の高融点金属膜を形成
し、その後、600〜900℃程度の熱を10秒〜1分
間程度加えることにより、シリコンと金属との接してい
る部分、即ちゲート電極34上部及びソース/ドレイン
領域37a、37bのみに金属シリサイド膜38を形成
し、その後未反応の高融点金属膜をエッチングにより取
り除くことにより形成される。
【0004】このプロセスでは、シリコンと接している
金属のみが反応してシリサイド化する性質を利用して、
フォトリソグラフィ工程を経ることなく、ゲート電極及
びソース/ドレイン領域に相当する部分のみに金属シリ
サイド膜を形成することができるため、一般的に、自己
整合シリサイドプロセスという。
【0005】
【発明が解決しようとする課題】しかしながら、上述の
ようにマスク形成工程を追加することなく、不純物拡散
領域及びポリシリコン配線のみについて金属シリサイド
を形成することが自己整合シリサイドプロセスの特徴で
あるが、このことが逆に言えば、特別のマスクを用意し
て自己整合シリサイドプロセスによって金属シリサイド
の生成を抑制するという方法を用いない限り、拡散部分
及びポリシリコン配線は全て低抵抗化されることにな
る。
【0006】ところで、実際のLSIにおいては、その
動作の目的とする機能から、拡散部分或いはポリシリコ
ン薄膜を用いて、電気抵抗を持たせることが必要な部分
がある。このような例としては、LSIの入出力パッド
近傍のノイズ保護を目的とする回路が上げられる。
【0007】このようなLSIを自己整合シリサイドプ
ロセスを用いて製造し、しかも拡散部分あるいはポリシ
リコン薄膜を用いて抵抗素子を形成しようとする場合、
従来は、自己整合シリサイドプロセスによって金属シリ
サイド膜の生成が起こらないよう、電気抵抗素子となる
部分をレジスト又は金属と反応してシリサイドが生成し
ない絶縁膜等によって覆う、といった対策が行われてい
たため、リソグラフィプロセスの追加が必要となり、自
己整合シリサイドプロセスを用いてLSIを製造するこ
とにより、かえってプロセスの複雑化によるコストの増
大を招くという問題が生じる。
【0008】
【課題を解決するための手段】請求項1記載の本発明の
半導体装置の製造方法は、シリコン基板又は/及びシリ
コン層上に高融点金属膜を形成し、熱処理によってシリ
コンと上記高融点金属膜とを反応させ、金属シリサイド
膜を形成する工程を有する半導体装置の製造方法におい
て、シリコン基板上に第1酸化膜及び耐酸化膜を順次形
成した後、素子分離領域となる領域上と抵抗素子となる
領域の内の所定の領域上との上記耐酸化膜を除去する工
程と、熱処理を行うことにより素子分離膜となる第2酸
化膜及び所定の大きさの一又は複数の第3酸化膜を形成
する工程と、上記第3酸化膜を含む領域に不純物拡散領
域を形成する工程と、上記第1酸化膜を除去した後、高
融点金属膜を全面に形成し、熱処理することにより、少
なくとも上記不純物拡散領域が露出した部分に高融点金
属シリサイド膜を形成する工程とを有することを特徴と
するものである。
【0009】また、請求項2記載の本発明の半導体装置
の製造方法は、上記素子分離膜及び第3酸化膜を形成し
た後、上記シリコン基板の素子形成領域にポリシリコン
からなるゲート電極及びソース/ドレイン領域を有し、
且つ、該ドレイン領域上に上記第3酸化膜が形成されて
いるMOSトランジスタを形成する工程と、全面に第4
酸化膜を形成し、エッチバックすることにより、上記ゲ
ート電極側壁にサイドウォールを形成し、その後、第1
酸化膜を除去することにより、上記シリコン基板を露出
させた後、高融点金属膜を全面に形成し、熱処理するこ
とにより、上記シリコン基板が露出したソース/ドレイ
ン領域及びゲート電極上面に高融点金属シリサイド膜を
形成する工程とを有することを特徴とする、請求項1記
載の半導体装置の製造方法である。
【0010】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
【0011】図1は本発明の一実施の形態の半導体装置
の製造工程図、図2は素子分離のための局所酸化膜形成
プロセスにおけるプロセスシュミレーションを示す図で
ある。図1及び図2において、1、21はシリコン基
板、2、22はシリコン酸化膜、3、23a、23c、
23eはシリコン窒化膜、4、24a、24c、24e
は素子分離膜、5は微小酸化膜、6はゲート酸化膜、7
はゲート電極、8はサイドウォール、9aは低濃度ドレ
イン領域、9bは低濃度ソース領域、10aは高濃度ド
レイン領域、10bは高濃度ソース領域、11は高融点
金属膜、12は金属シリサイド膜を示す。
【0012】まず、MOSトランジスタを組み合わせた
LSIを作成する場合、各々のトランジスタを分離する
ための素子分離膜が必要である。このとき、素子分離膜
として一般的に用いられている構造として、局所酸化法
による局所酸化膜がある。この方法は、予めウエハ全体
にSiN等の酸素を通さない薄膜を形成し、素子分離部
分に相当する部分のみその薄膜を除去し、酸化を行うこ
とにより、薄膜の除去された部分のみSiの熱酸化によ
る酸化膜が成長し素子分離領域が形成される。
【0013】この素子分離酸化膜の形状は、酸化工程の
プロセス条件や、SiN薄膜の膜厚の違い、さらにはS
iN薄膜を部分的に除去する際のエッチング工程におい
てSiN基板下部のシリコン基板を掘るか否かといった
違いにより、種々の形状になるが、いずれの場合にも共
通することとしては、素子分離部の中央部の最も膜厚の
厚く、端部に向かって徐々に厚さが減少していることで
ある。そして、素子分離部の中央部の最も膜厚の厚い部
分の幅は、酸化前にSiN薄膜を除去した幅より小さ
い。これは、左右に残ったSiN薄膜により圧力が加わ
った状態で酸化が行われるため、端部での酸化膜の成長
が抑制される、或いはSiを酸化膜に変えるために必要
な酸素がSiN薄膜端部に露出した酸化膜を通してSi
N薄膜下部にも広がるため、必要な酸素がSiN薄膜端
部に露出した酸化膜を通してSiN薄膜下部にも広がる
ために、端部付近で酸素濃度が相対的に低くなり、Si
N薄膜の除去部分の中央部に比べて、Siの酸化の進行
が遅い等の物理的な原因による。
【0014】拡散領域の中で、このSiN薄膜のない、
酸化される部分の下では、拡散抵抗が大きくなる。更
に、この部分の幅を大きくすれば、それだけ抵抗値も大
きくできる。よって、この幅を調整することで、抵抗値
の調整もできる。
【0015】ところで、この素子分離酸化膜形成におい
て、SiN薄膜の除去部分の幅を小さくした場合を考え
ると、このとき、SiN薄膜の除去部分の幅が小さくな
ると当然形成される素子分離の幅も小さくなるが、更に
幅を小さくすると、素子分離部の中央部分においても酸
化膜厚が減少する。即ち、SiN薄膜の除去部分部を小
さくすることにより、幅のみならず膜厚の小さい局所酸
化膜を、同一の酸化プロセスを用いて形成することがで
きる。
【0016】これをプロセスシュミレーションを用いて
検証した結果を図2に示す。図2(a)、図2(c)、
図2(e)において、シリコン基板21上に18nmの
SiO2膜22及び25nmのSiN膜23a、23
b、23cを形成した後、SiN膜23a、23b、2
3cに除去部分を形成する。除去部分の幅は左側(図2
(a))が1.0μm、中央部(図2(c))が0.1
μm、右側(図2(e))が0.05μmである。この
後、酸化工程を行うことにより、局所酸化膜24a、2
4c、24eが形成される。左側(図2(b))の局所
酸化膜の最大膜厚は約550nm、これに対し、中央
(図2(d))の局所酸化膜の最大膜厚は約160n
m、右側(図2(f))の局所酸化膜の膜厚は約90n
mである。
【0017】これと同じプロセスを用いて、SiN薄膜
で表面を覆わずにウエハ全体で酸化を行った場合の酸化
膜の厚さは、約600nmであるので、図2(b)、図
2(d)、図2(f)の局所酸化膜の最大膜厚は、Si
N薄膜なしで酸化を行った場合のそれぞれ92%、27
%、15%の膜厚となる。なお、これらの膜厚は、Si
N薄膜に形成する除去部分の幅を変更することにより、
ここで示した例以外にも所望の厚の局所酸化膜を得るこ
と可能である。また、SiN薄膜の除去部分を形成する
方法としては、図2(a)、図2(c)、図2(e)に
示したように単純に形成する方法もあるが、この場合、
プロセス上の最小加工寸法によって制限されることが考
えられる。また、これに対しては、SiN薄膜の角度を
つけてエッチングする、SiN薄膜端部にサイドウォー
ル形成の処理を行う等の方法を用いることにより、必ず
しも最小加工寸法に制約されずにSiN薄膜の除去部分
を形成することが可能である。
【0018】以上の方法を用いることにより、SiN薄
膜の除去部分幅を調整することにより、厚さの小さい局
所酸化膜を形成することができる。そして、この後のト
ランジスタ形成工程、特にソース/ドレイン領域を形成
するためのイオン注入工程およびその後の熱処理工程に
おいて、局所酸化膜の直下部の不純物濃度がソース/ド
レイン領域よりも低濃度で、しかも電気的には連結した
構造となるようにすることができる。例えば、上述の図
2(f)に示す形状において、ソース/ドレイン領域形
成に通常用いられるイオン注入条件によって不純物を注
入した場合、酸化膜下部にも不純物を導入することがで
きる。
【0019】トランジスタ形成後、自己整合シリサイド
プロセスを用いて金属シリサイドが形成される際におい
て、局所酸化膜上部には金属シリサイドが形成されてい
ないため、金属シリサイドが不純物拡散領域全体を覆う
ことはなく、適度な拡散抵抗が実現できる。
【0020】以下、図1を用いて、更に詳しく自己整合
シリサイド工程を説明する。
【0021】まず、シリコン基板1上に、シリコン酸化
膜2、シリコン窒化膜3を形成後、ドレイン領域上のシ
リコン窒化膜に、微小な開口部(例えば幅0.05μ
m)を複数形成し(図1(a))、その後、酸化工程に
より素子分離膜4となる局所酸化膜及び微小酸化膜5を
形成する(図1(b))。
【0022】本実施の形態においては、微小な開口部の
幅を0.05μmとしたが、上記微小な開口部の幅を規
定する要因としては、次のものが考えられる。
【0023】まず第1にはドレイン領域上の金属シリサ
イドが連続しないことである。これは本発明の目的であ
り、このためには、微小酸化膜5の幅及び高さが大きい
ほど有利です。また、微小酸化膜5を形成するのはウエ
ハプロセスの最初期であり、トランジスタが形成されて
金属シリサイド形成段階に至るまでには、エッチング等
によって酸化膜が膜減りすることが考えられるので、そ
れを見越して微小酸化膜5の幅及び高さをある程度大き
めに作っておくことが必要である。この要因によって上
記微小な開口部の幅の下限が規定される。
【0024】また、第2には微小酸化膜5下のドレイン
領域が連続した拡散領域となることである。このために
最も望ましいのは、ドレイン領域を形成するためのイオ
ン注入(N-注入(LDD構造にした場合の低濃度不純
物領域形成のための注入)或いはソース/ドレイン注入
(LDD構造にした場合の高濃度不純物領域形成のため
の注入))においてイオンが微小酸化膜5を通り越して
シリコン基板に達することである。但し、ソース/ドレ
イン注入後には不純物活性化の為に必ず熱処理工程があ
り、その際に不純物は拡散しますので、イオン注入直後
に比べて不純物領域が広がる。これを考慮すると、微小
酸化膜直下においては、イオン注入においてイオンが微
小酸化膜を通り越してシリコン基板に達していなくて
も、後の熱処理において拡散によって連続となるように
することも可能である。この要因によって微小な開口部
の幅の上限が規定される。
【0025】以上の要因を主として考慮し、微小な開口
部の幅を決定するが、実際には、プロセス条件によって
膜減り量は異なるし、ソース/ドレイン領域形成に用い
る不純物種(ソース/ドレインは通常ヒ素を用いるが、
-領域はヒ素の場合とリンの場合があり、リンはヒ素
に比べて熱処理における拡散が大きい)によって異な
り、さらに活性化のための熱処理条件によっても必要な
微小な開口部の幅は異なる。
【0026】次に、シリコン窒化膜3除去及びシリコン
窒化膜3下のシリコン酸化膜2除去後、ゲート酸化膜
6、N型ポリシリコン膜を形成し、パターニングにより
ゲート電極7を形成する。N-のイオン注入による低濃
度ドレイン領域9a、低濃度ソース領域10aを形成
し、酸化膜の堆積、エッチバックによりサイドウォール
8を形成する。その後、ヒ素注入により高濃度ドレイン
領域9b、高濃度ソース領域10bを形成する。尚、本
発明はLDD構造に限定されるものではない。
【0027】本実施の形態においては開口部を等間隔に
3個形成したが、微小酸化膜5の下はヒ素注入が十分に
注入されていないので、その部分の拡散抵抗は大きくな
っているので、3個以下でも十分に効果は期待できる。
個数については、ドレイン領域の幅にも関係するもので
あり、より大きな抵抗とするには、開口部の間隔を狭く
して、熱酸化後に微小酸化膜5が接するように形成すれ
ばよい。図1(c)にトランジスタの形成が完了した段
階の断面図を示す。
【0028】このとき、ソース/ドレイン領域9b、1
0bやゲート電極7上面には酸化膜等の絶縁物の薄膜が
付着していることが通常である。そこで、シリサイド化
するための金属薄膜を形成するのに先立ち、高濃度ドレ
イン領域9b及び高濃度ソース領域10b及びゲート電
極7上面のこの絶縁膜等を取り除き、シリコン及びポリ
シリコンの表面が露出するようにする。このためのパタ
ーニングは必要なく、高濃度ドレイン領域9b、高濃度
ソース領域10bを覆っている酸化膜が除去される程度
まで、シリコン基板1全体について酸化膜をエッチング
するっ。高濃度ソース領域10bとゲート電極7との間
及び、高濃度ドレイン領域9bとゲート電極7との間に
はサイドウォール8が形成されているが、上述のエッチ
ングによってはこのサイドウォール8は多少の目減りが
あっても完全に除去されることはない。
【0029】また、高濃度ドレイン領域9b上に形成さ
れた微小酸化膜5についても、適正な酸化膜厚を選べ
ば、微小酸化膜5が完全に取り除かれないようにするこ
とができる。しかる後、シリサイド化するために高融点
金属膜11を形成する。この後、600〜900℃程度
の温度で10秒〜1分程度熱処理を行うことにより、シ
リコンと接している高融点金属のみがシリコンと反応し
てシリサイド化し、金属シリサイド膜12が形成される
(図1(e))。
【0030】最後に、シリサイド化しなかった高融点金
属膜のみをエッチバックにより取り除き、必要部分に金
属シリサイド膜12の形成されたトランジスタが完成す
る(図1(f))。ここで、高濃度ソース領域10b上
の金属シリサイド膜12とゲート電極7との間及び高濃
度ドレイン領域9b上の金属シリサイド膜12とゲート
電極7の間にはサイドウォール8と呼ばれる分厚い絶縁
物が形成されているため、金属シリサイド膜12とゲー
ト電極7とは互いに電気的に分離されており、ソース/
ドレイン領域とゲート電極とが電気的に短絡することは
ない。
【0031】また、ドレイン領域上には微小な局所酸化
膜で区切られた金属シリサイド膜12が形成されている
ため、ドレイン電流の電位はドレインの端部にコンタク
ト電極を形成し、電位を与えることで、ゲート電極に近
いドレイン部分までの間には必要な拡散抵抗が保たれ
る。
【0032】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、不純物拡散領域に形成する金属シリ
サイド膜形成防止のための微小酸化膜を、LSIを製造
する際に必要となる素子分離のための局所酸化膜形成工
程において、同時に形成することができるため、プロセ
スの複雑化によるコストの上昇が生じることなく、LS
I中に抵抗素子を形成することができる。
【0033】特に、自己整合プロセスを用いて金属シリ
サイド膜をゲート電極上面及びソース/ドレイン領域上
に形成するMOSトランジスタの製造プロセスにおい
て、コストの上昇が生じることなく、ドレイン領域上の
抵抗素子の抵抗値を制御することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体装置の製造工程図
である。
【図2】素子分離のための局所酸化膜形成プロセスのお
けるシリコン窒化膜の開口部のサイズに対する局所酸化
膜サイズのシュミレーションを示す図である。
【図3】従来技術における金属シリサイド膜を形成した
半導体装置の断面図である。
【符号の説明】
1、21 シリコン基板 2、22 シリコン酸化膜 3、23a、23c、23e シリコン窒化膜 4、24a、24c、24e 素子分離膜 5 微小酸化膜 6 ゲート酸化膜 7 ゲート電極 8 サイドウォール 9a 低濃度ドレイン領域 9b 低濃度ソース領域 10a 高濃度ドレイン領域 10b 高濃度ソース領域 11 高融点金属膜 12 金属シリサイド膜

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 シリコン基板又は/及びシリコン層上に
    高融点金属膜を形成し、熱処理によってシリコンと上記
    高融点金属膜とを反応させ、金属シリサイド膜を形成す
    る工程を有する半導体装置の製造方法において、 シリコン基板上に第1酸化膜及び耐酸化膜を順次形成し
    た後、素子分離領域となる領域上と抵抗素子となる領域
    の内の所定の領域上との上記耐酸化膜を除去する工程
    と、 熱処理を行うことにより素子分離膜となる第2酸化膜及
    び所定の大きさの一又は複数の第3酸化膜を形成する工
    程と、 上記第3酸化膜を含む領域に不純物拡散領域を形成する
    工程と、 上記第1酸化膜を除去した後、高融点金属膜を全面に形
    成し、熱処理することにより、少なくとも上記不純物拡
    散領域が露出した部分に高融点金属シリサイド膜を形成
    する工程とを有することを特徴とする、半導体装置の製
    造方法。
  2. 【請求項2】 上記素子分離膜及び第3酸化膜を形成し
    た後、上記シリコン基板の素子形成領域にポリシリコン
    からなるゲート電極及びソース/ドレイン領域を有し、
    且つ、該ドレイン領域上に上記第3酸化膜が形成されて
    いるMOSトランジスタを形成する工程と、 全面に第4酸化膜を形成し、エッチバックすることによ
    り、上記ゲート電極側壁にサイドウォールを形成し、そ
    の後、第1酸化膜を除去することにより、上記シリコン
    基板を露出させた後、高融点金属膜を全面に形成し、熱
    処理することにより、上記シリコン基板が露出したソー
    ス/ドレイン領域及びゲート電極上面に高融点金属シリ
    サイド膜を形成する工程とを有することを特徴とする、
    請求項1記載の半導体装置の製造方法。
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