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KR100443475B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100443475B1
KR100443475B1 KR10-2001-0002589A KR20010002589A KR100443475B1 KR 100443475 B1 KR100443475 B1 KR 100443475B1 KR 20010002589 A KR20010002589 A KR 20010002589A KR 100443475 B1 KR100443475 B1 KR 100443475B1
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South Korea
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film
melting point
high melting
point metal
gate electrode
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와카바야시히토시
사이토유키시게
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닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 고융점 금속의 질화물을 사용하여 금속 게이트 전극에서 적어도 n채널형 MISFET의 임계전압의 상승을 억제하는데 그 목적이 있다. 상기 목적을 달성하기 위해 p채널형 MISFET의 게이트 전극(109)은 질화티타늄막(106)과 상기 질화티타늄막(106)상에 형성된 텅스텐막(107)으로 이루어지고 n채널형 MISFET의 게이트 전극(110)은 질화티타늄막(106a)과 상기 질화티타늄막(106a)상에 형성된 텅스텐막(107)으로 구성된다. 질화티타늄막(106a)은 질화티타늄막(106)에 질소 이온주입에 의해 형성되어 일함수를 감소시킨다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 게이트 길이가 짧은 n채널형 절연게이트 전계효과 트랜지스터(이하 MISFET라고 한다)와 p채널형 MISFET을 포함하는 반도체장치와 그 제조방법에 관한 것이다.
MISFET의 고집적화 및 고속화는 스케일링 법칙에 기초하여 그 구성을 미세하게 함으로써 고 집적화 및 고속화가 이루어져 왔다.
예를들면, 게이트 길이가 0.1㎛ 이하인 MISFET에서 게이트 절연막은 2nm 이하의 얇은 막으로 제조하는 것이 필요한다. 다결정 실리콘막을 게이트 전극의 구성재료로 쓰는 경우에 불순물의 공핍화에 의한 미세한 구조의 게이트 전극에 용량이 형성된다. 또한, 채널반전층에서 발생하는 캐리어의 양자화는 용량을 형성한다. 상기 용량은 게이트 절연막 MOS 용량에 대해 직렬로 형성되기 때문에 게이트용량이 현저히 낮아진다. 게이트 전극의 구성재료로 금속을 사용함으로서 상기 용량중 공핍화에 의한 용량을 억제할 수 있다. 상기 경우에, 열처리 공정에서 게이트 금속막과 게이트 절연막의 반응을 억제하기위해서 게이트 금속막과 게이트 절연막의 사이에 도전율이 높은 배리어막을 제공하는 것이 요구된다. 상기 배리어막으로는 보통, 질화티타늄, 질화텅스텐 또는 질화 탄탈륨과 같은 고융점 금속질화물이 사용된다.
또한, 스케일링에 따라 게이트 전극과 확산층의 단면적이 축소되어 그들의 시트저항이 높게되어 고속이면서 고성능을 발휘하는 반도체장치의 제조의 어려움으로 귀결된다. 게이트의 길이가 0.12㎛ 까지는 상기 문제점의 해결책은 다결정 실리콘막 및 확산층상에 고융점 금속막, 예컨대 티타늄막이나 코발트막을 형성하여 실리사이드화여 그 표면상에 고융점 금속 실리사이드막 및 고융점 금속 실리사이드층을 형성하는 실리사이드 기술, 즉, 셀프 얼라인 실리사이드 기술을 채택하였다.
그러나, 게이트 길이가 0.1㎛ 이하로 협소한 세대에서 극히 미세한 배선층선에서 실리사이드로의 역반응이 신뢰할 수 없기 때문에 상기 기술에 의한 저 저항화는 어렵게 되었다.
따라서, 게이트 전극의 저저항화를 위해서 고융점 금속 실리사이드막의 저항율보다 낮은 저항율을 포함하는 금속막을 채택하는 것이 유효하게 되었다. 특히, 차후의 열처리에 의한 저항율의 상승을 회피하기 위해서 금속막으로서 고융점 금속막을 쓰는 것이 요구된다. 상기 고융점 금속으로는 보통 티타늄이나 텅스텐 또는 탄탈륨이 사용된다. 또한, 전술한 열처리에 의한 게이트 전극의 고 융점막과 게이트 절연막 사이의 반응을 억제하기 위해서 게이트 전극의 고융점 금속막과 게이트 절연막 사이에 도전율이 높은 배리어막을 형성하는 것이 요구된다.
반도체장치의 제조공정의 단계에 대한 단면도인 도 1의 a 내지 c를 참조하여 게이트 전극의 고융점 금속막을 포함하는 상보형 MISFET의 구조와 그 제조방법이 기술될 것이다.
먼저, 실리콘 기판(401)의 표면상에 소자 분리영역(402)이 형성되고 n형 웰영역(403)과 p형 웰영역(404)이 형성된다. n형 웰영역(403)과 p형 웰영역(404)사에 열산화에 의해 산화막(405)이 형성된다. 질화티타늄막(406), 텅스텐막(407) 및 제1의 절연막의 하드 마스크막(408)이 순차적으로 전면상에 형성된다(도 1의 a).
다음에, 상기 하드 마스크막(408), 텅스텐막(407) 및 질화티타늄막(406)이 이방성 에칭에 의해 순차적으로 패터닝되어 n형 웰(403)의 표면상에질화티타늄막(406)과 텅스텐막(407)이 적층된 구조로 된 제1의 게이트 전극(409)이 형성되며 p형 웰(404)의 표면상에 질화티타늄막(406)과 텅스텐막(407)이 적층된 구조로 된 제2의 게이트 전극(410)이 형성된다. 계속해서, 게이트 전극(410)을 마스크로 사용한 n형 불순물의 이온주입과 p형 불순물의 이온주입에 의해 p형 웰(404)의 표면상에 n형 소스/드레인 확장영역(411)과 p형 포켓영역(412)이 형성된다. 동일한 방법으로 게이트 전극(409)을 마스크로 사용한 p형 불순물의 이온주입과 n형 불순물의 이온주입에 의해 n형 웰(403)의 표면상에 p형 소스/드레인 확장영역(413)과 n형 포켓영역(414)이 형성된다(도 1의 b).
다음에, 전면상에 형성된 제2의 절연막이 에치백(etch back)되어 게이트 전극(409, 410)의 측면을 덮는 측벽 스페이서(415)가 형성된다. 계속해서, 측벽 스페이서(415) 및 게이트 전극(410)을 마스크로 사용한 n형 불순물의 이온주입에 의해 p형 웰(404)의 표면상에 n+형 소스/드레인영역(416)이 형성된다. 동일한 방법으로 측벽 스페이서(415) 및 게이트 전극(409)을 마스크로 사용한 p형 불순물의 이온주입에 의해 n형 웰(403)의 표면상에는 p+형 소스/드레인영역(417)이 형성된다. 이어서, 예컨대 전면상에 티타늄막이 형성되어 실리사이드화가 이루어져 n+형 소스/드레인영역(416) 및 p+형 소스/드레인영역(417)상에 각각 티타늄 실리사이드층(418)이 형성된다(도 1의 c). 그 후, 도시되지 않았지만 전면상에 층간절연막 등이 형성되어 상보형 MISFET을 포함하는 종래의 반도체장치를 완성한다.
그러나, 상기 게이트 전극(410)을 포함하는 전술한 n채널형 MISFET와 상기 게이트 전극(409)을 포함하는 p채널형 MISFET의 임계전압값의 절대치는 n+형 다결정 실리콘막으로 구성된 게이트 전극을 포함하는 n채널형 MISFET와 p+형 다결정 실리콘막으로 구성된 게이트 전극을 포함하는 p채널형 MISFET의 임계전압값에 비해서 절대치가 상당히 증가된다. 그 이유는 일반적으로 질화 고융점 금속막의 페르미 레벨이 실리콘의 도전대의 하단과 충만대의 상단의 사이에 존재하기 때문이다. 임계전압의 절대값의 상승은 상보형 MISFET의 동작속도를 감소시키는 결과가 된다.
일반적으로, 다결정 실리콘막으로 이루어진 게이트 전극을 포함하는 MISFET에서의 임계전압은 채널영역이 되는 실리콘 기판의 표면부에 도너 또는 억셉터가 되는 불순물로 도핑함으로서 제어된다. 그러나, 고융점 금속 질화막과 고융점 금속막을 포함하는 적층구조로 된 게이트 전극을 포함하는 MISFET에 대해 불순물의 도핑에 의한 임계전압의 제어는 불가능하다.
따라서, 본 발명의 하나의 목적은 상보형 MISFET에서 n채널 또는 p채널의 적어도 하나의 임계전압값의 절대치의 상승을 억제할 수 있는 게이트 전극 구조를 각각 갖는 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 게이트 전극구조를 갖는 반도체 장치를 제조하는 방법을 제공함에 있다.
본 발명의 제1 특징에 따르면, 실리콘 기판과, 상기 실리콘 기판의 표면상에 형성되며 소자 분리영역에 의해 서로 분리된 n형 웰(well) 및 p형 웰과, 상기 n형 웰상에 형성되며 제1 게이트 전극을 갖는 p채널형 절연게이트 전계효과 트랜지스터와, 상기 p형 웰상에 형성되며 제2 게이트 전극을 갖는 n채널형 절연게이트 전계효과 트랜지스터를 포함하고, 상기 제1 게이트 전극은 제1 게이트 산화막을 사이에 두고 상기 n형 웰의 표면상에 형성되며 상기 제1의 게이트 산화막의 표면에 직접 접촉되는 제1 고융점 금속의 질화물로 이루어진 제1 도전막, 및 상기 제1의 도전막의 표면상에 형성된 제2 고융점 금속막을 포함하고, 상기 제2 게이트 전극은 제2 게이트 산화막을 사이에 두고 상기 p형 웰의 표면상에 형성되며 상기 제1 도전막의 질소 함유량 보다 높은 질소 함유량을 갖는 상기 제1 고융점 금속의 질화물로 이루어지고 상기 제2 게이트 산화막의 표면에 직접 접촉되는 제2 도전막, 및 상기 제2 도전막의 표면상에 형성된 금속막을 포함하는 것을 특징으로 하는 반도체장치가 제공되어 있다.
상기 제1 및 제2 게이트 전극의 측면은 측벽 스페이서에 의해 각각 직접 덮혀지고, 상기 제1 및 제2 게이트 산화막은 열산화막으로 이루어지고 상기 제2 게이트 전극을 구성하는 상기 금속막은 상기 제2 고융점 금속막으로 이루어지고, 상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치가 제공되어 있다.
상기 제1 게이트 전극의 측면 각각은 상기 측벽 스페이서에 의해 직접 덮히고, 상기 제2 게이트 전극의 측면 각각은 상기 제2 게이트 산화막을 통해 측벽 스페이서에 의해 덮히고, 상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치가 제공되어 있다.
상기 제2 도전막의 결정 배향방향은 상기 제1 도전막의 결정 배향방향과 다른 것을 특징으로 하는 반도체장치가 제공되어 있다.
본 발명에 따르면, 실리콘 기판과, 상기 실리콘 기판의 표면상에 형성되며 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰과, 상기 n형 웰상에 형성되며 제1 게이트 전극을 갖는 p채널형 절연게이트 전계효과 트랜지스터와, 상기 p형 웰상에 형성되며 제2 게이트 전극을 갖는 n채널형 절연게이트 전계효과 트랜지스터와, 상기 제1 및 제2 게이트 전극의 측면을 덮는 절연막으로 각각 이루어진 측벽 스페이스를 포함하고, 열산화에 의해 형성된 제1 게이트 산화막을 사이에 두고 상기 n형 웰의 표면상에 형성된 상기 제1 게이트 전극은 상기 게이트 산화막의 표면을 직접 덮는 제1 고융점 금속의 질화물로 이루어지는 제1 도전막 및, 상기 제1의 도전막의 표면상에 형성된 제2 고융점 금속막으로 구성되고, 질소를 함유하는 게이트 절연막을 사이에 두고 상기 p형 웰의 표면상에 형성된 상기 제2 게이트 전극은 상기 제1 도전막의 질소 함유량 보다 높은 질소 함유량을 갖는 상기 제1 고융점 금속의 질화물로 이루어지고 상기 게이트 절연막의 표면을 직접 덮는 제2 도전막, 및 상기 제2 도전막의 표면상에 형성된 금속막으로 구성되고, 상기 제1 게이트 전극의 측면은 상기 측벽 스페이서에 의해 직접 덮히고, 상기 제2 게이트 전극의 측면은 상기 게이트 절연막을 통해 상기 측벽 스페이서에 의해 덮히는 것을 특징으로 하는 반도체장치가 제공되어 있다.
상기 게이트 절연막은 질화실리콘막 또는 질화실리콘 산화막이며, 상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치가 제공되어 있다.
실리콘 기판과, 상기 실리콘 기판의 표면상에 형성되며 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰과, 상기 n형 웰상에 형성되며 제1 게이트 전극을 갖는 p채널형 절연게이트 전계효과 트랜지스터와, 상기 p웰상에 형성되며 제2 게이트 전극을 갖는 n채널형 절연게이트 전계효과 트랜지스터와, 상기 제1 및 제2 게이트 전극의 측면을 덮는 절연막으로 각각 이루어진 측벽 스페이서를 포함하고, 열산화에 의해 형성된 제1 게이트 산화막을 사이에 두고 상기 n형 웰의 표면상에 형성된 상기 제1 게이트 전극은 상기 게이트 산화막의 표면을 직접 덮는 제1 고융점 금속의 질화물로 이루어지는 제1 도전막, 및 상기 제1의 도전막의 표면상에 형성된 제2 고융점 금속막으로 구성되고, 게이트 절연막을 사이에 두고 상기 p형 웰의 표면상에 형성된 상기 제2 게이트 전극은 제1 고융점 금속과는 다른 제3 고융점 금속의 질화물로 이루어지고 상기 게이트 절연막의 표면을 직접 덮는 제2 도전막, 및 상기 제2 도전막의 표면상에 형성된 금속막으로 구성되고, 상기 제1 게이트 전극의 측면은 상기 측벽 스페이서에 의해 직접 덮히고, 상기 제2 게이트 전극의 측면은 상기 게이트 절연막을 통해 상기 측벽 스페이서에 의해 덮히는 것을 특징으로 하는 반도체장치가 제공되어 있다.
상기 제1 고융점 금속은 티타늄이고 상기 제3 고융점 금속은 탄탈륨인 것을 특징으로 하고 있다.
실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하며 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 제1 게이트 산화막을 형성하는 단계와, 제1 고융점 금속의 질화물로 이루어지는 도전막을 전면상에형성하는 단계와, 상기 n형 웰의 표면을 덮는 마스크막 패턴을 형성하는 단계와, 상기 마스크막 패턴을 마스크로 사용하여 상기 도전막에 질소를 이온주입하는 단계와, 제2 고융점 금속막 및 제1 절연막으로 이루어진 하드 마스크막을 상기 실리콘 기판의 전면상에 차례로 형성하는 단계와, 상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 이방성 에칭에 의해 순차적으로 패터닝하여 상기 n형 웰 및 상기 p형 웰 각각의 상부에 제1 및 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하고 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 제1 게이트 산화막을 형성하는 단계와, 제1 질소가스 유량비에서 반응성 스퍼터링에 의해 제1 고융점 금속의 질화물로 이루어지는 제1 도전막을 상기 실리콘 기판의 전면상에 형성하고 제2 고융점 금속막과 제1 절연막으로 이루어지는 하드 마스크막을 더 형성하는 단계와, 상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 순차적으로 이방성 에칭에 의해 패터닝하여 상기 n형 웰의 표면상에 제1 게이트 전극을 형성함과 동시에 상기 p형 웰상에 임시 게이트 전극 구조를 형성하는 단계와, 전면상에 층간절연막을 형성하고 상기 하드 마스크막의 상부 표면이 노출 될 때까지 상기 층간 절연막에 대해 화학적기계적 연마를 실행하는 단계와, 상기 n형 웰을 덮는 마스크막 패턴을 형성하고 상기 마스크막 패턴을 마스크로 사용하여 상기 하드 마스크막, 임시 게이트 전극 구조 및 상기 제1 게이트 산화막을 에칭에 의해 차례로 제거하는 단계와, 제2 게이트 산화막을 전면상에 형성하는 단계와, 상기 제1 질소가스 유량비 보다 높은 제2 질소가스 유량비에서 반응성 스퍼터링에 의해 제1 고융점 금속의 질화물로 이루어지는 제2 도전막을 형성하고 전면상에 금속막을 더 형성하는 단계와, 상기 층간절연막의 상부 표면이 노출될 때까지 상기 금속막, 제2 도전막 및 제2 게이트 산화막의 기계적화학적 연마를 실행함으로써 상기 p형 웰의 표면상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
상기 제2 도전막의 결정 배향방향이 상기 제1 도전막의 결정 배향방향과 다르도록 상기 제2 질소가스 유량비가 설정되는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하고 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 게이트 산화막을 형성하는 단계와, 제1 고융점 금속의 질화물로 이루어지는 제1 도전막을 전면상에 형성하고 제2 고융점 금속막과 제1 절연막으로 이루어지는 하드 마스크막을 차례로 더 형성하는 단계와, 상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 이방성 에칭에 의해 차례로 패터닝하여 상기 n형 웰의 표면상에 제1 게이트 전극을 형성함과 동시에 상기 p형 웰상에 임시 게이트 전극을 형성하는 단계와, 전면상에 제2 절연막을 형성하는 단계와, 상기 제1 및 임시 게이트 전극의 측면을 각각 덮는 측벽 스페이서를 상기 제2 절연막을 에칭백함으로써 형성하는 단계와, 상기 제1 게이트 전극 및 상기 측벽 스페이서를 마스크로 사용하여 p형 불순물의 이온주입에 의해 상기 n형 웰의 표면상에 p+형 소스/드레인영역을 형성하는 단계와, 상기 임시 게이트 전극 구조 및 측벽 스페이서를 마스크로 사용하여 n형 불순물의 이온주입에 의해 상기 p형 웰의 표면상에 n+형 소스/드레인영역을 형성하는 단계와, 전면상에 제3 고융점 금속막을 형성하는 단계와, 상기 p+형 소스/드레인영역 및 n+형 소스/드레인영역의 표면상에 자기정합적으로 고융점 금속 실리사이드층을 형성하는 단계와, 전면상에 층간절연막을 형성하고 상기 하드 마스크막의 상부 표면이 노출될 때까지 상기 층간절연막의 기계적화학적 연마를 실행하는 단계와, 상기 n형 웰을 덮는 마스크막 패턴을 형성하고 상기 마스크막 패턴을 마스크로 사용하여 상기 하드 마스크막, 임시 게이트 전극 구조 및 게이트 산화막을 에칭에 의해 차례로 제거하는 단계와, 화학적 기상성장법에 의해 전면상에 질소를 함유하는 게이트 절연막을 형성하는 단계와, 제1 고융점 금속의 질화막으로 이루어지는 제2 도전막 및 금속막을 전면상에 차례로 형성하는 단계와, 열처리에 의해 상기 게이트 절연막으로부터 상기 제2 도전막에 질소를 확산하는 단계와, 상기 층간절연막의 상부 표면이 노출될 때까지 상기 금속막, 제2 도전막 및 상기 제2 게이트 절연막에 대해 기계적화학적 연마를 실행하고 상기 p형 웰의 표면상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
상기 게이트 절연막은 질화실리콘막 또는 질화실리콘 산화막이며 상기 제1고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다.
실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하고 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 게이트 산화막을 형성하는 단계와, 제1 고융점 금속의 질화막으로 이루어지는 제1 도전막을 전면상에 형성하고 제2 고융점 금속막과 제1 절연막으로 이루어지는 하드 마스크막을 차례로 더 형성하는 단계와, 상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 이방성 에칭에 의해 차례로 패터닝하여 상기 n형 웰의 표면상에 제1 게이트 전극을 형성함과 동시에 상기 p형 웰에 임시 게이트 전극 구조를 형성하는 단계와, 전면상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 에칭백함으로써 상기 제1 및 임시 게이트 전극의 측면을 각각 덮는 측벽 스페이서를 형성하는 단계와, 상기 제1 게이트 전극 및 측벽 스페이서를 마스크로 사용하여 p형 불순물의 이온주입에 의해 상기 n형 웰의 표면상에 p+형 소스/드레인영역을 형성하는 단계와, 상기 임시 게이트 전극 구조 및 측벽 스페이서를 마스크로 사용하여 n형 불순물의 이온주입에 의해 상기 p형 웰의 표면상에 n+형 소스/드레인영역을 형성하는 단계와, 전면상에 제3 고융점 금속막을 형성하고 상기 p+형 소스/드레인영역 및 n+형 소스/드레인영역의 표면상에 자기정합적으로 고융점 금속 실리사이드층을 형성하는 단계와, 전면상에 층간절연막을 형성하고 상기 하드 마스크막의 상부 표면이 노출될 때까지 상기 층간절연막에 대해 기계적화학적 연마를 실행하는 단계와, 상기 n형 웰을 덮는 마스크막 패턴을 형성하고 상기 마스크막 패턴을 마스크로 사용하여상기 하드 마스크막, 임시 게이트 전극 구조 및 게이트 산화막을 에칭에 의해 차례로 제거하는 단계와, 화학적 기상성장법에 의해 전면상에 게이트 절연막을 형성하는 단계와, 제4 고융점 금속의 질화막으로 이루어지는 제2 도전막과 금속막을 차례로 전면상에 형성하는 단계와, 상기 층간절연막의 상부 표면이 노출될 때까지 상기 금속막, 상기 제2 도전막 및 상기 제2 게이트 산화막의 기계적화학적 연마를 실행함으로써 상기 p형 웰의 표면상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공되어 있다. 상기 제1 고융점 금속은 티타늄이며 상기 제4 고융점 금속은 탄탈륨으로 되어 있다.
도 1의 a 내지 c는 종래의 반도체장치의 제조단계를 도시하는 단면도.
도 2는 본 발명의 제1의 실시예를 도시하는 단면도.
도 3의 a 내지 d는 상기 제1 실시예의 제조단계를 도시하는 단면도.
도 4는 상기 제1의 실시예의 효과에 대한 도면 및 질화티타늄막에서의 질소이온 주입도즈량에 대한 임계전압값의 변화(△VTH)를 도시하는 그래프.
도 5의 a 내지 d는 제2의 실시예의 제조단계를 도시하는 단면도.
도 6은 상기 제2의 실시예의 효과에 대한 도면 및 질화티타늄막의 형성시의 질소가스 유량비에 대한 임계전압의 변화(△VTH)를 도시하는 그래프.
도 7의 a 내지 b는 제3의 실시예의 제조단계를 도시하는 단면도.
도 8의 a 내지 b는 제4 실시예의 제조단계를 도시하는 단면도.
도 9의 a 내지 b는 제5 실시예의 제조단계를 도시하는 단면도.
본 발명은 도면을 참조하여 상세히 기술될 것이다.
본 발명의 제1의 실시예의 반도체장치는 제1의 게이트 전극을 포함하는 p채널형 MISFET와, 제2의 게이트 전극을 포함하는 n채널형 MISFET를 포함한다. 상기 제1의 게이트 전극은 제1의 게이트 산화막을 사이에 두고 n형 웰의 표면상에 제공되고 상기 제2의 게이트 전극은 제2의 게이트 산화막을 사이에 두고 p형 웰의 표면상에 제공된다. 상기 제1 및 제2의 게이트 전극의 측면은 각각 절연막으로 이루어진 측벽 스페이서로 덮혀 있다. 적어도 제1의 게이트 전극의 측면은 측벽 스페이서로 직접 덮혀있다.
상기 제1의 게이트 전극은 제1의 고융점 금속의 질화물로 이루어진 제1의 도전막과 제2의 고융점 금속막으로 이루어진 적층구조를 갖는다. 제1의 도전막은 제1의 게이트 산화막의 표면을 직접 덮고 있다. 제2의 게이트 전극은 제1의 고융점 금속의 질화물로 이루어진 제2의 도전막과 금속막으로 이루어진 적층구조를 갖는다. 제2의 도전막 또한 제1의 게이트 산화막의 표면을 직접 덮는다. 본 제1의 실시예의 특징은 제2의 도전막의 질소함유율이 제1의 도전막의 질소함유율 보다 높다는 점이다.
도 2는 본 발명의 제1의 실시예에 따른 반도체장치의 단면도의 개략도이다. 제1의 실시예의 반도체장치의 구성은 이하와 같다.
실리콘 기판(101)의 표면상에 (예컨대 얕은 그루브에 절연막이 채워져 있는 STI 구조의) 소자 분리영역(102)에 의해 서로 분리된 n형 웰(103)과 p형 웰(104)이 형성되어 있다. n형 웰(103) 및 p형 웰(104)의 표면상에는 열산화에 의해 게이트 산화막(105)이 형성되어 있다. 즉, 제1의 게이트 전극과 제2의 게이트 전극이 제1의 실시예에서는 동일한 형상이다. n형 웰(103)의 표면상에는 제1의 게이트 전극(109)을 포함하는 p채널형 MISFET이 형성되고 p형 웰(104)의 표면상에는 제2의 게이트 전극(110a)을 포함하는 n채널형 MISFET이 형성되어 있다. 게이트 전극(109, 110a)의 표면은 각각 제1의 절연막(예컨대 질화실리콘막)으로 된 하드 마스크막(108)으로 직접 덮혀지고 게이트 전극(109, 110a)의 측면은 각각 제2의 절연막(예컨대 산화실리콘막)으로 된 측벽 스페이서(115)으로 직접 덮혀 있다.
게이트 산화막(105)을 통해 n형 웰(103)의 표면상에 형성된 제1의 게이트 전극(109)은 게이트 산화막(105)의 표면을 직접 덮는 예컨대 (제1의 고융점 금속의 질화물로 이루어진 제1의 도전막인) 질화티타늄막(106)과 질화티타늄막(106)의 표면상에 제공된 예컨대 (제2의 고융점 금속막인) 텅스텐막(107)으로 이루어진 적층막이다. 게이트 산화막(105)을 통해 p형 웰(104)의 표면상에 형성된 게이트 전극(110a)은 게이트 산화막(105)의 표면을 직접 덮는 예컨대 (제1의 고융점 금속의 질화물로 이루어진 제2의 도전막인) 질화티타늄막(106a)과 질화티타늄막(106a)의 표면상에 형성된 예컨대 (제 2의 고융점 금속막인) 텅스텐막(107)으로 이루어진 적층막이다.
제1의 실시예에서, 제2의 도전막인 질화티타늄막(106a)(상세한 것은 후술함)은 제1의 도전막인 질화티타늄막(106)의 변환막이고 질화티타늄막(106a)의 질소함유율은 질화티타늄막(106)의 질소함유율보다 높다. 또한 제1의 실시예에서, 제2의 게이트 전극인 게이트 전극(110a)의 구성부의 재료인 금속막(107)은 제1의 게이트 전극인 게이트 전극(109)의 구성부의 재료인 텅스텐막(107)이다.
p형 웰(104)의 표면상에는 게이트 전극(110a)과 자기정합적으로 n형 소스/드레인 확장영역(111)과 p형 포켓영역(112)이 형성되고 게이트 전극(110a) 및 측벽 스페이서(115)와 자기정합적으로 n+형 소스/드레인영역(116)이 형성되어 있다. n형 웰(103)의 표면상에는 게이트 전극(109)과 자기정합적으로 p형 소스/드레인 확장영역(113)과 n형 포켓영역(114)이 형성되고 게이트 전극(109) 및 측벽 스페이서(115)와 자기정합적으로 p+형 소스/드레인영역(117)이 형성되어 있다. n+형 소스/드레인영역(116) 및 p+형 소스/드레인영역(117)의 표면은 각각 자기정합적으로(협의의 사리사이드구조로) 고융점 금속 실리사이드(118)(제3의 고융점 금속의 규화물로 이루어 짐)에 의해 덮혀 있다. 고융점 금속 실리사이드층(118)은 티타늄 실리사이드 또는 코발트 실리사이드이다.
제1의 실시예의 반도체장치는 반도체장치의 제조공정의 단면도인 도 3의 a 내지 d 및 도 2를 참조하여 이하에서 기술될 것이다.
우선, 실리콘 기판(101)의 표면상에 예컨대 STI 구조를 갖는 소자 분리영역(102), n형 웰(103) 및 p형 웰(104)이 형성된다. 소자 분리영역(102)의 깊이는 예컨대 가장 깊어도 1000nm 정도이다. 열산화에 의해 n형 웰(103) 및 p형 웰(104)의 표면상에 각각 게이트 산화막(105)이 형성된다. 게이트 산화막(105)의 막 두께는 예컨대 3.5nm이며 가장 두꺼워도 10nm 정도이다. 계속해서, 반응성 스퍼터링(또는 CVD)에 의해 제1의 고융점 금속의 질화물로 이루어진 제1의 도전막으로서 질화티타늄막(106)이 전면상에 형성된다. 질화티타늄막(106)의 막 두께는 가장 두꺼워도 100nm 정도이다(도 3의 a).
상기 제1의 실시예에서 제1의 고융점 금속은 티타늄에 한정되는 것이 아니라 텅스텐 또는 탄탈륨과 같은 다른 고융점 금속이라도 양호하다.
다음에, n형 웰(103)의 표면상을 덮는 포토레지스트막 패턴(136)이 형성된다. 상기 포토레지스트막 패턴(136)을 마스크로 사용하여 100keV 이하의 에너지, 1 × 1014/cm2이상의 도즈량으로 질소의 이온주입이 실행하되어 p형 웰(104)의 표면상의 질화티타늄막(106)을 질화티타늄막(106a)으로 전환한다(도 3의 b).
다음에, 유기용제를 사용하여 전술한 포토레지스트막 패턴(136)이 박리된다. 그 후, 제2의 고융점 금속막으로서 예컨대 텅스텐막(107)이 스퍼터링 또는 CVD에 의해 전면상에 형성된다. 텅스텐막(107)의 막 두께는 가장 두꺼워도 200nm 정도이다(도 3의 c).
다음에, CVD에 의해 예컨대 질화실리콘막으로 이루어진 제1의 절연막인 하드 마스크막(108)이 전면상에 형성된다. 하드 마스크막(108)의 막 두께는 적어도 10nm 정도이다. 제1의 실시예에서 제2의 고융점 금속막은 텅스텐막에 한정되는 것이 아니다.
다음에, 하드 마스크막(108)과, 텅스텐막(107)과, 질화티타늄막(106) 및 질화티타늄막(106a)이 순차적으로 이방성 에칭에 의해 패터닝되어 하드 마스크막(108)이 각각 형성된 상부표면의 위에 (질화티타늄막(106)과 텅스텐막(107)이 적층된 구조로 된) 게이트 전극(109)과 (질화티타늄막(106a)과 텅스텐막(107)이 적층된 구조로 된) 게이트 전극(110a)을 형성한다. 텅스텐막(107)의 패터닝은 SF6와 HBr의 혼합가스를 사용하여 실행되고 질화티타늄막(106, 106a)의 패터닝은 Ar과 HBr의 혼합가스를 사용하여 실행된다. 또, 제1의 실시예에서 하드 마스크막(108)은 필수적인 것이 아니고 전술한 패터닝을 위한 에칭 마스크는 포토레지스트막 패턴만 이어도 좋다.
계속해서, 채널길이가 짧은 영역에서의 임계전압값(VTH)의 변동을 억제하기 위해 이온주입에 의해 p형 웰(104)의 표면상에는 게이트 전극(110a)과 자기정합적으로 n형 소스/드레인영역(111) 및 p형 포켓영역(112)이 형성되고 n형 웰(103)의 표면상에는 게이트 전극(109)과 자기정합적으로 p형 소스/드레인영역(113) 및 n형 포켓영역(114)이 형성된다. n형 소스/드레인영역(111)은 50keV 이하의 에너지, 1× 1013/cm-2이상의 비소 또는 인의 이온주입에 의해 형성되고 p형 포켓영역(112)은 150 keV 이하의 에너지, 1 × 1012/cm-2이상의 보론의 이온주입에 의해 형성되고 p형 소스/드레인영역(113)은 10O keV 이하의 에너지, 1 × 1013/cm-2이상의 보론의 이온주입에 의해 형성되고 n형 포켓영역(112)은 150 keV 이하의 에너지, 1×1012/cm-2이상의 비소(또는 인)의 이온주입에 의해 형성된다(도 3의 d).
그 이후에, 도 2에 도시된 바와 같이, 전면상에 제2의 절연막으로서 예컨대 LPCVD 에 의해 산화실리콘막이 형성된다. 제2의 절연막의 막 두께는 가장 두꺼워도 200nm 정도이다. 게이트 전극(109, 110a)의 측면을 덮는 측벽 스페이서(115)는 상기 제2의 절연막이 에치백됨으로써 형성된다. 100keV 이하의 에너지, 1 × 1014/cm-2이상의 도즈량의 조건하에서, 비소 또는 인이 측벽 스페이서(115) 및 게이트 전극(110a)과 자기정합적으로 p형 웰(104)의 표면상에 이온 주입된다. 또한 100 keV 이하의 에너지, 1 × 1014/cm-2이상의 도즈량의 조건하에서 보론이 측벽 스페이서(115) 및 게이트 전극(109)과 자기정합적으로 n형 웰(103)의 표면상에 이온주입된다. 또한 예컨대 900℃ 이상, 20분이하의 조건하에서 열처리가 실행되어 n+형 소스/드레인영역(116), p+형 소스/드레인영역(117)이 형성된다. 제3의 고융점 금속막으로서 티타늄막 또는 코발트막이 전면상에 형성된다. 실리사이드막으로서의 변환반응이 실행된 후 미반응된 제3의 고융점 금속막은 선택적으로 제거되고 n+형소스/드레인영역(116) 및 p+형 소스/드레인영역(117)의 표면상에는 각각 자기정합적으로 고융점 금속 실리사이드층(118)이 형성되어 제1의 실시예의 상보형 MISFET이 형성된다(도 2).
제1의 실시예의 효과는 질화 티타늄막에서의 질소 이온주입량에 대한 임계전압의 변화량(△VTH)을 도시하는 그래프이면서 제1의 실시예의 효과를 기술하고 있는 도 4를 참조하여 기술될 것이다.
도 4에서, △VTH= VTH(dose) - VTH(non-dose)이다. 여기서, VTH(dose)는 질소 이온주입이 실행되는 경우의 임계전압값이고, VTH(non-dose)는 질소 이온주입 이전의 임계전압값이다.
제1의 고융점 금속이 티타늄이었던 경우에 제1의 도전막인 질화티타늄막에 질소를 이온주입에 의한 n채널형 MISFET와 p채널형 MISFET 양쪽 모두에 대해 △VTH는 0 이하였다. 이것은 질소의 주입에 의해 질화티타늄의 일함수의 감소에 기인하고 있다고 생각된다. 도즈량에 대한 △VTH의 변화율은 n채널형 MISFET 쪽이 높다. 상기 측정에서, 제1의 도전막인 질화티타늄막의 막 두께는 20nm이고 전원전압(VD)의 절대치는 1.5V이고 게이트 길이(LG)는 각각 0.25㎛이고 게이트 산화막의 막 두께(TOX)는 3.5nm 이다.
상기와 같은 경향은 질화티타늄의 경우에서 고유한 것이 아니라 질화텅스텐 또는 질화 탄탈륨의 경우에도 같다.
도 4의 결과로부터도 자명하듯이, 전면상에 질화티타늄막으로 이루어진 제1의 도전막을 형성한 후 상기 막을 n형 웰의 표면을 덮는 질화티타늄막 부분에 질소이온주입에 의해 제2의 도전막으로 변환함으로써, (제2의 도전막과 제2의 고융점 금속막으로 이루어진 적층막으로 구성되는 제1의 게이트 전극의) p채널형 MISFET의 임계전압의 절대치는 증가되어 본 발명의 목적에 불만족스럽게 된다. 그와 같은 이유로 상기 제1의 실시에서, 질소이온주입은 p형 웰측의 질화티타늄막에 대해 실행되어 n채널형 MISFET의 임계전압값을 낮추고 있다. 그 결과, 질화 고융점 금속막과 고융점 금속막이 적층된 구조로 된 게이트 전극을 포함하는 상보형 MISFET에서 n채널 MISFET의 임계전압의 절대값의 상승이 억제될 수 있다.
본 발명의 제2의 실시예는 제2의 실시예에 따른 반도체장치의 제조공정의 단면도에 관한 개략도인 도 5의 a 내지 d를 참조하여 제조 방법에 따라 기술될 것이다.
먼저, 상기 제1의 실시예에서와 동일하게 실리콘 기판(101)의 표면상에 STI 구조를 갖는 소자 분리영역(102), n형 웰(103) 및 p형 웰(104)이 형성된다. 열산화에 의해 n형 웰(103) 및 p형 웰(104)의 표면상에 각각 제1의 게이트 산화막(105)이 형성된다.
그 후, 질소가스(N2)의 유량비(= N2/(N2+Ar)), 예컨대 40%(비교적 낮은 유량비)에서 반응성 스퍼터링에 의해 제1의 고융점 금속의 질화물로 이루어진 제1의 도전막으로서의 질화티타늄막(106)이 전면상에 형성된다. 질화티타늄막(106)의 막 두께는 가장 두꺼워도 100nm 정도이다. 제2의 실시예에서, 제1의 고융점 금속은 티타늄에 한정되는 것이 아니라 텅스텐 또는 탄탈륨과 같은 다른 고융점 금속이더라도 좋다. 또한, 질소가스의 유량비가 낮은 상태하에서의 CVD에 의해 제1의 도전막이 형성될 수 있다.
이어서, 상기 제1의 실시예와 같은 제조조건하에서 제2의 고융점 금속막인 텅스텐막(107)과, 제1의 절연막인 하드 마스크막(108)이 전면상에 형성된다. 제2의 실시예에서, 상기 제1의 실시예의 경우와 다르고 하드 마스크막(108)의 존재는 필수적이며 제1의 절연막은 질화실리콘막인 것이 바람직하다(도 5의 a).
다음에, 하드 마스크막(108)과, 텅스텐막(107)과, 질화티타늄막(106)이 순차적으로 이방성 에칭에 의해 패터닝되어 각각의 표면상에 하드 마스크막(108)을 지니고 있는 제1의 게이트 전극(109)과 임시 게이트 전극(110)을 제1의 게이트 산화막(105)을 통해 p형 웰(103)과 n형 웰(104)의 표면상에 형성한다. 그 후, 전술한 제1의 실시예와 같은 제조조건하에서 p형 웰(104)의 표면상에는 게이트 전극(110)과 자기정합적으로 n형 소스/드레인영역(111) 및 p형 포켓영역(112)이 형성되고 n형 웰(103)의 표면상에는 제1의 게이트 전극(109)과 자기정합적으로 p형 소스/드레인영역(113) 및 n형 포켓영역(114)이 형성된다(도 5의 b).
다음에, 전면상에 절연막이 LPCVD에 의해 형성된다. 절연막의 막 두께는 가장 두꺼워도 200nm 정도이며 제2의 절연막으로서 바람직한 것은 산화실리콘막이다. 상기 제2의 절연막이 에치백 됨으로써 게이트 전극(109, 110)의 측면을 덮는 측벽 스페이서(115)가 형성된다. 그 후, 전술한 제1의 실시예와 같은 제조조건하에서 n+형 소스/드레인영역(116)은 측벽 스페이서(115) 및 임시 게이트 전극(110)과 자기정합적으로 p형 웰(104)의 표면상에 형성되고 p+형 소스/드레인영역(117)은 측벽 스페이서(115) 및 제1의 게이트 전극(109)과 자기정합적으로 n형 웰(103)의 표면상에 형성된다. 또한, (티타늄 또는 코발트로 부터 선택된 제3의 고융점 금속의 규화물인) 고융점 금속 실리사이드층(118)이 n+형 소스/드레인영역(116) 및 p+형 소스/드레인영역(117)의 표면상에 각각 자기정합적으로 형성된다.
또한, 상기 제1의 실시예와 다르게 산화실리콘계 절연막으로 이루어진 층간절연막(119)이 CVD에 의해 전면상에 형성된다. 층간절연막(119)의 막 두께는 가장 두꺼워도 100nm 정도이다. 제1의 게이트 전극(109)상에 형성된 하드 마스크막(108)의 상부면 및 임시 게이트 전극의 상부면이 노출될 때까지 상기 층간절연막(119)은 화학기계연마(CMP)가 행해지게 된다. 이어서, p형 웰(103)의 표면상을 덮는 포토레지스트막 패턴(139)이 형성된다. 상기 포토레지스트막 패턴(139)을 마스크로 사용하여 임시 게이트 전극(110)상에 형성된 하드 마스크막(108)과 상기 임시 게이트 전극(110)이 순차적으로 선택적으로 제거된다. 더욱이, 상기 제거부에 노출된 부분의 제1의 게이트 산화막(105)은 불산계의 에칭제에 의해 습식 에칭에 의해 제거된다(도 5의 c).
또한, 전술한 포토레지스트막 패턴(139)이 제거된다. 또한 상기 임시 게이트 전극의 제거부에 노출된 게이트 산화막(105)의 제거 이전에 포토레지스트막 패턴(139)이 제거되더라도 좋다.
이어서, 바람직하게는 LPCVD에 의해 전면상에 제2의 게이트 산화막(125b)가형성된다. 게이트 산화막(125b)의 막 두께는 가장 두꺼워도 10nm 정도이다. 계속해서, 질소가스(N2)의 유량비가 예컨대 80% 정도(높은 유량비의)에서 반응성 스퍼터링에 의해 제1의 고융점 금속의 질화물로 이루어진 제2의 도전막으로서 예컨대, 질화티타늄막(126b)이 전면상에 형성된다. 질화티타늄막(126b)의 질소함유량은 질화티타늄막(106)의 질소함유량에 비해 높게 제어된다. 질화티타늄막(126b)의 막 두께는 가장 두꺼워도 200nm 정도이다. 질화티타늄막(126b)의 형성은 (질화티타늄막(106)과 같이) CVD에서 하더라도 양호하다. 더욱이, CVD 또는 스퍼터링에 의해 금속막으로서 예컨대, 텅스텐막(127)이 전면상에 형성된다. 텅스텐막(127)의 막 두께는 가장 두꺼워도 200nm 정도이다. 상기 제2의 실시예에서, 금속막을 구성하는 금속은 텅스텐과 같은 고융점 금속에 한정되는 것이 아니라 예컨대 알루미늄계 합금 구리 등 이어도 양호하다.
다음에, 층간절연막(119)의 표면 및 제1의 게이트 전극(109)에 형성된 하드 마스크막(108)의 표면이 노출될 때까지 텅스텐막(127), 질화티타늄막(126b) 및 게이트 산화막(125b)이 CMP 처리를 받는다. (선택적으로, 층간절연막(119)의 표면 및 제1의 게이트 전극(109)상에 형성된 하드 마스크막(108)의 표면을 직접 피복하는 부분의 게이트 산화막(125b)이 노출될 때까지 질화티타늄막(126b) 및 텅스텐막(127)으로 이루어진 적층막이 CMP 처리를 받아도 양호하다. 그럼에도 불구하고 전술한 방법이 CMP의 제어성이라는 관점에서는 바람직하다). 이어서, 제2의 게이트 전극(110b)은 질화티타늄막(126b)과 텅스텐막(127)이 적층된 구조를 같도록형성된다. 제2의 게이트 전극(110b)의 측면은 제2의 게이트 산화막(125b)를 통해 측벽 스페이서(115)에 의해 덮혀지고 제2의 게이트 산화막(125b) 표면은 제2의 도전막인 질화티타늄막(126b)에 의해 직접 덮혀진다(도 5의 d).
제2의 실시예의 효과는 질화티타늄막 형성시의 질소가스 유량비에 대한 임계전압의 변화량(△VTH)를 도시하는 그래프이면서 제2의 실시예의 효과를 기술하고 있는 그래프인 도 6을 참조하여 기술될 것이다.
도 6에 있어서, △VTH= VTH(meta1) - VTH(po1y-Si)이다. 여기서, VTH(meta1)는 제1의 고융점 금속의 질화물로 이루어진 도전막과 제2의 고융점 금속막 또는 금속막으로 이루어진 적층구조인 게이트 전극을 포함하는 (n채널형 또는 p채널형의) MISFET의 임계전압이고, VTH(po1y-Si)는 (n+형 또는 p+형의) 다결정 실리콘막으로 이루어진 게이트 전극을 포함하는 (n채널형 또는 p채널형) MISFET의 임계전압이다.
제1의 고융점 금속이 티타늄이었던 경우에, 제1의 도전막인 질화티타늄막의 형성시에 질소가스의 유량비를 높게 함으로써 n채널형 MISFET, p 채널형 MISFET 양쪽 모두에 대해 △VTH는 음의 방향에 이동한다. 그 이유는 상기 제1의 실시예서와 같이 질화티타늄막 중의 질소함유율이 상승하여 질화티타늄의 일함수가 저하했기 때문이라고 여겨진다. 상기 측정은 단 채널효과를 제거하기 위해 충분한 게이트 길이를 갖는 MISFET를 사용하여 실행되었다. 전원전압(VD)의 절대치는 1.5V이고 게이트 길이(LG)는 각각 1.O㎛이고 게이트 산화막의 막 두께(TOX)는 2.5nm이었다. 상기와같은 경향은 질화티타늄에서만 고유한 것이 아니라 질화텅스텐이나 질화탄탈륨의 경우에서도 같다.
도 6의 결과에 기초하여, p채널형 MISFET의 제1의 게이트 전극을 구성하는 질화티타늄막의 질소함유율을 낮게 설정하고 n채널형 MISFET의 제2의 게이트 전극을 구성하는 질화티타늄막의 질소함유율을 높게 설정함으로써 본 발명의 목적은 만족이 된다. 도 4와 도6의 비교에서 자명하듯이 전술한 제1의 실시예에 비해 제2의 실시예가 n채널형 MISFET의 임계전압값을 낮추는 것이 용이하다.
질소가스의 유량비가 30% 정도로 낮은 경우에 질화티타늄막은 배리어막으로서의 기능이 제공되지 않는다. 그와 같은 이유에 의해, 제1의 게이트 전극을 구성하는 질화티타늄막의 형성은 적어도 30% 정도의 질소가스의 유량비하에서 실행되는 것이 양호하다.
도 7의 a 및 b는 전술한 제2의 실시예의 응용예인 본 발명의 제3의 실시예에 따른 반도체장치의 주요 제조공정의 단면도이다.
먼저, 전술한 제1 및 2의 실시예서와 동일하게 실리콘 기판(101)의 표면상에 예컨대 STI 구조의 소자 분리영역(102), n형 웰(103) 및 p형 웰(104)가 형성되고, 열산화에 의해 n형 웰(103) 및 p형 웰(104)의 표면상에 각각 제1의 게이트 산화막(105)이 형성된다. 질소가스 유량비가 적어도 30% 정도, 바람직하게는 40%에서 반응성 스퍼터링에 의해 질화티타늄막(106)이 전면상에 형성된다.
계속해서, 상기 제2의 실시예에서와 같이 텅스텐막(107) 및 하드 마스크막(108)이 전면상에 형성되고 하드 마스크막(108), 텅스텐막(107) 및 질화티타늄막(106)이 순차적으로 이방성 에칭에 의해 패터닝되어 각각 표면상에 하드 마스크막(108)을 지니고 있는 제1의 게이트 전극(109) 및 (도시는 생략된) 임시 게이트 전극을 형성한다. p형 웰(104)의 표면상에는 게이트 전극(110a)과 자기정합적으로 n형 소스/드레인영역(111) 및 p형 포켓영역(112)이 형성되고 n형 웰(103)의 표면상에는 제1의 게이트 전극(109)과 자기정합적으로 p형 소스/드레인영역(113) 및 n형 포켓영역(114)이 형성된다. 전면상에 제2의 절연막이 형성되고 상기 제2의 절연막은 에치백되어 게이트 전극(109) 및 상기 임시 게이트 전극의 측면을 덮는 측벽스페이서(115)를 형성한다.
더욱이, n+형 소스/드레인영역(116)은 측벽 스페이서(115) 및 상기 임시 게이트 전극과 자기정합적으로 p형 웰(104)의 표면상에 형성되고, p+형 소스/드레인영역(117)은 측벽 스페이서(115) 및 제1의 게이트 전극(109)과 자기정합적으로 n형 웰(103)의 표면상에 형성된다. 더욱이, (티타늄 또는 코발트로 이루어진 제3의 고융점 금속의 규화물인) 고융점 금속 실리사이드층(118)이 n+형 소스/드레인영역(116) 및 p+형 소스/드레인영역(117)의 표면상에 각각 자기정합적으로 형성된다.
또한, 전술한 제2의 실시예서와 동일하게 산화실리콘계 절연막으로 이루어진 층간절연막(119)이 CVD에 의해 전면상에 형성된다. 제1의 게이트 전극(109)상에 형성된 하드 마스크막(108)의 표면 및 임시 게이트 전극의 표면이 노출될 때까지 상기 층간절연막(119)은 CMP 처리를 받는다. 계속해서, p형 웰(103)의 표면을 덮도록 포토레지스트막 패턴(139)과 같은 마스크가 형성된다. 상기 포토레지스트막패턴(139)을 마스크로 사용하여 상기 임시 게이트 전극상에 형성된 하드 마스크막과 상기 임시 게이트 전극은 순차적으로 선택 제거된다. 또한, 상기 제거부에 노출된 게이트 산화막(105) 부분은 불산계 에칭제에 의해 습식 에칭에 의해 제거된다(도 7의 a)
또한, 전술한 포토레지스트막 패턴(139)이 제거된다. 또한, 상기 임시 게이트 전극의 제거부에 노출된 게이트 산화막(105)의 제거 이전에 포토레지스트막 패턴(139)이 제거되더라도 좋다.
이어서, 바람직하게는 LPCVD에 의해 전면상에 제2의 게이트 산화막(125c)이 형성된다. 상기 게이트 산화막(125c)의 막 두께는 가장 두꺼워도 10nm 정도이다. 계속해서, 질소가스의 유량비가 예컨대 100% 정도(충분히 높은 유량비의)에서 반응성 스퍼터링에 의해 제1의 고융점 금속의 질화물로 이루어진 제2의 도전막으로서 예컨대 질화티타늄막(126c)이 전면상에 형성된다(도 6을 참조). 40%의 질소가스 유량비로 형성된 질화티타늄막(106)의 결정의 배향방향은 거의 {111}이다. 반면에, 상기 질화티타늄막(126c)의 결정 배향방향은 거의 {200}이다. 질화티타늄막(126c)의 형성은 CVD에 의해 실행되는 것도 양호하다. CVD 또는 스퍼터링에 의해 금속막으로서 예컨대 텅스텐막(127)이 전면상에 형성된다. 텅스텐막(127)의 막 두께는 가장 두꺼워도 200nm 정도이다. 또한, 제3의 실시예에서 금속막을 구성하는 금속은 텅스텐과 같은 고융점 금속에 한정되는 것이 아니라 예컨대 알루미늄계 합금 구리 등 이어도 양호하다.
다음에, 층간절연막(119)의 표면 및 제1의 게이트 전극(109)에 형성된 하드마스크막(108)의 표면이 노출 될 때까지 텅스텐막(127), 질화티타늄막(126c) 및 게이트 산화막(125c)이 CMP 된다이어서, 질화티타늄막(126c)과 텅스텐막(127)의 적층 구조로된 제2의 게이트 전극(110c)이 형성된다. 상기 제2의 게이트 전극(110c)의 측면 또한 제2의 게이트 산화막(125c)을 사이에 두고 측벽 스페이서(115)에 의해 덮혀지고 제2의 게이트 산화막(125c) 표면은 제2의 도전막인 질화티타늄막(126c)에 의해 직접 덮혀진다(도 7의 b).
상기 제3의 실시예에는 전술한 제2의 실시예가 제공하는 동일한 효과를 제공한다.
본 발명은 전술한 제1의 실시예에 한정되는 것이 아니다. 본 발명의 제2의 실시예의 n채널형 MISFET을 구성하는 게이트 절연막은 질소를 포함하는 절연막이다. 제2의 실시예에서 n채널형 MISFET을 구성하는 게이트 절연막으로부터의 질소의 고상확산에 의해 제2의 게이트 전극을 구성하는 제1의 고융점 금속의 질화물로 이루어진 제2의 도전막의 질소함유율은 높아진다.
도 8의 a 및 b는 제4의 실시예에 따른 반도체장치의 주요 제조공정의 개략적인 단면도이다.
전술한 실시예와 같이, 먼저, 실리콘 기판(201)의 표면상에 예컨대 STI 구조를 갖는 소자 분리영역(202), n형 웰(203) 및 p형 웰(204)이 형성되고 열산화에 의해 n형 웰(203) 및 p형 웰(204)의 표면상에 각각 게이트 산화막(205)이 형성된다. 게이트 산화막(205)의 막 두께는 가장 두꺼워도 10nm 정도이다. 반응성 스퍼터링 또는 CVD에 의해 (제1의 고융점 금속의 질화물로 이루어진 제1의 도전막인) 예컨대질화티타늄막(206)이 전면상에 형성된다. 상기 실시예에서도, 제1의 고융점 금속은 티타늄에 한정되는 것이 아니라 텅스텐 또는 탄탈륨이어도 양호하다.
계속해서, 상기 제2의 실시예에서와 동일하게 제2의 고융점 금속막인 텅스텐막(207), 하드 마스크막(208)이 전면상에 형성되고 그 후, 하드 마스크막(208), 텅스텐막(207) 및 질화티타늄막(206)이 순차적으로 이방성 에칭에 의해 패터닝되어 하드 마스크막(208)을 각각 지니고 있는 제1의 게이트 전극(209) 및 (도시되지 않은) 임시 게이트 전극이 표면상에 형성된다. 상기 실시예에서도, 제2의 고융점 금속막은 텅스텐막에 한정되는 것이 아니라 티타늄막 또는 탄탈륨막이어도 양호하다. p형 웰(204)의 표면상에는 상기 임시 게이트 전극과 자기정합적으로 n형 소스/드레인영역(211) 및 p형 포켓영역(212)이 형성되고 n형 웰(203)의 표면상에는 제1의 게이트 전극(209)과 자기정합적으로 p형 소스/드레인영역(213) 및 n형 포켓영역(214)이 형성된다. 전면상에 제2의 절연막이 형성되고 상기 제2의 절연막이 에치백되어 게이트 전극(209) 및 상기 임시 게이트 전극 구조의 측면을 덮는 측벽스페이서(215)가 형성된다.
또한, n+형 소스 드레인영역(216)은 측벽 스페이서(215) 및 상기 임시 게이트 전극과 자기정합적으로 p형 웰(204)의 표면상에 형성되고 p+형 소스/드레인영역(217)은 측벽 스페이서(215) 및 제1의 게이트 전극(209)과 자기정합적으로 n형 웰(203)의 표면상에 형성된다. (티타늄 또는 코발트로 이루어진 제3의 고융점 금속의 규화물인) 고융점 금속 실리사이드막(218)이 n+형 소스/드레인영역(216) 및 p+형 소스/드레인영역(217)의 표면상에 각각 자기정합적으로 형성된다.
또한, 전술한 제2의 실시예에서와 같이, 산화실리콘계 절연막으로 이루어진 층간절연막(219)이 CVD에 의해 전면상에 형성된다. 제1의 게이트 전극(209)의 표면 및 전술한 임시 게이트 전극 구조상에 형성된 하드 마스크막(208)의 표면이 노출될 때까지 상기 층간절연막(219)은 CMP 처리를 받는다. 계속해서, p형 웰(203)의 표면상을 덮는 포토레지스트막 패턴(239)이 형성된다. 상기 포토레지스트막 패턴(239)을 마스크로 사용하여 임시 게이트 전극 구조체상에 형성된 하드 마스크막과 상기 임시 게이트 전극 구조체는 순차적으로 선택적 제거된다. 더욱이, 상기 제거부에 노출된 게이트 산화막(205) 부분이 불산계의 에칭제에 의해 습식 에칭에 의해 제거된다(도 8의 a).
또한, 전술한 포토레지스트막 패턴(239)이 제거된다. 그 때, 상기 임시 게이트 전극의 제거부에 노출된 게이트 산화막(205)의 제거 이전에 포토레지스트막 패턴(239)이 제거되더라도 좋다.
이어서, 전면상에 예컨대 질화산화실리콘막 또는 질화실리콘막으로 이루어진 게이트 절연막(225)이 형성된다. 게이트 절연막(225)의 산화실리콘막으로 환산한 막 막 두께는 가장 두꺼워도 10nm 정도이다. 게이트 절연막(225)이 질화산화실리콘막으로 구성되어 있는 경우에 상기 막(225)은 SH4, N20 및 NH3의 혼합가스로부터 7 × 103Pa 정도의 압력하에서 PECVD에 의해 형성된다. 그 때, 게이트 절연막(225) 중의 질소함유율은 암모니아가스의 유량비에 의해 제어된다. 게이트 절연막(225)이 질화실리콘막으로 이루어진 경우에 상기 막(225)은 LPCVD 또는 PECVD에 의해 제어된다. 그 경우에도, 게이트 절연막(225) 중의 질소함유율은 암모니아가스의 유량비에 의해 제어된다. 계속해서, 예컨대 전술한 질화티타늄막(206)의 형성과 같은 조건으로 (제1의 고융점 금속의 질화물로 이루어진 제2의 도전막인) 질화티타늄막(226)이 형성된다.
그 후, 900℃, 10초 동안이 열처리가 실행되어 질화티타늄막(226)에는 게이트 절연막(225)으로부터 질소가 고상열확산 된다. 이어서, 질화티타늄(226)의 질소함유율은 질화티타늄막(206)의 질소함유율보다 높아지도록 증가된다.
다음에, CVD 또는 스퍼터링에 의해 금속막으로서 예컨대 텅스텐막(227)이 전면상에 형성된다. 텅스텐막(227)의 막 두께는 가장 두꺼워도 200nm 정도이다. 상기 실시예에서도, 금속막을 구성하는 금속은 텅스텐과 같은 고융점 금속에 한정되는 것이 아니라 예컨대 알루미늄계 합금, 구리 이어도 양호하다.
다음에, 층간절연막(219)의 표면 및 제1의 게이트 전극(209)에 형성된 하드 마스크막(208)의 표면이 노출될 때까지 텅스텐막(227), 질화티타늄막(226) 및 게이트 절연막(225)이 CMP 처리를 받는다. 이어서, 게이트 전극(210)은 질화티타늄막(226)과 텅스텐막(227)의 적층된 구조체를 이루도록 형성된다. 제2의 게이트 전극(210)의 측면은 게이트 절연막(225)을 통해 측벽 스페이서(215)에 의해 덮혀지고 게이트 절연막(225)의 표면은 제2의 도전막인 질화티타늄막(226)에 의해 직접 덮혀진다(도 8의 b).
상기 실시예는 전술한 실시예와 동일한 효과를 제공한다.
도 9의 a 및 b는 제3의 실시예에 따른 반도체장치의 주요 제조공정의 개략적인 단면도이다.
p채널형 MISFET의 제1의 게이트 전극을 구성하는 제1의 도전막은 제1의 고융점 금속의 질화물로 구성되는데 반해 n채널형 MISFET을 구성하는 제2의 게이트 전극을 구성하는 제2의 도전막은 다른 고융점 금속의 질화물로 이루어진다. 이 경우에, 제2의 고융점 금속은 제2의 도전막의 일함수가 제1의 도전막의 일함수보다 낮게 제어되도록 선택된다.
상기 제3의 실시예의 하나로서 반도체장치의 주요 제조공정의 단면도는 이하와 같은 구성을 갖는다.
먼저, 전술한 제1의 실시예에서와 같이 실리콘 기판(301)의 표면상에 예컨대 STI 구조를 갖는 소자 분리영역(302), n형 웰(303) 및 p형 웰(304)이 형성되고 열산화에 의해 n형 웰(303) 및 p형 웰(304)의 표면상에 각각 게이트 산화막(305)이 형성된다. 상기 게이트 산화막(305)의 막 두께는 가장 두꺼워도 10nm 정도이다. 반응성 스퍼터링 또는 CVD에 의해 (제1의 고융점 금속의 질화물로 이루어진 제1의 도전막인) 예컨대 질화티타늄막(306)이 전면상에 형성된다.
계속해서, 제2의 실시예에서와 같이, 제2의 고융점 금속막인 텅스텐막(307) 및 하드 마스크막(308)이 전면상에 형성되어 하드 마스크막(308), 텅스텐막(307) 및 질화티타늄막(306)이 순차적으로 이방성 에칭에 의해 패터닝되어 각각 표면상에 하드 마스크막(308)을 지닌 제1의 게이트 전극(309) 및 임시 게이트 전극(도시되지 않음)이 형성된다. 본 실시예에서도, 제2의 고융점 금속막은 텅스텐막에 한정되는 것이 아니라 티타늄막 또는 탄탈륨막이어도 양호하다. p형 웰(304)의 표면상에는상기 임시 게이트 전극과 자기정합적으로 n형 소스/드레인영역(311) 및 p형 포켓영역(312)이 형성되고 n형 웰(303)의 표면상에는 제1의 게이트 전극(309)과 자기정합적으로 p형 소스/드레인영역(313) 및 n형 포켓영역(314)이 형성된다. 전면상에 제2의 절연막이 형성되고 상기 제2의 절연막이 에치백되어 게이트 전극(309) 및 상기 임시 게이트 전극의 측면을 덮는 측벽 스페이서(315)가 형성된다.
또한, n+형 소스/드레인영역(316)이 상기 측벽 스페이서(315) 및 상기 임시 게이트 전극과 자기정합적으로 p형 웰(304)의 표면상에 형성되고 p+형 소스/드레인영역(317)이 측벽 스페이서(315) 및 제1의 게이트 전극(309)와 자기정합적으로 n형 웰(303)의 표면상에 형성된다. (티타늄 또는 코발트로 이루어진 제3의 고융점 금속의 규화물인) 고융점 금속 실리사이드층(318)이 n+형 소스/드레인영역(316) 및 p+형 소스/드레인영역(317)의 표면상에 각각 자기정합적으로 형성된다.
또한, 전술한 제2의 실시예에서와 동일하게, 산화실리콘계 절연막으로 이루어진 층간절연막(319)이 CVD에 의해 전면상에 형성된다. 제1의 게이트 전극(309)의 표면 및 상기 임시 게이트 전극상에 형성된 하드 마스크막(308)의 표면이 노출될 때까지 상기 층간절연막(319)은 CMP 처리를 실행받는다. 계속해서, p형 웰(303)의 표면상을 덮는 포토레지스트막 패턴(339)이 형성된다. 상기 포토레지스트막 패턴(339)을 마스크로 사용하여 임시 게이트 전극상에 형성된 하드 마스크막과 상기 임시 게이트 전극이 순차적으로 선택적으로 제거된다. 더욱이, 상기 제거부에 노출된 게이트 산화막(305) 부분이 불산계 에칭제에 의해 습식에칭에 의해 게거된다(도 9의 a).
또한, 전술한 포토레지스트막 패턴(339)이 제거된다. 그 때, 상기 임시 게이트 전극의 제거부에 노출된 게이트 산화막(305)의 제거 이전에 포토레지스트막 패턴(339)이 제거되더라도 좋다.
이어서, CVD에 의해 전면상에 예컨대 질화 탄탈륨막으로 이루어진 게이트 절연막(325)이 형성된다. 게이트 절연막(325)의 산화실리콘막에 의해 환산한 막 두께는 가장 두꺼워도 10nm 정도이다. 본 실시예에서, 게이트 절연막(325)은 질화탄탈륨막에 한정되는 것이 아니라 예컨대 산화실리콘막이라도 좋다. 계속해서, CVD 또는 스퍼터링에 의해 제4의 고융점 금속의 질화물로 이루어진 제2의 도전막으로서 질화 탄탈륨막(326)이 형성된다. 다음에, CVD 또는 스퍼터링에 의해 금속막으로서 예컨대 탄탈륨막(327)이 전면상에 형성된다. 탄탈륨막(327)의 막 두께는 가장 두꺼워도 200nm 정도이다. 본 실시예에서, 금속막을 구성하는 금속은 탄탈륨에 한정되는 것이 아니라 다른 고융점 금속, 알루미늄계 합금 및 구리 등이어도 양호하다.
다음에, 층간절연막(319)의 표면 및 제1의 게이트 전극(309)상에 형성된 하드 마스크막(308)의 표면이 노출될 때까지 탄탈륨막(327) 및 질화 탄탈륨막(326)및 게이트 절연막(325)이 CMP 처리를 받는다. 따라서, 질화 탄탈륨막(326)과 탄탈륨막(327)의 적층 구조로 된 제2의 게이트 전극(310)이 형성된다. 제2의 게이트 전극(310)의 측면은 게이트 절연막(325)을 통해 측벽 스페이서(315)에 의해 덮여지고 게이트 절연막(325)의 표면은 제2의 도전막인 질화 탄탈륨막(326)에 의해 직접 덮혀진다(도 9의 b).
제4의 실시예는 전술한 실시예가 제공하는 효과와 동일한 효과를 제공한다.
전술한 바와 같이, 본 발명은 (고융점 금속의 질화물로 된) 도전막과 금속막(또는 고융점 금속막)의 적층 구조체를 구비한 게이트 전극을 포함하는 MISFET에 대해서, n채널형 MISFET의 게이트 전극을 구성하는 도전막의 일함수가 p채널형 MISFET의 게이트 전극을 구성하는 도전막의 일함수 보다 작도록 제어될 수 있다. 그 결과, 적어도 n채널형 MISFET의 임계전압의 상승이 용이하게 억제될 수 있다.

Claims (32)

  1. 실리콘 기판과,
    상기 실리콘 기판의 표면상에 형성되며 소자 분리영역에 의해 서로 분리된 n형 웰(well) 및 p형 웰과,
    상기 n형 웰상에 형성되며 제1 게이트 전극을 갖는 p채널형 절연게이트 전계효과 트랜지스터와,
    상기 p형 웰상에 형성되며 제2 게이트 전극을 갖는 n채널형 절연게이트 전계효과 트랜지스터를 포함하고,
    상기 제1 게이트 전극은 제1 게이트 산화막을 사이에 두고 상기 n형 웰의 표면상에 형성되며 상기 제1의 게이트 산화막의 표면에 직접 접촉되는 제1 고융점 금속의 질화물로 이루어진 제1 도전막, 및 상기 제1의 도전막의 표면상에 형성된 제2 고융점 금속막을 포함하고,
    상기 제2 게이트 전극은 제2 게이트 산화막을 사이에 두고 상기 p형 웰의 표면상에 형성되며 상기 제1 도전막의 질소 함유량 보다 높은 질소 함유량을 갖는 상기 제1 고융점 금속의 질화물로 이루어지고 상기 제2 게이트 산화막의 표면에 직접 접촉되는 제2 도전막, 및 상기 제2 도전막의 표면상에 형성된 금속막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 게이트 전극의 측면은 측벽 스페이서에 의해 각각 직접 덮혀지고,
    상기 제1 및 제2 게이트 산화막은 열산화막으로 이루어지고 상기 제2 게이트 전극을 구성하는 상기 금속막은 상기 제2 고융점 금속막으로 이루어지고,
    상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 전극의 측면 각각은 상기 측벽 스페이서에 의해 직접 덮히고,
    상기 제2 게이트 전극의 측면 각각은 상기 제2 게이트 산화막을 통해 측벽 스페이서에 의해 덮히고,
    상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치.
  4. 제 3항에 있어서,
    상기 제2 도전막의 결정 배향방향은 상기 제1 도전막의 결정 배향방향과 다른 것을 특징으로 하는 반도체장치.
  5. 실리콘 기판과,
    상기 실리콘 기판의 표면상에 형성되며 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰과,
    상기 n형 웰상에 형성되며 제1 게이트 전극을 갖는 p채널형 절연게이트 전계효과 트랜지스터와,
    상기 p형 웰상에 형성되며 제2 게이트 전극을 갖는 n채널형 절연게이트 전계효과 트랜지스터와,
    상기 제1 및 제2 게이트 전극의 측면을 덮는 절연막으로 각각 이루어진 측벽 스페이스를 포함하고,
    열산화에 의해 형성된 제1 게이트 산화막을 사이에 두고 상기 n형 웰의 표면상에 형성된 상기 제1 게이트 전극은 상기 게이트 산화막의 표면을 직접 덮는 제1 고융점 금속의 질화물로 이루어지는 제1 도전막 및, 상기 제1의 도전막의 표면상에 형성된 제2 고융점 금속막으로 구성되고,
    질소를 함유하는 게이트 절연막을 사이에 두고 상기 p형 웰의 표면상에 형성된 상기 제2 게이트 전극은 상기 제1 도전막의 질소 함유량 보다 높은 질소 함유량을 갖는 상기 제1 고융점 금속의 질화물로 이루어지고 상기 게이트 절연막의 표면을 직접 덮는 제2 도전막, 및 상기 제2 도전막의 표면상에 형성된 금속막으로 구성되고,
    상기 제1 게이트 전극의 측면은 상기 측벽 스페이서에 의해 직접 덮히고,
    상기 제2 게이트 전극의 측면은 상기 게이트 절연막을 통해 상기 측벽 스페이서에 의해 덮히는 것을 특징으로 하는 반도체장치.
  6. 제 5항에 있어서,
    상기 게이트 절연막은 질화실리콘막 또는 질화실리콘 산화막이며,
    상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치.
  7. 실리콘 기판과,
    상기 실리콘 기판의 표면상에 형성되며 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰과,
    상기 n형 웰상에 형성되며 제1 게이트 전극을 갖는 p채널형 절연게이트 전계효과 트랜지스터와,
    상기 p웰상에 형성되며 제2 게이트 전극을 갖는 n채널형 절연게이트 전계효과 트랜지스터와,
    상기 제1 및 제2 게이트 전극의 측면을 덮는 절연막으로 각각 이루어진 측벽 스페이서를 포함하고,
    열산화에 의해 형성된 제1 게이트 산화막을 사이에 두고 상기 n형 웰의 표면상에 형성된 상기 제1 게이트 전극은 상기 게이트 산화막의 표면을 직접 덮는 제1 고융점 금속의 질화물로 이루어지는 제1 도전막, 및 상기 제1의 도전막의 표면상에 형성된 제2 고융점 금속막으로 구성되고,
    게이트 절연막을 사이에 두고 상기 p형 웰의 표면상에 형성된 상기 제2 게이트 전극은 제1 고융점 금속과는 다른 제3 고융점 금속의 질화물로 이루어지고 상기 게이트 절연막의 표면을 직접 덮는 제2 도전막, 및 상기 제2 도전막의 표면상에 형성된 금속막으로 구성되고,
    상기 제1 게이트 전극의 측면은 상기 측벽 스페이서에 의해 직접 덮히고,
    상기 제2 게이트 전극의 측면은 상기 게이트 절연막을 통해 상기 측벽 스페이서에 의해 덮히는 것을 특징으로 하는 반도체장치.
  8. 제 7항에 있어서,
    상기 제1 고융점 금속은 티타늄이고 상기 제3 고융점 금속은 탄탈륨인 것을 특징으로 하는 반도체장치.
  9. 실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하며 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 제1 게이트 산화막을 형성하는 단계와,
    제1 고융점 금속의 질화물로 이루어지는 도전막을 전면상에 형성하는 단계와,
    상기 n형 웰의 표면을 덮는 마스크막 패턴을 형성하는 단계와,
    상기 마스크막 패턴을 마스크로 사용하여 상기 도전막에 질소를 이온주입하는 단계와,
    제2 고융점 금속막 및 제1 절연막으로 이루어진 하드 마스크막을 상기 실리콘 기판의 전면상에 차례로 형성하는 단계와,
    상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 이방성 에칭에 의해 순차적으로 패터닝하여 상기 n형 웰 및 상기 p형 웰 각각의 상부에 제1 및 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  10. 제 9항에 있어서,
    상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치 제조방법.
  11. 실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하고 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 제1 게이트 산화막을 형성하는 단계와,
    제1 질소가스 유량비에서 반응성 스퍼터링에 의해 제1 고융점 금속의 질화물로 이루어지는 제1 도전막을 상기 실리콘 기판의 전면상에 형성하고 제2 고융점 금속막과 제1 절연막으로 이루어지는 하드 마스크막을 더 형성하는 단계와,
    상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 순차적으로 이방성 에칭에 의해 패터닝하여 상기 n형 웰의 표면상에 제1 게이트 전극을 형성함과 동시에 상기 p형 웰상에 임시 게이트 전극 구조를 형성하는 단계와,
    전면상에 층간절연막을 형성하고 상기 하드 마스크막의 상부 표면이 노출 될때까지 상기 층간 절연막에 대해 화학적기계적 연마를 실행하는 단계와,
    상기 n형 웰을 덮는 마스크막 패턴을 형성하고 상기 마스크막 패턴을 마스크로 사용하여 상기 하드 마스크막, 상기 임시 게이트 전극 구조 및 상기 제1 게이트 산화막을 에칭에 의해 차례로 제거하는 단계와,
    제2 게이트 산화막을 전면상에 형성하는 단계와,
    상기 제1 질소가스 유량비 보다 높은 제2 질소가스 유량비에서 반응성 스퍼터링에 의해 제1 고융점 금속의 질화물로 이루어지는 제2 도전막을 형성하고 전면상에 금속막을 더 형성하는 단계와,
    상기 층간절연막의 상부 표면이 노출될 때까지 상기 금속막, 제2 도전막 및 제2 게이트 산화막의 기계적화학적 연마를 실행함으로써 상기 p형 웰의 표면상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 11항에 있어서,
    상기 제2 도전막의 결정 배향방향이 상기 제1 도전막의 결정 배향방향과 다르도록 상기 제2 질소가스 유량비가 설정되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 11항 또는 12항에 있어서,
    상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치 제조방법.
  14. 실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하고 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 게이트 산화막을 형성하는 단계와,
    제1 고융점 금속의 질화물로 이루어지는 제1 도전막을 전면상에 형성하고 제2 고융점 금속막과 제1 절연막으로 이루어지는 하드 마스크막을 차례로 더 형성하는 단계와,
    상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 이방성 에칭에 의해 차례로 패터닝하여 상기 n형 웰의 표면상에 제1 게이트 전극을 형성함과 동시에 상기 p형 웰상에 임시 게이트 전극을 형성하는 단계와,
    전면상에 제2 절연막을 형성하는 단계와,
    상기 제1 및 임시 게이트 전극의 측면을 각각 덮는 측벽 스페이서를 상기 제2 절연막을 에칭백함으로써 형성하는 단계와,
    상기 제1 게이트 전극 및 상기 측벽 스페이서를 마스크로 사용하여 p형 불순물의 이온주입에 의해 상기 n형 웰의 표면상에 p+형 소스/드레인영역을 형성하는 단계와,
    상기 임시 게이트 전극 구조 및 측벽 스페이서를 마스크로 사용하여 n형 불순물의 이온주입에 의해 상기 p형 웰의 표면상에 n+형 소스/드레인영역을 형성하는 단계와,
    전면상에 제3 고융점 금속막을 형성하는 단계와,
    상기 p+형 소스/드레인영역 및 n+형 소스/드레인영역의 표면상에 자기정합적으로 고융점 금속 실리사이드층을 형성하는 단계와,
    전면상에 층간절연막을 형성하고 상기 하드 마스크막의 상부 표면이 노출될 때까지 상기 층간절연막의 기계적화학적 연마를 실행하는 단계와,
    상기 n형 웰을 덮는 마스크막 패턴을 형성하고 상기 마스크막 패턴을 마스크로 사용하여 상기 하드 마스크막, 상기 임시 게이트 전극 구조 및 상기 게이트 산화막을 에칭에 의해 차례로 제거하는 단계와,
    화학적 기상성장법에 의해 전면상에 질소를 함유하는 게이트 절연막을 형성하는 단계와,
    제1 고융점 금속의 질화막으로 이루어지는 상기 제2 도전막 및 금속막을 전면상에 차례로 형성하는 단계와,
    열처리에 의해 상기 게이트 절연막으로부터 상기 제2 도전막에 질소를 확산하는 단계와,
    상기 층간절연막의 상부 표면이 노출될 때까지 상기 금속막, 제2 도전막 및 상기 제2 게이트 절연막에 대해 기계적화학적 연마를 실행하고 상기 p형 웰의 표면상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  15. 제 14항에 있어서,
    상기 게이트 절연막은 질화실리콘막 또는 질화실리콘 산화막이며 상기 제1 고융점 금속은 티타늄, 텅스텐 및 탄탈륨 중에서 선택되는 것을 특징으로 하는 반도체장치 제조방법.
  16. 실리콘 기판의 표면상에 소자 분리영역에 의해 서로 분리된 n형 웰 및 p형 웰을 형성하고 상기 n형 웰 및 p형 웰의 표면상에 열산화에 의해 게이트 산화막을 형성하는 단계와,
    제1 고융점 금속의 질화막으로 이루어지는 제1 도전막을 전면상에 형성하고 제2 고융점 금속막과 제1 절연막으로 이루어지는 하드 마스크막을 차례로 더 형성하는 단계와,
    상기 하드 마스크막, 상기 제2 고융점 금속막 및 상기 도전막을 이방성 에칭에 의해 차례로 패터닝하여 상기 n형 웰의 표면상에 제1 게이트 전극을 형성함과 동시에 상기 p형 웰에 임시 게이트 전극 구조를 형성하는 단계와,
    전면상에 제2 절연막을 형성하는 단계와,
    상기 제2 절연막을 에칭백함으로써 상기 제1 및 임시 게이트 전극의 측면을 각각 덮는 측벽 스페이서를 형성하는 단계와,
    상기 제1 게이트 전극 및 측벽 스페이서를 마스크로 사용하여 p형 불순물의 이온주입에 의해 상기 n형 웰의 표면상에 p+형 소스/드레인영역을 형성하는 단계와,
    상기 임시 게이트 전극 구조 및 측벽 스페이서를 마스크로 사용하여 n형 불순물의 이온주입에 의해 상기 p형 웰의 표면상에 n+형 소스/드레인영역을 형성하는 단계와,
    전면상에 제3 고융점 금속막을 형성하고 상기 p+형 소스/드레인영역 및 n+형 소스/드레인영역의 표면상에 자기정합적으로 고융점 금속 실리사이드층을 형성하는 단계와,
    전면상에 층간절연막을 형성하고 상기 하드 마스크막의 상부 표면이 노출될 때까지 상기 층간절연막에 대해 기계적화학적 연마를 실행하는 단계와,
    상기 n형 웰을 덮는 마스크막 패턴을 형성하고 상기 마스크막 패턴을 마스크로 사용하여 상기 하드 마스크막, 상기 임시 게이트 전극 구조 및 상기 게이트 산화막을 에칭에 의해 차례로 제거하는 단계와,
    화학적 기상성장법에 의해 전면상에 게이트 절연막을 형성하는 단계와,
    제4 고융점 금속의 질화막으로 이루어지는 제2 도전막과 금속막을 차례로 전면상에 형성하는 단계와,
    상기 층간절연막의 상부 표면이 노출될 때까지 상기 금속막, 상기 제2 도전막 및 상기 제2 게이트 산화막의 기계적화학적 연마를 실행함으로써 상기 p형 웰의 표면상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 16항에 있어서,
    상기 제1 고융점 금속은 티타늄이며 상기 제4 고융점 금속은 탄탈륨인 것을특징으로 하는 반도체장치 제조방법.
  18. 상보형 MISFET를 포함하는 반도체 장치에 있어서,
    상기 상보형 MISFET에 있어서의 p채널형 MISFET와 n채널형 MISFET의 양자의 게이트 전극은 동일 고융점 금속의 질화물로부터 이루어지는 도전층을 포함하고 있으며, 또한, 한쪽 MISFET의 게이트 전극의 고융점 금속 질화물은, 다른쪽 MISFET의 게이트 전극의 고융점 금속 질화물보다도 질소농도가 높은 것을 특징으로 하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 한쪽 MISFET가 n채널형 MISFET이며, 상기 다른쪽 MISFET가 p채널형 MISFET 인 것을 특징으로 하는 반도체 장치.
  20. 제 18항 또는 제 19항에 있어서,
    상기 p채널형 및/또는 n채널형 MISFET의 게이트 전극은, 상기 고융점 금속 질화물로부터 이루어지는 도전층을 포함하는 적층에 의해 구성된 것을 특징으로 하는 반도체 장치.
  21. 제 20항에 있어서,
    상기 적층에 의해 구성된 게이트 전극에 있어서, 상기 고융점 금속 질화물은, 게이트 절연막에 접하는 최하층에 설치된 것을 특징으로 하는 반도체 장치.
  22. 제 18항 또는 제 19항에 있어서,
    상기 고융점 금속은, 티탄, 텅스텐 및 탄탈 중 적어도 한 종류 이상으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  23. 제 22항에 있어서,
    상기 고융점 금속 질화물층 위에 해당 고융점 금속과 동일 또는 다른 고융점 금속층이 형성되어 적층을 이루는 것을 특징으로 하는 반도체 장치.
  24. 기판 위에 고융점 금속 질화물층을 형성하는 제 1공정과, 상기 고융점 금속 질화물층에 질소를 더 도입하여 질소 농도를 높이는 제 2 공정을 포함하는 것을 특징으로 하는 고융점 금속 질화물층의 형성방법.
  25. 기판 위에 고 융점 금속 질화물층을 형성하는 제 1공정과, 해당 고융점 금속질화물층 중에서 소정부분만 질소를 더 도입하여 해당 부분의 고융점 금속질화물층의 질소 농도를 다른 부분보다도 높이는 제 2공정을 포함하는 것을 특징으로 하는 고융점 금속 질화물층의 형성방법.
  26. 제 24항 또는 제 25항에 있어서,
    상기 제 1공정에 있어서, 스퍼터법 또는 CVD법에 의해 고융점 금속 질화물층을 형성하는 것을 특징으로 하는 고융점 금속 질화물층의 형성방법.
  27. 제 24항 또는 제 25항에 있어서,
    상기 제 2공정에 있어서, 이온주입에 의해 질소를 도입하는 것을 특징으로 하는 고융점 금속 질화물층의 형성방법.
  28. 제 24항 또는 제 25항에 있어서,
    상기 고융점 금속은 티탄, 텅스텐 및 탄탈 중 적어도 한 종류 이상으로부터 선택되는 것을 특징으로 하는 고융점 금속 질화물층의 형성방법.
  29. 게이트 전극의 적어도 일부에 고융점 금속 질화물을 포함하는 반도체 장치의 제조방법에 있어서,
    해당 고융점 금속 질화물을 제 24항 또는 제 25항에 기재된 방법에 의해 제조하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 상보형 MISFET 반도체 장치의 제조방법에 있어서,
    양 도전형 MISFET의 게이트 전극의 적어도 일부로서 고융점 금속 질화물층을 동시에 형성하는 공정과, 그 후, 한쪽 도전형 MISFET에 관해서만 게이트 전극의 상기 고융점 금속 질화물층에 질소를 더 도입하여 질소 농도를 높이는 공정를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 상보형 MISFET 반도체 장치의 제조방법에 있어서,
    한쪽 도전형 MISFET의 게이트 전극의 적어도 일부로서 고융점 금속 질화물층을 형성하는 공정과, 다른쪽 도전형 MISFET의 게이트 전극의 적어도 일부로서, 상기 한쪽 도전형 MISFET와 동일 고융점 금속의 질화물로서 질소 농도가 다른 고융점 금속 질화물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제 30항 또는 제 31항에 기재된 고융점 금속 질화물층의 형성방법에 있어서,
    상기 고융점 금속은, 티탄, 텅스텐 및 탄탈 중 적어도 한 종류 이상으로부터 선택되는 것을 특징으로 하는 고융점 금속 질화물의 형성방법.
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