CN1959959B - 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构 - Google Patents
使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构 Download PDFInfo
- Publication number
- CN1959959B CN1959959B CN2005101100718A CN200510110071A CN1959959B CN 1959959 B CN1959959 B CN 1959959B CN 2005101100718 A CN2005101100718 A CN 2005101100718A CN 200510110071 A CN200510110071 A CN 200510110071A CN 1959959 B CN1959959 B CN 1959959B
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- well region
- source
- grid structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 121
- 229910052710 silicon Inorganic materials 0.000 title abstract description 33
- 239000010703 silicon Substances 0.000 title abstract description 33
- 238000013461 design Methods 0.000 title description 5
- 239000000463 material Substances 0.000 claims abstract description 48
- 125000006850 spacer group Chemical group 0.000 claims abstract description 39
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 29
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 20
- 238000000059 patterning Methods 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 150
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 22
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000012856 packing Methods 0.000 claims 3
- 230000008021 deposition Effects 0.000 claims 1
- 239000000428 dust Substances 0.000 claims 1
- 239000002210 silicon-based material Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 230000008569 process Effects 0.000 description 17
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000006467 substitution reaction Methods 0.000 description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种利用应变硅技术形成CMOS集成电路的方法。该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层。在优选的实施方式中，该部分图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用部分衬里层作为终止层。根据优选的实施方式，该方法在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层。该方法还利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。该方法将硅锗填充材料沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在第一源极区和第一漏极区中的至少硅锗材料使在第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。
Description
技术领域
本发明涉及集成电路以及用于半导体器件制造的集成电路加工方法。更具体地，本发明提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构。但是应该认识到，本发明具有更广泛的应用范围。
背景技术
集成电路已经从单个硅芯片上制备的少数互连器件发展到数以百万计的器件。传统集成电路提供的性能和复杂度远远超出人们最初的想象。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数量)方面获得改进，最小器件的特征尺寸，也称为器件“几何图形”，伴随每一代集成电路的发展而变得更小。
日益增加的电路密度不仅提高了集成电路的复杂度和性能，还降低了消费者的成本。集成电路或者芯片制造设备可能要耗费数亿甚至数十亿美元。每一制造设备具有一定的晶圆产量，每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的单个器件制造得更小，可以在每个晶圆上制备更多器件，从而增加了制造设备的产出。由于集成制造中所用的每道工艺都有极限，所以将器件制备得更小很具挑战性。也就是说，给定的工艺通常只能向下达到某个特征尺寸，之后要么需要改变工艺要么需要改变器件的布图设计。此外，随着器件需要越来越快的设计，某些现有工艺和材料存在工艺限制。
这种工艺的示例是制造MOS器件。这种器件现在变得越来越小，并且开关速度越来越快。尽管已经有了显著的改进，但这种器件设计仍存在很多限制。仅仅作为示例，这些器件设计必须变得越来越小，但仍能提供用于开关的清楚信号，而这随着器件变小变得愈发困难。此外，这些器件经常难于制造，并且一般需要复杂的制造工艺和结构。在说明书尤其下文中将更详细地描述这些以及其它限制。
从上文中可以看出，期望一种用于加工半导体器件的改进技术。
发明内容
根据本发明，提供了用于制造半导体器件的集成电路加工技术。更具体地，本发明提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构的。但是应该认识到，本发明具有更广泛的应用范围。
作为进一步的背景信息，集成电路工艺包括栅极图案化，它通常使用多晶硅作为栅极导体。多晶硅膜经常沉积在衬底上，该衬底是已经过各种工艺，如注入、栅极氧化物形成等的单晶硅。然后，用电介质材料，例如氧化硅和/或氧氮化硅遮盖多晶硅。然后将该电介质膜光刻图案化和刻蚀，以形成栅极导体图案。然后，图案化的电介质材料用作“硬掩模”，以利用等离子刻蚀将图案转印到多晶硅上。接着在等离子回蚀(etch back)之后，通过化学气相沉积(“CVD”)SiO2和/或SiNx形成电介质隔离物。
随着临界尺寸变得更小，在CMOS技术中已应用在凹的源极和漏极区中外延生长硅锗(“SiGe”)，以提高PMOS晶体管的迁移率。具有拉伸应变的SiNx等离子增强化学气相沉积(“PECVD”)膜被用作接触刻蚀终止层，以提高NMOS晶体管的迁移率。虽然已存在各种改进，但我们已发现一种方法和结构，其中仅使用一层附加的掩模而在这些高级集成电路器件中为PMOS器件结合SiGe，为NMOS器件结合拉伸PECVD SiN。在说明书尤其下文中可以发现我们方法和结构的进一步细节。
在一个具体实施方式中，本发明提供了一种形成半导体集成电路器件，例如CMOS的方法。该方法包括提供具有第一阱区(例如N型阱)和第二阱区(例如P型阱)的半导体衬底(例如硅、绝缘体上硅、外延硅)。该方法包括在具有第一阱区和第二阱区的半导体衬底上形成电介质层(如二氧化硅、氮化硅、氮氧化硅)。该方法在电介质层上形成多晶硅栅极层(例如掺杂多晶硅、原位掺杂多晶硅、无定形硅，其已结晶)。在一个优选的实施方式中，该多晶硅栅极层上覆在半导体衬底内第一阱区中的第一沟道区上和第二阱区中的第二沟道区上。该方法在多晶硅栅极层上形成硬掩模(如电介质层)。在一个具体的实施方式中，该方法图案化多晶硅栅极层，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构。
在一个优选的实施方式中，该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层。该方法在衬里层上形成隔离物电介质层。在一个优选的实施方式中，该方法图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用部分衬里层作为终止层。根据一个优选的实施方式，该方法在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层。该方法利用掩模层保护具有第二栅极结构的第二阱区。该方法利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。该方法将硅锗填充材料沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在第一源极区和第一漏极区中的至少硅锗材料来使在第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。
在一个具体实施方式中，本发明提供了一种形成半导体集成电路器件，例如CMOS的方法。该方法包括提供具有第一阱区(例如N型阱)和第二阱区(例如P型阱)的半导体衬底(例如硅、绝缘体上硅、外延硅)。该方法包括在具有第一阱区和第二阱区的半导体衬底上形成电介质层(如二氧化硅、氮化硅、氮氧化硅)。该方法在电介质层上形成多晶硅栅极层(例如掺杂多晶硅、原位掺杂多晶硅、无定形硅，其已结晶)。在一个优选的实施方式中，该多晶硅栅极层上覆在半导体衬底内第一阱区中的第一沟道区上和第二阱区中的第二沟道区上。该方法在多晶硅栅极层上形成硬掩模(如电介质层)。该方法图案化多晶硅栅极层，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构。
在一个优选的实施方式中，该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层。在一个优选的实施方式中，该衬里层包括TEOS材料。该方法在衬里层上形成隔离物电介质层。该方法包括图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构并在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用部分衬里层作为终止层。该方法在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层。该方法利用上覆在第二阱区上的掩模层保护具有第二栅极结构的第二阱区。该方法利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。该方法剥离第二阱区上覆的掩模层，同时暴露第二阱区上覆的部分衬里层。该方法包括如下步骤：将硅锗填充材料有选择地沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时利用第二阱区上覆的该部分衬里层作为掩模材料。在一个优选的实施方式中，由形成在第一源极区和第一漏极区中的至少硅锗材料来使在第一源极区和第一漏极区之间的沟道区以压缩模式产生应变。
根据该实施方式，可以存在下面特征中的一个或者多个。
1.在一个具体实施方式中，本方法和结构包括终止于衬里层(例如原硅酸四乙酯，一般称为“TEOS”)的隔离物刻蚀工艺。该隔离物可以由各种材料，包括二氧化硅/氮化硅、二氧化硅/氮化硅/二氧化硅、或二氧化硅制得，在后一种情况下，隔离物刻蚀将是局部刻蚀。在一个具体实施方式中，该TEOS的厚度为约100-150埃和更厚。
2.根据一个具体实施方式，该方法和结构可以使用光掩模图案来遮盖NMOS区，同时利用干刻蚀或湿刻蚀来剥离TEOS，并且同时还利用自对准多硬膜和隔离物来图案化PMOS源极和漏极凹刻蚀区。根据一个具体实施方式，该凹刻蚀区允许隔离物用于SiGe外延生长应变硅。
3.在一个具体实施方式中，NMOS区中的衬里TEOS可以用作SiGe外延生长的掩模。
4.在一个可替换的具体实施方式中，将NMOS区中的衬里TEOS与多硬掩模一起剥离，以在暴露的硅区，例如栅极结构上形成金属硅化物。
根据该实施方式，可以存在一个或者多个这些特征。当然，可以存在其它的变化、修改和替换。
通过本发明，实现了许多优于传统技术的优点。例如，本技术提供了便于使用依赖于传统技术的工艺。在某些实施方式中，该方法在每个晶圆的芯片方面提供了更高的器件产率。此外，该方法提供的工艺与传统工艺技术相兼容，而不用对传统的设备和工艺进行实质性的修改。优选地，本发明用于设计规则为90纳米和更小的改进联合工艺。此外，本发明通过将应变硅结构用于CMOS器件，提高了空穴的迁移率。在一个优选的实施方式中，本发明提供了具有改善的掺杂性质的改进多晶硅栅极结构。取决于实施方式，可以实现这些优点中的一个或多个。在说明书尤其在下文中将详细描述这些和其它优点。
参照以下的详细描述和附图，可以更充分地认识到本发明的各种其它目的、特征和优点。
附图说明
图1至3是说明用于制备应变硅MOS器件的传统方法的简化横截面视图。
图4是说明根据本发明一个实施方式的形成应变硅器件的方法的简化流程图。
图5至8是说明本发明一个实施方式的制备应变硅CMOS器件的方法的简化横截面视图。
具体实施方式
根据本发明，提供了用于制造半导体器件的集成电路加工技术。更具体地，本发明提供了一种使用应变硅结构集成PMOS和NMOS器件用于高级CMOS集成电路器件的方法和结构。但是应该认识到，本发明具有更广泛的应用范围。
图1至3是制造应变硅MOS器件传统方法的简化横截面视图。参照图1至3，传统工艺序列如下。
1.提供硅衬底(100)；
2.形成栅极层(103)；
3.形成电介质硬掩模(205)；
4.图案化电介质掩模；
5.图案化栅极层以形成多晶硅栅极；
6.沉积隔离层，并回蚀(etch back)形成隔离结构207；
7.在硅内刻蚀源/漏极凹区209；
8.在凹区内形成外延硅/锗301；
9.除去硬掩模；和
10.进行所需的其它步骤。
如上提到的，经常使用以上工艺步骤制造NMOS器件。随着器件变得更复杂，线宽规则变得更小，制造NMOS器件用于CMOS技术更加困难。本方法和结构可以克服这些和其它限制，这将在下文中更详细地描述。
根据本发明一种实施方式用于制造集成电路器件的方法400可以概述如下(参见图4)：
1.提供半导体衬底(例如硅、绝缘体上硅、外延硅)(步骤401)；
2.在半导体衬底中形成第一阱区(例如N型阱)和第二阱区(例如P型阱)(步骤403)；
3.在具有第一阱区和第二阱区的半导体衬底上形成电介质层(例如二氧化硅、氮化硅、氧氮化硅)(步骤405)；
4.在电介质层上形成多晶硅栅极层(例如掺杂多晶硅、原位掺杂多晶硅、无定形硅，已结晶)(步骤407)；
5.在多晶硅栅极层上形成硬掩模(例如电介质层)(步骤408)；
6.图案化多晶硅栅极层(步骤409)，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构(步骤409)；
7.在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层(例如TEOS)(步骤411)；
8.在衬里层上形成隔离物电介质层(步骤413)；
9.图案化隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离结构并且在具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时使用部分衬里层作为终止层(步骤414)；
10.根据优选实施方式，在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层(步骤415)；
11.利用掩模层保护具有第二栅极结构的第二阱区(步骤417)；
12.使用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区(步骤419)；
13.将硅锗填充材料沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区(步骤421)；
14.由形成在第一源极区和第一漏极区中的至少硅锗材料来使第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变(步骤423)；和
15.按所需进行其它步骤(步骤425)。
上述步骤序列提供了一种根据本发明一种实施方式的方法。如所示的，该方法采用了步骤组合，包括形成例如用于CMOS集成电路的MOS器件的集成电路器件的方式。如所示的，根据一种具体实施方式，该方法包括使用衬里层，以方便在CMOS集成电路器件中制造NMOS和PMOS器件。在不脱离这里权利要求范围的情况下，添加步骤、略去一个或多个步骤、或者以不同的顺序进行一个或多个步骤，也可以提供其它的替代方法。在说明书尤其下文中可以发现本方法的进一步细节。
图5至8是表示根据本发明一种实施方式制造应变硅CMOS器件的方法的简化横截面视图。这些图仅仅作为示例，其不应不恰当地限制这里权利要求的范围。本领域的普通技术人员会意识到很多变化、替换和修改。如所示的，该方法说明了一种半导体集成电路器件，例如CMOS，包括PMOS 510和NMOS 520器件区域。该方法包括提供半导体衬底501，例如硅、绝缘体上硅、外延硅。该方法包括形成第一阱区503(例如N型阱)和第二阱区505(例如P型阱)。在衬底上的有源区之间提供有场隔离氧化物区，包括浅槽隔离氧化物507。当然，存在其它变化、修改和替换。
在一个具体实施方式中，该方法包括在具有第一阱区和第二阱区的半导体衬底上形成电介质层509(例如二氧化硅、氮化硅、氧氮化硅)。该方法在电介质层上形成多晶硅栅极层511。在一个优选的实施方式中，该多晶硅栅极层上覆在半导体衬底中第一阱区的第一沟道区上和第二阱区的第二沟道区上。利用合适的技术，包括掺杂多晶硅、原位掺杂多晶硅和/或无定形硅，其已结晶，可以制得多晶硅。当然，可以存在其它变化、修改和替换。
在一个具体实施方式中，该方法在多晶硅栅极层上形成硬掩模513。该硬掩模经常由例如二氧化硅、氮化硅、它们的组合以及其它的合适材料制得。该方法图案化多晶硅栅极层，包括硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构。如所示的，第一栅极结构对应于PMOS器件区域510，第二栅极结构对应于NMOS器件区域520。PMOS器件区域还包括轻掺杂区519，该区经常通过注入和/或其它合适的技术来提供。NMOS器件区域还包括轻掺杂区521，该区经常通过注入和/或其它合适的技术来提供。
在一个具体实施方式中，该方法在第一栅极结构和第二栅极结构上以及在第一阱区中的第一源极/漏极区和第二阱区中的第二源极/漏极区上形成衬里层515。在一个优选的实施方式中，该衬里层包括TEOS材料和/或其它合适的材料，这取决于实施方式。在一个优选的实施方式中，TEOS层是厚约为100埃或更厚、或150埃或更厚的合适衬里。利用合适技术，例如化学气相沉积、大气(atmospheric)化学气相沉积等，可以沉积TEOS。当然，具体的厚度将取决于特定的实施方案等。在一个优选的实施方式中，衬里层密封NMOS和PMOS器件区的整个表面区域，包括源极/漏极区、栅极结构、隔离结构和其它暴露的表面区域。当然，可以存在其它变化、修改和替换。
在一个具体实施方式中，该方法在衬里层上形成隔离物电介质层517，如图6的简化视图所示的。该方法包括图案化该隔离物电介质层，以在具有第一边缘的第一栅极结构上形成第一侧壁隔离物结构603和在具有第二边缘的第二栅极结构上形成第二侧壁隔离物结构605，同时使用部分衬里层601作为终止层。该电介质层可以是厚度足够的氧化物、氮化物、氧化硅/氮化硅/氧化硅组合、氧化硅/氮化硅组合、或其它合适的材料。根据优选的实施方式，该电介质层还基本无孔。在优选的实施方式中，该电介质层优选少于300埃。当然，可以存在其它变化、修改和替换。
在一个优选的实施方式中，再参照图6的简化视图，该方法在至少图案化隔离物电介质层期间，保持第一源极/漏极区和第二源极/漏极区上覆的衬里层601。该方法利用第二阱区上覆的掩模层607保护具有第二栅极结构的第二阱区。如所示的，该掩模层可以是任何合适的光刻材料，例如光刻胶和/或其它根据具体实施方式的类似材料。如所示的，根据一个具体实施方式，该掩模材料保护具有部分浅槽隔离区的NMOS器件区，该隔离区将NMOS区与PMOS区隔开。
现在，该方法利用硬掩模层和第一侧壁隔离物作为保护层，刻蚀邻近第一栅极结构的第一源极区和第一漏极区。除去PMOS器件区上覆的部分衬里层和部分浅槽隔离区。根据一个具体实施方式，刻蚀在基本上是硅基的第一源极区/漏极区中进行，同时其它部分的电介质材料充当掩模材料。利用等离子刻蚀工艺进行刻蚀，以形成凹区。接着，该方法剥离第二阱区上覆的掩模层，同时暴露第二阱区上覆的部分衬里层。
参照图7，根据一个具体实施方式，该方法将硅锗填充材料701有选择地沉积到第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区。在一个优选的实施方式中，在利用第二阱区上覆的部分衬里层705作为掩模材料的同时，进行硅锗填充材料的沉积。在一个优选的实施方式中，由形成在第一源极区和第一漏极区中的至少硅锗材料来使在第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。
在一个优选的实施方式中，该方法包括自对准硅凹区刻蚀，其可以包括在PMOS源极和漏极区上的衬里TEOS刻蚀步骤和单晶硅刻蚀步骤。该方法还包括光刻胶剥离、SiGe外延生长。根据一个具体实施方式，因为外延生长可以仅仅生长在暴露的硅表面上，所以它可以仅生长在PMOS的源极和漏极区上，同时其它二氧化硅、氮化硅或类似材料的区域保持不含硅锗材料。
在一个优选的实施方式中，硅锗填充材料是单晶硅，并利用外延反应器沉积。根据具体实施方式，硅/锗比为10％至20％。刻蚀过的源极区和刻蚀过的漏极区均与栅极结构耦合。如所示的，该器件在填充的源极区和填充的漏极区之间具有由形成在刻蚀过的源极区和刻蚀过的漏极区中的至少硅锗材料产生的应变沟道区。该器件还具有轻掺杂漏极区或注入区，它们在凹区中生长硅/锗材料之前形成。当然，可以存在其它变化、修改和替换。
参照图8，根据一个具体实施方式，该方法剥离衬里层的任何残留部分。与衬里层一起，该方法还剥离硬掩模材料，该硬掩模材料可以有选择地从多晶硅栅极结构上除去。根据该实施方式，可以在多晶硅栅极结构上，以及PMOS和NMOS器件结构的其它有源部分，例如源极/漏极区上提供金属硅化材料(例如钛、钨、钴、镍、铂以及其它的)。
在一个优选的实施方式中，通过沉积SiO2膜，并有选择地通过光掩模图案化和刻蚀来除去二氧化硅层(如果期望)，可以形成金属硅化物阻挡层。在一个具体的实施方式中，该方法包括通过沉积某些耐火金属，例如镍(Ni)、钴(Co)、钛(Ti)和其它的，随后例如沉积氮化钛(TiN)盖层来进行自对准金属硅化(silicidation)工艺，这仅仅作为示例。在一个具体的实施方式中，该方法包括湿剥离除去任何未反应的金属，随后进行快速热退火(RTA)。根据一个具体实施方式，接着利用第二RTA来完成金属硅化物相变。接着通过例如等离子增强化学气相沉积(PECVD)或其它合适的技术，在该结构上沉积具有高拉伸应变的SiNx膜。该氮化硅膜厚为约200埃-1200埃，并上覆在NMOS器件上，以在NMOS沟道区中产生拉伸应变。
在一个具体实施方式中，该方法还包括在整个PMOS和NMOS器件结构上形成层间电介质材料。在一个优选的实施方式中，接着在PECVD氧化物层之后，沉积该层间电介质，例如硼-磷酸盐-硅酸盐-玻璃(BPSG)、硼-硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或高密等离子体(HDP)膜。根据该具体实施方式，该层间电介质可以是单种材料、多层的组合等。该方法还包括用来将PMOS和NMOS集成在应变硅上的接触图案化和形成。当然，可以存在其它变化、修改和替换。
虽然以上描述的是MOS器件，但是可以存在其它变化、修改和替换。还要理解到，这里所述的示例和具体实施方式仅仅用来举例说明，本领域技术人员将根据它进行各种修改或变化，这些都包括在本申请的精神和范围内以及所附权利要求的范围内。
Claims (21)
1.一种形成半导体集成电路器件的方法，包括：
提供具有第一阱区和第二阱区的半导体衬底；
在所述具有第一阱区和第二阱区的半导体衬底上形成电介质层：
在所述电介质层上形成多晶硅栅极层，所述多晶硅栅极层上覆在所述半导体衬底中第一阱区中的第一沟道区上和第二阱区中的第二沟道区上；
在所述多晶硅栅极层上形成硬掩模；
图案化所述多晶硅栅极层，包括所述硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构；
在所述第一栅极结构和第二栅极结构上以及在所述第一阱区中的第一源极/漏极区和所述第二阱区中的第二源极/漏极区上形成衬里层；
在所述衬里层上形成隔离物电介质层；
图案化所述隔离物电介质层，以在所述具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在所述具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用所述衬里层的部分作为终止层；
在至少图案化所述隔离物电介质层期间，保持所述第一源极/漏极区和第二源极/漏极区上覆的所述衬里层；
使用掩模层保护具有第二栅极结构的所述第二阱区；
利用所述硬掩模层和所述第一侧壁隔离物作为保护层，刻蚀邻近所述第一栅极结构的第一源极区和第一漏极区；
将硅锗填充材料沉积到所述第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时由形成在所述第一源极区和第一漏极区中的硅锗材料使在所述第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。
2.如权利要求1所述的方法，其中所述电介质层的厚度小于300埃。
3.如权利要求1所述的方法，其中在沉积硅锗材料期间，所述衬里层的部分掩盖了所述第二阱区的部分。
4.如权利要求1所述的方法，其中所述半导体衬底是硅材料。
5.如权利要求1所述的方法，其中所述硅锗材料是单晶体。
6.如权利要求1所述的方法，还包括除去所述硬掩模和所述衬里层的任何残留部分，并有选择地在所述第一栅极结构、第二栅极结构、第一源极/漏极区和第二源极/漏极区上形成金属硅化物区。
7.如权利要求1所述的方法，其中所述硬掩模厚度为200埃至400埃。
8.如权利要求1所述的方法，其中使用外延反应器进行所述硅锗填充材料的沉积。
9.如权利要求1所述的方法，其中所述压缩模式提高了所述第一沟道区中空穴的迁移率。
10.如权利要求1所述的方法，其中所述衬里层包括TEOS材料。
11.如权利要求1所述的方法，其中所述隔离物电介质层包括含氧化物的材料。
12.如权利要求1所述的方法，其中所述隔离物电介质层包括氧化物/氮化物/氧化物材料。
13.如权利要求1所述的方法，其中所述隔离物电介质层包括氧化物/氮化物材料。
14.如权利要求1所述的方法，其中所述衬里层的厚度为100埃-150埃。
15.如权利要求1所述的方法，其中所述衬里层的厚度为150埃以上。
16.一种形成半导体集成电路器件的方法，包括：
提供具有第一阱区和第二阱区的半导体衬底；
在所述具有第一阱区和第二阱区的半导体衬底上形成电介质层；
在所述电介质层上形成多晶硅栅极层，所述多晶硅栅极层上覆在所述半导体衬底中第一阱区中的第一沟道区上和第二阱区中的第二沟道区上；
在所述多晶硅栅极层上形成硬掩模；
图案化所述多晶硅栅极层，包括所述硬掩模层，以形成在第一阱区中具有第一边缘的第一栅极结构和在第二阱区中具有第二边缘的第二栅极结构；
在所述第一栅极结构和第二栅极结构上以及在所述第一阱区中的第一源极/漏极区和所述第二阱区中的第二源极/漏极区上形成衬里层；
在所述衬里层上形成隔离物电介质层；
图案化所述隔离物电介质层，以在所述具有第一边缘的第一栅极结构上形成第一侧壁隔离结构，并在所述具有第二边缘的第二栅极结构上形成第二侧壁隔离结构，同时利用所述衬里层的部分作为终止层；
在至少图案化所述隔离物电介质层期间，保持所述第一源极/漏极区和第二源极/漏极区上覆的所述衬里层；
使用所述第二阱区上覆的掩模层保护具有第二栅极结构的所述第二阱区：
利用所述硬掩模层和所述第一侧壁隔离物作为保护层，刻蚀邻近所述第一栅极结构的第一源极区和第一漏极区；
剥离所述第二阱区上覆的掩模层，同时暴露所述第二阱区上覆的所述部分的衬里层；
将硅锗填充材料有选择地沉积到所述第一源极区和第一漏极区内，以填充刻蚀过的第一源极区和刻蚀过的第一漏极区，同时利用所述第二阱区上覆的所述部分的衬里层作为掩模材料；以及
由形成在所述第一源极区和第一漏极区中的硅锗材料使在所述第一源极区和第一漏极区之间的第一沟道区以压缩模式产生应变。
17.如权利要求16所述的方法，其中所述衬里层包括TEOS材料。
18.如权利要求16所述的方法，其中所述衬里层的厚度为100埃-150埃。
19.如权利要求16所述的方法，其中所述衬里层的厚度为150埃以上。
20.如权利要求16所述的方法，其中所述第一沟道区的长度为65纳米或更少。
21.如权利要求16所述的方法，其中所述掩模层包括光掩模材料。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2005101100718A CN1959959B (zh) | 2005-10-31 | 2005-10-31 | 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构 |
| US11/471,071 US7820500B2 (en) | 2005-10-31 | 2006-06-19 | Single mask scheme method and structure for integrating PMOS and NMOS transistors using strained silicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2005101100718A CN1959959B (zh) | 2005-10-31 | 2005-10-31 | 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1959959A CN1959959A (zh) | 2007-05-09 |
| CN1959959B true CN1959959B (zh) | 2010-04-21 |
Family
ID=37995126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005101100718A Active CN1959959B (zh) | 2005-10-31 | 2005-10-31 | 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7820500B2 (zh) |
| CN (1) | CN1959959B (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921913B2 (en) * | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
| CN100442476C (zh) * | 2005-09-29 | 2008-12-10 | 中芯国际集成电路制造(上海)有限公司 | 用于cmos技术的应变感应迁移率增强纳米器件及工艺 |
| CN101226899A (zh) * | 2007-01-19 | 2008-07-23 | 中芯国际集成电路制造(上海)有限公司 | 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构 |
| KR101264113B1 (ko) * | 2007-07-16 | 2013-05-13 | 삼성전자주식회사 | 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법 |
| CN101364545B (zh) * | 2007-08-10 | 2010-12-22 | 中芯国际集成电路制造(上海)有限公司 | 应变硅晶体管的锗硅和多晶硅栅极结构 |
| JP5107680B2 (ja) * | 2007-11-16 | 2012-12-26 | パナソニック株式会社 | 半導体装置 |
| DE102009015715B4 (de) * | 2009-03-31 | 2011-03-17 | Globalfoundries Dresden Module One Llc & Co. Kg | Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement |
| CN102024761A (zh) * | 2009-09-18 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 用于形成半导体集成电路器件的方法 |
| CN102446854B (zh) * | 2010-10-12 | 2014-06-04 | 中芯国际集成电路制造(北京)有限公司 | Cmos晶体管的制作方法 |
| US8361847B2 (en) | 2011-01-19 | 2013-01-29 | International Business Machines Corporation | Stressed channel FET with source/drain buffers |
| US9508741B2 (en) * | 2015-02-10 | 2016-11-29 | International Business Machines Corporation | CMOS structure on SSOI wafer |
| US9401372B1 (en) * | 2015-02-10 | 2016-07-26 | International Business Machines Corporation | Dual isolation on SSOI wafer |
| KR102455149B1 (ko) | 2015-05-06 | 2022-10-18 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN107452679B (zh) * | 2016-06-01 | 2020-05-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10580875B2 (en) * | 2018-01-17 | 2020-03-03 | Globalfoundries Inc. | Middle of line structures |
| CN114188402A (zh) * | 2022-02-14 | 2022-03-15 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片、电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499578A (zh) * | 2002-10-31 | 2004-05-26 | ���ǵ�����ʽ���� | 自对准半导体接触结构及其制造方法 |
| CN1153300C (zh) * | 1997-12-03 | 2004-06-09 | 松下电器产业株式会社 | 半导体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376868B1 (en) * | 1999-06-15 | 2002-04-23 | Micron Technology, Inc. | Multi-layered gate for a CMOS imager |
| US6372569B1 (en) * | 2000-01-18 | 2002-04-16 | Chartered Semiconductor Manufacturing Ltd. | Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance |
| JP3613113B2 (ja) * | 2000-01-21 | 2005-01-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6713357B1 (en) * | 2001-12-20 | 2004-03-30 | Advanced Micro Devices, Inc. | Method to reduce parasitic capacitance of MOS transistors |
| KR20040072738A (ko) * | 2002-01-23 | 2004-08-18 | 스피나커 세미컨덕터, 인크. | 변형 반도체 기판과 쇼트키 또는 쇼트키 콘택트와 유사한콘택트를 형성하는 소스 및/또는 드레인을 갖는 전계 효과트랜지스터 |
| US6891192B2 (en) | 2003-08-04 | 2005-05-10 | International Business Machines Corporation | Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US7883979B2 (en) * | 2004-10-26 | 2011-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a semiconductor device with reduced floating body effect |
| CN1959958B (zh) * | 2005-10-31 | 2010-05-05 | 中芯国际集成电路制造(上海)有限公司 | 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构 |
| CN1959957B (zh) * | 2005-10-31 | 2010-05-05 | 中芯国际集成电路制造(上海)有限公司 | 使用应变硅用于晶体管的集成设计方法和结构 |
-
2005
- 2005-10-31 CN CN2005101100718A patent/CN1959959B/zh active Active
-
2006
- 2006-06-19 US US11/471,071 patent/US7820500B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1153300C (zh) * | 1997-12-03 | 2004-06-09 | 松下电器产业株式会社 | 半导体装置 |
| CN1499578A (zh) * | 2002-10-31 | 2004-05-26 | ���ǵ�����ʽ���� | 自对准半导体接触结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1959959A (zh) | 2007-05-09 |
| US20070096201A1 (en) | 2007-05-03 |
| US7820500B2 (en) | 2010-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7820500B2 (en) | Single mask scheme method and structure for integrating PMOS and NMOS transistors using strained silicon | |
| US8058120B2 (en) | Integration scheme for strained source/drain CMOS using oxide hard mask | |
| US7547595B2 (en) | Integration scheme method and structure for transistors using strained silicon | |
| CN100483687C (zh) | 用于cmos工艺的金属栅极晶体管及其制造方法 | |
| US6905941B2 (en) | Structure and method to fabricate ultra-thin Si channel devices | |
| CN100394614C (zh) | 半导体装置及其形成方法 | |
| EP1683187B1 (en) | Stressed semiconductor device structures having granular semiconductor material | |
| JP5132127B2 (ja) | 半導体構造およびその形成方法（応力付加膜によりｎ型ｍｏｓｆｅｔおよびｐ型ｍｏｓｆｅｔ双方の性能を向上させる方法および構造） | |
| US20090186475A1 (en) | Method of manufacturing a MOS transistor | |
| US20030011080A1 (en) | Method of fabricating sio2 spacers and annealing caps | |
| CN101364545B (zh) | 应变硅晶体管的锗硅和多晶硅栅极结构 | |
| CN1332424C (zh) | 制造多晶－多晶电容器的方法及相应的半导体器件 | |
| CN1959958B (zh) | 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构 | |
| US8106423B2 (en) | Method and structure using a pure silicon dioxide hardmask for gate patterning for strained silicon MOS transistors | |
| US8148272B2 (en) | Application of millisecond heating source for surface treatment | |
| US11888064B2 (en) | Semiconductor device and method | |
| US7591659B2 (en) | Method and structure for second spacer formation for strained silicon MOS transistors | |
| US20160086952A1 (en) | Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device | |
| CN101621030B (zh) | 具有多晶硅接触的自对准mos结构 | |
| US7709336B2 (en) | Metal hard mask method and structure for strained silicon MOS transistors | |
| US8309472B2 (en) | Method of rapid thermal treatment using high energy electromagnetic radiation of a semiconductor substrate for formation of epitaxial materials | |
| CN113113408A (zh) | 半导体装置 | |
| JP2005340782A (ja) | 半導体装置およびその製造方法 | |
| TWI847344B (zh) | 半導體裝置及其製造方法 | |
| US20230008128A1 (en) | Fin field-effect transistor device and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20120109 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20120109 Address after: 201203 No. 18 Zhangjiang Road, Shanghai Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |