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CN101226899A - 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构 - Google Patents

在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构 Download PDF

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CN101226899A
CN101226899A CNA2007100367684A CN200710036768A CN101226899A CN 101226899 A CN101226899 A CN 101226899A CN A2007100367684 A CNA2007100367684 A CN A2007100367684A CN 200710036768 A CN200710036768 A CN 200710036768A CN 101226899 A CN101226899 A CN 101226899A
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drain region
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dielectric layer
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保罗·伯凡帝
吴汉明
高大为
陈军
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Semiconductor Manufacturing International Beijing Corp
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Semiconductor Manufacturing International Shanghai Corp
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Abstract

本发明提供了一种包括半导体衬底的半导体集成电路器件。该器件具有覆盖半导体衬底的电介质层以及覆盖电介质层的栅极结构。该器件还具有位于栅极结构附近内的半导体衬底的一部分内的沟道区域；以及半导体衬底中的轻度掺杂源极区域/漏极区域，以在部分栅极结构下方形成扩散的袋状区域。该器件还具有位于栅极结构边缘上的侧壁间隔层。该器件还具有蚀刻的源极区域和蚀刻的漏极区域。第一源极区域和第一漏极区域的每一个特征在于：凹陷区域具有基本垂直壁、底部区域以及将垂直壁连接到底部区域的圆形拐角区域。底切区域位于部分栅极结构下方以及沟道区域附近内。底切区域位于凹陷区域的每个内。该器件的凹陷区域的一个或多个暴露表面免于和各向异性蚀刻工艺相关的任何损伤。硅锗材料形成于源极区域和漏极区域中，以填充蚀刻的源极区域和蚀刻的漏极区域。源极区域和漏极区域之间的沟道区域特征在于应变区域。应变区域为至少从源极区域和漏极区域中形成的硅锗材料的受压模式。

Description

在硅凹陷中后续外延生长应变硅MOS晶片管的方法和结构
技术领域
本发明一般地涉及集成电路以及用于半导体器件制造的集成电路处理。更具体地，本发明提供一种用于使用高级CMOS集成电路器件的应变硅结构制造MOS器件的方法和结构。但应当意识到，本发明具有更广泛的应用范围。
背景技术
集成电路已经从单个硅芯片上制造少量的互连器件发展到制造数百万个器件。常规的集成电路提供的性能和复杂度远超出了最初的想象。为了在复杂度和电路密度(能够集成成一个给定芯片面积内的器件的数量)方面获得改进，每一代的集成电路的最小器件特征尺寸(亦称为器件“几何形状”)已变得越来越小。
增大的电路密度已经不仅改进了集成电路的复杂度和性能，而且还为消费者提供了更低成本的部件。集成电路或芯片制造设备的成本可以是几亿美元，甚至几十亿美元。每个制造设备具有一定的晶片吞吐量，并且每个晶片上亦具有一定数量的集成电路。因此，通过使集成电路的单个器件变得更小，可以在每个晶片上制造更多的器件，由此增大制造设备的吞吐量。使单个器件变得更小具有很大的挑战性，因为集成制造中使用的每个工艺都具有极限的。就是说，给定的工艺通常仅能在小到一定特征尺寸时工作，然后就需要改变工艺或器件的布线。另外，因为器件需要越来越快的设计，所以某些常规工艺和材料存在工艺缺陷。
这种工艺的示例是MOS器件自身的制造，惯例上这样的器件已经变的越来越小，并且产生更快的开关速度。虽然，已经有了显著的改进，但是这样的器件设计仍具有许多缺陷。仅作为示例，这些设计必须变得越来越小，但仍需为开关提供清楚的信号，因为器件变得更小，所以这变得更加困难。另外，这些设计经常难以制造，并且通常需要复杂的制造工艺和结构。下面将在整个本说明书中(尤其是在以下描述中)更详细地热加描述这些以及其它缺陷。
发明内容
根据本发明，提供了为半导体器件制造处理集成电路的技术。更具体而言，本发明提供了使用高级CMOS集成电路器件的应变硅结构制造MOS器件的方法和结构。但应当意识到，本发明具有更广泛的应用范围。
在具体实施例中，本发明提供了一种形成诸如用于CMOS集成电路等的半导体晶片的方法。本方法包括提供半导体衬底，例如，硅晶片。本方法包括形成覆盖所述半导体衬底的电介质层(例如，氧化物、氮化物、氮氧化物)。本方法包括形成覆盖所述电介质层的栅极层，以及图案化所述栅极层，以形成包括边缘的栅极结构。优选地，所述栅极结构形成覆盖沟道区域。本方法包括植入轻度掺杂的源极区域/漏极区域到所述半导体衬底，以及热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极区域下方形成扩散的袋形区域。本方法形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构，以及图案化所述电介质层，以在所述栅极结构上形成侧壁间隔层。本方法包括多步骤蚀刻工艺。本方法包括使用所述电介质层作为保护层，邻近所述栅极结构各向异性蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区域。每一个所述第一源极区域和所述第一漏极区域特征在于：凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接所述底部区域的尖锐拐角。本方法进行各向同性蚀刻所述源极区域和所述漏极区域，以引起所述尖锐拐角区域变为连接到所述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，以及在所述沟道区域附近内引起底切区域。本方法沉积硅锗材料到所述源极区域和所述漏极区域，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域。本方法引起所述源极区域和所述漏极区域之间的所述沟道区域至少从所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。
在另一个具体实施例中，本发明提供了用于形成半导体集成电路的替代方法。本方法包括提供半导体衬底以及形成覆盖所述半导体衬底的电介质层。本方法包括形成覆盖所述电介质层的栅极层以及图案化所述栅极层，以形成包括边缘的栅极结构。优选地，所述栅极结构形成覆盖沟道区域。本方法包括植入轻度掺杂的源极区域/漏极区域到所述半导体衬底以及热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极结构下方形成扩散的袋形区域。本方法形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构，并图案化所述电介质层，以在所述栅极结构上形成侧壁间隔层。本方法使用所述电介质层作为保护层邻近所述栅极结构各向异性蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区域。所述第一源极区域和所述第一漏极区域中每一个的特征在于：凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的尖锐拐角。本方法然后各向同性蚀刻所述源极区域和所述漏极区域，以引起所述尖锐拐角区域变为连接到所述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，并在所述沟道区域附近内引起底切区域。优选地，所述圆形拐角区域具有大于几个纳米的曲率半径。本方法在各向同性蚀刻期间蚀刻的表面免于任何与各向异性蚀刻工艺相关的损伤，并沉积硅锗材料到所述源极区域和所述漏极区域，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域。本方法引起所述源极区域和所述漏极区域之间的所述沟道区域至少从所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。
在另一个具体实施例中，本发明提供了一种包括半导体衬底(例如，硅晶片、绝缘体上硅)的半导体集成电路器件。该器件具有覆盖所述半导体衬底的电介质层以及覆盖所述电介质层的栅极结构。该器件还具有位于所述栅极结构附近内的所述半导体衬底的一部分内的沟道区域；以及所述半导体衬底中的轻度掺杂源极区域/漏极区域，以在部分所述栅极结构下方形成扩散的袋状区域。该器件还具有位于所述栅极结构边缘上的侧壁间隔层。该器件还具有蚀刻的源极区域和蚀刻的漏极区域。所述第一源极区域和所述第一漏极区域的每一个特征在于：凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的圆形拐角区域。底切区域位于部分所述栅极结构下方以及所述沟道区域附近内。所述底切区域位于所述凹陷区域的每个内。优选地，该器件的所述圆形拐角区域特征在于：曲率半径大于几个纳米。该器件的所述凹陷区域的一个或多个暴露表面免于和各向异性蚀刻工艺相关的任何损伤。硅锗材料形成于所述源极区域和所述漏极区域中，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域。所述源极区域和所述漏极区域之间的所述沟道区域特征在于应变区域。优选地，所述应变区域为至少从所述源极区域和所述漏极区域中形成的所述硅锗材料的受压模式。
在具体实施例中，本发明提供了使用具有比单晶硅材料更大的晶格间隔的硅锗填充材料的方法。当这样更大晶格间隔的硅锗填充材料已经沉积于邻近所述沟道区域的凹陷区域中时，这样的材料引起MOS晶体管的沟道区域位于稍微受压模式。虽然晶格间隔稍微更大，但是硅锗仍生长于基本为含单晶硅材料的所述凹陷区域内。当然，还可以存在其它变化、修改和替代方案。
本发明相对于常规技术可以获得许多优点。例如，本技术提供使用以来于常规技术的工艺的方便。在一些实施例中，本方法在每个器件的管芯中提供更高的器件生产率。另外，本方法在基本没有对常规设备和工艺进行任何修改的情况下，提供了与常规工艺技术兼容的工艺。优选地，本发明提供了用于65纳米(或更少)或90纳米(或更少)的设计规范的改进工艺集成。另外，本发明使用用于CMOS器件的应变硅结构为空穴提供增大的迁移率。取决于具体实施例，可以获得这些优点的一个或多个。在本说明书(尤其在下面)将更多地描述这些和其它优点。
通过参考以下详细说明书以及附图，可以完全领会到本发明的其它各种目的、特征以及优点。
附图说明
图1-图5是根据本发明的实施例用于制造CMOS器件的方法的简化横截面示图。
具体实施方式
根据本发明，提供了用于半导体器件制造的集成电路处理技术。更具体地，本发明提供一种用于使用高级CMOS集成电路器件的应变硅结构制造MOS器件的方法和结构。但应当意识到，本发明具有更广泛的应用范围。
一种根据本发明实施例的制造集成电路器件的方法可以概括如下：
1.提供半导体衬底，例如，硅晶片、绝缘体上硅；
2.形成覆盖所述半导体衬底的电介质层(例如，栅极氧化物或氮化物)；
3.形成覆盖所述电介质层的栅极层(例如，多晶硅、金属)；
4.图案化所述栅极层，以形成包括边缘(例如，多个侧边或边缘)的栅极结构；
5.形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构；
6.图案化所述电介质层，以在所述栅极结构的边缘上形成侧壁间隔层；
7.使用所述电介质层作为保护层，通过各向异性技术邻近所述栅极结构蚀刻源极区域和漏极区域；
8.使用所述电介质层作为保护层，通过各向同性技术邻近所述栅极结构蚀刻源极区域和漏极区域；
9.向所述源极区域和所述漏极区域沉积硅锗材料，以填充蚀刻的所述源极区域和蚀刻的所述漏极区域；
10.引起所述源极区域和所述漏极区域之间的沟道区域至少从所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变，其中所述沟道区域与所述图案化栅极层的宽度大致相同；
11.形成覆盖所述图案化栅极层的侧壁间隔层；并且
12.如需要，执行其它步骤。
以上序列步骤提供根据本发明的方法。如图所示，本方法使用包括形成用于CMOS集成电路的集成电路器件(例如，N型沟道器件)的方法的步骤组合。使用各向异性蚀刻技术和各向同性蚀刻技术等形成源极区域/漏极区域。在不偏离本申请权利要求的范围，也可以提供替代方案，其中可以增加步骤，移除一个或多个步骤，或者以不同的序列提供一个或多个步骤。在整个说明书中(尤其是下面)可以发现本方法进一步的细节。
一种根据本发明另一实施例的制造集成电路器件的方法可以概括如下：
1.提供半导体衬底，例如，硅晶片、绝缘体上硅；
2.形成覆盖所述衬底表面的栅极电介质层；
3.形成覆盖所述半导体衬底的栅极层；
4.图案化所述栅极层，以形成包括边缘的NMOS栅极结构以及包括边缘的PMOS栅极结构；
5.形成覆盖所述NMOS栅极结构以保护包括所述边缘的所述NMOS栅极结构以及覆盖所述PMOS栅极结构以保护包括所述边缘的所述PMOS栅极结构的电介质层；
6.使用所述电介质层作为保护层，同时通过各向异性技术和各向同性技术邻近所述NMOS栅极结构蚀刻第一源极区域和第一漏极区域以及邻近所述PMOS栅极结构蚀刻第二源极区域和第二漏极区域；
7.预处理蚀刻的源极区域/漏极区域；
8.掩模NMOS区域；
9.向所述第一源极区域和所述第一漏极区域中沉积硅锗材料，以引起所述PMOS栅极结构的所述第一源极区域和所述第一漏极区域之间的沟道区域以受压模式产生应变；
10.从NMOS区域剥离掩模；
11.掩模PMOS区域；
12.向所述第二源极区域和所述第二漏极区域中沉积碳化硅材料，以引起所述NMOS栅极结构的所述第二源极区域和所述第二漏极区域之间的沟道区域以受拉模式产生应变；
13.如需要，执行其它步骤。
以上序列步骤提供根据本发明的方法。如图所示，本方法使用包括形成用于CMOS集成电路器件的方法的步骤组合。在不偏离本申请权利要求的范围，也可以提供替代方案，其中可以增加步骤，移除一个或多个步骤，或者以不同的序列提供一个或多个步骤。在整个说明书中(尤其是下面)可以发现本方法进一步的细节。
图1-图5是根据本发明的实施例用于制造CMOS器件的方法的简化横截面示图。这些示图仅为示例，其不应过度地限制权利要求的范围。本领域一般技术人员能够意识到许多变化、修改以及替代方案。在具体实施例中，本发明提供了用于形成诸如用于CMOS集成电路等的半导体晶片的方法。如所示，本方法包括提供半导衬底102，例如硅晶片、绝缘体上硅。衬底包括形成在衬底中的N型阱区域106和P型阱区域104。衬底还包括隔离区域113。在具体实施例中，隔离区域可以包括使用衬里111的沟槽隔离或其它形式的隔离技术。再次参考涉及CMOS集成电路的图1，衬底包括P沟道器件101和N沟道器件103。当然，还可以有其它变化、修改或替代方案。
本方法形成覆盖半导体衬底的电介质层(例如，氧化物、氮从物、氧氮化物)。电介质层充当栅极绝缘层，根据具体实施例，其厚度小于40埃，甚至小于10埃。本方法包括形成覆盖电介质层的栅极层105以及图案化栅极层，以形成包括边缘的栅极结构。优选地，栅极结构形成覆盖于沟道区域。在具体实施例中，栅极层可以使用多晶硅层形成，其中多晶硅层已经使用含硼杂质或其它合适的物质原位掺杂或扩散。在具体实施例中，沟道区域长度为90纳米或更少，优选地为650纳米或更少。
本方法包括植入轻度掺杂的源极区域/漏极区域109到半导体衬底中。现在参考图2，本方法包括热处理轻度掺杂的源极区域/漏极区域，以在部分栅极区域下方形成扩散的袋形区域201。回来参考图1，本方法形成覆盖栅极结构的电介质层107，以保护包括边缘的栅极结构，并图案化电介质层，以在栅极结构上形成侧壁间隔层。电介质层可以是包括二氧化硅、氮化硅及其其它组合的任何合适材料。当然，本领域一般技术人员能够意识到许多变化、修改以及替代方案。本方法使用侧壁间隔层或任何覆盖电介质层作为在半导体衬底中蚀刻源极区域/漏极区域的后续蚀刻工艺的硬掩模。
参考图2，根据具体实施例，本方法包括多步骤蚀刻工艺。本方法包括使用电介质层作为保护层邻近栅极结构各向异性地蚀刻203源极区域和漏极区域，以形成第一源极区域和第一漏极区域。第一源极区域和第一漏区域中每一个特征在于：凹陷区域具有基本垂直壁、底部区域以及将垂直壁连接到底部区域的尖锐拐角205。在具体实施例中，使用等离子蚀刻机用含氟或含氯物质在5-50mTorr下进行各向异性蚀刻。
参考图3，根据具体实施例，本方法进行各向同性地蚀刻源极区域和漏极区域，以引起尖锐拐角区域变成圆形拐角区域305，其中圆形拐角区域305连接到源极区域和漏极区域中每一个的底部。根据具体实施例，各向同性蚀刻还可以在沟道区域307附近内引起底切区域309，沟道区域307的长度已经减小。在具体实施例中，尖锐拐角具有几个埃或更少的曲率半径。根据具体实施例，圆形拐角区域具有几个纳米和少于或多于几个纳米的曲率半径。优选地，各向同性蚀刻后的蚀刻表面基本免于各向异性蚀刻引起的任何表面损伤。无损伤表面适于在凹陷区域内形成单晶硅锗，这将在下面更详细地描述。在具体实施例中，使用湿法和/干法蚀刻进行各向同性蚀刻。根据具体实施例，湿法蚀刻技术使用化学液体，而干法蚀刻技术使用氟或氯等离子体。
参考图4，根据具体实施例，本方法形成了得到的蚀刻MOS晶体管结构400。根据具体实施例，蚀刻的源极区域可以约5000-10000埃或约8000埃的厚度。根据具体实施例，沟道宽度可以是65纳米或更少。取决于具体实施例，源极/漏极长度可以为约0.3微米或其它尺寸。根据具体实施例，底切区域可以具有约10埃至20埃(或小于20埃)的尺寸。当然，还可以存在其它变化、修改以及替代方案。
本方法将硅锗材料501沉积到源极区域和漏极区域，以填充蚀刻的源极区域和蚀刻的漏极区域，如图5中所示。硅锗提供在外延反应器中，外延反应器将硅锗仅沉积在单晶硅材料的暴露表面上，但是也可以使用其它技术。优选地，本方法引起源极区域和漏极区域之间的沟道区域至少从所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。应变部分地从较大晶格常数的硅锗材料开始，根据具体实施例，硅锗材料具有硅锗比为10％-40％的成分。在优选实施例中，受压模式增大沟道区域中空穴的迁移率，但也可能存大其它影响。当然，本领域一般技术人员能够意识到许多变化、修改和替代方案。
为了完成器件，还可以有其它处理步骤，诸如形成层间电介质层、金属层、钝化层、植入以及其组合。上面序列的步骤提供了根据本发明的方法。如所示，本方法使用包括形成CMOS集成电路器件的方法的步骤组合。在不偏离权利要求范围的情况下，也可以提供其它替代方案，其中增加步骤，移除一个或多个步骤，或者以不同序列提供一个或多个步骤。
应当理解，这里描述的示例和实施例仅用作示例性目的，这里的描述可以向本领域一般技术人员暗示出不同的修改或变化，其亦应包括在本申请的精神和范围以及权利要求的范围内。

Claims (20)

1.一种用于形成CMOS半导体晶片的方法，包括：
提供半导体衬底；
形成覆盖所述半导体衬底的电介质层；
形成覆盖所述电介质层的栅极层；
图案化所述栅极层，以形成包括边缘的栅极结构，形成所述栅极结构覆盖沟道区域；
将轻度掺杂的源极区域/漏极区域植入到所述半导体衬底中；
热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极区域下方形成扩散的袋形区域；
形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构；
图案化所述电介质层，以在所述栅极结构上形成侧壁间隔层；
使用所述电介质层作为保护层邻近所述栅极结构各向异性地蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区域，所述源极区域和所述漏极区域中每一个的特征在于凹陷区域，所述凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的尖锐拐角；
各向同性地蚀刻所述源极区域和所述漏极区域，以使得所述尖锐拐角变为连接到所述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，并在所述沟道区域附近内形成底切区域；
沉积硅锗材料到所述源极区域和所述漏极区域中，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域；并且
引起所述源极区域和所述漏极区域之间的所述沟道区域至少从在所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。
2.根据权利要求1所述的方法，其中所述电介质层小于300埃。
3.根据权利要求1所述的方法，其中所述沟道区域的有效长度小于所述栅极结构的宽度。
4.根据权利要求1所述的方法，其中所述半导体衬底基本为硅材料。
5.根据权利要求1所述的方法，其中所述硅锗材料为单晶。
6.根据权利要求1所述的方法，其中所述硅锗材料的硅/锗的比率为10％至30％。
7.根据权利要求1所述的方法，其中所述沉积使用外延反应器提供。
8.根据权利要求1所述的方法，其中所述受压模式增大所述沟道区域中空穴的迁移率。
9.根据权利要求1所述的方法，其中所述各向异性蚀刻包括等离子蚀刻或活性离子蚀刻。
10.根据权利要求1所述的方法，其中所述各向同性蚀刻包括湿法蚀刻或等离子体蚀刻。
11.根据权利要求10所述的方法，其中所述各向同性蚀刻使用含氟或氯物质。
12.根据权利要求1所述的方法，其中所述各向同性蚀刻包括干法蚀刻。
13.根据权利要求1所述的方法，其中所述沟道区域为65纳米或更少。
14.根据权利要求1所述的方法，其中所述沉积是各向同性外延沉积工艺，以在暴露硅区域上选择性地生长硅锗材料。
15.根据权利要求1所述的方法，其中所述尖锐拐角具有几个埃或更少的曲率半径。
16.根据权利要求1所述的方法，其中所述圆形拐角区域具有几个纳米或更少的曲率半径。
17.根据权利要求1所述的方法，其中在各向同性蚀刻后的所述蚀刻表面基本免于由各向异性蚀刻所引起的任何表面损伤。
18.一种用于形成半导体集成电路的方法，包括：
提供半导体衬底；
形成覆盖所述半导体衬底的电介质层；
形成覆盖所述电介质层的栅极层；
图案化所述栅极层，以形成包括边缘的栅极结构，所述栅极结构形成覆盖沟道区域；
将轻度掺杂的源极区域/漏极区域植入到所述半导体衬底；
热处理所述轻度掺杂的源极区域/漏极区域，以在部分所述栅极结构下方形成扩散的袋形区域；
形成覆盖所述栅极结构的电介质层，以保护包括所述边缘的所述栅极结构；
图案化所述电介质层，以在所述栅极结构上形成侧壁间隔层；
使用所述电介质层作为保护层邻近所述栅极结构各向异性蚀刻源极区域和漏极区域，以形成第一源极区域和第一漏极区域，所述第一源极区域和所述第一漏极区域中每一个的特征在于凹陷区域，所述凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的尖锐拐角；
各向同性蚀刻所述源极区域和所述漏极区域，以引起所述尖锐拐角区域变为连接到所述源极区域和所述漏极区域的每一个的所述底部区域的圆形拐角区域，并在所述沟道区域附近内引起底切区域，所述圆形拐角区域具有大于几个纳米的曲率半径；
在各向同性蚀刻期间保持蚀刻的表面免于任何与各向异性蚀刻工艺相关的损伤；
沉积硅锗材料进入所述源极区域和所述漏极区域，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域；以及
引起所述源极区域和所述漏极区域之间的所述沟道区域至少从所述源极区域和所述漏极区域中形成的所述硅锗材料以受压模式产生应变。
19.一种半导体集成电路器件，包括：
半导体衬底；
覆盖所述半导体衬底的电介质层；
覆盖所述电介质层的栅极结构；
位于所述栅极结构附近内的所述半导体衬底的一部分内的沟道区域；
所述半导体衬底中的轻度掺杂源极区域/漏极区域，以在部分所述栅极结构下方形成扩散的袋状区域；
所述栅极结构边缘上的侧壁间隔层；
蚀刻的源极区域和蚀刻的漏极区域，所述第一源极区域和所述第一漏极区域的每一个特征在于凹陷区域，所述凹陷区域具有基本垂直壁、底部区域以及将所述垂直壁连接到所述底部区域的圆形拐角区域；
位于部分所述栅极结构下方以及所述沟道区域附近内的底切区域，所述底切区域位于所述凹陷区域的每个内；
所述圆形拐角区域特征在于曲率半径大于几个纳米；
所述凹陷区域的一个或多个暴露表面免于和各向异性蚀刻工艺相关的任何损伤；
形成于所述源极区域和所述漏极区域中的硅锗材料，以填充所述蚀刻的源极区域和所述蚀刻的漏极区域；以及
所述源极区域和所述漏极区域之间的所述沟道区域特征在于应变区域，所述应变区域处于至少从所述源极区域和所述漏极区域中形成的所述硅锗材料的受压模式。
20.根据权利要求19所述的半导体集成电路器件，其中所述沟道区域的长度小于65纳米。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044419B (zh) * 2009-10-20 2012-08-22 中芯国际集成电路制造(上海)有限公司 锗硅薄膜制备方法以及半导体器件制作方法
CN103035526A (zh) * 2011-09-29 2013-04-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103681499A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104282570A (zh) * 2013-07-08 2015-01-14 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7736957B2 (en) * 2007-05-31 2010-06-15 Freescale Semiconductor, Inc. Method of making a semiconductor device with embedded stressor
US20090001430A1 (en) * 2007-06-29 2009-01-01 International Business Machines Corporation Eliminate notching in si post si-recess rie to improve embedded doped and instrinsic si epitazial process
KR101986534B1 (ko) 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107653A (en) * 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6121100A (en) * 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6179973B1 (en) * 1999-01-05 2001-01-30 Novellus Systems, Inc. Apparatus and method for controlling plasma uniformity across a substrate
US6376868B1 (en) * 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US6599842B2 (en) * 1999-11-29 2003-07-29 Applied Materials, Inc. Method for rounding corners and removing damaged outer surfaces of a trench
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6372569B1 (en) * 2000-01-18 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance
US6518644B2 (en) * 2000-01-20 2003-02-11 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6251242B1 (en) * 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
JP3613113B2 (ja) * 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
US6277249B1 (en) * 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
WO2001095690A1 (en) * 2000-06-06 2001-12-13 Ekc Technology, Inc. Method of making electronic materials
US6352629B1 (en) * 2000-07-10 2002-03-05 Applied Materials, Inc. Coaxial electromagnet in a magnetron sputtering reactor
US6406599B1 (en) * 2000-11-01 2002-06-18 Applied Materials, Inc. Magnetron with a rotating center magnet for a vault shaped sputtering target
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US6514836B2 (en) * 2001-06-04 2003-02-04 Rona Elizabeth Belford Methods of producing strained microelectronic and/or optical integrated and discrete devices
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6713357B1 (en) * 2001-12-20 2004-03-30 Advanced Micro Devices, Inc. Method to reduce parasitic capacitance of MOS transistors
KR20040072738A (ko) * 2002-01-23 2004-08-18 스피나커 세미컨덕터, 인크. 변형 반도체 기판과 쇼트키 또는 쇼트키 콘택트와 유사한콘택트를 형성하는 소스 및/또는 드레인을 갖는 전계 효과트랜지스터
US6730196B2 (en) * 2002-08-01 2004-05-04 Applied Materials, Inc. Auxiliary electromagnets in a magnetron sputter reactor
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US6946350B2 (en) * 2003-12-31 2005-09-20 Intel Corporation Controlled faceting of source/drain regions
US20050145956A1 (en) * 2004-01-05 2005-07-07 Taiwan Semiconductor Manufacturing Co. Devices with high-k gate dielectric
US7226842B2 (en) * 2004-02-17 2007-06-05 Intel Corporation Fabricating strained channel epitaxial source/drain transistors
US7052946B2 (en) * 2004-03-10 2006-05-30 Taiwan Semiconductor Manufacturing Co. Ltd. Method for selectively stressing MOSFETs to improve charge carrier mobility
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
CA2567156A1 (en) * 2004-05-17 2006-07-20 Cambrios Technology Corp. Biofabrication of transistors including field effect transistors
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
US7883979B2 (en) * 2004-10-26 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device with reduced floating body effect
US7071046B2 (en) * 2004-11-18 2006-07-04 United Microelectronics Corp. Method of manufacturing a MOS transistor
US20060115949A1 (en) * 2004-12-01 2006-06-01 Freescale Semiconductor, Inc. Semiconductor fabrication process including source/drain recessing and filling
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
CN1808268B (zh) * 2005-01-18 2010-10-06 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的金属硬掩模方法和结构
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
US7405131B2 (en) * 2005-07-16 2008-07-29 Chartered Semiconductor Manufacturing, Ltd. Method and structure to prevent silicide strapping of source/drain to body in semiconductor devices with source/drain stressor
CN1937183A (zh) * 2005-09-19 2007-03-28 中芯国际集成电路制造(上海)有限公司 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
US7491615B2 (en) * 2005-09-23 2009-02-17 United Microelectronics Corp. Method of fabricating strained-silicon transistors and strained-silicon CMOS transistors
CN1941296A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN100442476C (zh) * 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN1959959B (zh) * 2005-10-31 2010-04-21 中芯国际集成电路制造(上海)有限公司 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
CN1959957B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 使用应变硅用于晶体管的集成设计方法和结构
CN1959958B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构
US20080124874A1 (en) * 2006-11-03 2008-05-29 Samsung Electronics Co., Ltd. Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions
US7557000B2 (en) * 2006-11-20 2009-07-07 Semiconductor Manufacturing International (Shanghai) Corporation Etching method and structure using a hard mask for strained silicon MOS transistors
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
US7381623B1 (en) * 2007-01-17 2008-06-03 International Business Machines Corporation Pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044419B (zh) * 2009-10-20 2012-08-22 中芯国际集成电路制造(上海)有限公司 锗硅薄膜制备方法以及半导体器件制作方法
CN103035526A (zh) * 2011-09-29 2013-04-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103035526B (zh) * 2011-09-29 2016-02-24 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103681499A (zh) * 2012-09-12 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103681499B (zh) * 2012-09-12 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104282570A (zh) * 2013-07-08 2015-01-14 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN104282570B (zh) * 2013-07-08 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法

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