[go: up one dir, main page]

JP2001506807A - 自己整列金属グリッドを備えたmisトランジスタとその製造工程 - Google Patents

自己整列金属グリッドを備えたmisトランジスタとその製造工程

Info

Publication number
JP2001506807A
JP2001506807A JP52738898A JP52738898A JP2001506807A JP 2001506807 A JP2001506807 A JP 2001506807A JP 52738898 A JP52738898 A JP 52738898A JP 52738898 A JP52738898 A JP 52738898A JP 2001506807 A JP2001506807 A JP 2001506807A
Authority
JP
Japan
Prior art keywords
grid
layer
silicon
dummy
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP52738898A
Other languages
English (en)
Other versions
JP4560600B2 (ja
Inventor
ドゥレオニビュス,シモン
マルタン,フランソワ
Original Assignee
コミツサリア タ レネルジー アトミーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサリア タ レネルジー アトミーク filed Critical コミツサリア タ レネルジー アトミーク
Publication of JP2001506807A publication Critical patent/JP2001506807A/ja
Application granted granted Critical
Publication of JP4560600B2 publication Critical patent/JP4560600B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/015Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/017Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172Manufacturing their gate conductors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 本発明はMISトランジスタおよびその製造工程にに関する。前記工程は以下の段階を含む。a)基板(110)上に、熱処理に耐えることが可能な材料を少なくとも1つ含むダミーグリッド(112)を形成する段階と、b)前記基板の前記ダミーグリッド上に自己整列されたソース/ドレイン領域(118,120)を形成する段階と、c)リ電気的絶縁層(124,126)を有する前記ダミーグリッドの面方向被覆する段階と、d)前記ダミーグリッドの除去と前記ダミーグリッドと同じ位置に低抵抗を有する材料からなる最後のグリッド(136)の形成を行う段階。超高周波回路の製造にも適用できる。

Description

【発明の詳細な説明】 自己整列金属グリッドを備えたMISトランジスタとその製造工程技術分野 本発明は、自己整列金属グリッドを備えたMISトランジスタとその製造工程 に関するものである。MISトランジスタは、金属−絶縁体−半導体型構造を備 えたトランジスタ、例えば、MOS(金属−酸化物−半導体)トランジスタであ る。 本発明は、特に超高周波数領域で作動可能であるこのようなトランジスタをシ リコン基板上に製造することに応用される。 本発明は、超高周波数および/またはパワー回路の製造用、例えば電気通信の 分野で使用される回路の製造用として、マイクロエレクトロニクスへの応用に使 用される。先行技術の状況 周知の技術によると、超高周波数型のコンポーネントおよび回路がガリウムヒ 素(GaAs)基板あるいはシリコン(Si)基板上に形成される。 コストの関係で、ガリウムヒ素基板上に形成された回路は通常あまり複雑でな く、また高い集積密度を有していない。 例えば、この明細書の最後に参考文献として掲載した文献(1)には、GaAs基 板上に超高周波数コンポーネントを形成することについての情報が含まれている 。 さらに、添付された図1には、超高周波数コンポーネントの例としてシリコン 基板上に形成されたMOS(金属−絶縁体−半導体)トランジスタも含まれてい る。 図1のトランジスタは、シリコン基板16上に形成されたソース領域10、チ ャネル領域12、およびドレイン領域14を備えている。例えば、ソース及びド レインはn型あるいはp型ドーピング不純物を注入することによって形成されて おり、周囲より低抵抗の領域が形成されている。 絶縁性のシリコン酸化層18が基板16の表面に形成され、ソース領域、チャ ネル領域およびドレイン領域を被覆する。 非貫通の開口20が、酸化膜18上にエッチングによってチャネル領域12に 沿った線に対して垂直に形成される。開口20の底の薄い酸化層22はグリッド 絶縁を形成する。最後にグリッド24が開口20上に形成される。 グリッドを形成する材料、実際には金属は、低抵抗を有し、そのためトランジ スタの高周波作動を可能にする。 図1に従うデバイスの集積密度は、開口20およびグリッド24の、チャネル 領域12、ソース領域10およびドレイン領域14に対する整列の正確さに依存 する。この正確さは、半導体デバイスを作る際に使用される製造ツール(特にア ラインメント)の品質に直接依存する。 周知の方法で、回路の小型化及び集積密度を促進してMOSトランジスタを備 えた集積回路を作る際に、ソース及びドレイン領域に対してグリッドを整列させ ることが行われる。 グリッドとソース及びドレイン領域との相対的位置が、それらのパーツを作る ために使用する手段(例えばマスク)のアラインメントの結果というよりグリッ ド自体の位置により定まるときには、グリッドがソース及びドレイン領域に対し て自己整列すると仮定されている。実際、ソース及びドレイン領域に対するグリ ッドのアラインメントは、ソース及びドレイン領域用の製造工程の結果、すなわ ち、注入マスクとして以前に作られたグリッドを使用して基板に不純物を注入す ることによってそれらの領域が形成された結果である。このようにグリッド位置 により、正確に自動的にチャネル源及びドレイン源の位置が定まる。 ソース及びドレイン領域に対して自己整列したグリッドを備えたトランジスタ の形成の工程は、通常高温で行われる熱処理を必要としていた。例えば、MOS を自己整列グリッドを備えたシリコントランジスタ上に形成する工程においては 、ソース/ドレイン領域を活性化するために、不純物の注入後に750℃以上の 温度で熱処理が行われる。 さらに、グリッドと第一の金属内部接続レベルとの間に位置する絶縁体の高密 度化あるいはクリープがほぼ同一の温度範囲で行われる。 さらには上記のように、トランジスタを高周波で使用できるように、低抵抗の グリッド材料が使用されなければならない。ガイダンスのため、超高周波数型の デバイス(通常36MHzを越えた周波数で作動するデバイス)作られるときに は、トランジスタを作るために使用されるグリッド材料はおよそ1μΩ・cmと 10μΩ・cmとの間の抵抗を有することが好ましい。 実際、所定の範囲内の抵抗を有する材料は、自己整列グリッドを備えたトラン ジスタを製造するための方法で適用される熱処理の温度に耐えることができない 。特に、これらの材料は750℃以上の温度に耐えることができない。 自己整列グリッドを備えたトランジスタは、多結晶シリコン(poly Si)であ る。多結晶シリコンは、それらのトランジスタが作られるときに使用される熱処 理温度に耐えることができる。 しかしながら、多結晶シリコンの抵抗は、103μΩ・cmのオーダーであり 、超高周波数の範囲でのトランジスタの適用には適合しない。さらに我々は多結 晶シリコンの抵抗を十分低減する方法を知らないので、トランジスタを超高周波 数で作動させることができない。 そのため、本発明の目的の一つは、自己整列したグリッド、ソースおよびドレ インを備え、超高周波域で作動可能なMISトランジスタを製造する方法を提案 することである。 本発明の他の目的は、内部接続を備えた小型のトランジスタをつくり、グリッ ドあるいは内部接続のエッジに対しての接触のクリアランスを低減する方法を提 案することである。 本発明の他の目的は、自己整列したグリッド、ソースおよびドレインを有する トランジスタを含む回路における内部接続の集積密度を高めることである。 本発明の他の目的は、非常に高いカットオフ周波数を有するように設計された トランジスタを提案することである。 本発明の他の目的は、高い集積密度を有するCMOS(complementary MOS) の製造と両立可能なトランジスタを提案することである。本発明の説明 より正確には、本発明の目的は、半導体基板上にMIS(Metal-Insulator-Se miconductor)を製造する方法である。この方法は、請求項1に規定されている 。本発明の他の目的は、請求項23に規定されているようなMOSトランジスタ で ある。 工程中に作られたダミーグリッドは2つの機能を行う;第一にはステップb) でソース/ドレイン領域の位置を規定する際、および次いで低抵抗の材料から成 る最後のトランジスタの位置を規定する際に利用されることである。このダミー グリッドが除去された後、面方向フランク(flank)上のダミーグリッドを被覆 することにより最後のグリッドの“型”が形成される。 これらの特性は、最後のグリッドのソース/ドレイン領域に対する自動的でか つ完全に正確な位置合わせを補償する。 最後のグリッドは1つ以上の材料から形成される。これらの材料の各々は、低 抵抗を有するものが選ばれる。例えば、材料の抵抗は1−10μΩ・cmの範囲 のものが選ばれればよい。 本発明の一つの実施形態によると、ステップa)は次の工程を含んでもよい。 −台座(pedestal)層と呼ばれる酸化層と多結晶シリコンと窒化シリコンとを この順に含むスタックの基板の形成すること、 −面方向フランク(flank)を有するダミーグリッドを形成するためにエッチ ングによりスタックを形成すること。 この工程の一つの実施形態においては、ダミーグリッドは薄い酸化シリコン層 と多結晶あるいはアモルファスシリコン層と窒化シリコン層とをこの順に含んで いる。 窒化シリコン層はダミーグリッドの側面被覆を形成するために有効に使用され る。 本発明の一つの実施形態によると、ステップc)は次の工程を含んでもよい。 −リンをドープした酸化シリコンの第1の絶縁層と次いで意図的にはドープし ていない酸化シリコンの第2の層と蒸着してダミーグリッドを前記第1及び第2 の層で被覆すること、 −前記酸化シリコンの第1及び第2の層を研磨して前記ダミーグリッド上で停 止すること。 ダミーグリッドを形成するスタック上に含まれる窒化シリコンが研磨停止層と して作用するように有効に使用されてもよい。 本発明の他の実施形態によれば、ステップb)は次の工程を含んでもよい。 −ダミーグリッドを注入マスクとして使用して低ドーズ量のドーピング不純物 の第一の注入を行うこと、 −ダミーグリッドの面方向フランク上にスペーサーを形成すること、 −スペーサーを備えたダミーグリッドを注入マスクとして使用して第1の注入 量より多い量のよドーピング不純物の第二の注入を行うこと。 この2回の注入により、“低ドープドレイン(LDD)”型のソース/ドレイン 構造が必然的にコンポーネンツの長寿命のために作うことが可能になった。 例えば、ダミーグリッドのフランク上の面方向スペーサーは以下のように形成 されてもよい: −ダミーグリッドを被覆するためにリンをドープした酸化シリコン層をほぼ充 填するように蒸着すること −前記ダミーグリッドの面方向フランク上の前記の部位(この部位は面方向ス ペーサーを形成する)を維持しながら、前記層を異方的にエッチングすること。 蒸着物上に形成された支持体の表面の形状に一致するとき、蒸着物が充填され ることが仮定されている。リンをドープした酸化シリコン層の充填蒸着(confor mdeposit)により、この層が被覆し、ダミーグリッドの面方向の面だけでなく、 このグリッドの頂点とも接触する。リンをドープした酸化シリコン層の異方性エ ッチングにより、その間側面スペーサーを形成する層の部位を保護しながら、ダ ミーグリッドの頂点上のその層を完全に除去することが可能となる。 本発明に従うトランジスタは、ソース/ドレイン領域とグリッドとによって形 成した端子を他の近傍のコンポーネンツあるいはトランジスタとともに接続する ことによって回路中に組み入れてもよい。工程のステップb)は、回路の形成用 に使用される内部接続とソース/ドレイン領域との間の接触点の品質を改善する ためにソース/ドレイン領域のシリサイド化を含んでいてもよい。シリサイド化 は、ダミーグリッドに対して自己整列させてもよい;それは、露出されたシリコ ン領域上の合金(シリサイド)を選択的に形成することによって反応する金属蒸 着を含んでいる。 工程のステップd)の実施形態によれば、工程はダミーグリッドの窒化シリコ ンおよび多結晶シリコン層をエッチングすることによる除去を含み、このエッチ ングのときに台座層はエッチング停止層を形成する。 台座層はステップd)で省略されてもよい。この場合、新しい絶縁グリッド層 は最後のグリッドを作る前に形成される。 本発明の他の実施形態によれば、ステップd)は、ダミーグリッドを除去した 後にフレアーを形成するために、最後のグリッドの形成前の第1および第2の酸 化層の部分的エッチングを含んでいてもよい。 フレアーは基板表面から延びて、第1および第2の酸化層の上面へ広がってい る。 有利なことには、第1および第2の層の形成用に使用された材料間の相違は、 これらの層でのエッチング速度を変えるために有効に使用される。フレアーは、 特別な形状に合わせて形成することができる。例えば、フレアー特に最後のグリ ッドは、T型断面を有してもよい。 さらに、ステップd)は、ダミーグリッドの面方向スペーサーの部分的な除去 を含んでいてもよい。この除去工程は、第1および第2の酸化層の材料がエッチ ングされるときに同時に行うことができ、フレアーを形作る際に重要である。 実施形態によっては、ステップd)における最後のグリッドの形成は、電気的 な絶縁層上で停止しているこれらの層を平坦化することによって窒化チタン(Ti N)およびタングステン(W)の連続的でかつほぼ充填する蒸着を含んでいてもよい 。窒化チタン(TiN)上の第1の層のために、タングステン(W)がその下にある 絶縁グリッド層によく結合することが保証される。例えば酸化シリコンから成る グリッド絶縁層は最後のグリッドを形成した直後に形成されるのが好ましい。 さらに一般的には、最後のグリッドに使用される材料は、絶縁トランジスタの グリッド/チャネル界面での平衡状態におけるフェルミレベルが半導体の禁止帯 の中間点に位置するような引き出しポテンシャルを有するものを選ぶことが有利 であってもよい。 グリッド材料は、有利な実施形態によれば、1μΩ・cmと10μΩ・cmと の間の抵抗を有していてもよい。 実施形態によっては、本発明による工程は、ステップa)(ダミーグリッドを チャネル領域上に形成する)の前に基板上にチャネル領域のドーピングによる形 成を含んでいてもよい。 さらに、工程はステップd)の後に以下のステップが続いてもよい。 e)ソース/ドレイン領域上およびグリッド上の接触点の形成 f)接触点の金属化。 グリッド上およびソース/ドレイン領域上に形成された接触点は、酸化シリコ ン(BPSG)の第1及び第2の層を研磨した後に得られる構造の自由端上に蒸 着された絶縁材料層を介して有利に形成される 本発明の改良型によると、低抵抗を有する材料から絶縁されたグリッドを備え たトランジスタを製造する工程は、上記のようにシリコングリッドを備えたトラ ンジスタの形成を含んでもよい。 この場合、工程のステップは以下を含んでいてもよい。 −ステップa)は、台座層と呼ばれる酸化層と多結晶あるいはアモルファスシ リコン層と窒化シリコン層とをこの順で少なくとも第1の領域に含み、かつ、合 座層と呼ばれる酸化層と多結晶あるいはアモルファスシリコン層と中間層と呼ば れる酸化シリコン層と窒化シリコン層とを少なくとも第2の領域に含み、かつ第 1の領域に面方向フレアーを有しまた第2の領域にシリコングリッドと呼ばれる 少なくとも1つのグリッドを有するダミーグリッドを形成するためにエッチング してスタックを形作ることを含んでいる。 −ステップb)は、ダミーグリッド上に自己整列させたソース領域とシリコン グリッド領域に自己整列されたドレイン領域とを形成すること −ステップc)は、ダミーグリッドと少なくとも1つの電気的絶縁材料を含む シリコングリッドとの面方向被覆を含むこと −ステップc)は、第2の領域のシリコングリッド上の窒化シリコン層の除去 とダミーグリッドとシリコングリッドとの回りの台座層の除去と中間の酸化シリ コン層の除去とによって進行し、 −ステップd)は、第2の領域において、ダミーグリッドが除去されている間 、シリコングリッド上を被覆する保護層の形成を含む。 有利なことには、低抵抗グリッドを備えたトランジスタとシリコングリッドを 備えたトランジスタとに共通な層あるいは部位が第1及び第2領域に同時に作ら れることである。 記載は実質的に低抵抗グリッド(金属グリッドを備えた)を備えた単一のトラ ンジスタとシリコングリッドトランジスタとの製造に限定されているが、その工 程は上記の2つの型のいずれかの複数のトランジスタの同時製造に応用できるこ とは理解されうる。 本発明の実施形態によれば、台座層と中間層とが除去された後で、ステップc )が行われる前、ソース/ドレイン領域とシリコングリッドの多結晶あるいはア モルファスシリコン層との自己整列されたシリサイド化を行うことができる。 シリサイド化はソース、ドレイン、グリッド領域上の接触を改善することがで きる。 さらには、窒化シリコンの薄い層は、シリサイド化された領域し、特にシリサ イド化されたソース/ドレイン領域上に位置し、それらの領域を保護している。 この処理は、低抵抗から成るグリッドを伴うグリッドトランジスタに適用でき る,,後者の場合、窒化シリコン層はグリッドの多結晶あるいはアモルファスシ リコン層に形成されたシリサイドにも接触している。 最後に、上記の2つのタイプのグリッドを備えたトランジスタの同時製造の工 程の有利な実施形態によれば、ステップc)におけるダミーグリッドとシリコン グリッドの面方向被覆は以下を含む −リンをドープした酸化シリコンから成る第1の電気的絶縁層およびドーピン グ工程を経ていない酸化シリコンの第2の電気的絶縁層の上記のような蒸着、そ れにより第1及び第2の層はダミーグリッドとシリコングリッドを被覆し、 −ダミーグリッド上で停止する第1及び第2の酸化シリコン層を研磨し、リン をドープした酸化シリコンの薄い層はこの研磨が行われている間多結晶あるいは アモルファスシリコン層上に保持されている。 シリコングリッドの多結晶あるいはアモルファスシリコンの層上に保持された ドープされた酸化シリコンの薄い層の主な機能は、ダミーグリッド上の窒化シリ コン層およびダミーグリッド自体を除去している間、シリコングリッドを保護す ることである。 本発明の他の特性および利点は、全く例示的かつ非限定的目的のために用意し た添付図面を参照した以下の記載において明らかになる。図面の簡単な説明 −上記の図1は、周知のタイプの超高周波のMOSトランジスタの概略断面図 である。 −図2及び図3は、本発明による工程に対応した製造中におけるトランジスタ の概略断面図である。これはダミーグリッドとソース/ドレイン領域の形成を示 している。 −図4及び図5は、ダミーグリッドを被覆した後の図3に示されたトランジス タの概略断面図である。 −図6及び図7は、図5に示されたトランジスタの概略断面図であり、特にダ ミーグリッドが除去されるステップを示している。 −図8及び図9は、図7に示されたデバイスの概略断面図であり、最後のグリ ッドの準備及び製造におけるステップを示している。 −図10は、トランジスタと同時に本発明に対応して形成された2つの内部接 続の概略断面図であり、グリッド内部接続の製造におけるステップを示している 。 −図11から図19は、低抵抗材料から成るグリッドを備えた第1のトランジ スタと本発明の改良型に対応するシリコングリッドを備えた第2のトランジスタ とを製造する工程における連続的なステップを示す構造の概略断面図である。 −図20から図23は、本発明による工程の変形による製造中の低抵抗の材料 から成るグリッドを備えたトランジスタの概略断面図である。 −図24は、低抵抗材料から成るグリッドを備えたトランジスタと本発明によ る工程の変形によって作られたシリコングリッドを備えたトランジスタの概略断 面図である。本発明の実施形態の詳細な説明 記載された例で図2で示したように、トランジスタはシリコン基板100上に 形成され、その表面が酸化されて台座層と呼ばれる酸化シリコン層102を形成 される。 多結晶あるいはアモルファス化シリコン層104、及び窒化シリコン層106 が層102に連続して蒸着される。例えば、層104と106の全厚さは100 から500nmのオーダー、すなわち製造工程の終わりに最後に得られるトラン ジスタグリッドの厚さとほぼ同じであってよい。 点線で示されたように、感光性の樹脂マスクのようなエッチングマスク108 は、窒化シリコン層106上に形成される。このマスクは、スタック110に作 られるダミーグリッドの位置とサイズと形状とを規定する。 スタック110における層102,104及び106は、マスク108によっ て保護された部位を除いてエッチングにより除去される。 スタックのこの部位は、図3の符号112で示したダミーグリッドの本体を形 成する。 ダミーグリッド112のフランク、より正確には多結晶シリコン層104に対 応するフランクは熱的に酸化されて、図3に示された酸化膜層114と呼ばれる 層を形成する。この酸化中、多結晶シリコン層104窒化シリコン層102によ り保護されている。酸化シリコン台座層102は、ダミーグリッドのフランクの 熱酸化中に生ずる応力を低下し、あるいは制限することにも注目すべきである。 ダミーグリッドは低ドーズ量でイオンの第1の注入に次いで形成される。その イオンは、作ろうとするトランジスタがPMOS型かNMOS型かによって、p 型あるいはn型の電気伝導度をを有する領域を形成するように選ばれる。例えば 、この第1の注入中、ボロンイオンは、PMOSの場合、1014cm-2に対して 1014のドーズ量で、3〜〜keV〜エネルギーで注入される。NMOSの場合 には、同じドーズ量および同じエネルギー範囲のリンあるいはヒ素が使われる。 第1の注入は、図3に示されたようにダミーグリッドのフランク上に面方向ス ペーサーの形成に次いで行われる。 上記のように、好ましくはリンをドープした酸化シリコンからなる面方向スペ ーサーが、この材料の層の充填蒸着の後にこの層を異方性エッチングすることに より形成される。 第2の注入は、数1014と数1015との間のより高いドーズ量で行われる。面 方向スペーサー116により広げられたダミーグリッド112は、この第2の注 入の間注入マスクを形成する。 次に第1及び第2の注入がダミーグリッドの両側にソース/ドレイン領域が徐 々に形成される。これらは図3において符号118および120で示されている 。 ソース/ドレイン領域118及び120は、これらの領域上のこの後のコンタ クトを改善するため、500℃から750℃程度の温度でシリサイド化を受けや すい。ソース/ドレイン領域に形成されたシリサイド層はそれぞれ符号119お よび121で示されている。 シリサイド化が完成すると、リンをドープしたシリコンの第1の層124が蒸 着され、次いで図4に示されたような、ドープ処理を行っていない真性の酸化シ リコン126あるいはボロホストシリケートガラス(BPSG)のいずれかから 成る第2の層が形成される。層124及び126はダミーグリッド112を被覆 する。 層124及び126は研磨され、ダミーグリッド112の窒化シリコン層12 6上で停止する。図5で示されたように、この操作はダミーグリッドの頂上を伴 う平面フラッシュを形成する。 酸化層124及び126の厚さとダミーグリッドの高さとは、作られる最後の グリッドの高さとこれらの層に形成されこのテキストの残りに記載されたフレア のサイズとの関係で調節される。 厚さ124はリソグラフィ位置公差以上になるように決められる。厚さ126 は平坦度がよくできるようダミーグリッドの高さ以上に決められる。 図6に示されているように、方法はダミーグリッドの除去により続けられる。 窒化シリコン層106および多結晶酸化シリコン層104(図5参照)はエッチ ングによって除去される。台座層102はこのエッチング中にエッチング停止層 として使用される。 ダミーグリッドの除去により開口130が定義され、その位置、寸法及び形状 が最後のグリッドの形成を制御する。 有利になるように、開口130は上方に張り出していてもよい。言い換えると 、図7に示されたように基板から離れてもよい。 開口130を張り出させるために、第1及び第2の酸化層124,126、面 方向スペーサー116及び熱酸化層114は部分的にエッチングされる。例えば 、 このエッチングはフッ化水素酸を使用して行われる。 このエッチングは今除去したダミーグリッドの台座層の残留部分をを除去する ことを図1で注目するべきである。 層114,116,124及び126の材料に対するこのような特別の選択に 起因して、材料に依存する可変の割合で起こる酸化エッチングによって、特別に 選ばれたプロファイルに従い開口130の張り出した形状が形成される。それは 、記載された例の場合ではT字型のプロファイルである。 例として、PSG面方向スペーサー114のエッチング率は酸化膜の熱エッチ ング率より5倍大きく、また層126上の酸化膜の固有のエッチング率より3倍 大きい。層126はボロホストシリケートガラス(BPSG)から成るときには 、PSGエッチング率はBPSGエッチング率より6倍大きい。 図8は、絶縁グリッド層132の位置を示している。この層は、トランジスタ チャネルからできることになる最後のグリッドを電気的に絶縁する。層132は 有利にも酸化された酸化シリコンから成る。ソース/ドレイン領域の一部が前の 化学エッチング中(図7)に露出されていたことに注目するべきである。異なる 酸化率は、グリッド絶縁層132が形成されるときに、これらのドープ領域にお ける酸化をより強力にする傾向がある。 図9は、最後のグリッド133の形成を示している。“中間ギャップ”材料は 、このグリッドを形成するために有利に選択すること、言い換えると、フェルミ レベルが半導体の固有のフェルミレベルとほぼ同じである材料を選択することが できる。例えば、“中間ギャップ”材料はTiN、Ti、Cu、W及びAlから 選択してもよい。 上記の実施形態では、グリッド133は窒化チタン層がタングステンのための 結合層となるTiN/W二重層から成る。窒化チタン層134とタングステン層 136とは、充填蒸着をを行うことができる低圧化学気相蒸着(LPCVD)法 を使用して蒸着される。他の実施形態では、TiN/W二重層は例えばTiN/ Al二重層により置き換えてもよい。 層134および136は、化学的機械研磨されるかあるいは異方性エッチング され、酸化層126で停止する。この処理は、滑らかで平坦な上面138を形成 する。異方性エッチングが予め行われるときに、平坦化のために樹脂層がじょう ちゃくされる。 図9は、得られたトランジスタの最後のグリッドの張り出した形状を示してい る。グリッドの断面図はT字型である。この形状はトランジスタの操作や回路を 形成する本発明によるトランジスタの内部接続に有利である。 特に、グリッドのT字型はグリッド抵抗を低減し、超高周波の操作条件の下で トランジスタのカットオフ周波数の増加に寄与する。 図10は内部接続のためのグリッド特定の形状により得られる利点を示してい る。 図10は、本発明により2つの金属線99と99aを示している。この金属線 はトランジスタグリッドあるいは酸化領域上の内部接続線のいずれかである。 トランジスタあるいは内部接続の上面138上に形成された酸化層140上に 形成された開口142,142aは、金属線99,99a上の接触点の位置を定 める。続いて内部接続金属の層が酸化層140及び開口142,142aに蒸着 される。この層は他の内部接続線を形成するように形作られる。図に示されたよ うに、開口142,142aとグリッド133,133aの位置の間の可変オフ セットがグリッドの張り出し及びそれらの形状により可能になる。たとえ内部接 続線(開口142,142a)からの間隔がゼロであっても、グリッド金属は常 に接触点上に存在する。 この結果は特に興味深い。これは多様なグリッド内部接続線間の距離(d)を 低減することができ、そのために本発明によるトランジスタで作られた回路の集 積密度を増加することができることを意味している。 集積密度は、トランジスタの対称性によって増加してもよい。前記のように、 この利点はグリッドに関するソース/ドレイン領域の自己整列の性質に起因する 。 最後に、図10においては、図を簡単にするためおよびより一般的にするため にトランジスタソース/ドレイン領域およびこれらの領域上の接触点は描いてい ないことを注意しておく。 図11及びそれに続く図は、2つのタイプのトランジスタが形成された場合で ある、本発明の工程の変形例を示している。最初に、1つ以上のトランジスタが 低抵抗の材料例えば前記したようなTiN/Wから成るグリッドとともに形成さ れ、次にシリコングリッドを備えたトランジスタが形成される。単純化のため、 図図には各タイプの単一のトランジスタの形成しか描いていない。 図11に示されたように、出発点は、シリコン基板100、酸化シリコンから 成る台座層102、アモルファス層104と窒化シリコン層106から成る構造 である。この点についてのさらなる情報を得るために、図2および対応する記載 を参照してほしい。 構造は、それぞれ第1及び第2の領域と指示され、符号200及び200aで 示された2つの領域から成る。図11において、酸化シリコン層105は第2の 領域200aにおける多結晶あるいはアモルファス酸化シリコン層104と窒化 シリコン層106との間に挿入されていることがわかる。 好ましくは、窒化シリコン層106が形成される前に、シリコン層104の自 由端が酸化されて全面にわたって酸化層を形成してもよい。次いで、窒化シリコ ン層106が形成される前に、酸化層が領域200内でウェットエッチングによ り除去される。この点に関して、第1の領域200と等価な複数の層及び第2の 領域と等価な複数の層とを備えた構造が形成できることに注目すべきである。 図12で示されたように、ダミーグリッド112が第1の領域200に形成さ れ、“シリコングリッド”として簡単に示されたグリッド112aは図11に示 された構造内の第2の領域200aに形成される。 図12におけるダミーグリッド112は図3におけるダミーグリッド112と 同一のものである。シリコングリッド112aは、単にシリコン層104と窒化 シリコン層106との間の付加的な酸化シリコン層105によって相違している 。 グリッド112及び112aは、上に熱酸化層114と面方向スペーサー11 6とが形成されるフランクを有している。熱酸化層114におけるグリッド11 2,112aとスペーサー116が、図3においてグリッド112,層114及 びスペーサー116の形成についての議論の際に説明した工程と同一の工程を使 用して形成される。従って、この点についてのさらなる情報はその記載を参考に してほしい。スペーサーが完全にエッチングされたとき、台座酸化層はソース/ ドレイン領域から除去される。次いで、“再酸化”層と呼ばれる層117を形成 する高ドーズ量注入ステップ(n+,p+)の前に、再酸化処理が行われる。 例えば、グリッド112,112aが2つのエッチングステップで同時に形成 されることに注目すべきである。 窒化シリコン層及び酸化シリコン層の第1のエッチングは、シリコンに関して 選択的であり、多結晶あるいはアモルファス層104で停止する。 次いで、第2のシリコンエッチングが行われるが、この第2のエッチングは酸 化シリコンに関して選択的である。 図12は、グリッド112aと112の両側でのソース/ドレイン領域118 a,120a,118,120の形成をも示している。この点は、前述を参考に してほしい。ソース/ドレイン領域120a,118は2つのトランジスタに共 通する単一のドープされた領域を形成する。 図13に図示された次のステップにおいて、シリコングリッド112aの窒化 シリコン層がエッチングにより除去され、酸化シリコン層105で停止する。 このエッチング中、基板は再酸化層117により保護される。この操作の後、 ドープされた不純物をシリコングリッド112aの層104に注入してもよい。 例えば、グリッド材料が予めドープされていないならば、蒸着の際にこの注入が 生じてもよい。さらに、第1の領域200全体は樹脂層202により保護される 。この樹脂層は、第2の領域202aで実行される処理から領域202及びダミ ーグリッドを保護する。 樹脂層202が除去された後、再酸化層117とシリコングリッド112aの 層105を除去するためエッチングが実行される。 図14で示されたように、この操作によりソース/ドレイン領域における基板 とグリッド112aの多結晶シリコン層104を露出することができる。 露出されたシリコンのシリサイド化は、ソース/ドレイン領域118a、12 0a、118,120上にシリサイド領域119a、121a、119,121 を形成する。シリサイド層107は図15に示されたようにシリコングリッド1 12aのシリコン層104上にも形成される。 工程は、リンドープした酸化シリコンの第1の層124、次いでドーピング処 理を行われていないかボロホストシリケートガラス(BPSG)から成る真性酸 化シリコンの第2の層126の一連の充填蒸着が続く。図16で示されたように 、層124及び126はダミーグリッド124及びシリコングリッド112aを 被覆する。 ダミーグリッドの窒化シリコン層106で停止する平坦化研磨により、図17 で示されたような構造になる。この研磨ステップ中、酸化グリッド124の一部 はシリコングリッド112a上で保護されることを銘記すべきである。 酸化層124及び126の蒸着操作及び研磨は、図4及び図5で図示した操作 に類似している。故に、この点についてのさらなる情報は図4及び図5に対応す る記載を参考にしてほしい。 次の操作は、ダミーグリッド112の除去を含んでいる。シリサイド化された シリコングリッド上で保存された酸化層124の一部は、ダミーグリッドの窒化 シリコン層106及びシリコン層104のエッチング中、それを保護する。 ダミーグリッドから窒化シリコン層及びシリコン層を除去した後、還元により 露出された台座酸化層102も除去される。この還元中に、シリコングリッド上 で保存された酸化層124の一部が一部除去されてもよい。 次いで、図18に示されたように、ダミーグリッドを除去する処理中において 第2の領域200a全体を被覆し保護することによってシリコングリッドをため に、樹脂マスク204を使用してもよい。 次の処理は、できれば開口を張り出した後、開口130の最後のグリッド13 3を形成することである。 この処理は、図7から図9を参照して説明した処理と同一である。ここでは繰 り返さないので、対応する記載を参考してほしい。 図19に示された結果は、ほぼ矩形の断面を有するシリサイド化されたシリコ ングリッド112aと低抵抗材料から成るグリッド133例えば張り出した形状 の金属グリッドとは、図19に示されたように同一の基板上に形成される。 本発明による方法の他の実施形態について記載する。この記載は単一の金属グ リッドトランジスタの製造に適用可能である。 この方法における最初のステップは、図1から図3で図示されたステップと同 一である。 窒化シリコンの薄層123が、ソース/ドレイン領域のシリサイド層119及 び121の形成を含むシリサイド化を終えた後、その構造上に蒸着される。 図20で示された構造を得るため、第1及び第2の酸化シリコン(あるいは、 BPSG)層124及び126を形成する前に、窒化シリコンの薄層123蒸着 される。 この窒化シリコンの薄層123は、ソース/ドレイン領域118,120上、 面方向スペーサー116上及びダミーグリッド112の上端にある窒化シリコン 層106上に形成されたシリサイド層119を被覆することに注目すべきである 。 図12に図示された構造は、第2の酸化層(及びBPSG層)を研磨し、窒化 シリコン層102で停止することにより形成される。 この図は、窒化シリコン層123が窒化シリコン層106上で部分的にエッチ ングされてもよいことを示している。 図22は、ダミーグリッドの除去及び張り出した形状有する開口130の形成 を示している。これらの処理は、図6から図8を参照して詳細に記載されている 。窒化シリコン層の一部は、ソース/ドレイン領域上および面方向スペーサー1 16の残留部分と第1の酸化層114との間にそのまま残っていることに注意す るべきである。 図23は、最後のグリッド133の形成を示している。これは、図9を参考に した二重層グリッド型である。 最後に、記載された工程を通して、窒化シリコン層123がソース/ドレイン 領域においてシリサイド層119及び121を保護する。この保護は、この工程 中これらの領域の部分的酸化を防止し、次いで優秀なソース/ドレイン領域の接 触点を保証する。 上記の改良は、シリコングリッド及び金属グリッド(低抵抗材料)の並列形成 を含む工程にも適用可能である。 この場合、図15で図示したシリサイド層119,121,119a,121 aの形成の後でかつ図16で図示した酸化層124,126の形成の前に、窒化 シリコン層123の形成も起きる。 最後に、図24で図示した構造が工程の最後に得られる。 この図で示されたように、窒化シリコン層がシリコン層119a,121a, 119,121を被覆し、かつシリコングリッド112aと最後のグリッド12 2のフランク上で面方向スペーサー116と酸化層124との間に広がる。 窒化シリコン層123も、シリサイド層107と層124及び126の研磨中 にシリコングリッド112上に保存される酸化層124との間に位置、方法の最 後に得られるシリコングリッド112に位置している。参考文献
【手続補正書】特許法第184条の8第1項 【提出日】平成11年2月25日(1999.2.25) 【補正内容】 請求の範囲 1.半導体基板(100)上に低抵抗グリッドを備えたMISトランジスタを少 なくとも1つ形成する方法であって、 a)基板(110)上に、熱処理に耐えることが可能な材料を少なくとも1つ 含むダミーグリッド(112)を形成する工程と、 b)前記基板の前記ダミーグリッド上に自己整列されたソース/ドレイン領域 (118,120)を形成する工程と、 c)リンをドープした酸化シリコンの第1の電気的絶縁層(124)と次いで ドーピング処理をしていない酸化シリコンあるいはボロホストシリケートガラス の第2の電気的絶縁層(126)とを蒸着し、前記ダミーグリッドを前記第1及 び第2の層で被覆し、前記第1及び第2の酸化シリコン層を研磨して前記ダミー グリッド上で停止する工程と、 d)開口(130)を定義するためにダミーグリッドを除去し、前記開口(1 30)を張り出させるために第1及び第2の酸化層(124,126)を部分的 にエッチングし、前記開口(130)内に少なくとも一つの低抵抗材料から成る ダミーグリッドの位置に最後のグリッド(133)を形成し、前記最後のグリッ ド(133)はグリッド絶縁層(132)により基板から離れている工程とを含 むことを特徴とする方法。 2.請求項1に記載の方法において、前記工程a)が、 −台座層と呼ばれる酸化層(102)と多結晶あるいはアモルファスシリコン 層(104)と窒化シリコン(106)とをこの順に含むスタックを基板に形成 する工程と、 −面方向フランクを有するダミーグリッド(112)を形成するためにエッチ ングによりスタックを形成する工程と を含む方法。 3.請求項2に記載の方法において、 ダミーグリッド(112)の面方向フランクと同一平面上に位置する多結晶シ リコン層の表面を熱酸化させる工程も含む方法。 4.請求項1に記載の方法において、前記方法b)が、 −ダミーグリッドを注入用マスクとして使用して低ドーズ量のドーピング不純 物の第一の注入を行う工程と、 −ダミーグリッドの面方向フランク上にスペーサー(116)を形成する工程 と、 −スペーサー(116)を備えたダミーグリッドを注入用マスクとして使用し て、第1の注入量より多い量のドーズ量のドーピング不純物の第二の注入を行う 工程とを含む方法。 5.請求項4に記載の方法において、面方向スペーサーの形成において、 −ダミーグリッドを被覆するためにリンをドープした酸化シリコン層をほぼ充 填するように蒸着する工程と −前記ダミーグリッドの面方向フランク上の前記層の一部を保護しながら、前 記ダミーグリッド上の層を除去するために前記層を異方的にエッチングし、この 一部が面方向スペーサーを形成する工程と を含む方法。 6.請求項4に記載の方法において、前記工程(b)がさらにソース/ドレイン 領域の自己整列されたシリサイド化(119a,121a)を含む方法。 7.請求項6に記載の方法において、前記シリサイド化の後に前記ソース/ドレ イン領域上に窒化シリコン層(123)が蒸着される工程を含む方法。 8.請求項2に記載の方法において、前記工程d)が、ダミーグリッドにおける 窒化シリコン層(106)および多結晶あるいはアモルファスシリコン層(10 6)のエッチングによる除去を含み、このエッチング中に前記台座層(102) がエッチング停止層を形成する工程を含む方法。 9.請求項2に記載の方法において、前記工程d)がさらにエッチングによって 前記台座層(102)の除去を含む方法。 10.請求項4に記載の方法において、前記工程d)がさらにダミーグリッドの 面方向スペーサーの部分的な除去を含むことを特徴とする方法。 11.請求項1に記載の方法において、前記工程d)が最後のグリッド(133 )の形成が、窒化チタン(TiN)層(134)およびタングステン(W)層(136 )の連続的な充填蒸着を行い、次いで電気的絶縁層(126)上で停止するこ れらの層を平坦化する工程を含むことを特徴とする方法。 12.請求項11に記載の方法において、窒化チタン層とタングステン層とが低 圧化学気相蒸着(LPCVD)によって形成されることを特徴とする方法。 13.請求項11に記載の方法において、機械的/化学的研磨処理あるいは異方 性エッチングを通して平坦化を行うことを特徴とする方法。 14.請求項1に記載の方法において、前記工程d)における最後のグリッド( 136)の形成の前に、前記基板からグリッドを電気的に絶縁するためにグリッ ド酸化層(132)の形成が行われることを特徴とする方法。 15.請求項1に記載の方法において、前記工程a)の前にドーピングにより基 板内にチャネル領域を形成することも含むことを特徴とする方法。 16.請求項1に記載の方法において、前記工程d)の後に以下の、 e)ソース/ドレイン領域内およびグリッド上に接触点を形成する工程と、 f)その接触点を金属化する工程と を含むことを特徴とする方法。 17.請求項2に記載の方法において、シリコングリッドを有するトランジスタ を少なくとも一つ形成することも含む方法。 18.請求項17に記載の方法において、前記工程a)が、 −台座層と呼ばれる酸化層(202)と多結晶あるいはアモルファスシリコン 層(104)と窒化シリコン層(106)とをこの順で少なくとも一つの第1の 領域(200)内に含み、かつ、台座層と呼ばれる酸化層(102)と多結晶あ るいはアモルファスシリコン層(104)と中間層と呼ばれる酸化シリコン層( 105)と窒化シリコン層(106)とを少なくとも一つの第2の領域(200 a)内に含み −前記第1の領域に面方向フランクを有するダミーグリッド(112)と前記 第2の領域にシリコングリッドと呼ばれる少なくとも1つのグリッド(112a )とを形成するためにエッチングによってスタックを形作ることを含み、 前記工程b)はダミーグリッド及びシリコングリッド上のそれぞれに自己整 列させたソース/ドレイン領域(118,120,118a,120a)を形成 し、 前記工程c)は、 −ダミーグリッド(112)および少なくとも1つの電気的絶縁材料(124 ,126)を備えたシリコングリッド(112a)の面方向被覆を含み、 前記工程c)は、 −前記第2の領域のシリコングリッド(112a)上の窒化シリコン層の除去 と −前記ダミーグリッド(112)および前記シリコングリッド(112a)の 回りの台座層の除去と中間酸化シリコン層(105)の除去と の後に行われ、前記工程d)中に、シリコングリッドを被覆する保護層が前記第 2の領域に形成されることを特徴とする方法。 19.請求項18に記載の方法において、前記ソース/ドレイン領域と前記シリ コングリッドの多結晶あるいはアモルファスシリコン層の自己整列シリサイド化 (119,121,119a,121a)は、前記台座層(102)と前記中間 層(105)とが除去され、かつ前記工程c)の前に行われる方法。 20.請求項18に記載の方法において、ドーピング不純物の注入が、前記第2 の領域の前記シリコングリッド上の窒化シリコン層の除去の後に、前記シリコン グリッドの多結晶あるいはアモルファスシリコン層(104)に対して行われる 方法。 21.請求項18に記載の方法において、前記工程c)におけるダミーグリッド 及び前記シリコングリッドの面方向被覆は: −リンをドープした酸化シリコンから成る第1の電気的絶縁層(124)およ びドーピング方法を経ていない酸化シリコンあるいはボロホストシリケートガラ スの第2の電気的絶縁層(126)を蒸着し、それにより第1及び第2の層はダ ミーグリッド(112)とシリコングリッドを被覆する工程と、 −ダミーグリッド上で停止する第1及び第2の酸化シリコン層あるいはボロホ ストシリケートガラス層を研磨し、リンをドープした酸化シリコンの薄層はこの 研磨が行われている間多結晶あるいはアモルファスシリコン層上で保護されてい る工程と、 を含むことを特徴とする方法。 22.請求項19に記載の方法において、前記シリサイド化の後に、前記ソース /ドレイン領域上および前記シリコングリッドの多結晶あるいはアモルファスシ リコン層上に、窒化シリコン層(123)が形成される方法。 23.ソース(118)とドレイン(120)とグリッド(136)と、グリッ ド分離層(132)とを有し、前記ソースと前記ドレインとが前記グリッド(1 36)上に自己整列されているMOSトランジスタにおいて、前記グリッド(1 36)が少なくとも一つの低抵抗でかつT字型の断面を有する材料から成ること を特徴とするトランジスタ。 24.請求項23に記載のトランジスタにおいて、前記グリッド材料が1μΩか ら10μΩの間の抵抗を有していることを特徴とするトランジスタ。 25.請求項23に記載のトランジスタにおいて、前記グリッドがグリッド絶縁 層(132)から始まる張り出した形状を有することを特徴とするトランジスタ 。26. 請求項23に記載のトランジスタにおいて、前記グリッド材料が“中間ギ ャップ”の金属材料から成ることを特徴とするトランジスタ。27. 請求項23に記載のトランジスタにおいて、前記グリッドが窒化チタン( TiN)層とタングステン(W)層とを含むことを特徴とするトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 1.半導体基板(100)上に低抵抗グリッドを備えたMISトランジスタを少 なくとも1つ形成する方法であって、 a)基板(110)上に、熱処理に耐えることが可能な材料を少なくとも1つ 含むダミーグリッド(112)を形成する工程と、 b)前記基板の前記ダミーグリッド上に自己整列されたソース/ドレイン領域 (118,120)を形成する工程と、 c)リンをドープした酸化シリコンの第1の電気的絶縁層(124)と次いで ドーピング処理をしていない酸化シリコンあるいはボロホストシリケートガラス の第2の電気的絶縁層(126)とを蒸着し、前記ダミーグリッドを前記第1及 び第2の層で被覆し、前記第1及び第2の酸化シリコン層を研磨して前記ダミー グリッド上で停止する工程と、 d)開口(130)を定義するためにダミーグリッドを除去し、前記開口(1 30)を張り出させるために第1及び第2の酸化層(124,126)を部分的 にエッチングし、前記開口(130)内に少なくとも一つの低抵抗材料から成る ダミーグリッドの位置に最後のグリッド(133)を形成し、前記最後のグリッ ド(133)はグリッド絶縁層(132)により基板から離れている工程と を含むことを特徴とする方法。 2.請求項1に記載の方法において、前記工程a)が、 −台座層と呼ばれる酸化層(102)と多結晶あるいはアモルファスシリコン 層(104)と窒化シリコン(106)とをこの順に含むスタックを基板に形成 する工程と、 −面方向フランクを有するダミーグリッド(112)を形成するためにエッチ ングによりスタックを形成する工程と を含む方法。 3 請求項2に記載の方法において、 ダミーグリッド(112)の面方向フランクと同一平面上に位置する多結晶シ リコン層の表面を熱酸化させる工程も含む方法。 4.請求項1に記載の方法において、前記方法b)が、 −ダミーグリッドを注入用マスクとして使用して低ドーズ量のドーピング不純 物の第一の注入を行う工程と、 −ダミーグリッドの面方向フランク上にスペーサー(116)を形成する工程 と、 −スペーサー(116)を備えたダミーグリッドを注入用マスクとして使用し て、第1の注入量より多い量のドーズ量のドーピング不純物の第二の注入を行う 工程とを含む方法。 5.請求項4に記載の方法において、面方向スペーサーの形成において、 −ダミーグリッドを被覆するためにリンをドープした酸化シリコン層をほぼ充 填するように蒸着する工程と −前記ダミーグリッドの面方向フランク上の前記層の一部を保護しながら、前 記ダミーグリッド上の層を除去するために前記層を異方的にエッチングし、この 一部が面方向スペーサーを形成する工程と を含む方法。 6.請求項4に記載の方法において、前記工程(b)がさらにソース/ドレイン 領域の自己整列されたシリサイド化(119a,121a)を含む方法。 7.請求項6に記載の方法において、前記シリサイド化の後に前記ソース/ドレ イン領域上に窒化シリコン層(123)が蒸着される工程を含む方法。 8.請求項2に記載の方法において、前記工程d)が、ダミーグリッドにおける 窒化シリコン層(106)および多結晶あるいはアモルファスシリコン層(10 6)のエッチングによる除去を含み、このエッチング中に前記台座層(102) がエッチング停止層を形成する工程を含む方法。 9.請求項2に記載の方法において、前記工程d)がさらにエッチングによって 前記台座層(102)の除去を含む方法。 10.請求項4に記載の方法において、前記工程d)がさらにダミーグリッドの 面方向スペーサーの部分的な除去を含むことを特徴とする方法。 11.請求項1に記載の方法において、前記工程d)が最後のグリッド(133 )の形成が、窒化チタン(TiN)層(134)およびタングステン(W)層(136 )の連続的な充填蒸着を行い、次いで電気的絶縁層(126)上で停止するこ れらの層を平坦化する工程を含むことを特徴とする方法。 12.請求項11に記載の方法において、窒化チタン層とタングステン層とが低 圧化学気相蒸着(LPCVD)によって形成されることを特徴とする方法。 13.請求項11に記載の方法において、機械的/化学的研磨処理あるいは異方 性エッチングを通して平坦化を行うことを特徴とする方法。 14.請求項1に記載の方法において、前記工程d)における最後のグリッド( 136)の形成の前に、前記基板からグリッドを電気的に絶縁するためにグリッ ド酸化層(132)の形成が行われることを特徴とする方法。 15.請求項1に記載の方法において、前記工程a)の前にドーピングにより基 板内にチャネル領域を形成することも含むことを特徴とする方法。 16.請求項1に記載の方法において、前記工程d)の後に以下の、 e)ソース/ドレイン領域内およびグリッド上に接触点を形成する工程と、 f)その接触点を金属化する工程と を含むことを特徴とする方法。 17.請求項2に記載の方法において、シリコングリッドを有するトランジスタ を少なくとも一つ形成することも含む方法。 18.請求項17に記載の方法において、前記工程a)が、 −台座層と呼ばれる酸化層(202)と多結晶あるいはアモルファスシリコン 層(104)と窒化シリコン層(106)とをこの順で少なくとも一つの第1の 領域(200)内に含み、かつ、台座層と呼ばれる酸化層(102)と多結晶あ るいはアモルファスシリコン層(104)と中間層と呼ばれる酸化シリコン層( 105)と窒化シリコン層(106)とを少なくとも一つの第2の領域(200 a)内に含み −前記第1の領域に面方向フランクを有するダミーグリッド(112)と前記 第2の領域にシリコングリッドと呼ばれる少なくとも1つのグリッド(112a )とを形成するためにエッチングによってスタックを形作ることを含み、 前記工程b)は、基板上のダミーグリッド及びシリコングリッド上のそれぞれ に自己整列させたソース/ドレイン領域(118,120,118a,120a )を形成し、 前記工程c)は、 −ダミーグリッド(112)および少なくとも1つの電気的絶縁材料(124 ,126)を備えたシリコングリッド(112a)の面方向被覆を含み、 前記工程c)は、 −前記第2の領域のシリコングリッド(112a)上の窒化シリコン層の除去 と −前記ダミーグリッド(112)および前記シリコングリッド(112a)の 回りの台座層の除去と中間酸化シリコン層(105)の除去と の後に行われ、前記工程d)中に、シリコングリッドを被覆する保護層が前記第 2の領域に形成されることを特徴とする方法。 19.請求項18に記載の方法において、前記ソース/ドレイン領域と前記シリ コングリッドの多結晶あるいはアモルファスシリコン層の自己整列シリサイド化 (119,121,119a,121a)は、前記台座層(102)と前記中間 層(105)とが除去され、かつ前記工程c)の前に行われる方法。 20.請求項18に記載の方法において、ドーピング不純物の注入が、前記第2 の領域の前記シリコングリッド上の窒化シリコン層の除去の後に、前記シリコン グリッドの多結晶あるいはアモルファスシリコン層(104)に対して行われる 方法。 21.請求項18に記載の方法において、前記工程c)におけるダミーグリッド 及び前記シリコングリッドの面方向被覆は: −リンをドープした酸化シリコンから成る第1の電気的絶縁層(124)およ びドーピング方法を経ていない酸化シリコンあるいはボロホストシリケートガラ スの第2の電気的絶縁層(126)を蒸着し、それにより第1及び第2の層はダ ミーグリッド(112)とシリコングリッドを被覆する工程と、 −ダミーグリッド上で停止する第1及び第2の酸化シリコン層あるいはボロホ ストシリケートガラス層を研磨し、リンをドープした酸化シリコンの薄層はこの 研磨が行われている間多結晶あるいはアモルファスシリコン層上で保護されてい る工程と、 を含むことを特徴とする方法。 22.請求項19に記載の方法において、前記シリサイド化の後に、前記ソース /ドレイン領域上および前記シリコングリッドの多結晶あるいはアモルファスシ リコン層上に、窒化シリコン層(123)が形成される方法。 23.ソース(118)とドレイン(120)とグリッド(136)と、グリッ ド分離層(132)とを有し、前記ソースと前記ドレインとが前記グリッド(1 36)上に自己整列されているMOSトランジスタにおいて、前記グリッド(1 36)が少なくとも一つの低抵抗の材料から成ることを特徴とするトランジスタ 。 24.請求項23に記載のトランジスタにおいて、前記グリッド材料が1μΩか ら10μΩの間の抵抗を有していることを特徴とするトランジスタ。 25.請求項23に記載のトランジスタにおいて、前記グリッドがグリッド絶縁 層(132)から始まる張り出した形状を有することを特徴とするトランジスタ 。 26.請求項23に記載のトランジスタにおいて、前記グリッドがT字型の断面 を有することを特徴とするトランジスタ。 27.請求項23に記載のトランジスタにおいて、前記グリッド材料が“中間ギ ャップ”の金属材料から成ることを特徴とするトランジスタ。 28.請求項23に記載のトランジスタにおいて、前記グリッドが窒化チタン( TiN)層とタングステン(W)層とを含むことを特徴とするトランジスタ。
JP52738898A 1996-12-16 1997-12-15 自己整列金属ゲートを備えたmisトランジスタの製造工程 Expired - Fee Related JP4560600B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR96/15436 1996-12-16
FR9615436A FR2757312B1 (fr) 1996-12-16 1996-12-16 Transistor mis a grille metallique auto-alignee et son procede de fabrication
PCT/FR1997/002300 WO1998027582A1 (fr) 1996-12-16 1997-12-15 Transistor mis a grille metallique auto-alignee et son procede de fabrication

Publications (2)

Publication Number Publication Date
JP2001506807A true JP2001506807A (ja) 2001-05-22
JP4560600B2 JP4560600B2 (ja) 2010-10-13

Family

ID=9498708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52738898A Expired - Fee Related JP4560600B2 (ja) 1996-12-16 1997-12-15 自己整列金属ゲートを備えたmisトランジスタの製造工程

Country Status (5)

Country Link
US (1) US6346450B1 (ja)
EP (1) EP0944919A1 (ja)
JP (1) JP4560600B2 (ja)
FR (1) FR2757312B1 (ja)
WO (1) WO1998027582A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134432A (ja) * 2005-11-09 2007-05-31 Sony Corp 半導体装置およびその製造方法
JP2012160737A (ja) * 2012-03-08 2012-08-23 Toshiba Corp 半導体装置の製造方法
JP2016174143A (ja) * 2015-01-26 2016-09-29 株式会社半導体エネルギー研究所 半導体装置およびその製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4564467B2 (ja) * 1998-06-29 2010-10-20 株式会社東芝 Mis型トランジスタおよびその製造方法
US6177303B1 (en) * 1998-09-28 2001-01-23 U.S. Philips Corporation Method of manufacturing a semiconductor device with a field effect transistor
FR2788629B1 (fr) * 1999-01-15 2003-06-20 Commissariat Energie Atomique Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur
EP1082759A1 (en) * 1999-03-17 2001-03-14 Koninklijke Philips Electronics N.V. Method of manufacturing a mis field-effect transistor
US6171910B1 (en) * 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
EP1134798A1 (de) * 2000-03-15 2001-09-19 Infineon Technologies AG Halbleiter-Bauelement, Verfahren zu seiner Herstellung und Verfahren zur Herstellung von elektrischen Verbindungen in bzw. auf einem Halbleiter-Substrat
EP1137059A1 (de) 2000-03-24 2001-09-26 Infineon Technologies AG Halbleiterbauelement, Verfahren zu seiner Herstellung und Verfahren zur Herstellung von elektrischen Verbindungen zwischen einzelnen Schaltungselementen
FR2810161B1 (fr) * 2000-06-09 2005-03-11 Commissariat Energie Atomique Memoire electronique a architecture damascene et procede de realisation d'une telle memoire
FR2810157B1 (fr) 2000-06-09 2002-08-16 Commissariat Energie Atomique Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene
US6593193B2 (en) * 2001-02-27 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
DE10231965B4 (de) * 2002-07-15 2006-06-14 Infineon Technologies Ag Verfahren zur Herstellung einer T-Gate-Struktur sowie eines zugehörigen Feldeffekttransistors
FR2848726B1 (fr) * 2002-12-16 2005-11-04 Commissariat Energie Atomique Transistor mis a grille auto-alignee et son procede de fabrication
US20050269644A1 (en) * 2004-06-08 2005-12-08 Brask Justin K Forming integrated circuits with replacement metal gate electrodes
US7718479B2 (en) * 2004-08-25 2010-05-18 Intel Corporation Forming integrated circuits with replacement metal gate electrodes
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7271045B2 (en) * 2005-09-30 2007-09-18 Intel Corporation Etch stop and hard mask film property matching to enable improved replacement metal gate process
US7595248B2 (en) * 2005-12-01 2009-09-29 Intel Corporation Angled implantation for removal of thin film layers
JP2007294945A (ja) * 2007-04-02 2007-11-08 Toshiba Corp 半導体装置の製造方法
JP5253797B2 (ja) * 2007-12-07 2013-07-31 株式会社東芝 半導体装置
US8735235B2 (en) * 2008-08-20 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
FR2943832B1 (fr) 2009-03-27 2011-04-22 Commissariat Energie Atomique Procede de realisation d'un dispositif memoire a nanoparticules conductrices
FR2943850B1 (fr) 2009-03-27 2011-06-10 Commissariat Energie Atomique Procede de realisation d'interconnexions electriques a nanotubes de carbone
KR101815527B1 (ko) 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101784324B1 (ko) * 2011-04-18 2017-11-06 삼성전자 주식회사 반도체 장치의 제조 방법
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9349817B2 (en) * 2014-02-03 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device including spacers having different dimensions

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065852A (ja) * 1992-06-23 1994-01-14 Oki Electric Ind Co Ltd Mosfet及びその製造方法
JPH06216378A (ja) * 1992-12-11 1994-08-05 Internatl Business Mach Corp <Ibm> 集積回路装置の製造方法
JPH06232152A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH08162634A (ja) * 1994-12-08 1996-06-21 Citizen Watch Co Ltd 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6254960A (ja) * 1985-09-04 1987-03-10 Nec Corp Mis形電界効果トランジスタ
JPH023244A (ja) * 1988-06-20 1990-01-08 Fujitsu Ltd 半導体装置の製造方法
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065852A (ja) * 1992-06-23 1994-01-14 Oki Electric Ind Co Ltd Mosfet及びその製造方法
JPH06216378A (ja) * 1992-12-11 1994-08-05 Internatl Business Mach Corp <Ibm> 集積回路装置の製造方法
JPH06232152A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH08162634A (ja) * 1994-12-08 1996-06-21 Citizen Watch Co Ltd 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134432A (ja) * 2005-11-09 2007-05-31 Sony Corp 半導体装置およびその製造方法
JP2012160737A (ja) * 2012-03-08 2012-08-23 Toshiba Corp 半導体装置の製造方法
JP2016174143A (ja) * 2015-01-26 2016-09-29 株式会社半導体エネルギー研究所 半導体装置およびその製造方法
US11245039B2 (en) 2015-01-26 2022-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US12074224B2 (en) 2015-01-26 2024-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
WO1998027582A1 (fr) 1998-06-25
US6346450B1 (en) 2002-02-12
JP4560600B2 (ja) 2010-10-13
EP0944919A1 (fr) 1999-09-29
FR2757312B1 (fr) 1999-01-08
FR2757312A1 (fr) 1998-06-19

Similar Documents

Publication Publication Date Title
JP2001506807A (ja) 自己整列金属グリッドを備えたmisトランジスタとその製造工程
US5744395A (en) Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
JP5574441B2 (ja) 相補型金属酸化物半導体(cmos)構造物
US6265271B1 (en) Integration of the borderless contact salicide process
US5550079A (en) Method for fabricating silicide shunt of dual-gate CMOS device
JP3600476B2 (ja) 半導体装置の製造方法
US6531347B1 (en) Method of making recessed source drains to reduce fringing capacitance
US6218716B1 (en) Enhanced structure for salicide MOSFET
US20210272842A1 (en) Transistor device with sinker contacts and methods for manufacturing the same
US6140192A (en) Method for fabricating semiconductor device
US6403426B1 (en) Method of manufacturing a semiconductor device
US6495460B1 (en) Dual layer silicide formation using a titanium barrier to reduce surface roughness at silicide/junction interface
US5858846A (en) Salicide integration method
US7566610B2 (en) Process for manufacturing integrated resistive elements with silicidation protection
US6284669B1 (en) Power transistor with silicided gate and contacts
JP3168992B2 (ja) 半導体装置の製造方法
US6204539B1 (en) Semiconductor apparatus and manufacturing method therefor
US7326644B2 (en) Semiconductor device and method of fabricating the same
JPH11345966A (ja) 半導体装置及びその製造方法
US6225177B1 (en) Electrode resistance improved MOSFET with source and drain regions reduced in size beyond lithography limit and method for making the same
TWI872995B (zh) 半導體裝置和其製造方法
US20050161767A1 (en) Semiconductor device and manufacturing method thereof
JP2563317B2 (ja) 半導体装置の製造方法
US6881638B1 (en) Method of fabricating a bipolar junction transistor
US20020068444A1 (en) Dual layer silicide formation using an aluminum barrier to reduce surface roughness at silicide/junction interface

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080603

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080903

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081010

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20081114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091020

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100120

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100331

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100518

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100617

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees