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JP6122290B2 - 再配線層を有する半導体パッケージ - Google Patents

再配線層を有する半導体パッケージ Download PDF

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JP6122290B2
JP6122290B2 JP2012274772A JP2012274772A JP6122290B2 JP 6122290 B2 JP6122290 B2 JP 6122290B2 JP 2012274772 A JP2012274772 A JP 2012274772A JP 2012274772 A JP2012274772 A JP 2012274772A JP 6122290 B2 JP6122290 B2 JP 6122290B2
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相 鎬 安
敬 萬 金
敬 萬 金
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碩 燦 李
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Description

本発明は、複数の半導体チップ及び再配線層を有する半導体パッケージに関する。
複数の半導体チップを搭載しながら高速動作特性を有する半導体パッケージを具現するための多様な方法が研究されている。
米国特許第７，８８８，７９６号明細書 米国特許出願公開第２０１１／２３３７８８号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信号伝達経路を短縮し、大きさを縮小しながら複数の半導体チップを搭載することができる半導体パッケージを提供することにある。
また、本発明の目的は、信号伝達経路を短縮し、大きさを縮小しながら複数の半導体チップ及び受動素子を搭載することができる半導体パッケージを提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、基板上に搭載されてデータパッド及び電源パッドを有する複数の第１半導体チップと、前記第１半導体チップのうちの最上層第１半導体チップ上に形成されて複数の再配線パターン及び複数の再配線パッドを含む上部配線層と、前記最上層第１半導体チップ上に形成されて前記データパッドに近い第２半導体チップと、前記データパッドと前記第２半導体チップとの間に形成された第１導電性接続と、前記第２半導体チップと前記基板との間に形成された第２導電性接続と、を有し、前記再配線パターンは、同一レベルに配置されて互いに重畳せず、前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２半導体チップ、前記再配線パターン、前記再配線パッド、及び前記第２導電性接続を経由して前記基板に電気的に接続される。
前記再配線パッドのうちの少なくとも１つは、前記最上層第１半導体チップの前記データパッドのうちの１つに直接的に接触し得る。
前記第２半導体チップは、前記データパッドに相対的に近く、前記電源パッドに相対的に遠く離隔され得る。
前記第１半導体チップと前記第２半導体チップとの間の第１電気的接続経路は、前記第２半導体チップと前記基板との間の第２電気的接続経路よりも短くあり得る。
前記上部配線層は、前記第１半導体チップの前記データパッドと前記第２半導体チップとの間に形成された第１再配線パターンと、前記第２半導体チップと前記基板との間に形成された第２再配線パターンと、を含み、前記第１再配線パターンは、前記第２再配線パターンよりも短く、前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第１再配線パターン、前記第２半導体チップ、前記第２再配線パターン、及び前記第２導電性接続を順に経由して前記基板に接続され得る。
前記上部配線層は、前記第１半導体チップの前記データパッドと前記第２半導体チップとの間に形成された第１再配線パッドと、前記第２半導体チップと前記基板との間に形成された再配線パターンと、前記再配線パターンの両端に形成された第２及び第３再配線パッドと、を含み、前記第２半導体チップは、前記第１再配線パッドに近く、前記第２導電性接続は、前記第３再配線パッドに接続され、前記第１半導体チップの前記データパッドは、前記第１再配線パッド、前記第２半導体チップ、前記第２再配線パッド、前記再配線パターン、前記第３再配線パッド、及び前記第２導電性接続を順に経由して前記基板に接続され得る。
前記半導体パッケージは、前記再配線パッド間に形成された第３導電性接続を更に含むことができ、前記第３導電性接続は、前記再配線パターンのうちの少なくとも１つの上部を横切り、前記第３導電性接続は、前記再配線パターンと離隔され、前記第３導電性接続は、ボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）、ビームリード（ｂｅａｍ ｌｅａｄ）、又は導電性テープ（ｃｏｎｄｕｃｔｉｖｅ ｔａｐｅ）であり得る。
前記上部配線層は、前記最上層第１半導体チップ上を部分的に覆い、前記最上層第１半導体チップと前記第２半導体チップとの間には、前記上部配線層がないものとし得る。
前記第１半導体チップの前記データパッドは、全てが前記第２半導体チップ、前記再配線パッド、前記再配線パターン、及び前記第２導電性接続を順に経由して前記基板に電気的に接続され得る。
前記基板は、基板内部配線を含み、前記基板内部配線のそれぞれは、前記第１半導体チップの前記電源パッド又は前記第２半導体チップに接続され得る。
前記基板内には、前記第１半導体チップの前記データパッドと前記第２半導体チップとの間を連結する配線がないものとし得る。
前記第２半導体チップは、長軸と短軸の長さ比率が１．２以下であり得る。
前記第１半導体チップの前記電源パッドは、前記第２半導体チップを経由せずに前記基板に直接的に接続され得る。
前記半導体パッケージは、前記第２半導体チップに接続されたバッファチップを更に含むことができる。
前記バッファチップは、前記上部配線層上に形成され得る。
前記上部配線層は、前記第１半導体チップの前記データパッドと前記第２半導体チップとの間に形成された第１再配線パターンと、前記第２半導体チップと前記基板との間に形成された第２再配線パターンと、前記第２半導体チップと前記バッファチップとの間に形成された第３再配線パターンと、を含み、前記バッファチップは、前記第３再配線パターンを経由して前記第２半導体チップに接続され得る。
前記半導体パッケージは、中間配線層を更に含むことができ、前記第１半導体チップのうちの一部は、第１方向に順にオフセット整列されて第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）を構成し、前記第１半導体チップのうちの他の一部は、前記第１チップスタック上に前記第１方向と異なる第２方向に順にオフセット整列されて第２チップスタックを構成し、前記中間配線層は、前記第１チップスタックと前記第２チップスタックとの間に形成され、前記第１チップスタックに含まれる前記第１半導体チップは、前記中間配線層を経由して前記上部配線層に電気的に接続され得る。
上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、前記第１半導体チップのうちの最上層第１半導体チップ上に形成され、複数の第１及び第２再配線パッド、前記第１再配線パッドと前記第２再配線パッドとの間の第１再配線パターン、複数の第３及び第４再配線パッド、前記第３再配線パッドと前記第４再配線パッドとの間の第２再配線パターン、複数の第５及び第６再配線パッド、前記第５再配線パッドと前記第６再配線パッドとの間の第３再配線パターン、複数の第７及び第８再配線パッド、及び前記第７再配線パッドと前記第８再配線パッドとの間の第４再配線パターンを含み、前記第１再配線パッドが前記最上層第１半導体チップの前記データパッドに接触する上部配線層と、前記上部配線層上の第２半導体チップと、前記第１再配線パッドと前記データパッドとの間の第１導電性接続と、前記第２再配線パッドと前記第２半導体チップとの間の第２導電性接続と、前記第２半導体チップと前記第３再配線パッドとの間の第３導電性接続と、前記第４再配線パッドと前記基板との間の第４導電性接続と、前記第２半導体チップと前記第５再配線パッドとの間の第５導電性接続と、前記第６再配線パッドと前記第７再配線パッドとの間の第６導電性接続と、前記第８再配線パッドと前記基板との間の第７導電性接続と、を有し、前記第６導電性接続は、ボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）、ビームリード（ｂｅａｍ ｌｅａｄ）、又は導電性テープ（ｃｏｎｄｕｃｔｉｖｅ ｔａｐｅ）であり、前記第１再配線パターン及び前記第２再配線パターンのうちの少なくとも１つは、前記第６再配線パッドと前記第７再配線パッドとの間に配置され、前記第６導電性接続は、前記第１再配線パターン及び前記第２再配線パターンと離隔される。
また、上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、前記第１半導体チップのうちの最上層第１半導体チップ上を部分的に覆い、複数の第１再配線パッド、複数の第２再配線パッド、及び前記第１再配線パッドと前記第２再配線パッドとの間に形成された複数の再配線パターンを含む上部配線層と、前記最上層第１半導体チップ上の第２半導体チップと、前記第１半導体チップ間に形成されて前記データパッドに接触する第１導電性接続と、前記第２半導体チップと前記最上層第１半導体チップの前記データパッドとの間に形成された第２導電性接続と、前記第２半導体チップと前記第１再配線パッドとの間の第３導電性接続と、前記第２再配線パッドと前記基板との間の第４導電性接続と、有し、前記最上層第１半導体チップと前記第２半導体チップとの間には、前記上部配線層がなく、前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２導電性接続、前記第２半導体チップ、前記第３導電性接続、前記第１再配線パッド、前記再配線パターン、前記第２再配線パッド、及び前記第４導電性接続を順に経由して前記基板に電気的に接続される。
また、上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、基板上に搭載された第１半導体チップと、前記第１半導体チップと前記基板とを連結する第１導電性接続と、前記基板上に搭載されて前記第１半導体チップと同一レベルに位置する支持台と、前記支持台及び前記第１半導体チップ上に搭載されてデータパッド及び電源パッドを含む複数の第２半導体チップと、前記第２半導体チップのうちの最下層第２半導体チップの底表面に形成されて前記支持台及び前記第１半導体チップ上に付着された接着膜と、前記第２半導体チップのうちの最上層第２半導体チップ上に形成されて前記データパッドに電気的に接続された上部配線層と、前記データパッドと前記上部配線層との間に形成された第２導電性接続と、前記上部配線層上に搭載され、前記データパッドに近く形成されて前記上部配線層に電気的に接続された第３半導体チップと、前記第３半導体チップと前記基板との間に形成された第３導電性接続と、を有し、前記第１導電性接続は、前記接着膜の内部を通過し、前記複数の第２半導体チップは、前記データパッド、前記第２導電性接続、前記上部配線層、前記第３半導体チップ、及び前記第３導電性接続を順に経由して前記基板に電気的に接続される。
前記第３半導体チップと前記データパッドとの間の電気的接続経路の長さは、前記第３半導体チップと前記基板との間の電気的接続経路よりも短くし得る。
前記上部配線層は、第１再配線パターン、前記第１再配線パターンの両端に接続された第１及び第２再配線パッド、前記第１再配線パターンと離隔された第２再配線パターン、及び前記第２再配線パターンの両端に接続された第３及び第４再配線パッドを含み、前記第２導電性接続の一端は、前記第１再配線パッドに接触し、前記第２再配線パッドは、前記第３半導体チップに電気的に接続され、前記第３導電性接続の一端は、前記第４再配線パッドに接触し、前記第３再配線パッドは、前記第３半導体チップに電気的に接続され、前記第２再配線パッドと前記第３半導体チップとの間に第４導電性接続が形成され、前記第３再配線パッドと前記第３半導体チップとの間に第５導電性接続が形成され得る。
前記上部配線層は、第１再配線パッド、前記第１再配線パッドと離隔された第２再配線パターン、及び前記第２再配線パターンの両端に接続された第３及び第４再配線パッドを含み、前記第２導電性接続の一端は、前記第１再配線パッドに接触し、前記第１再配線パッドは、前記第３半導体チップに電気的に接続され、前記第３導電性接続の一端は、前記第４再配線パッドに接触し、前記第３再配線パッドは、前記第３半導体チップに電気的に接続され得る。
前記上部配線層は、第１再配線パターン、及び前記第１再配線パターンの両端に接続された第１及び第２再配線パッドを含み、前記第２導電性接続の一端は、前記第１再配線パッドに接触し、前記第２再配線パッドは、前記第３半導体チップに電気的に接続され、前記第３導電性接続の一端は、前記第３半導体チップに接触し得る。
前記第２半導体チップの前記電源パッドは、前記第３半導体チップを経由せずに前記基板に直接的に接続され得る。
前記複数の第２半導体チップのうちの一部は、第１方向に順にオフセット整列されて第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）を構成し、前記複数の第２半導体チップのうちの他の一部は、前記第１チップスタック上に前記第１方向と異なる第２方向に順にオフセット整列されて第２チップスタックを構成し、前記第１チップスタック上に中間配線層が形成され、前記第１チップスタックに含まれる前記第２半導体チップは、前記中間配線層を経由して前記上部配線層に電気的に接続され得る。
前記第２チップスタックの底表面に付着して前記中間配線層上に接触する中間接着膜が提供され、前記第２導電性接続の一部は、前記中間接着膜を通過して前記中間配線層に接続され得る。
前記第１半導体チップは、バッファチップを含み、前記第２半導体チップのそれぞれは、前記第１半導体チップよりも大きい幅を有する不揮発性メモリチップを含み、前記第３半導体チップは、前記第２半導体チップよりも狭い幅を有するロジックチップを含み得る。
また、上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、前記第１半導体チップのうちの最上層第１半導体チップ上に形成されて複数の再配線パターン及び複数の再配線パッドを含む上部配線層と、前記最上層第１半導体チップ上に形成されて前記データパッドに近い第２半導体チップと、前記最上層第１半導体チップ上に形成されて前記第２半導体チップに電気的に接続された第１受動素子と、前記データパッドと前記第２半導体チップとの間に形成された第１導電性接続と、前記第２半導体チップと前記基板との間に形成された第２導電性接続と、を有し、前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２半導体チップ、前記再配線パターン、前記再配線パッド、及び前記第２導電性接続を経由して前記基板に電気的に接続される。
前記第１受動素子は、前記第２半導体チップに近く搭載され得る。
前記第１受動素子は、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）、又はそれらの組み合わせであり得る。
前記第１受動素子は、前記再配線パターンを経由して前記第２半導体チップに電気的に接続され得る。
前記上部配線層は、前記最上層第１半導体チップのパッシベーション絶縁膜上に直接的に接触し得る。
前記半導体パッケージは、前記第１受動素子と前記再配線パッドとの間に形成された第２導電性接続を更に含むことができ、前記第１受動素子は、前記第２導電性接続、前記再配線パッド、及び前記再配線パターンを経由して前記第２半導体チップに電気的に接続され、前記第２導電性接続は、導電性ペースト（ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、又はソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）であり得る。
前記半導体パッケージは、前記第１受動素子と前記第２半導体チップとの間に形成されたボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）を更に含むことができ、前記第１受動素子は、前記ボンディングワイヤを経由して前記第２半導体チップに電気的に接続され得る。
前記半導体パッケージは、前記基板上に第２受動素子を更に含むことができ、前記第２受動素子は、前記基板に形成された電極フィンガーを経由して前記第２半導体チップに電気的に接続され得る。
前記半導体パッケージは、前記最上層第１半導体チップ上に形成されて前記第２半導体チップに電気的に接続されたバッファチップを更に含むことができ、前記バッファチップは、ＤＲＡＭ又はＳＲＡＭを含み得る。
また、上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、前記第１半導体チップのうちの最上層第１半導体チップ上に形成されてデカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）、複数の再配線パターン、及び複数の再配線パッドを含む上部配線層と、前記最上層第１半導体チップ上に形成されて前記データパッドに近い第２半導体チップと、前記データパッドと前記第２半導体チップとの間に形成された第１導電性接続と、前記第２半導体チップと前記基板との間に形成された第２導電性接続と、を有し、前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２半導体チップ、前記再配線パターン、前記再配線パッド、及び前記第２導電性接続を経由して前記基板に電気的に接続される。
前記デカップリングキャパシタは、前記最上層第１半導体チップのパッシベーション絶縁膜上に形成された第１キャパシタ電極、前記第１キャパシタ電極と対向する第２キャパシタ電極、及び前記第１キャパシタ電極と前記第２キャパシタ電極との間のキャパシタ誘電膜を含み得る。
前記第１キャパシタ電極及び前記第２キャパシタ電極は、同一の水平レベルに形成され得る。
前記キャパシタ誘電膜は、前記第１キャパシタ電極の上部表面を覆い、前記第２キャパシタ電極は、前記キャパシタ誘電膜上に形成され得る。
前記第１キャパシタ電極及び前記第２キャパシタ電極は、前記第２半導体チップに電気的に接続され得る。
前記最上層第１半導体チップ上に、前記第２半導体チップに電気的に接続されたＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）が搭載され得る。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれる。
本発明の半導体パッケージは、基板上に複数のメモリチップ、受動素子、及びロジックチップが搭載され、メモリチップのうちの最上層メモリチップ上に再配線層が形成される。メモリチップは、ボンディングワイヤのような導電性接続により再配線層を経由してロジックチップに接続され、ロジックチップは、メモリチップのデータパッドに近く搭載される。これにより、ロジックチップとメモリチップとの間のデータ伝達経路は従来に比べて著しく短縮することができる。基板は、ロジックチップとメモリチップとの間のデータ伝達のための配線を必要としないため、基板内に形成される基板内部配線は従来に比べて著しく単純化することができる。受動素子は、ロジックチップに近く搭載されてロジックチップに接続される。
また、半導体パッケージは、基板上にバッファチップ、支持台、接着膜、複数のメモリチップ、及びロジックチップが搭載され、メモリチップのうちの最上層メモリチップ上に再配線層が形成される。これにより、信号伝達経路が短縮され、構造的に安定し、複数の半導体チップを搭載しながらも軽薄短小化に有利な半導体パッケージを具現することができる。
本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図であり、（Ｂ）は（Ａ）の一部分を詳細に示す部分断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する基板内の配線を示すレイアウトである。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトであり、（Ｂ）は、（Ａ）の一部分を示す断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 図３６の一部分を詳細に示す拡大図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 図３６の一部分を詳細に示す斜視図である。 本発明の一実施形態による半導体パッケージを説明する断面図である。 本発明の一実施形態による半導体パッケージを説明するレイアウトである。 本発明の一実施形態による電子装置の斜視図である。 本発明の一実施形態による電子装置のシステムブロック図である。 本発明の一実施形態による電子装置の斜視図である。 本発明の一実施形態による電子装置の斜視図である。 本発明の一実施形態による電子装置の斜視図である。 本発明の一実施形態による電子装置のシステムブロック図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、ここに説明した実施形態に限定されず、他の形態に具現化することができる。むしろ、ここに紹介した実施形態は、開示した内容が徹底的且つ完全となるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供する。図面において、層及び領域の厚さは明確にするために誇張したものである。また、層が他の層又は基板「上」にあるとした場合に、それは他の層又は基板上に直接形成されるか、又はそれらの間に第３の層が介在する。明細書全体において同一参照符号で示した部分は同一構成要素を意味する。
第１、第２などの用語は多様な構成要素を説明するために用いるが、構成要素は用語によって限定されない。用語は１つの構成要素を他の構成要素から区別する目的だけに用いる。例えば、本発明の権利範囲を離脱しない範囲で、第１構成要素は第２構成要素とすることができ、同様に第２構成要素は第１構成要素とすることができる。
上端、下端、上面、下面、又は上部、下部などの用語は、構成要素において相対的な位置を区別するために用いる。例えば、便宜的に、図面上の上側を上部、図面上の下側を下部として記載する場合、実際では、本発明の権利範囲を離脱しない範囲において、上部は下部とすることができ、下部は上部とすることができる。
本明細書で用いる用語は、単に特定の実施形態を説明するために用いるものであり、本発明を限定しようとする意図はない。単数の表現は文脈上で明白に示さない限り、複数の表現を含む。本出願において、「含む」又は「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部分品、又はこれらの組み合わせの存在を指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品、又はこれらを組み合わせたものなどの存在又は付加可能性を予め排除しないものとして理解すべきである。
他に定義しない限り、技術的や科学的な用語を含み、ここに用いる全ての用語は本発明が属する技術分野において通常の知識を有する者にとって一般的に理解されるものと同一の意味を有する。一般的に用いられる事前に定義されている用語は関連技術の文脈上に有する意味と一致するものとして解釈すべきであり、本明細書で明白に定義しない限り、理想的、又は過度に形式的な意味として解釈してはならない。
図１は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図２（Ａ）及び図３は、本発明の一実施形態による半導体パッケージを説明する断面図であり、図２（Ｂ）は、図２（Ａ）の一部分を詳細に示す部分断面図であり、図４は、本発明の一実施形態による半導体パッケージを説明する基板内の配線を示すレイアウトである。
図１及び図２（Ａ）を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、及び複数の第５再配線パッド２９７が形成される。再配線層２７４上にロジックチップ７が搭載される。基板３上に第１チップスタック１０及びロジックチップ７を覆う封止材５９が提供される。封止材５９内に第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
他の実施形態において、再配線層２７４は上部配線層と指称する。
第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９のそれぞれは、ボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）、ビームリード（ｂｅａｍ ｌｅａｄ）、導電性テープ、導電性スペーサ、貫通電極、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、ソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）、又はそれらの組み合わせを含む。例えば、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。
基板３は、硬性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、又は硬軟性印刷回路基板（ｒｉｇｉｄ−ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）を含む。基板３の下部表面は下部ソルダレジスト２で覆われ、基板３の上部表面は上部ソルダレジスト４で覆われる。基板３上に第１電極フィンガー２３１及び第２電極フィンガー２３３が形成される。基板３の下部に下部ソルダレジスト２を貫通する外部端子５が形成される。第１電極フィンガー２３１は基板３を介して外部端子５から選択される１つと電気的に接続される。外部端子５は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、ソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）、ピングリッドアレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、リードグリッドアレイ（ｌｅａｄ ｇｒｉｄ ａｒｒａｙ）、導電性タブ（ｃｏｎｄｕｃｔｉｖｅ ｔａｂ）、又はそれらの組み合わせを含む。
複数のメモリチップ１１、１２、１３、１４のそれぞれは、ナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）のような不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。複数のメモリチップ１１、１２、１３、１４はデータパッド９１を含む。複数のメモリチップ１１、１２、１３、１４のデータパッド９１はデータ入出力パッドである。複数のメモリチップ１１、１２、１３、１４はカスケード（ｃａｓｃａｄｅ）構造に積層される。複数のメモリチップ１１、１２、１３、１４は段階的に（ｓｔｅｐ ｂｙ ｓｔｅｐ）オフセット整列される。例えば、複数のメモリチップ１１、１２、１３、１４は基板３の一方向に段階的にオフセット整列される。複数のメモリチップ１１、１２、１３、１４のそれぞれはロジックチップ７よりも大きい幅である。
第１再配線パターン２７５のそれぞれの長さは第２再配線パターン２７６のそれぞれの長さよりも短い。第１再配線パターン２７５及び第２再配線パターン２７６は互いに離隔される。第１再配線パターン２７５の両端に接触する第１及び第２再配線パッド２９１、２９２が形成される。第２再配線パターン２７６の両端に接触する第３及び第４再配線パッド２９３、２９４が形成される。第１再配線パッド２９１は最上層メモリチップ１４のデータパッド９１に接触して電気的に接続される。また、第１再配線パッド２９１は、第２導電性接続２４３を経由して複数のメモリチップ１１、１２、１３に電気的に接続される。第２導電性接続２４３は、メモリチップ１１、１２、１３のデータパッド９１及び第１再配線パッド２９１に接触する。
他の実施形態において、メモリチップ１１、１２、１３、１４のそれぞれはＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。
ロジックチップ７は、ロジック素子（ｌｏｇｉｃ ｄｅｖｉｃｅ）を含むコントローラ（ｃｏｎｔｒｏｌｌｅｒ）又はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）である。ロジックチップ７は、複数のメモリチップ１１、１２、１３、１４よりも狭い幅である。ロジックチップ７は再配線層２７４上に搭載される。再配線層２７４は最上層メモリチップ１４上を覆う。ロジックチップ７と最上層メモリチップ１４との間に再配線層２７４が介在する。ロジックチップ７のデータパッド９１から選択される１つは、第５導電性接続２４９を経由して第２再配線パッド２９２に接続される。ロジックチップ７のデータパッド９１から選択される他の１つは、第４導電性接続２４８を経由して第３再配線パッド２９３に接続される。第４再配線パッド２９４と第１電極フィンガー２３１との間に第１導電性接続２４１が形成される。
複数のメモリチップ１１、１２、１３、１４は、第１再配線パッド２９１、第１再配線パターン２７５、第２再配線パッド２９２、第５導電性接続２４９、ロジックチップ７、第４導電性接続２４８、第３再配線パッド２９３、第２再配線パターン２７６、第４再配線パッド２９４、及び第１導電性接続２４１を順に経由して基板３に電気的に接続される。
第３導電性接続２４６は、第２電極フィンガー２３３、メモリチップ１１、１２、１３の電源パッド９２、及び第５再配線パッド２９７に接触される。第５再配線パッド２９７は、メモリチップ１１、１２、１３、１４から最上層メモリチップ１４の電源パッド９２に接触して電気的に接続される。メモリチップ１１、１２、１３、１４の電源パッド９２は、ロジックチップ７を経由せず、第３導電性接続２４６を経由して第２電極フィンガー２３３に直接的に接続される。
図２（Ｂ）を参照すると、最上層メモリチップ１４はデータパッド９１及びパッシベーション絶縁膜１４Ｐを含む。パッシベーション絶縁膜１４Ｐは、最上層メモリチップ１４を覆い、データパッド９１を露出する。再配線層２７４は、第１絶縁膜２７４Ａ、第１再配線パッド２９１、第１再配線パターン２７５、第２再配線パッド２９２、第２絶縁膜２７４Ｂを含む。第１絶縁膜２７４Ａは最上層メモリチップ１４上を覆う。第１絶縁膜２７４Ａ上に、第１再配線パッド２９１、第１再配線パターン２７５、及び第２再配線パッド２９２が形成される。例えば、第１再配線パッド２９１、第１再配線パターン２７５、及び第２再配線パッド２９２は同一レベルに形成される。第１再配線パッド２９１、第１再配線パターン２７５、及び第２再配線パッド２９２は互いに重畳しないように形成される。第１再配線パッド２９１は、第１絶縁膜２７４Ａを貫通して最上層メモリチップ１４のデータパッド９１に直接的に接触する。第２絶縁膜２７４Ｂは、第１絶縁膜２７４Ａ及び第１再配線パターン２７５を覆い、第１再配線パッド２９１及び第２再配線パッド２９２を露出する。第１再配線パッド２９１上に第２導電性接続２４３が形成される。第２再配線パッド２９２上に第５導電性接続２４９が形成される。
いくつかの実施形態において、第１再配線パッド２９１、第１再配線パターン２７５、第２再配線パッド２９２、第３再配線パッド２９３、第２再配線パターン２７６、第４再配線パッド２９４、及び第５再配線パッド２９７は、互いに重畳しないように同一レベルに形成される。
他の実施形態において、第１絶縁膜２７４Ａ又は第２絶縁膜２７４Ｂは選択的に省略される。例えば、第１絶縁膜２７４Ａは省略される。
更に他の実施形態において、再配線層２７４は最上層メモリチップ１４上に部分的に形成される。
図３を参照すると、基板３、第１チップスタック１０、ロジックチップ７、及び封止材５９は、カード型パッケージ又はメインボード搭載型パッケージを構成する。例えば、外部端子図２（Ａ）の外部端子５は省略される。
図４を参照すると、基板３は基板内部配線３２１、３２２、３２３を含む。基板内部配線３２１、３２２、３２３のうちのいずれかは、メモリチップ１１、１２、１３、１４及びロジックチップ７に電源を供給する。例えば、基板内部配線３２１、３２２、３２３のうちのいずれかは、第２電極フィンガー２３３及び第３導電性接続２４６に電気的に接続される。基板内部配線３２１、３２２、３２３のうちの他のいずれかは、ロジックチップ７とデータを入出力し、外部装置との信号伝逹に用いられる。例えば、基板内部配線３２１、３２２、３２３のうちの他のいずれかは、第１電極フィンガー２３１及び第１導電性接続２４１に電気的に接続される。
図１〜図４に示すように、ロジックチップ７は、メモリチップ１１、１２、１３、１４のデータパッド９１に相対的に近く、メモリチップ１１、１２、１３、１４の電源パッド９２に相対的に遠く離隔される。第１再配線パターン２７５、第１再配線パッド２９１、第２再配線パッド２９２、第２導電性接続２４３、及び第５導電性接続２４９は、ロジックチップ７とメモリチップ１１、１２、１３、１４との間でデータ信号を伝達する役割を担う第１電気的接続経路と解釈される。第２再配線パターン２７６、第３再配線パッド２９３、第４再配線パッド２９４、第４導電性接続２４８、第１導電性接続２４１、及び第１電極フィンガー２３１は、ロジックチップ７と基板３との間でデータ信号を伝達する役割を担う第２電気的接続経路と解釈される。第１電気的接続経路は第２電気的接続経路よりも短い。第５再配線パッド２９７、第３導電性接続２４６、及び第２電極フィンガー２３３は、基板３からメモリチップ１１、１２、１３、１４に電源を供給する役割を担う第３電気的接続経路と解釈される。基板内部配線３２１、３２２、３２３は、第１電極フィンガー２３１又は第２電極フィンガー２３３に接続される。
上述のように、本実施形態によれば、基板３内には、ロジックチップ７とメモリチップ１１、１２、１３、１４との間でデータ信号を伝達する役割を担うどのような配線も必要としない。ロジックチップ７とメモリチップ１１、１２、１３、１４との間でデータ信号を伝達する役割を担う配線は、全てメモリチップ１１、１２、１３、１４のうちの最下層メモリチップ１１よりも上部レベルに形成される。基板３内に形成された基板内部配線３２１、３２２、３２３は従来に比べて著しく単純化することができる。基板内部配線３２１、３２２、３２３の電源供給能力及び信号伝達能力は、従来に比べて著しく向上させることができる。
ロジックチップ７は、メモリチップ１１、１２、１３、１４のデータパッド９１に近く形成される。メモリチップ１１、１２、１３、１４のデータパッド９１とロジックチップ７との間の電気的接続経路の長さは従来に比べて著しく短縮される。第１再配線パターン２７５の長さは第２再配線パターン２７６よりも短く形成される。メモリチップ１１、１２、１３、１４のデータパッド９１とロジックチップ７との間の電気的接続経路の長さは、ロジックチップ７と基板３との間の電気的接続経路よりも短縮される。メモリチップ１１、１２、１３、１４の動作速度は、ロジックチップ７と外部装置との間の信号伝達速度と比べて相対的に遅くなることがある。本実施形態による半導体パッケージの動作速度はメモリチップ１１、１２、１３、１４によって決定される。ロジックチップ７とメモリチップ１１、１２、１３、１４との間の電気的接続経路を短縮することは半導体パッケージの動作速度増加に非常に効果的である。
第１再配線パターン２７５及び第２再配線パターン２７６の長さは、ロジックチップ７の位置により自由に調節することができる。ロジックチップ７のデータパッド９１の位置は、第１再配線パターン２７５と第２再配線パターン２７６と連携して効率的に配置される。本実施形態によれば、ロジックチップ７の設計自由度は従来に比べて著しく増加する。ロジックチップ７の高集積化に相対的に有利である。
図５は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図６は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図５及び図６を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第２再配線パターン２７６、複数の第１再配線パッド２９１、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、及び複数の第５再配線パッド２９７が形成される。再配線層２７４上にロジックチップ７が搭載される。基板３上に第１チップスタック１０及びロジックチップ７を覆う封止材５９が提供される。封止材５９内に第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
第１再配線パターン（図１の２７５参照）及び第２再配線パッド（図１の２９２参照）は省略される。第５導電性接続２４９は、第１再配線パッド２９１に接触し、ロジックチップ７のデータパッド９１に接触する。メモリチップ１１、１２、１３、１４とロジックチップ７との間の電気的接続経路の長さは従来に比べて著しく短縮される。
図７は、本発明の一実施形態による半導体パッケージを説明するレイアウトである。
図７を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、及び複数の第５再配線パッド２９７が形成される。再配線層２７４上にロジックチップ７が搭載される。基板３上に、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
第１再配線パターン２７５、第２再配線パターン２７６、第１再配線パッド２９１、第２再配線パッド２９２、第３再配線パッド２９３、第４再配線パッド２９４、及び第５再配線パッド２９７は、多様な位置と長さを有するように形成される。ロジックチップ７の設計自由度は従来に比べて著しく増加する。例えば、ロジックチップ７は長軸と短軸の長さ比率が１．２以下である。
図８は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図９は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図８及び図９を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第３再配線パターン２７７、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、及び複数の第６再配線パッド２９８が形成される。再配線層２７４上にロジックチップ７及び第１バッファチップ２６１が搭載される。基板３上に、第１チップスタック１０、ロジックチップ７、及び第１バッファチップ２６１を覆う封止材５９が提供される。封止材５９内に、第１導電性接続２４１、第２導電性接続２４３、第３導電性接続２４６、第４導電性接続２４８、第５導電性接続２４９、第６導電性接続２４４、及び第７導電性接続２４７が提供される。メモリチップ１１、１２、１３、１４、第１バッファチップ２６１、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
第１バッファチップ２６１は第７導電性接続２４７を用いてロジックチップ７に接続される。第３再配線パターン２７７は第５再配線パッド２９７と第６再配線パッド２９８との間に形成される。第６導電性接続２４４は第１バッファチップ２６１の電源パッド９２と第６再配線パッド２９８との間に形成される。第１バッファチップ２６１はＤＲＡＭ又はＳＲＡＭのような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。
図１０は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図１１は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図１０及び図１１を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第２再配線パターン２７６、複数の第３再配線パターン２７７、複数の第１再配線パッド２９１、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、及び複数の第６再配線パッド２９８が形成される。再配線層２７４上にロジックチップ７及び第１バッファチップ２６１が搭載される。基板３上に、第１チップスタック１０、ロジックチップ７、及び第１バッファチップ２６１を覆う封止材５９が提供される。封止材５９内に、第１導電性接続２４１、第２導電性接続２４３、第３導電性接続２４６、第４導電性接続２４８、第５導電性接続２４９、第６導電性接続２４４、及び第７導電性接続２４７が提供される。メモリチップ１１、１２、１３、１４、第１バッファチップ２６１、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
第１再配線パターン（図８の２７５参照）及び第２再配線パッド（図８の２９２参照）は省略される。第５導電性接続２４９は、第１再配線パッド２９１に接触し、ロジックチップ７のデータパッド９１に接触する。
図１２は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図１３及び図１４は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図１２及び図１３を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第３再配線パターン２７７、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、及び複数の第６再配線パッド２９８が形成される。再配線層２７４上に、ロジックチップ７、第１バッファチップ２６１、及び第２バッファチップ２６２が搭載される。第２バッファチップ２６２は第１バッファチップ２６１上にオフセット（ｏｆｆ ｓｅｔ）整列される。基板３上に、第１チップスタック１０、ロジックチップ７、第１バッファチップ２６１、及び第２バッファチップ２６２を覆う封止材５９が形成される。封止材５９内に、第１導電性接続２４１、第２導電性接続２４３、第３導電性接続２４６、第４導電性接続２４８、第５導電性接続２４９、第６導電性接続２４４、及び第７導電性接続２４７が提供される。メモリチップ１１、１２、１３、１４、第１バッファチップ２６１、第２バッファチップ２６２、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
第１バッファチップ２６１及び第２バッファチップ２６２は、第７導電性接続２４７を用いてロジックチップ７に接続される。第３再配線パターン２７７は第５再配線パッド２９７と第６再配線パッド２９８との間に形成される。第６導電性接続２４４は、第１バッファチップ２６１及び第２バッファチップ２６２の電源パッド９２と第６再配線パッド２９８との間に形成される。第１バッファチップ２６１及び第２バッファチップ２６２は、ＤＲＡＭ又はＳＲＡＭのような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。
図１４を参照すると、第２バッファチップ２６２は、第１接着膜２５３を用いて第１バッファチップ２６１上に搭載される。第１バッファチップ２６１及び第２バッファチップ２６２は、第７導電性接続２４７を用いてロジックチップ７に接続される。第７導電性接続２４７は第１接着膜２５３の内部を通過する。
第１接着膜２５３はＤＡＦ（ｄｉｒｅｃｔ ａｄｈｅｓｉｖｅ ｆｉｌｍ）又はＦＯＷ（ｆｉｌｍ ｏｖｅｒ ｗｉｒｅ）と指称する。第７導電性接続２４７がボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）の場合、ボンディングワイヤの一部分が第１接着膜２５３を部分的に貫通又は通過する。第７導電性接続２４７が第１接着膜２５３を貫通又は通過する場合、第２バッファチップ２６２は第１バッファチップ２６１上に垂直整列される。
図１５は、本発明の一実施形態による半導体パッケージを説明するレイアウトである。
図１５を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第３再配線パターン２７７、複数の第４再配線パターン３１３、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第６再配線パッド２９８、複数の第７再配線パッド３１１、及び複数の第８再配線パッド３１４が形成される。再配線層２７４上に、ロジックチップ７、第１バッファチップ２６１、及び第２バッファチップ２６２が搭載される。第２バッファチップ２６２は第１バッファチップ２６１上にオフセット（ｏｆｆ ｓｅｔ）整列される。基板３上に、第１チップスタック１０、ロジックチップ７、第１バッファチップ２６１、及び第２バッファチップ２６２を覆う封止材５９が形成される。封止材５９内に、第１導電性接続２４１、第２導電性接続２４３、第３導電性接続２４６、第４導電性接続２４８、第５導電性接続２４９、第６導電性接続２４４、第７導電性接続２４７、及び第８導電性接続３１２が提供される。
第４再配線パターン３１３の両端に第７再配線パッド３１１及び第８再配線パッド３１４が形成される。第４再配線パターン３１３、第７再配線パッド３１１、及び第８再配線パッド３１４は、第１バッファチップ２６１とロジックチップ７との間に形成される。第１バッファチップ２６１及び第２バッファチップ２６２は、第７導電性接続２４７を用いて第８再配線パッド３１４に接続される。ロジックチップ７は、第８導電性接続３１２を用いて第７再配線パッド３１１に接続される。
図１６〜図２１は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図１６及び図１７を参照すると、基板３上にバッファチップ２６１、２６２及び支持台５０が搭載される。バッファチップ２６１、２６２及び支持台５０上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、第１再配線パターン２７５、第２再配線パターン２７６、及び第１〜第４再配線パッド２９１、２９２、２９３、２９４が形成される。再配線層２７４上にロジックチップ７が搭載される。基板３上に、バッファチップ２６１、２６２、支持台５０、第１チップスタック１０、及びロジックチップ７を覆う封止材５９が形成される。また、封止材５９内に、第１導電性接続２４１、第２導電性接続２４３、第４導電性接続２４８、第５導電性接続２４９、第９導電性接続２４２が形成される。バッファチップ２６１、２６２、メモリチップ１１、１２、１３、１４、及びロジックチップ７はデータパッド９１を含む。導電性接続２４１、２４２、２４３、２４８、２４９のそれぞれは、ボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）、ビームリード（ｂｅａｍ ｌｅａｄ）、導電性テープ、導電性スペーサ、貫通電極、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、ソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）、又はそれらの組み合わせを含む。
基板３は、硬性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、又は硬軟性印刷回路基板（ｒｉｇｉｄ−ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）を含む。基板３の下部表面は下部ソルダレジスト２に覆われ、基板３の上部表面は上部ソルダレジスト４に覆われる。基板３上に第１電極フィンガー２３１及び第３電極フィンガー２３２が形成される。基板３の下部に下部ソルダレジスト２を貫通する外部端子５が形成される。第１電極フィンガー２３１は基板３を介して外部端子５から選択される１つと電気的に接続される。外部端子５は、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、ソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）、ピングリッドアレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、リードグリッドアレイ（ｌｅａｄ ｇｒｉｄ ａｒｒａｙ）、導電性タブ（ｃｏｎｄｕｃｔｉｖｅ ｔａｂ）、又はそれらの組み合わせを含む。
他の実施形態において、基板３、バッファチップ２６１、２６２、支持台５０、第１チップスタック１０、ロジックチップ７、及び封止材５９は、カード型パッケージを構成する。外部端子５は省略される。
バッファチップ２６１、２６２のそれぞれは、ＤＲＡＭ又はＳＲＡＭのような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。バッファチップ２６１、２６２のデータパッド９１はデータ入出力パッドである。バッファチップ２６１、２６２のデータパッド９１と第３電極フィンガー２３２との間に第９導電性接続２４２が形成される。
バッファチップ２６１、２６２は、第９導電性接続２４２及び基板３を経由してロジックチップ７に電気的に接続される。バッファチップは第１バッファチップ２６１及び第２バッファチップ２６２を含む。第２バッファチップ２６２は、第１接着膜２５３を用いて第１バッファチップ２６１上に搭載される。第１接着膜２５３はＤＡＦ（ｄｉｒｅｃｔ ａｄｈｅｓｉｖｅ ｆｉｌｍ）又はＦＯＷ（ｆｉｌｍ ｏｖｅｒ ｗｉｒｅ）と指称する。第９導電性接続２４２は第１接着膜２５３の内部を通過する。例えば、第９導電性接続２４２がボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）の場合、ボンディングワイヤの一部分が第１接着膜２５３を部分的に貫通又は通過する。第９導電性接続２４２が第１接着膜２５３を貫通又は通過する場合、第２バッファチップ２６２は第１バッファチップ２６１上に垂直整列される。支持台５０及び第２バッファチップ２６２の上部表面は実質的に同一な水平レベルである。
メモリチップ１１、１２、１３、１４のそれぞれは、ナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）のような不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。メモリチップ１１、１２、１３、１４のデータパッド９１はデータ入出力パッドである。メモリチップ１１、１２、１３、１４はカスケード（ｃａｓｃａｄｅ）構造に積層される。メモリチップ１１、１２、１３、１４は段階的に（ｓｔｅｐ ｂｙ ｓｔｅｐ）オフセット整列される。メモリチップ１１、１２、１３、１４のそれぞれは、第２バッファチップ２６２よりも大きい幅である。メモリチップ１１、１２、１３、１４のうちの最下層メモリチップ１１は、第２接着膜２５４を用いて支持台５０及び第２バッファチップ２６２上に付着される。最下層メモリチップ１１の一側面は支持台５０の一側面に垂直整列される。最下層メモリチップ１１の他の側面は第２バッファチップ２６２上に整列される。メモリチップ１１、１２、１３、１４間に第３接着膜２５５が形成される。メモリチップ１１、１２、１３、１４は、基板３の一方向に段階的にオフセット整列される。
第２接着膜２５４の厚さは第３接着膜２５５よりも厚い。第９導電性接続２４２は第２接着膜２５４の内部を通過する。例えば、第９導電性接続２４２がボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）の場合、ボンディングワイヤの一部分が第２接着膜２５４を部分的に貫通又は通過する。第９導電性接続２４２が第２接着膜２５４を貫通又は通過する場合、第２バッファチップ２６２及び支持台５０は最下層メモリチップ１１の占有面積内に搭載される。
第２接着膜２５４は最下層メモリチップ１１と同一の幅を有する。第２接着膜２５４は最下層メモリチップ１１の下部表面に付着される。第２接着膜２５４は、最下層メモリチップ１１、第２バッファチップ２６２、及び支持台５０と直接的に接触する。第２接着膜２５４はＤＡＦ（ｄｉｒｅｃｔ ａｄｈｅｓｉｖｅ ｆｉｌｍ）又はＦＯＷ（ｆｉｌｍ ｏｖｅｒ ｗｉｒｅ）である。第３接着膜２５５は第２接着膜２５４と同一種類の物質膜である。いくつかの他の実施形態において、第３接着膜２５５は第２接着膜２５４と異なる種類の物質膜である。
第１再配線パターン２７５及び第２再配線パターン２７６は互いに離隔される。第１再配線パターン２７５の両端に接触する第１及び第２再配線パッド２９１、２９２が形成される。第２再配線パターン２７６の両端に接触する第３及び第４再配線パッド２９３、２９４が形成される。第１再配線パッド２９１は、最上層メモリチップ１４のデータパッド９１に接触して電気的に接続される。また、第１再配線パッド２９１は、第２導電性接続２４３を経由して複数のメモリチップ１１、１２、１３に電気的に接続される。第２導電性接続２４３は、メモリチップ１１、１２、１３のデータパッド９１及び第１再配線パッド２９１に接触する。
ロジックチップ７はコントローラ（ｃｏｎｔｒｏｌｌｅｒ）又はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）である。ロジックチップ７はメモリチップ１１、１２、１３よりも狭い幅である。ロジックチップ７は再配線層２７４上に搭載される。ロジックチップ７のデータパッド９１から選択される１つは、第５導電性接続２４９を経由して第２再配線パッド２９２に接続される。ロジックチップ７のデータパッド９１から選択される他の１つは、第４導電性接続２４８を経由して第３再配線パッド２９３に接続される。第４再配線パッド２９４と第１電極フィンガー２３１との間に第１導電性接続２４１が形成される。
メモリチップ１１、１２、１３は、データパッド９１、第２導電性接続２４３、第１再配線パッド２９１、第１再配線パターン２７５、第２再配線パッド２９２、第５導電性接続２４９、ロジックチップ７、第４導電性接続２４８、第３再配線パッド２９３、第２再配線パターン２７６、第４再配線パッド２９４、及び第１導電性接続２４１を順に経由して基板３に電気的に接続される。
図１６及び図１７に示すように、第１再配線パターン２７５及び第２再配線パターン２７６の長さは、ロジックチップ７の位置により自由に調節される。例えば、ロジックチップ７とメモリチップ１１、１２、１３との間の信号伝達経路を短縮しようとする場合、図１６と同様に第１再配線パターン２７５の長さは、第２再配線パターン２７６よりも短縮される。メモリチップ１１、１２、１３のデータパッド９１とロジックチップ７との間の電気的接続経路の長さは従来に比べて著しく短縮される。メモリチップ１１、１２、１３のデータパッド９１とロジックチップ７との間の電気的接続経路の長さは、ロジックチップ７と基板３との間の電気的接続経路よりも短縮される。
第９導電性接続２４２が第１接着膜２５３を通過する構成を利用して、第２バッファチップ２６２は第１バッファチップ２６１上に垂直整列される。また、第９導電性接続２４２が第２接着膜２５４を通過する構成を利用して、第２バッファチップ２６２及び支持台５０は最下層メモリチップ１１の占有面積内に搭載される。本実施形態によると、水平幅の縮小に有利な構成を有する半導体パッケージが提供される。従来に比べて著しく早い動作速度を有し、複数の半導体チップを搭載しながら大きさの縮小に有利な半導体パッケージを具現することができる。
図１８を参照すると、メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、第１再配線パッド２９１、第２再配線パターン２７６、及び第２再配線パターン２７６の両端に第３及び第４再配線パッド２９３、２９４が形成される。再配線層２７４上にロジックチップ７が搭載される。ロジックチップ７のデータパッド９１から選択される１つは、第５導電性接続２４９を経由して第１再配線パッド２９１に接続される。ロジックチップ７のデータパッド９１から選択される他の１つは、第４導電性接続２４８を経由して第３再配線パッド２９３に接続される。第１再配線パターン（図１６の２７５参照）、及び第２再配線パッド（図１６の２９２参照）は省略される。
ロジックチップ７は、第１再配線パッド２９１及びメモリチップ１１、１２、１３、１４のデータパッド９１に近く搭載される。ロジックチップ７とメモリチップ１１、１２、１３、１４との間の電気的接続経路は従来に比べて著しく短縮される。
図１９を参照すると、第２バッファチップ（図１６の２６２参照）は省略される。支持台５０及び第１バッファチップ２６１の上部表面は実質的に同一の水平レベルである。メモリチップ１１、１２、１３、１４のうちの最下層メモリチップ１１は、第２接着膜２５４を用いて支持台５０及び第１バッファチップ２６１上に付着される。最下層メモリチップ１１の一側面は第１バッファチップ２６１上に整列される。第９導電性接続２４２は第２接着膜２５４の内部を通過する。第１バッファチップ２６１及び支持台５０は最下層メモリチップ１１の占有面積内に搭載される。
図２０を参照すると、バッファチップ２６１、２６２及び支持台５０上にチップスタック（ｃｈｉｐ ｓｔａｃｋ）９が搭載される。チップスタック９は複数のメモリチップ１１、１２、１３、１４、２１、２２、２３、２４を含む。便宜的に複数のメモリチップは、第１〜第８メモリチップ１１、１２、１３、１４、２１、２２、２３、２４と指称する。第１〜第４メモリチップ１１、１２、１３、１４は第１チップスタック１０を構成し、第５〜第８メモリチップ２１、２２、２３、２４は第２チップスタック２０を構成する。第８メモリチップ２４上に再配線層２７４が形成される。
第４メモリチップ１４上に中間再配線層２８４が形成される。中間再配線層２８４は、第５再配線パターン２８５、及び第５再配線パターン２８５の両端に形成された第９再配線パッド２９５及び第１０再配線パッド２９６を含む。第１〜第４メモリチップ１１、１２、１３、１４は第１カスケード（ｃａｓｃａｄｅ）構造に積層される。第２導電性接続２４３は第１０再配線パッド２９６に接触する。
第５〜第８メモリチップ２１、２２、２３、２４は第２カスケード（ｃａｓｃａｄｅ）構造に積層される。第５〜第８メモリチップ２１、２２、２３、２４は、第１〜第４メモリチップ１１、１２、１３、１４と異なる方向に整列される。第５〜第８メモリチップ２１、２２、２３、２４は、第１〜第４メモリチップ１１、１２、１３、１４と反対方向に順にオフセット整列される。例えば、第５メモリチップ２１は、第４接着膜２５６を用いて中間再配線層２８４上に付着される。第４接着膜２５６は第２接着膜２５４と実質的に同一のものである。第２導電性接続２４３は第４接着膜２５６の内部を通過する。
第６〜第８メモリチップ２２、２３、２４は、第５接着膜２５７を用いて第５メモリチップ２１上に順に付着される。第５〜第７メモリチップ２１、２２、２３は、第１０導電性接続２４５を利用して第４再配線パッド２９４に接続される。第８メモリチップ２４のデータパッド９１は第４再配線パッド２９４に接触して電気的に接続される。第１０導電性接続２４５の一端は第９再配線パッド２９５に接触する。
図２１を参照すると、メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、第１再配線パターン２７５、及び第１再配線パターン２７５の両端に第１及び第２再配線パッド２９１、２９２が形成される。再配線層２７４上にロジックチップ７が搭載される。ロジックチップ７のデータパッド９１から選択される１つは、第５導電性接続２４９を経由して第２再配線パッド２９２に接続される。ロジックチップ７のデータパッド９１から選択される他の１つは、第１導電性接続２４１を経由して第１電極フィンガー２３１に接続される。第２再配線パターン（図１７の２７６参照）、及び第３及び第４再配線パッド（図１６の２９３、２９４参照）は省略される。
図２２（Ａ）は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図２２（Ｂ）は図２２（Ａ）の一部分を示す断面図である。
図２２（Ａ）を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第６再配線パターン３７６、複数の第７再配線パターン３７７、複数の第１１再配線パッド３９３、複数の第１２再配線パッド３９４、複数の第１３再配線パッド３９５、及び複数の第１４再配線パッド３９６が形成される。再配線層２７４上にロジックチップ７が搭載される。基板３上に第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９及び第１１〜第１３導電性接続３４１、３４７、３４８が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は複数のデータパッド９１及び複数の電源パッド９２を含む。
第１３導電性接続３４８はロジックチップ７と第１１再配線パッド３９３との間に接続される。第７再配線パターン３７７は第１１再配線パッド３９３と第１４再配線パッド３９６との間に形成される。第１２導電性接続３４７は第１４再配線パッド３９６と第１３再配線パッド３９５との間に接続される。第６再配線パターン３７６は第１３再配線パッド３９５と第１２再配線パッド３９４との間に形成される。第１１導電性接続３４１は第１２再配線パッド３９４と第４電極フィンガー３３１との間に接続される。
第１２導電性接続３４７は、ボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）、ビームリード（ｂｅａｍ ｌｅａｄ）、又は導電性テープ（ｃｏｎｄｕｃｔｉｖｅ ｔａｐｅ）を含む。例えば、第１２導電性接続３４７はゴールドワイヤ又はアルミニウムワイヤのようなボンディングワイヤである。第１４再配線パッド３９６と第１３再配線パッド３９５との間に第２再配線パターン２７６が配置される。第１２導電性接続３４７は第２再配線パターン２７６上を横切る。第１２導電性接続３４７は第２再配線パターン２７６と離隔される。
他の実施形態において、第１４再配線パッド３９６と第１３再配線パッド３９５との間に第１再配線パターン２７５及び第２再配線パターン２７６のうちの少なくとも１つが配置される。
図２２（Ｂ）を参照すると、最上層メモリチップ１４はパッシベーション絶縁膜１４Ｐを含む。パッシベーション絶縁膜１４Ｐは最上層メモリチップ１４を覆う。再配線層２７４は、第１絶縁膜２７４Ａ、第１３再配線パッド３９５、第２再配線パターン２７６、第１４再配線パッド３９６、第２絶縁膜２７４Ｂを含む。第１絶縁膜２７４Ａは最上層メモリチップ１４上を覆う。第１絶縁膜２７４Ａ上に、第１３再配線パッド３９５、第２再配線パターン２７６、及び第１４再配線パッド３９６が形成される。例えば、第１３再配線パッド３９５、第２再配線パターン２７６、及び第１４再配線パッド３９６は、同一のレベルに形成される。第１３再配線パッド３９５、第２再配線パターン２７６、及び第１４再配線パッド３９６は互いに重畳しないように形成される。
第２絶縁膜２７４Ｂは、第１絶縁膜２７４Ａ及び第２再配線パターン２７６を覆い、第１３再配線パッド３９５及び第１４再配線パッド３９６を露出する。第１３再配線パッド３９５と第１４再配線パッド３９６との間に第１２導電性接続３４７が形成される。第１２導電性接続３４７は第２再配線パターン２７６と離隔される。第１２導電性接続３４７は第１３再配線パッド３９５及び第１４再配線パッド３９６に直接的に接触する。
図２３は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図２４は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図２３及び図２４を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４Ｐが形成される。再配線層２７４Ｐは最上層メモリチップ１４上を部分的に覆う。
再配線層２７４Ｐ内に、複数の第２再配線パターン２７６、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、及び複数の第５再配線パッド２９７が形成される。最上層メモリチップ１４上にロジックチップ７が搭載される。基板３上に第１チップスタック１０及びロジックチップ７を覆う封止材５９が提供される。封止材５９内に第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数のデータパッド９１及び複数の電源パッド９２を含む。
ロジックチップ７と最上層メモリチップ１４との間には再配線層２７４Ｐがなくてもよい。例えば、再配線層２７４Ｐはロジックチップ７と重畳しないように最上層メモリチップ１４上に部分的に形成される。第１再配線パッド（図５の２９１参照）は省略される。第５導電性接続２４９は、最上層メモリチップ１４のデータパッド９１に接触し、ロジックチップ７のデータパッド９１に接触する。メモリチップ１１、１２、１３、１４とロジックチップ７との間の電気的接続経路の長さは従来に比べて著しく短縮される。
図２５は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図２６は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図２５及び図２６を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第８再配線パターン４７５、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第１５再配線パッド４９１、及び複数の第１６再配線パッド４９２が形成される。再配線層２７４上にロジックチップ７及び第１デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）４０５が搭載される。基板３上に第１チップスタック１０及びロジックチップ７を覆う封止材５９が提供される。封止材５９内に、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９、第１４導電性接続４４９、及び第１５導電性接続４５０が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数の第１データパッド９１、複数の第２データパッド９３、及び複数の電源パッド９２を含む。
以下では、図１及び図２（Ａ）を参照して説明した構成要素との相違点だけを簡略に説明する。
第１４導電性接続４４９はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。第１５導電性接続４５０は導電性ペースト（ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）、ソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）、又はソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）である。複数のメモリチップ１１、１２、１３、１４のそれぞれはナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）のような不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。複数のメモリチップ１１、１２、１３、１４のそれぞれは、ロジックチップ７及び第１デカップリングキャパシタ４０５よりも大きい幅である。例えば、第１デカップリングキャパシタ４０５はＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）である。ロジックチップ７はロジック素子（ｌｏｇｉｃ ｄｅｖｉｃｅ）を含むコントローラ（ｃｏｎｔｒｏｌｌｅｒ）又はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）である。
第１デカップリングキャパシタ４０５と最上層メモリチップ１４との間に再配線層２７４が介在する。第１デカップリングキャパシタ４０５は、第１５導電性接続４５０、複数の第１５再配線パッド４９１、複数の第８再配線パターン４７５、複数の第１６再配線パッド４９２、第１４導電性接続４４９、及び第２データパッド９３を経由してロジックチップ７に接続される。第１デカップリングキャパシタ４０５はロジックチップ７に近く装着される。
他の実施形態において、第１デカップリングキャパシタ４０５は、最上層メモリチップ１４の第１データパッド９１に直接的に接続される。更に他の実施形態において、第１デカップリングキャパシタ４０５は、複数の第１データパッド９１、複数の第２データパッド９３、及び複数の電源パッド９２から選択される２つに接続される。更に他の実施形態において、第１デカップリングキャパシタ４０５は複数の電源パッド９２に接続される。更に他の実施形態において、第１デカップリングキャパシタ４０５は、最上層メモリチップ１４とロジックチップ７との間のデータ伝達経路に接続される。更に他の実施形態において、メモリチップ１１、１２、１３、１４のそれぞれはＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。更に他の実施形態において、再配線層２７４は上部配線層と指称する。
図２７は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図２７を参照すると、複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４上にロジックチップ７及び第１デカップリングキャパシタ４０５が搭載される。第１デカップリングキャパシタ４０５は第３データパッド９４を含む。第３データパッド９４と第２データパッド９３との間に第１４導電性接続４４９が形成される。第１４導電性接続４４９はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。第１デカップリングキャパシタ４０５は、第１４導電性接続４４９を経由してロジックチップ７に接続される。
図２８は、本発明の一実施形態による半導体パッケージを説明するレイアウトである。
図２８を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第８再配線パターン４７５、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第１５再配線パッド４９１、及び複数の第１６再配線パッド４９２が形成される。再配線層２７４上にロジックチップ７及び第１デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）４０５が搭載される。基板３上に第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９、第１４導電性接続４４９、及び第１５導電性接続４５０が形成される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数の第１データパッド９１、第２データパッド９３、及び複数の電源パッド９２を含む。
基板３上に第２デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）４０６が搭載される。第２デカップリングキャパシタ４０６はＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）である。基板３上に、第１電極フィンガー２３１、第２電極フィンガー２３３、及び第５電極フィンガー４３１が形成される。第２デカップリングキャパシタ４０６は、第５電極フィンガー４３１を経由してロジックチップ７又は複数のメモリチップ１１、１２、１３、１４に接続される。
図２９は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図３０は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図２９及び図３０を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第９再配線パターン４７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第１７再配線パッド４９３、及び複数の第１８再配線パッド４９４が形成される。再配線層２７４上にロジックチップ７及びＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）４０７が搭載される。基板３上に、第１チップスタック１０、ロジックチップ７及びＩＰＤ（４０７）を覆う封止材５９が提供される。封止材５９内に、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９、第１６導電性接続４５１、及び第１７導電性接続４５２が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数の第１データパッド９１、第４データパッド９５、及び複数の電源パッド９２を含む。
第１６導電性接続４５１はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。第１７導電性接続４５２はソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）又はソルダバンプ（ｓｏｌｄｅｒ ｂｕｍｐ）である。複数のメモリチップ１１、１２、１３、１４のそれぞれはナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）のような不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。複数のメモリチップ１１、１２、１３、１４のそれぞれは、ロジックチップ７及びＩＰＤ（４０７）よりも大きい幅である。ＩＰＤ４０７は、抵抗、インダクタ、キャパシタ、又はそれらの組み合わせを含む。ロジックチップ７はロジック素子（ｌｏｇｉｃ ｄｅｖｉｃｅ）を含むコントローラ（ｃｏｎｔｒｏｌｌｅｒ）又はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）である。
ＩＰＤ４０７と最上層メモリチップ１４との間に再配線層２７４が介在する。ＩＰＤ４０７は、第１７導電性接続４５２、複数の第１８再配線パッド４９４、複数の第９再配線パターン４７６、複数の第１７再配線パッド４９３、第１６導電性接続４５１、及び第４データパッド９５を経由してロジックチップ７に接続される。ＩＰＤ４０７はロジックチップ７に近く装着される。
他の実施形態において、ＩＰＤ４０７は最上層メモリチップ１４の第１データパッド９１に直接的に接続される。更に他の実施形態において、ＩＰＤ４０７は最上層メモリチップ１４とロジックチップ７との間のデータ伝達経路に接続される。更に他の実施形態において、メモリチップ１１、１２、１３、１４のそれぞれは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。
図３１は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図３２は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図３１及び図３２を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第９再配線パターン４７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第１７再配線パッド４９３、及び複数の第１８再配線パッド４９４が形成される。再配線層２７４上にロジックチップ７及びＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）４０７が搭載される。基板３上に、第１チップスタック１０、ロジックチップ７、及びＩＰＤ４０７を覆う封止材５９が提供される。封止材５９内に、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９、第１６導電性接続４５１、及び第１８導電性接続４５３が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数の第１データパッド９１、第４データパッド９５、及び複数の電源パッド９２を含む。
第１６導電性接続４５１及び第１８導電性接続４５３はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。複数のメモリチップ１１、１２、１３、１４のそれぞれはナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）のような不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。複数のメモリチップ１１、１２、１３、１４のそれぞれは、ロジックチップ７及びＩＰＤ４０７よりも大きい幅である。ＩＰＤ４０７は、抵抗、インダクタ、キャパシタ、又はそれらの組み合わせを含む。ロジックチップ７はロジック素子（ｌｏｇｉｃ ｄｅｖｉｃｅ）を含むコントローラ（ｃｏｎｔｒｏｌｌｅｒ）又はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）である。
ＩＰＤ４０７と最上層メモリチップ１４との間に再配線層２７４が介在する。ＩＰＤ４０７は第５データパッド９６を含む。第５データパッド９６と複数の第１８再配線パッド４９４との間に第１８導電性接続４５３が形成される。ＩＰＤ４０７は、第１８導電性接続４５３、複数の第１８再配線パッド４９４、複数の第９再配線パターン４７６、複数の第１７再配線パッド４９３、第１６導電性接続４５１、及び第４データパッド９５を経由してロジックチップ７に接続される。ＩＰＤ４０７はロジックチップ７に近く装着される。
図３３は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図３４は、本発明の一実施形態による半導体パッケージを説明する断面図である
図３３及び図３４を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４上にロジックチップ７及びＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）４０７が搭載される。基板３上に、第１チップスタック１０、ロジックチップ７、及びＩＰＤ４０７を覆う封止材５９が提供される。封止材５９内に、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９、及び第１６導電性接続４５１が提供される。
第１６導電性接続４５１はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。ＩＰＤ４０７は第５データパッド９６を含む。第５データパッド９６と第４データパッド９５との間に第１６導電性接続４５１が形成される。ＩＰＤ４０７は、第１６導電性接続４５１を経由してロジックチップ７に接続される。ＩＰＤ４０７はロジックチップ７に近く装着される。
図３５は、本発明の一実施形態による半導体パッケージを説明するレイアウトである。
図３５を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第３再配線パターン２７７、複数の第８再配線パターン４７５、複数の第９再配線パターン４７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第６再配線パッド２９８、複数の第１５再配線パッド４９１、複数の第１６再配線パッド４９２、複数の第１７再配線パッド４９３、及び複数の第１８再配線パッド４９４が形成される。再配線層２７４上に、ロジックチップ７、第１バッファチップ２６１、第２バッファチップ２６２、第１デカップリングキャパシタ４０５、及びＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）４０７が搭載される。
基板３上に、第１導電性接続２４１、第２導電性接続２４３、第３導電性接続２４６、第４導電性接続２４８、第５導電性接続２４９、第６導電性接続２４４、第７導電性接続２４７、第１４導電性接続４４９、第１６導電性接続４５１、及び第１８導電性接続４５３が提供される。メモリチップ１１、１２、１３、１４、第１バッファチップ２６１、第２バッファチップ２６２、及びロジックチップ７は、複数の第１データパッド９１、第２データパッド９３、第４データパッド９５、及び複数の電源パッド９２を含む。
第１バッファチップ２６１及び第２バッファチップ２６２は、ＤＲＡＭ又はＳＲＡＭのような揮発性メモリ素子（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。基板３上に第２デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）４０６が搭載される。第１デカップリングキャパシタ４０５及び第２デカップリングキャパシタ４０６は、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）である。基板３上に、第１電極フィンガー２３１、第２電極フィンガー２３３、及び第５電極フィンガー４３１が形成される。ＩＰＤ４０７は第５データパッド９６を含む。第１デカップリングキャパシタ４０５、第２デカップリングキャパシタ４０６、及びＩＰＤ４０７は受動素子と指称する。
図３６は、本発明の一実施形態による半導体パッケージを説明するレイアウトであり、図３７は、図３６の一部分を詳細に示す拡大図であり、図３８は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図３６及び図３７を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。複数のメモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、及びデカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）５１１が形成される。再配線層２７４上にロジックチップ７が搭載される。基板３上に、第１〜第５導電性接続２４１、２４３、２４６、２４８、２４９、及び第１９導電性接続４５１が提供される。複数のメモリチップ１１、１２、１３、１４、及びロジックチップ７は、複数の第１データパッド９１、第６データパッド９７、及び複数の電源パッド９２を含む。
デカップリングキャパシタ５１１は、第１キャパシタ電極５０１、第１キャパシタ電極５０１と対向する第２キャパシタ電極５０５、及び第１キャパシタ電極５０１と第２キャパシタ電極５０５との間のキャパシタ誘電膜５０３を含む。第１キャパシタ電極５０１の一端に第１キャパシタパッド５２１が形成され、第２キャパシタ電極５０５の一端に第２キャパシタパッド５２５が形成される。第１キャパシタパッド５２１及び第２キャパシタパッド５２５は、第１９導電性接続５４１により第６データパッド９７に接続される。デカップリングキャパシタ５１１は、第１９導電性接続５４１を経由してロジックチップ７に接続される。
第１キャパシタ電極５０１及び第２キャパシタ電極５０５は互いに平行する。第１キャパシタ電極５０１及び第２キャパシタ電極５０５のそれぞれはジグザグ状に曲がる。第１キャパシタ電極５０１及び第２キャパシタ電極５０５のそれぞれは金属膜のような導電膜を含む。キャパシタ誘電膜５０３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、高誘電膜（Ｈｉｇｈ−Ｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）、又はそれらの組み合わせのような絶縁物を含む。第１９導電性接続５４１はボンディングワイヤ（ｂｏｎｄｉｎｇ ｗｉｒｅ）である。デカップリングキャパシタ５１１はロジックチップ７に近く形成される。
他の実施形態において、デカップリングキャパシタ５１１は、最上層メモリチップ１４の第１データパッド９１に直接的に接続される。更に他の実施形態において、デカップリングキャパシタ５１１は最上層メモリチップ１４とロジックチップ７との間のデータ伝達経路に接続される。
図３８を参照すると、最上層メモリチップ１４はパッシベーション絶縁膜１４Ｐを含む。パッシベーション絶縁膜１４Ｐは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせのような絶縁物を含む。パッシベーション絶縁膜１４Ｐ上に再配線層２７４が形成される。再配線層２７４内にデカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）５１１が形成される。
例えば、パッシベーション絶縁膜１４Ｐ上に第１絶縁膜２７４Ａが形成される。第１絶縁膜２７４Ａはパッシベーション絶縁膜１４Ｐに直接的に接触する。第１絶縁膜２７４Ａ上に、第１キャパシタ電極５０１、第２キャパシタ電極５０５、キャパシタ誘電膜５０３、第１キャパシタパッド５２１、及び第２キャパシタパッド５２５が形成される。第１絶縁膜２７４Ａ上にデカップリングキャパシタ５１１を覆う第２絶縁膜２７４Ｂが形成される。第２絶縁膜２７４Ｂは、第１キャパシタ電極５０１及び第２キャパシタ電極５０５を覆い、第１キャパシタパッド５２１及び第２キャパシタパッド５２５を露出する。第１キャパシタパッド５２１及び第２キャパシタパッド５２５上に第１９導電性接続５４１が形成される。第１キャパシタ電極５０１、第２キャパシタ電極５０５、キャパシタ誘電膜５０３、第１キャパシタパッド５２１、及び第２キャパシタパッド５２５は同一の水平レベルに形成される。
他の実施形態において、再配線層２７４は最上層メモリチップ１４上に部分的に形成される。
図３９は、本発明の一実施形態による半導体パッケージの一部分を詳細に示す拡大図であり、図４０は、本発明の一実施形態による半導体パッケージを説明する断面図である。
図３９及び図４０を参照すると、最上層メモリチップ１４はパッシベーション絶縁膜１４Ｐを含む。パッシベーション絶縁膜１４Ｐ上に再配線層２７４が形成される。再配線層２７４内にデカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）５１１Ａが形成される。デカップリングキャパシタ５１１Ａは、第１キャパシタ電極５０１Ａ、第１キャパシタ電極５０１Ａ上のキャパシタ誘電膜５０３Ａ、及びキャパシタ誘電膜５０３Ａ上の第２キャパシタ電極５０５Ａを含む。第１キャパシタ電極５０１Ａの一端に第１キャパシタパッド５２１Ａが形成され、第２キャパシタ電極５０５Ａの一端に第２キャパシタパッド５２５Ａが形成される。第１キャパシタパッド５２１Ａ及び第２キャパシタパッド５２５Ａ上に第１９導電性接続５４１が形成される。
キャパシタ誘電膜５０３Ａは第１キャパシタ電極５０１Ａの上部表面を覆う。キャパシタ誘電膜５０３Ａは第１キャパシタ電極５０１Ａと第２キャパシタ電極５０５Ａとの間に介在する。キャパシタ誘電膜５０３Ａは、第１キャパシタ電極５０１Ａ及び第２キャパシタ電極５０５Ａに接触する。
図４１は、本発明の一実施形態による半導体パッケージを説明するレイアウトである。
図４１を参照すると、基板３上に第１チップスタック（ｃｈｉｐ ｓｔａｃｋ）１０が搭載される。第１チップスタック１０は複数のメモリチップ１１、１２、１３、１４を含む。メモリチップ１１、１２、１３、１４のうちの最上層メモリチップ１４上に再配線層２７４が形成される。再配線層２７４内に、複数の第１再配線パターン２７５、複数の第２再配線パターン２７６、複数の第３再配線パターン２７７、複数の第９再配線パターン４７６、複数の第１再配線パッド２９１、複数の第２再配線パッド２９２、複数の第３再配線パッド２９３、複数の第４再配線パッド２９４、複数の第５再配線パッド２９７、複数の第６再配線パッド２９８、複数の第１７再配線パッド４９３、及び第１デカップリングキャパシタ５１１が形成される。再配線層２７４上に、ロジックチップ７、第１バッファチップ２６１、第２バッファチップ２６２、及びＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）４０７が搭載される。
基板３上に、第１導電性接続２４１、第２導電性接続２４３、第３導電性接続２４６、第４導電性接続２４８、第５導電性接続２４９、第６導電性接続２４４、第７導電性接続２４７、第１６導電性接続４５１、及び第１９導電性接続５４１が形成される。メモリチップ１１、１２、１３、１４、第１バッファチップ２６１、第２バッファチップ２６２、及びロジックチップ７は、複数の第１データパッド９１、第４データパッド９５、第６データパッド９７、及び複数の電源パッド９２を含む。
第１デカップリングキャパシタ５１１は第１キャパシタパッド５２１及び第２キャパシタパッド５２５を含む。第１キャパシタパッド５２１及び第２キャパシタパッド５２５は、第１９導電性接続５４１により第６データパッド９７に接続される。基板３上に第２デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）４０６が搭載される。第２デカップリングキャパシタ４０６はＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）である。基板３上に、第１電極フィンガー２３１、第２電極フィンガー２３３、及び第５電極フィンガー４３１が形成される。
図１〜図４１を参照して説明したように、再配線層２７４、メモリチップ１１、１２、１３、１４、ロジックチップ７、バッファチップ２６１、２６２、ＩＰＤ４０７、及びデカップリングキャパシタ４０５、４０６、５１１の構成は、信号伝達経路を短縮し、動作速度を改善し、大きさ縮小に有利な半導体パッケージの具現に非常に効果的に用いられる。例えば、メモリチップ１１、１２、１３、１４は、ロジックチップ７及び再配線層２７４を経由して基板３に電気的に接続される。メモリチップ１１、１２、１３、１４とロジックチップ７との間の信号伝達経路を短縮することで半導体パッケージの動作速度は従来に比べて著しく増加する。基板３内には、ロジックチップ７とメモリチップ１１、１２、１３、１４との間にデータ信号を伝達する役割を担うどのような配線も必要としない。
基板３内に形成された基板内部配線３２１、３２２、３２３は従来に比べて著しく単純化される。基板３の電源供給能力及び信号伝達能力は従来に比べて著しく向上する。再配線層２７４の構成によって、ロジックチップ７、バッファチップ２６１、２６２、ＩＰＤ４０７、及びデカップリングキャパシタ４０５、４０６、５１１の搭載位置に対する自由度は従来に比べて著しく改善される。再配線層２７４の構成は半導体パッケージの大きさの縮小に非常に効果的な手段を提供する。
他の実施形態において、メモリチップ１１、１２、１３、１４、ロジックチップ７、バッファチップ２６１、２６２、ＩＰＤ４０７、及びデカップリングキャパシタ４０５、４０６、５１１との間の信号伝達経路は多様に構成される。例えば、メモリチップ１１、１２、１３、１４又はバッファチップ２６１、２６２のいくつかは、基板３を経由してロジックチップ７に電気的に接続される。
図４２は、本発明の一実施形態による電子装置の斜視図であり、図４３は、本発明の一実施形態による電子装置のシステムブロック図である。電子装置は、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）１１００のようなデータ保存装置である。
図４２及び図４３を参照すると、ソリッドステートドライブ（ＳＳＤ）１１００は、インターフェース１１１３、制御器（ｃｏｎｔｒｏｌｌｅｒ）１１１５、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）１１１８、及びバッファメモリ（ｂｕｆｆｅｒ ｍｅｍｏｒｙ）１１１９を含む。ソリッドステートドライブ１１００は半導体素子を用いて情報を保存する装置である。ソリッドステートドライブ１１００は、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ）に比べて速度が早く、機械的遅延や失敗率、発熱、騷音も少なく、小型化、軽量化することができる長所がある。ソリッドステートドライブ１１００は、ラップトップ、ノートパソコン、デスクトップパソコン、ＭＰ３プレーヤ、又は携帯用保存装置に用いられる。
制御器１１１５は、インターフェース１１１３に隣接するように形成され、電気的に接続される。制御器１１１５はメモリ制御器及びバッファ制御器を含むマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）である。不揮発性メモリ１１１８は、制御器１１１５に隣接するように形成され、電気的に接続される。ソリッドステートドライブ１１００のデータ保存容量は不揮発性メモリ１１１８に対応する。バッファメモリ１１１９は制御器１１１５に隣接するように形成されて電気的に接続される。
インターフェース１１１３は、ホスト（Ｈｏｓｔ）１００２に接続され、データのような電気信号を送受信する役割を担う。例えば、インターフェース１１１３は、ＳＡＴＡ、ＩＤＥ、ＳＣＳＩ、及び／又はそれらの組み合わせのような規格を用いる装置である。不揮発性メモリ１１１８は制御器１１１５を経由してインターフェース１１１３に接続される。不揮発性メモリ１１１８はインターフェース１１１３を介して受信したデータを保存する役割を担う。ソリッドステートドライブ１１００への電源供給が遮断されても、不揮発性メモリ１１１８に保存されたデータは保存される特性がある。
バッファメモリ１１１９は揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）を含む。揮発性メモリはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及び／又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。バッファメモリ１１１９は不揮発性メモリ１１１８に比べて相対的に早い動作速度を示す。
インターフェース１１１３のデータ処理速度は不揮発性メモリ１１１８の動作速度に比べて相対的に早い。ここで、バッファメモリ１１１９はデータを臨時的に保存する役割を担う。インターフェース１１１３を介して受信したデータは、制御器１１１５を経由してバッファメモリ１１１９に臨時的に保存された後、不揮発性メモリ１１１８のデータ書き込み（ｗｒｉｔｅ）速度に合わせて不揮発性メモリ１１１８に永久保存される。また、不揮発性メモリ１１１８に保存されたデータのうち、よく使われるデータは前もって読み出し（ｒｅａｄ）されてバッファメモリ１１１９に臨時的に保存される。即ち、バッファメモリ１１１９はソリッドステートドライブ１１００の有効動作速度を増加させてエラー（ｅｒｒｏｒ）発生率を減少させる役割をする。
不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）１１１８、バッファメモリ１１１９、及び制御器１１１５は、図１〜図４１を参照して説明したものと同様な構成を示す。例えば、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）１１１８、バッファメモリ１１１９、及び制御器１１１５は１つの半導体パッケージ内に搭載される。他の実施形態において、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）１１１８及び制御器１１１５は第１半導体パッケージ内に搭載され、バッファメモリ１１１９は第２半導体パッケージ内に搭載される。他の実施形態において、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）１１１８は第１半導体パッケージ内に搭載され、バッファメモリ１１１９は第２半導体パッケージ内に搭載され、制御器１１１５は第３半導体パッケージ内に搭載される。ソリッドステートドライブ１１００の電気的特性は従来に比べて著しく改善される。
図４４〜図４６は、本発明の一実施形態による電子装置の斜視図であり、図４７は、本発明の一実施形態による電子装置のシステムブロック図である。
図４４〜図４６を参照すると、図１〜図４１を参照して説明した半導体パッケージはｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ−ｍｅｄｉａ ｃｈｉｐ）１２００、ｍｉｃｒｏＳＤ１３００、携帯電話１９００、ネットブック、ノートパソコン、又はタブレットＰＣのような電子システムに有効に適用される。例えば、図１〜図４１を参照して説明したものと同様な半導体パッケージは、携帯電話１９００内のメインボードに搭載される。図１〜図４１を参照して説明したものと同様な半導体パッケージは、ｍｉｃｒｏＳＤ１３００のような拡張装置として提供され、携帯電話１９００に装着して用いられる。
図４７を参照すると、図１〜図４１を参照して説明したものと同様な半導体パッケージは、電子システム２１００に適用される。電子システム２１００は、ボディ（Ｂｏｄｙ）２１１０、マイクロプロセッサユニット（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）２１２０、パワーユニット（Ｐｏｗｅｒ Ｕｎｉｔ）２１３０、機能ユニット（Ｆｕｎｃｔｉｏｎ Ｕｎｉｔ）２１４０、及びディスプレイコントローラユニット（Ｄｉｓｐｌａｙ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）２１５０を含む。ボディ２１１０は印刷回路基板（ＰＣＢ）に形成されたマザーボード（Ｍｏｔｈｅｒ Ｂｏａｒｄ）である。マイクロプロセッサユニット２１２０、パワーユニット２１３０、機能ユニット２１４０、及びディスプレイコントローラユニット２１５０は、ボディ２１１０に装着される。ボディ２１１０の内部或いはボディ２１１０の外部にディスプレイユニット２１６０が配置される。例えば、ディスプレイユニット２１６０は、ボディ２１１０の表面に配置されてディスプレイコントローラユニット２１５０によりプロセスされたイメージを表示する。
パワーユニット２１３０は、外部バッテリ（図示せず）などから所定電圧を受けて、これを、要求される電圧レベルに分岐して、マイクロプロセッサユニット２１２０、機能ユニット２１４０、ディスプレイコントローラユニット２１５０などに供給する役割を担う。マイクロプロセッサユニット２１２０は、パワーユニット２１３０から電圧を受けて機能ユニット２１４０とディスプレイユニット２１６０を制御する。機能ユニット２１４０は多様な電子システム２１００の機能を遂行する。例えば、電子システム２１００が携帯電話の場合、機能ユニット２１４０は、ダイヤリング、又は外部装置（Ｅｘｔｅｒｎａｌ Ａｐｐａｒａｔｕｓ）２１７０との交信によって、ディスプレイユニット２１６０への映像出力、スピーカへの音声出力などのような携帯電話機能を遂行する多くの構成要素を含み、カメラが装着された場合にはカメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）の役割を担う。
応用実施形態において、電子システム２１００が容量拡張のためにメモリカードなどと接続する場合、機能ユニット２１４０はメモリカードコントローラである。機能ユニット２１４０は、有線或いは無線の通信ユニット（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｔ）２１８０を介して外部装置２１７０と信号を交信する。電子システム２１００が機能拡張のためにＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などを必要とする場合、機能ユニット２１４０はインターフェースコントローラ（Ｉｎｔｅｒｆａｃｅ Ｃｏｎｔｒｏｌｌｅｒ）の役割をする。機能ユニット２１４０は大容量保存装置を含むことができる。
図１〜図４１を参照して説明したものと同様な半導体パッケージは、機能ユニット２１４０又はマイクロプロセッサユニット２１２０に適用される。例えば、機能ユニット２１４０は、基板３、バッファチップ２６１、２６２、メモリチップ１１、１２、１３、１４、再配線層２７４、及びロジックチップ７を含む。基板３はボディ２１１０に電気的に接続される。上述した半導体パッケージを搭載した電子システム２１００は、複数の半導体チップを搭載しながらも軽薄短小化に有利であり、信号伝達経路の短縮による高速動作特性を示す。
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
２、４ ソルダレジスト
３ 基板
５ 外部端子
７ ロジックチップ
９ チップスタック（ｃｈｉｐ ｓｔａｃｋ）
１０、２０ 第１及び第２チップスタック
１１、１２、１３、１４、２１、２２、２３、２４ メモリチップ
１４Ｐ パッシベーション絶縁膜
５０ 支持台
５９ 封止材
９１、９３、９４、９５、９６、９７ データパッド
９２ 電源パッド
２３１、２３２、２３３、３３１、４３１ 電極フィンガー
２４１、２４２、２４３、２４４、２４５、２４６、２４７、２４８、２４９、３１２、３４１、３４７、３４８、４４９、４５０、４５１、４５２、４５３、５４１ 導電性接続
２５３、２５４、２５５、２５６、２５７ 接着膜
２６１、２６２ バッファチップ
２７４、２７４Ｐ、２８４ 再配線層
２７４Ａ 第１絶縁膜
２７４Ｂ 第２絶縁膜
２７５、２７６、２７７、２８５、３１３、３７６、３７７、４７５、４７６ 再配線パターン
２９１、２９２、２９３、２９４、２９５、２９６、２９７、２９８、３１１、３１４、３９３、３９４、３９５、３９６、４９１、４９２、４９３、４９４ 再配線パッド
３２１、３２２、３２３ 基板内部配線
４０５、４０６、５１１ デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）
４０７ ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）
５０１、５０１Ａ、５０５、５０５Ａ キャパシタ電極
５０３、５０３Ａ キャパシタ誘電膜
５２１、５２１Ａ、５２５、５２５Ａ キャパシタパッド
１００２ ホスト（Ｈｏｓｔ）
１１００ ソリッドステートドライブ（ＳＳＤ）
１１１３ インターフェース
１１１５ 制御器（ｃｏｎｔｒｏｌｌｅｒ）
１１１８ 不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）
１１１９ バッファメモリ（ｂｕｆｆｅｒ ｍｅｍｏｒｙ）
１２００ ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ−ｍｅｄｉａ ｃｈｉｐ）
１３００ ｍｉｃｒｏＳＤ
１９００ 携帯電話
２１００ 電子システム
２１１０ ボディ
２１２０ マイクロプロセッサユニット
２１３０ パワーユニット
２１４０ 機能ユニット
２１５０ ディスプレイコントローラユニット
２１６０ ディスプレイユニット
２１７０ 外部装置
２１８０ 通信ユニット

Claims (30)

  1. 基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、
    前記第１半導体チップのうちの最上層第１半導体チップ上に形成されて複数の再配線パターン及び複数の再配線パッドを含む上部配線層と、
    前記最上層第１半導体チップ上に形成されて前記データパッドに近い第２半導体チップと、
    前記データパッドと前記第２半導体チップとの間に形成された第１導電性接続と、
    前記第２半導体チップと前記基板との間に形成された第２導電性接続と、を有し、
    前記再配線パターンは、同一レベルに配置されて互いに重畳せず、
    前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２半導体チップ、前記再配線パターン、前記再配線パッド、及び前記第２導電性接続を経由して前記基板に電気的に接続され、
    前記第２半導体チップと前記複数の第１半導体チップとの間においてデータ信号を伝達する役割を担う配線は、前記複数の第１半導体チップの内の最下層の第１半導体チップよりも上部レベルに形成されることを特徴とする半導体パッケージ。
  2. 前記再配線パッドのうちの少なくとも１つは、前記最上層第１半導体チップの前記データパッドのうちの１つに直接的に接触することを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第２半導体チップは、前記データパッドに相対的に近く、前記電源パッドに相対的に遠く離隔されることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記第１半導体チップと前記第２半導体チップとの間の第１電気的接続経路は、前記第２半導体チップと前記基板との間の第２電気的接続経路よりも短いことを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記上部配線層は、
    前記第１半導体チップの前記データパッドと前記第２半導体チップとの間に形成された第１再配線パターンと、
    前記第２半導体チップと前記基板との間に形成された第２再配線パターンと、を含み、
    前記第１再配線パターンは、前記第２再配線パターンよりも短く、
    前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第１再配線パターン、前記第２半導体チップ、前記第２再配線パターン、及び前記第２導電性接続を順に経由して前記基板に接続されることを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記上部配線層は、
    前記第１半導体チップの前記データパッドと前記第２半導体チップとの間に形成された第１再配線パッドと、
    前記第２半導体チップと前記基板との間に形成された再配線パターンと、
    前記再配線パターンの両端に形成された第２及び第３再配線パッドと、を含み、
    前記第２半導体チップは、前記第１再配線パッドに近く、
    前記第２導電性接続は、前記第３再配線パッドに接続され、
    前記第１半導体チップの前記データパッドは、前記第１再配線パッド、前記第２半導体チップ、前記第２再配線パッド、前記再配線パターン、前記第３再配線パッド、及び前記第２導電性接続を順に経由して前記基板に接続されることを特徴とする請求項４に記載の半導体パッケージ。
  7. 前記再配線パッド間に形成された第３導電性接続を更に含み、
    前記第３導電性接続は、前記再配線パターンのうちの少なくとも１つの上部を横切り、
    前記第３導電性接続は、前記再配線パターンと離隔され、
    前記第３導電性接続は、ボンディングワイヤ、ビームリード、又は導電性テープであることを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記上部配線層は、前記最上層第１半導体チップ上を部分的に覆い、
    前記最上層第１半導体チップと前記第２半導体チップとの間には、前記上部配線層がないことを特徴とする請求項１に記載の半導体パッケージ。
  9. 前記第１半導体チップの前記データパッドは、全てが前記第２半導体チップ、前記再配線パッド、前記再配線パターン、及び前記第２導電性接続を順に経由して前記基板に電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記基板は、基板内部配線を含み、
    前記基板内部配線のそれぞれは、前記第１半導体チップの前記電源パッド又は前記第２半導体チップに接続されることを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記基板内には、前記第１半導体チップの前記データパッドと前記第２半導体チップとの間を連結する配線がないことを特徴とする請求項９に記載の半導体パッケージ。
  12. 前記第２半導体チップは、長軸と短軸との長さ比率が１．２以下であることを特徴とする請求項１に記載の半導体パッケージ。
  13. 前記第１半導体チップの前記電源パッドは、前記第２半導体チップを経由せずに前記基板に直接的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
  14. 前記第２半導体チップに接続されたバッファチップを更に含むことを特徴とする請求項１に記載の半導体パッケージ。
  15. 前記バッファチップは、前記上部配線層上に形成されることを特徴とする請求項１４に記載の半導体パッケージ。
  16. 前記上部配線層は、
    前記第１半導体チップの前記データパッドと前記第２半導体チップとの間に形成された第１再配線パターンと、
    前記第２半導体チップと前記基板との間に形成された第２再配線パターンと、
    前記第２半導体チップと前記バッファチップとの間に形成された第３再配線パターンと、を含み、
    前記バッファチップは、前記第３再配線パターンを経由して前記第２半導体チップに接続されることを特徴とする請求項１５に記載の半導体パッケージ。
  17. 中間配線層を更に含み、
    前記第１半導体チップのうちの一部は、第１方向に順にオフセット整列されて第１チップスタックを構成し、
    前記第１半導体チップのうちの他の一部は、前記第１チップスタック上に前記第１方向と異なる第２方向に順にオフセット整列されて第２チップスタックを構成し、
    前記中間配線層は、前記第１チップスタックと前記第２チップスタックとの間に形成され、
    前記第１チップスタックに含まれる前記第１半導体チップは、前記中間配線層を経由して前記上部配線層に電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
  18. 基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、
    前記第１半導体チップのうちの最上層第１半導体チップ上に形成され、複数の第１及び第２再配線パッド、前記第１再配線パッドと前記第２再配線パッドとの間の第１再配線パターン、複数の第３及び第４再配線パッド、前記第３再配線パッドと前記第４再配線パッドとの間の第２再配線パターン、複数の第５及び第６再配線パッド、前記第５再配線パッドと前記第６再配線パッドとの間の第３再配線パターン、複数の第７及び第８再配線パッド、及び前記第７再配線パッドと前記第８再配線パッドとの間の第４再配線パターンを含み、前記第１再配線パッドが前記最上層第１半導体チップの前記データパッドに接触する上部配線層と、
    前記上部配線層上の第２半導体チップと、
    前記第１再配線パッドと前記データパッドとの間の第１導電性接続と、
    前記第２再配線パッドと前記第２半導体チップとの間の第２導電性接続と、
    前記第２半導体チップと前記第３再配線パッドとの間の第３導電性接続と、
    前記第４再配線パッドと前記基板との間の第４導電性接続と、
    前記第２半導体チップと前記第５再配線パッドとの間の第５導電性接続と、
    前記第６再配線パッドと前記第７再配線パッドとの間の第６導電性接続と、
    前記第８再配線パッドと前記基板との間の第７導電性接続と、を有し、
    前記第６導電性接続は、ボンディングワイヤ、ビームリード、又は導電性テープであり、
    前記第１再配線パターン及び前記第２再配線パターンのうちの少なくとも１つは、前記第６再配線パッドと前記第７再配線パッドとの間に配置され、
    前記第６導電性接続は、前記第１再配線パターン及び前記第２再配線パターンと離隔され、
    前記第２半導体チップと前記複数の第１半導体チップとの間においてデータ信号を伝達する役割を担う配線は、前記複数の第１半導体チップの内の最下層の第１半導体チップよりも上部レベルに形成されることを特徴とする半導体パッケージ。
  19. 基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、
    前記第１半導体チップのうちの最上層第１半導体チップ上を部分的に覆い、複数の第１再配線パッド、複数の第２再配線パッド、及び前記第１再配線パッドと前記第２再配線パッドとの間に形成された複数の再配線パターンを含む上部配線層と、
    前記最上層第１半導体チップ上の第２半導体チップと、
    前記第１半導体チップ間に形成されて前記データパッドに接触する第１導電性接続と、
    前記第２半導体チップと前記最上層第１半導体チップの前記データパッドとの間に形成された第２導電性接続と、
    前記第２半導体チップと前記第１再配線パッドとの間の第３導電性接続と、
    前記第２再配線パッドと前記基板との間に形成された第４導電性接続と、を有し、
    前記最上層第１半導体チップと前記第２半導体チップとの間には、前記上部配線層がなく、
    前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２導電性接続、前記第２半導体チップ、前記第３導電性接続、前記第１再配線パッド、前記再配線パターン、前記第２再配線パッド、及び前記第４導電性接続を順に経由して前記基板に電気的に接続され、
    前記第２半導体チップと前記複数の第１半導体チップとの間においてデータ信号を伝達する役割を担う配線は、前記複数の第１半導体チップの内の最下層の第１半導体チップよりも上部レベルに形成されることを特徴とする半導体パッケージ。
  20. 基板上に搭載された第１半導体チップと、
    前記第１半導体チップと前記基板とを連結する第１導電性接続と、
    前記基板上に搭載されて前記第１半導体チップと同一レベルに位置する支持台と、
    前記支持台及び前記第１半導体チップ上に搭載されてデータパッド及び電源パッドを含む複数の第２半導体チップと、
    前記第２半導体チップのうちの最下層第２半導体チップの底表面に形成されて前記支持台及び前記第１半導体チップ上に付着された接着膜と、
    前記第２半導体チップのうちの最上層第２半導体チップ上に形成されて前記データパッドに電気的に接続された上部配線層と、
    前記データパッドと前記上部配線層との間に形成された第２導電性接続と、 前記上部配線層上に搭載され、前記データパッドに近く形成されて前記上部配線層に電気的に接続された第３半導体チップと、
    前記第３半導体チップと前記基板との間に形成された第３導電性接続と、を有し、
    前記第１導電性接続は、前記接着膜の内部を通過し、
    前記複数の第２半導体チップは、前記データパッド、前記第２導電性接続、前記上部配線層、前記第３半導体チップ、及び前記第３導電性接続を順に経由して前記基板に電気的に接続され、
    前記第３半導体チップと前記第１半導体チップ、前記複数の第２半導体チップとの間においてデータ信号を伝達する役割を担う配線は、前記第１半導体チップよりも上部レベルに形成されることを特徴とする半導体パッケージ。
  21. 基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、
    前記第１半導体チップのうちの最上層第１半導体チップ上に形成されて複数の再配線パターン及び複数の再配線パッドを含む上部配線層と、
    前記最上層第１半導体チップ上に形成されて前記データパッドに近い第２半導体チップと、
    前記最上層第１半導体チップ上に形成されて前記第２半導体チップに電気的に接続された第１受動素子と、
    前記データパッドと前記第２半導体チップとの間に形成された第１導電性接続と、
    前記第２半導体チップと前記基板との間に形成された第２導電性接続と、を有し、
    前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２半導体チップ、前記再配線パターン、前記再配線パッド、及び前記第２導電性接続を経由して前記基板に電気的に接続され、
    前記第２半導体チップと前記複数の第１半導体チップとの間においてデータ信号を伝達する役割を担う配線は、前記複数の第１半導体チップの内の最下層の第１半導体チップよりも上部レベルに形成されることを特徴とする半導体パッケージ。
  22. 前記第１受動素子は、前記第２半導体チップに近く搭載されることを特徴とする請求項２１に記載の半導体パッケージ。
  23. 前記第１受動素子は、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）、又はそれらの組み合わせであることを特徴とする請求項２１に記載の半導体パッケージ。
  24. 前記第１受動素子は、前記再配線パターンを経由して前記第２半導体チップに電気的に接続されることを特徴とする請求項２１に記載の半導体パッケージ。
  25. 前記上部配線層は、前記最上層第１半導体チップのパッシベーション絶縁膜上に直接的に接触することを特徴とする請求項２１に記載の半導体パッケージ。
  26. 前記第１受動素子と前記再配線パッドとの間に形成された第２導電性接続を更に含み、
    前記第１受動素子は、前記第２導電性接続、前記再配線パッド、及び前記再配線パターンを経由して前記第２半導体チップに電気的に接続され、
    前記第２導電性接続は、導電性ペースト、ソルダボール、又はソルダバンプであることを特徴とする請求項２１に記載の半導体パッケージ。
  27. 前記第１受動素子と前記第２半導体チップとの間に形成されたボンディングワイヤを更に含み、
    前記第１受動素子は、前記ボンディングワイヤを経由して前記第２半導体チップに電気的に接続されることを特徴とする請求項２１に記載の半導体パッケージ。
  28. 前記基板上に搭載された第２受動素子を更に含み、
    前記第２受動素子は、前記基板に形成された電極フィンガーを経由して前記第２半導体チップに電気的に接続されることを特徴とする請求項２１に記載の半導体パッケージ。
  29. 前記最上層第１半導体チップ上に形成されて前記第２半導体チップに電気的に接続されたバッファチップを更に含み、
    前記バッファチップは、ＤＲＡＭ又はＳＲＡＭを含むことを特徴とする請求項２１に記載の半導体パッケージ。
  30. 基板上に搭載されてデータパッド及び電源パッドを含む複数の第１半導体チップと、
    前記第１半導体チップのうちの最上層第１半導体チップ上に形成されてデカップリングキャパシタ、複数の再配線パターン、及び複数の再配線パッドを含む上部配線層と、
    前記最上層第１半導体チップ上に形成されて前記データパッドに近い第２半導体チップと、
    前記データパッドと前記第２半導体チップとの間に形成された第１導電性接続と、
    前記第２半導体チップと前記基板との間に形成された第２導電性接続と、を有し、
    前記第１半導体チップの前記データパッドは、前記第１導電性接続、前記第２半導体チップ、前記再配線パターン、前記再配線パッド、及び前記第２導電性接続を経由して前記基板に電気的に接続され、
    前記第２半導体チップと前記複数の第１半導体チップとの間においてデータ信号を伝達する役割を担う配線は、前記複数の第１半導体チップの内の最下層の第１半導体チップよりも上部レベルに形成されることを特徴とする半導体パッケージ。

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