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JP7242366B2 - 半導体装置 - Google Patents

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JP7242366B2
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JP
Japan
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semiconductor element
wiring layer
resin composition
bonding wire
substrate
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English (en)
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善秋 後藤
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Kioxia Corp
Original Assignee
Kioxia Corp
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Priority to TW108129783A priority patent/TWI722541B/zh
Priority to US16/551,092 priority patent/US10840220B2/en
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Description

本発明の実施形態は、半導体装置に関する。
メモリチップを用いた半導体装置において、様々なパッケージレイアウトが検討されている。メモリの半導体装置は、大容量化、小型化や読み書きの高速化といった特性が求められている。
メモリチップを用いた半導体装置を高速化しようとすると、コントローラチップは大きくなり易い。大容量化する為、より多くのメモリチップを階段状に積層しようとすると、コントローラチップとメモリチップを配置する平面スペースが、広くなってしまう。メモリチップのデザインルールを厳しく（配線幅を狭く）して、メモリチップ１個当たりの記憶容量を増やそうとする場合、１個当たりのチップサイズが従来よりも大きくなってしまう事もある。
その為、半導体装置のパッケージサイズを大きくせずにチップサイズが大きくなると、コントローラチップとメモリチップを基板上に、平面的に配置する事が困難になる。コントローラチップとメモリチップが干渉しない様、メモリチップよりも外形寸法が小さいスペーサーチップを基板に貼り付け、メモリチップをコントローラチップよりも高い位置に配置する事も考えられる。
しかし、これは、ミラーウェハーをＢＳＧ（Back Side grinding）加工し、ダイアタッチフィルムを貼り付けた後、所要サイズにスペーサーチップを切り出し、基板に貼り付ける等の工程が必要になるので、半導体装置の製造費用が上がる。同じメモリチップ枚数を搭載する場合、スペーサーチップの高さ分だけ、半導体装置が厚くなり、薄型化しにくい。コントローラチップは、メモリチップよりも小さいので、スペーサーチップを用いた場合には、メモリチップ間に、空きスペースが出来る。スペース効率的に不利で小型化しにくい。
特開２０１８－１６０１５７号公報
本発明の実施形態は、半導体装置の小型化、薄型化に貢献する。
実施形態の半導体装置は、基板と、基板上の第１樹脂組成物上に設けられた第１半導体素子と、基板上の第２樹脂組成物上に設けられた第２半導体素子と、基板上に設けられ、第１半導体素子と第２半導体素子に挟まれた第３半導体素子と、第１半導体素子上に設けられ、第１半導体素子と接続し、基板と第１ボンディングワイヤで接続された第１配線層と、第１配線層上に設けられ、第１配線層と第２ボンディングワイヤで接続された第４半導体素子と、第２半導体素子上に設けられ、第２半導体素子と接続し、基板と第３ボンディングワイヤで接続された第２配線層と、第２配線層上に設けられ、第２配線層と第４ボンディングワイヤで接続された第５半導体素子と、を有する。第１ボンディングワイヤは、第１配線層の第２配線層を向く側とは反対側以外に設けられている。第２ボンディングワイヤは、第１配線層の第２配線層を向く側とは反対側に設けられている。第１ボンディングワイヤと第２ボンディングワイヤは、第１配線層によって接続されている。第３ボンディングワイヤは、第２配線層の第１配線層を向く側とは反対側以外に設けられている。第４ボンディングワイヤは、第２配線層の第１配線層を向く側とは反対側に設けられている。第３ボンディングワイヤと第４ボンディングワイヤは、第２配線層によって接続されている。
実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置の配線模式図。 実施形態に係る半導体装置の断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。対称に配置された部材に関して、共通する説明を一部省略している。
（実施形態）
図１は実施形態の半導体装置１００の断面図を示す。半導体装置１００は、例えばコントローラチップである半導体素子と例えば半導体メモリチップである半導体素子を含んだ半導体パッケージである。より具体的には、半導体装置１００は、例えば、いわゆるＢＧＡ－ＳＳＤ（Ball Grid Array-Solid State Drive）であり、複数の半導体メモリチップとコントローラとが一つのＢＧＡタイプのパッケージとして一体に構成される。
図１の半導体装置１００は、基板１、第１半導体素子２、第１樹脂組成物３、第３半導体素子４、ボンディングワイヤ５、７、１０、１１、１５、１７、２０、２１、第１配線層６、第３樹脂組成物８、第４半導体素子９、接着層１２、２２、第２半導体素子１３、第２樹脂組成物１４、第２配線層１６、第４樹脂組成物１８、第５半導体素子１９及び封止材２３が示されている。
基板１は、半導体素子２、４、９、１３、１９の支持基板である。基板１はより具体的には、多層の配線基板である。基板１の第１面側に半導体素子２、４、９、１３、１９が設けられている。基板１の第１面と対向する第２面側は、半導体装置１００の外部と接続するための図１には図示しない半田ボールなどの半球状の電極が設けられている。
半導体装置１００には、例えば、メモリチップである第１半導体素子２、第２半導体素子１３、第４半導体素子９及び第５半導体素子１９が含まれる。第１半導体素子２及び第２半導体素子１３は、基板１側に設けられている。第４半導体素子９は、例えば、第１半導体素子２上に設けられた１以上のメモリチップである。第５半導体素子１９は、例えば、第２半導体素子１３上に設けられた１以上のメモリチップである。
メモリチップは、データの読み書きをする半導体チップである。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。実施形態で用いるメモリチップは、個体差を除き同一回路であり同一構造の半導体チップであることが好ましい。また、本実施形態においては、メモリチップとして不揮発性メモリチップ、揮発性メモリチップを用いることが出来る。半導体素子としては、メモリチップ以外の半導体チップを用いることもできる。
第３半導体素子４を挟むようにメモリチップ等の積層体を配置して、大容量と高速化を両立させるため、第１半導体素子２、第２半導体素子１３、第４半導体素子９及び第５半導体素子１９のアスペクト比（長辺（長手方向の側面の長さ）／短辺（短手方向の側面の長さ））は、１．５以上３．５以下が好ましい。第１半導体素子２の第２半導体素子１３側を向く長辺は、第２半導体素子１３の第１半導体素子２側を向く長辺と対向している。
第１半導体素子２は、基板１上に設けられた半導体チップである。より具体的には、第１半導体素子２は、基板１上の第１樹脂組成物３上に設けられているメモリチップである。
第１樹脂組成物３は、ダイアタッチフィルム（ＤＡＦ；Die Attach Film）などの接着性樹脂組成物である。第１樹脂組成物３は、基板１上に設けられ、第１半導体素子２と接着している。第１樹脂組成物３中には、第３半導体素子４と基板１を接続するボンディングワイヤの１群である１以上の第５ボンディングワイヤ５が位置している。第１樹脂組成物３中にワイヤが埋め込まれているため、第１半導体素子２を第１樹脂組成物３と積層した構造は、いわゆるＦＯＷ（Film on Wire）と呼ばれる構造である。
第３半導体素子４は、基板１上に厚さが例えば５μｍから２０μｍのＤＡＦ等の接着剤で固定された半導体チップである。第３半導体素子４は、例えば、メモリチップのコントローラである。第３半導体素子４は、半導体装置１００の外部と接続し、メモリチップの読み書きを制御し、例えば、読み書きの高速化や誤り訂正などを行なう。第３半導体素子４はフリップチップではないため、第３半導体素子４の電極パッドは、基板１側とは反対側（メモリチップ側）に配置されている。以下、第１半導体素子２を第１メモリチップ２と称し、第２半導体素子１３を第２メモリチップ１３と称し、第３半導体素子４をコントローラチップ４と称し、第４半導体素子９を第３メモリチップ９と称し、第５半導体素子１９を第４メモリチップ１９と称する
コントローラチップ４は、第１メモリチップ２と第２メモリチップ１３に挟まれて配置されている。コントローラチップ４の電極パッドがある面は、基板１側とは反対側を向いており、電極パッドがある面の少なくとも一部、より具体的には、電極パッドがある面の少なくとも中央は、封止材２３で封止されている。図１の模式図では、第１樹脂組成物３と第２樹脂組成物１４の間にコントローラチップ４が配置され、第１樹脂組成物３とコントローラチップ４の間には、封止材２３が設けられ、第２樹脂組成物１４とコントローラチップ４の間にも封止材２３が設けられている。
第１メモリチップ２と第３メモリチップ９が樹脂組成物又は接着剤１２を介してＹ方向に積層した構造と第２メモリチップ１３と第４メモリチップ１９が樹脂組成物又は接着剤２２を介して積層した構造は、コントローラチップ４を中心に対称に配置されていることが好ましい。
コントローラチップ４は、第１メモリチップ２よりも基板１側に配置され、第２メモリチップ１３よりも基板１側に配置されている。コントローラチップ４を基板１に近接させ、基板１の中心側に配置させることで、対称なメモリチップの積層構造を効率良く配置させ、高容量と読み書きの高速化を両立させる。上記観点から、第１メモリチップ２の中心と第２メモリチップ１３の中心をつなぐ仮想線分の中心は、基板１とコントローラチップ４の積層方向（Ｙ方向）において、コントローラチップ４と重なるようにコントローラチップ４を配置することが好ましい。
第５ボンディングワイヤ５は、基板１とコントローラチップ４を接続するボンディングワイヤである。第５ボンディングワイヤ５は、図１において図示しない基板１上の電極パッドとコントローラチップ４の電極パッドを接続している。第５ボンディングワイヤ５は、第１メモリチップ２と基板１の間に位置している。第５ボンディングワイヤ５の基板１側の少なくとも一部は、第１樹脂組成物３に埋め込まれて封止されている。第５ボンディングワイヤ５の第１樹脂組成物３に埋め込まれていない部分が含まれるとき、この部分は、封止材２３で封止されている。
第１配線層６は、第１メモリチップ２上に設けられた再配線層である。第１配線層６は、第１メモリチップ２と接続している。第１配線層６とメモリチップ２は直接的に接しており、第１メモリチップ２の電極パッドは、第１配線層６の配線と電気的に接続している。第１配線層６を用いることによって、第１メモリチップ２と基板１を接続する第１ボンディングワイヤ７が第１配線層６の第２配線層１６を向く側とは反対側以外に設けられた構造とすることが出来る。第１配線層６の大きさは、より具体的には、第１メモリチップ２を向く面（及び反対側の面）の大きさは、第１メモリチップ２よりも小さい。
第１ボンディングワイヤ７は、第１配線層６と基板１を接続する配線である。第１ボンディングワイヤ７の一部は、第３樹脂組成物８に埋め込まれて封止されている。第１ボンディングワイヤ７の第３樹脂組成物８に埋め込まれていない部分は、封止材２３によって封止されている。第１ボンディングワイヤ７は、第１配線層６の第１メモリチップ２を向く面とは反対側の電極パッドと基板１上の電極パッドを接続している。
第３樹脂組成物８は、第１配線層６と第３メモリチップ９の間に設けられたＤＡＦなどの接着性樹脂組成物である。第３樹脂組成物８には、第１ボンディングワイヤ７の一部が埋め込まれ、最も第１メモリチップ２側に位置している第３メモリチップ９Ａと第３樹脂組成物８が積層した構造は、ＦＯＷと呼ばれる。
基板１から第３樹脂組成物８の第１メモリチップ２側の面までの距離は、基板１からコントローラチップ４の上面までの距離よりも長いことが好ましい。第１樹脂組成物３が薄すぎると第５ボンディングワイヤ５と第１メモリチップ２の基板１側の面とが接触してしまう。基板１から第３樹脂組成物８の第１メモリチップ２側の面までの距離が短すぎるとと、第５ボンディングワイヤ５と第３樹脂組成物８の基板１側の面とが接触してしまう。コントローラチップ４の上面からＺ方向に延びるボンディングワイヤ（例えば、図２のボンディングワイヤ２４）によっても基板１とコントローラチップ４は接続可能であるが、コントローラチップ４と基板１をつなぐボンディングワイヤが過密になる。
第３メモリチップ９（９Ａ、９Ｂ、９Ｃ、９Ｄ）は、第３樹脂組成物８上に設けられた１以上のメモリチップ群である。第３メモリチップ９の間には、接着層１２（１２Ａ、１２Ｂ、１２Ｃ）が設けられ、第３メモリチップ９を接着している。第１配線層６と第３メモリチップ９は、第２ボンディングワイヤ１０で接続されている。第３メモリチップ９同士は、第７ボンディングワイヤ１１（１１Ａ、１１Ｂ、１１Ｃ）で接続されている。
第２ボンディングワイヤ１０は、第１配線層６と第３メモリチップ９を接続する配線である。第２ボンディングワイヤ１０は、第１配線層６のコントローラチップ４側とは反対側の電極パッドから第１配線層６の上側で、第１配線層６よりも半導体装置１００の中心側に位置している第３メモリチップ９の電極パッドをつなぐワイヤである。
第７ボンディングワイヤ１１（１１Ａ、１１Ｂ、１１Ｃ）は、第３メモリチップ９間を電気的に接続する配線である。第７ボンディングワイヤ１１の配線の向きは、第２ボンディングワイヤ１０の配線の向きと同様であるが、第１ボンディングワイヤ７の配線の向きとは異なる。
接着層１２（１２Ａ、１２Ｂ、１２Ｃ）は、第３メモリチップ９同士の間に配置された接着性樹脂層である。接着層１２は、例えば、ＤＡＦである。
第２メモリチップ１３は、コントローラチップ４から見て第１メモリチップ２とは反対側に設けられた半導体チップである。第２メモリチップ１３は、基板１上の第２樹脂組成物１４上に設けられている。
第２樹脂組成物１４は、ＤＡＦ等の接着性樹脂組成物である。第２樹脂組成物１４は、基板１上に設けられ、第２メモリチップ１３と接着している。第２樹脂組成物１４は、コントローラチップ４から見て第１樹脂組成物３とは反対側に設けられている。第２樹脂組成物１４中には、コントローラチップ４と基板１を接続するボンディングワイヤの１群である１以上の第６ボンディングワイヤ１５が位置している。第２樹脂組成物１４中にワイヤが埋め込まれているため、第２メモリチップ１３を第２樹脂組成物１４と積層した構造は、いわゆるＦＯＷ（Film on Wire）と呼ばれる構造である。
第６ボンディングワイヤ１５は、基板１とコントローラチップ４を接続するボンディングワイヤである。第６ボンディングワイヤ１５は、コントローラチップ４から見て第５ボンディングワイヤ５とは反対側に設けられている。第６ボンディングワイヤ１５は、図１において図示しない基板１上の電極パッドとコントローラチップ４の電極パッドを接続している。第６ボンディングワイヤ１５は、第２メモリチップ１３と基板１の間に位置している。第６ボンディングワイヤ１５の基板１側の少なくとも一部は、第２樹脂組成物１４に埋め込まれて封止されている。第６ボンディングワイヤ１５の第２樹脂組成物１４に埋め込まれていない部分が含まれるとき、この部分は、封止材２３で封止されている。
第２配線層１６は、第２メモリチップ１３上に設けられた再配線層である。第２配線層１６は、コントローラチップ４から見て第１配線層６とは反対側に設けられている。第２配線層１６は、第２メモリチップ１３と接続している。第２配線層１６と第２メモリチップ１３は直接的に接しており、第２メモリチップ１３の電極パッドは、第２配線層１６の配線と電気的に接続している。第２配線層１６を用いることによって、第２メモリチップ１３と基板１を接続する第３ボンディングワイヤ１７が第２配線層１６の第１配線層６を向く側とは反対側以外に設けられた構造とすることが出来る。第２配線層１６の大きさは、より具体的には、第２メモリチップ１３を向く面（及び反対側の面）の大きさは、第２メモリチップ１３よりも小さい。
第３ボンディングワイヤ１７は、第２配線層１６と基板１を接続する配線である。第３ボンディングワイヤ１７は、コントローラチップ４から見て第１ボンディングワイヤ７とは反対側に設けられている。第３ボンディングワイヤ１７の一部は、第４樹脂組成物１８に埋め込まれて封止されている。第３ボンディングワイヤ１７の第４樹脂組成物１８に埋め込まれていない部分は、封止材２３によって封止されている。第３ボンディングワイヤ１７は、第２配線層１６の第２メモリチップ１３を向く面とは反対側の電極パッドと基板１上の電極パッドを接続している。
第４樹脂組成物１８は、第２配線層１６と第４メモリチップ１９の間に設けられたＤＡＦなどの接着性樹脂組成物である。第４樹脂組成物１８は、コントローラチップ４から見て第３樹脂組成物８とは反対側に設けられている。第４樹脂組成物１８には、第３ボンディングワイヤ１７の一部が埋め込まれ、最も第２メモリチップ１３側に位置している第４メモリチップ１９Ａと第４樹脂組成物１８が積層した構造は、ＦＯＷと呼ばれる。
第４メモリチップ１９（１９Ａ、１９Ｂ、１９Ｃ、１９Ｄ）は、第４樹脂組成物１８上に設けられた１以上のメモリチップ群である。第４メモリチップ１９は、コントローラチップ４から見て第３メモリチップ９とは反対側に設けられている。第４メモリチップ１９の間には、接着層２２（２２Ａ、２２Ｂ、２２Ｃ）が設けられ、第４メモリチップ１９を接着している。第２配線層１６と第４メモリチップ１９は、第４ボンディングワイヤ２０で接続されている。第４メモリチップ１９同士は、第８ボンディングワイヤ２１（２１Ａ、２１Ｂ、２１Ｃ）で接続されている。
第４ボンディングワイヤ２０は、第２配線層１６と第４メモリチップ１９を接続する配線である。第４ボンディングワイヤ２０は、コントローラチップ４から見て第２ボンディングワイヤ１０とは反対側に設けられている。第４ボンディングワイヤ２０は、第２配線層１６のコントローラチップ４側とは反対側の電極パッドから第２配線層１６の上側で、第２配線層１６よりも半導体装置１００の中心側に位置している第４メモリチップ１９の電極パッドをつなぐワイヤである。
第８ボンディングワイヤ２１（２１Ａ、２１Ｂ、２１Ｃ）は、第４メモリチップ１９間を電気的に接続する配線である。第８ボンディングワイヤ２１の配線の向きは、第４ボンディングワイヤ２０の配線の向きと同様であるが、第３ボンディングワイヤ１７の配線の向きとは異なる。
接着層２２（２２Ａ、２２Ｂ、２２Ｃ）は、第４メモリチップ１９同士の間に配置された接着性樹脂層である。接着層２２は、例えば、ＤＡＦである。
封止材２３は、基板１上に設けられた部材を封止している。封止材２３は、半導体装置１００の外装材でもある。封止材２３は、硬い樹脂組成物であり、より具体的には、モールド樹脂である。
ここで、図２の半導体装置１００の配線模式図を用いて、半導体装置１００内の配線と構成部材の配置について説明する。図２の模式図には、図１の模式図の上側から見た配線を示している。第１配線層６及び第２配線層１６には、電極パッド以外の配線が設けられているが、図２の模式図において第１配線層６及び第２配線層１６の配線は省略している。基板１、第１メモリチップ２、第２メモリチップ１３、第１配線層６及び第２配線層１６間の配線を模式的に示している。基板１の電極パッドは、白抜きの四角で示している。コントローラチップ４の電極パッドは、黒い四角で示している。第１配線層６の第２配線層１６を向く側とは反対側に設けられた電極パッドは、三角で示している。第２配線層１６の第１配線層６を向く側とは反対側に設けられた電極パッドは、三角で示している。第１配線層６の第２配線層１６を向く側とは反対側以外に設けられた電極パッドは、丸で示している。第２配線層１６の第１配線層６を向く側とは反対側以外に設けられた電極パッドは、丸で示している。
まず、コントローラチップ４の配線について説明する。コントローラチップ４は、基板１とボンディングワイヤ（５、１５、２４）で接続されている。コントローラチップ４とメモリチップを直接接続する配線は、存在しない。コントローラチップ４とメモリチップの配線は、いずれも第１配線層６または第２配線層１６と基板１を介している。第５ボンディングワイヤ５は、コントローラチップ４から第１メモリチップ２の下側に延在し、コントローラチップ４と基板１を接続している。第２メモリチップ１３側にも同様に第６ボンディングワイヤ１５が位置している。図１の奥行き方向（Ｚ方向）にもコントローラチップ４と基板１を接続するボンディングワイヤ２５が設けられていることが好ましい。コントローラチップ４と接続するボンディングワイヤは、メモリチップの下側にも位置しているため、半導体装置１００内のチップを高密度に配置させてもレイアウト上大きな制約なく配線をすることが出来る。
次に、第１配線層６と基板１の配線について説明する。半導体装置１００に用いるメモリチップは全て同じであるため、第１配線層６を用いなければ、第１メモリチップ２と基板１との配線は、第２ボンディングワイヤ１０と接続した第１メモリチップ２の電極バッドから基板１の外周辺（対向する又は近接する外周辺）側に向かって延びている。図１及び図２では、メモリチップのコントローラチップ４側とは反対側の長辺側からコントローラチップ４側とは反対側に向かってボンディングワイヤが形成されていない。メモリチップのコントローラチップ４側とは反対の長辺側からコントローラチップ４側とは反対側に向かってボンディングワイヤが形成されていると、ボンディングワイヤの分だけ、基板１も半導体装置１００も大きくする必要があり、半導体装置１００が大型化してしまうか、コントローラチップ４の配線が困難になる。実施形態では、第１ボンディングワイヤ７は、第１配線層６の第２配線層１６を向く側とは反対側以外に設けられている。すなわち、第１配線６と基板１を接続する第１ボンディングワイヤ７は、第１メモリチップ２のコントローラチップ４側とは反対側の側面を跨がない。図２では、第１配線層６と基板１を接続する第１ボンディングワイヤ７は、３方向に形成されている。第１ボンディングワイヤ７Ａは、第１配線層６の長辺側から第２配線層６側に向かって設けられている。第１ボンディングワイヤ７Ｂ、７Ｃは、第１配線層６の短辺側から設けられている。第１ボンディングワイヤ７Ａ、７Ｂ、７Ｃのいずれか１つ又は２つを省略することも出来る。つまり、第１配線層６の１つの辺側のみ又は２つの辺側のみに第１ボンディングワイヤ７が設けられている形態も実施形態に含まれる。第１配線層６の配線レイアウトは、上記要件を満たす範囲内で任意に設計される。
第２配線層１６と基板１の配線は、第１配線層６と基板１の配線と同様である。実施形態では、第２ボンディングワイヤ１７は、第２配線層１６の第１配線層６を向く側とは反対側以外に設けられている。すなわち、第２配線層１６と基板１を接続する第３ボンディングワイヤ１７は、第２メモリチップ１３のコントローラチップ４側とは反対側の側面を跨がない。
最下段のメモリチップ２、１３から基板１へ、外側でボンディングするワイヤが無くなったので、その分、半導体装置の外形寸法を小さくできる。外形寸法を変更しない場合は、より大きなメモリチップ、高速化の為より大きくなったコントローラチップ４も収納できる。最下段のメモリチップの搭載位置を、ワイヤが無くなった分だけ、外寄りに配置すれば、最上段のメモリチップ同士の間隔が、ほぼ無くなるまでに、より多くのメモリチップを階段状に積層できる。実施形態の半導体装置１００は、半導体装置の小型化、大容量化、高速化に寄与する。
実施形態の半導体層１００のレイアウトを採用することで、同じチップを用いた場合は、小型化及び薄型化に寄与する。そして、チップサイズを大きくしたり、メモリチップの数を増やしたりすることで、半導体装置１００の大容量化や高速化が可能になる。この場合においても、実施形態の半導体装置１００のレイアウトを採用することで、チップが大きくなったり、チップ数が増えたりしても、効率的にチップを配置して配線することが出来るため、小型化で薄型の半導体装置１００を構成することが出来る。
比較形態の半導体装置には、コントラローラチップとボンディングワイヤとを例えば１００μｍ以上の厚いＤＡＦで覆い、その上にシリコンやポリイミドのスペーサーを設け、スペーサー上にメモリチップを積層する形態がある。このような形態ではＤＡＦやスペーサーの厚み分、半導体装置のＹ方向の高さが高くなり薄型化が難しい。
実施形態の半導体装置１００では、スペーサーを用いずに、コントローラチップ４とメモリチップを積層させているため、半導体装置１００のＹ方向の高さを低くすることもでき、実施形態の構造は、半導体装置１００の薄型化にも貢献する。
図３に半導体装置１００の変形例の半導体装置１０１の断面模式図を示す。
図３に示す半導体装置１０１は、コントローラチップ４の一部が第１樹脂組成物３及び第２樹脂組成物１４に一部埋め込まれて、封止されている。コントローラチップ４の一部が埋め込まれることで、メモリチップを図１の形態の半導体装置１００よりもコントローラチップ４側に配置させることで、半導体装置１０１の幅（Ｘ方向の距離）をより狭くすることが出来る。コントローラチップ４が大型化しても、かかる構造であれば、半導体装置１０１の幅を狭くし、半導体装置１０１の小型化に貢献する。第５ボンディングワイヤ５の一部又は全部は、第１樹脂組成物３に埋め込まれている。第６ボンディングワイヤ１５の一部又は全部は、第２樹脂組成物１４に埋め込まれている。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…基板、２…第１半導体素子（メモリチップ）、３…第１樹脂組成物、４…第３半導体素子（コントローラチップ）、５…第５ボンディングワイヤ、６…第１配線層、７…第１ボンディングワイヤ、８…第３樹脂組成物、９…第４半導体素子（メモリチップ）、１０…第２ボンディングワイヤ、１１…第７ボンディングワイヤ、１２…接着層、１３…第２半導体素子（メモリチップ）、１４…第２樹脂組成物、１５…第６ボンディングワイヤ、１６…第２配線層、１７…第３ボンディングワイヤ、１８…第４樹脂組成物、１９…第５半導体素子（メモリチップ）、２０…第４ボンディングワイヤ、２１…第８ボンディングワイヤ、２２…接着層、２３…封止材、２４…ボンディングワイヤ

Claims (9)

  1. 基板と、
    前記基板上の第１樹脂組成物上に設けられた第１半導体素子と、
    前記基板上の第２樹脂組成物上に設けられた第２半導体素子と、
    前記基板上に設けられ、前記第１半導体素子と第２半導体素子に挟まれた第３半導体素子と、
    前記第１半導体素子上に設けられ、前記第１半導体素子と接続し、前記基板と第１ボンディングワイヤで接続された第１配線層と、
    前記第１配線層上に設けられ、前記第１配線層と第２ボンディングワイヤで接続された第４半導体素子と、
    前記第２半導体素子上に設けられ、前記第２半導体素子と接続し、前記基板と第３ボンディングワイヤで接続された第２配線層と、
    前記第２配線層上に設けられ、前記第２配線層と第４ボンディングワイヤで接続された第５半導体素子と、
    を有し、
    前記第１ボンディングワイヤは、前記第１配線層の前記第２配線層を向く側とは反対側以外に設けられ、
    前記第２ボンディングワイヤは、前記第１配線層の前記第２配線層を向く側とは反対側に設けられ、
    前記第１ボンディングワイヤと前記第２ボンディングワイヤは、前記第１配線層によって接続されており、
    前記第３ボンディングワイヤは、前記第２配線層の前記第１配線層を向く側とは反対側以外に設けられ、
    前記第４ボンディングワイヤは前記第２配線層の前記第１配線層を向く側とは反対側に設けられ、
    前記第３ボンディングワイヤと前記第４ボンディングワイヤは、前記第２配線層によって接続されている半導体装置。
  2. 前記第１半導体素子と前記第４半導体素子の間に設けられた第３樹脂組成物と、
    前記第２半導体素子と前記第５半導体素子の間に設けられた第４樹脂組成物と、をさらに有し、
    前記基板から前記第３樹脂組成物の前記第１半導体素子側の面までの距離、および前記基板から前記第４樹脂組成物の前記第２半導体素子側の面までの距離は、前記基板から前記第３半導体素子の上面までの距離よりも長い請求項１に記載の半導体装置。
  3. 前記第１半導体素子、第２半導体素子、第４半導体素子及び第５半導体素子は、メモリチップであり、
    前記第３半導体素子は、コントローラチップであり、
    前記第１半導体素子の中心と前記第２半導体素子の中心をつなぐ仮想線分の中心は、前記基板と前記第３半導体素子の積層方向において、前記第３半導体素子と重なる請求項２に記載の半導体装置。
  4. 前記第３半導体素子の一部は、前記第１樹脂組成物及び第２樹脂組成物に封止されている請求項２又３に記載の半導体装置。
  5. 前記第３半導体素子は、前記基板と接続する第５ボンディングワイヤ及び第６ボンディングワイヤとをさらに有し、
    前記第５ボンディングワイヤの少なくとも一部は、前記第１樹脂組成物に封止され、
    前記第６ボンディングワイヤの少なくとも一部は、前記第２樹脂組成物に封止された請求項２ないし４のいずれか１項に記載の半導体装置。
  6. 前記第１ボンディングワイヤの一部は、前記第３樹脂組成物に封止され、
    前記第３ボンディングワイヤの一部は、前記第４樹脂組成物に封止されている請求項２ないし５のいずれか１項に記載の半導体装置。
  7. 前記第３樹脂組成物は、前記第１配線層の上に設けられ、
    前記第３樹脂組成物は、前記第１配線層から下面が露出されるように、前記第４樹脂組成物に向かってずれており、
    前記第４樹脂組成物は、前記第２配線層の上に設けられ、
    前記第４樹脂組成物は、前記第２配線層から下面が露出されるように、前記第３樹脂組成物に向かってずれている、請求項２ないし６のいずれか１項に記載の半導体装置。
  8. 前記第３樹脂組成物の前記第４樹脂組成物側の側面と前記第４樹脂組成物の前記第３樹脂組成物側の側面との間の距離は、前記第１半導体素子の前記第２半導体素子側の側面と前記第２半導体素子の前記第１半導体素子側の側面との間の距離と比べて短い、請求項２ないし７のいずれか１項に記載の半導体装置。
  9. 前記第４半導体素子上に設けられ、前記第４半導体素子と第７ボンディングワイヤで接続された第６半導体素子と、
    前記第５半導体素子上に設けられ、前記第５半導体素子と第８ボンディングワイヤで接続された第７半導体素子と、をさらに備え、
    前記第６半導体素子の前記第７半導体素子側の側面と、前記第７半導体素子の前記第６半導体素子側の側面との間の距離は、前記第４半導体素子の前記第５半導体素子側の側面と、前記第５半導体素子の前記第４半導体素子側の側面との間の距離と比べて短い、請求項１ないし８のいずれか１項に記載の半導体装置。
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