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KR101563630B1 - 반도체 패키지 - Google Patents

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KR101563630B1
KR101563630B1 KR1020090088040A KR20090088040A KR101563630B1 KR 101563630 B1 KR101563630 B1 KR 101563630B1 KR 1020090088040 A KR1020090088040 A KR 1020090088040A KR 20090088040 A KR20090088040 A KR 20090088040A KR 101563630 B1 KR101563630 B1 KR 101563630B1
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South Korea
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semiconductor chip
semiconductor
chip module
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substrate
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김승지
김기범
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에스케이하이닉스 주식회사
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Abstract

본 발명에 따른 반도체 패키지는 기판; 상기 기판 상에 부착된 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상에 부착된 전도성 연결부재; 및 상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈을 포함하는 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 고밀도 및 고용량을 구현할 수 있는 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하여 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고 난이도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 패키지를 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
이러한 스택 기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품 패키지를 스택하는 방법은 전기/전자 제품의 소형화의 추세와 더불어 그에 따른 반도체 패키지의 높이에 대한 한계가 있다.
따라서, 하나의 패키지에 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발히 진행되고 있는 상황이다.
그러나, 종래에는 기판과 스택된 각 반도체 칩들 간을 전기적으로 상호 연결하기 위해 금속와이어가 사용됨에 따라 다음과 같은 여러 문제점을 야기하고 있다.
첫째로, 기판과 기판 상에 스택된 각 반도체 칩들 간을 금속와이어를 이용하여 와이어 본딩 공정을 진행할 경우, 금속와이어의 길이가 길어지는 요인이 되고, 이는 몰딩 공정의 수행시 금속와이어의 스위핑(Sweeping) 현상에 의해 금속와이어 간의 쇼트 불량을 유발한다.
둘째로, 스택되는 반도체 칩들의 높이 증가로 금속와이어의 길이가 길어지는 구조에서는 원천적으로 전기적 신호 전달에 어려움이 있고, 나아가 와이어 본딩으로 인한 스트레스로 반도체 칩에 크랙이 발생하는 불량을 유발할 수 있다.
셋째로, 기판과 스택된 반도체 칩들 간을 양측 방향에서 금속와이어를 이용하여 와이어 본딩을 하기 위해서는 스택된 반도체 칩들의 양측에 몰드 마진을 각각 확보해야 하는 데 따른 반도체 패키지의 사이즈 증가가 불가피한 상황이다.
본 발명은 고밀도 및 고용량을 구현하면서 상하 반도체 칩 모듈 간을 전기적으로 연결하는 전도성 연결부재의 삽입으로 한쪽 방향으로의 와이어 본딩이 가능한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는 기판; 상기 기판 상에 부착된 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상에 부착된 전도성 연결부재; 및 상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈을 포함하는 것을 특징으로 한다.
상기 전도성 연결부재는 전도성 플레이트와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 것을 특징으로 한다.
상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 한다.
상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 한다.
상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 반도체 칩 모듈과 전도성 연결부재를 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지는 기판; 및 상기 기판 상에 스택된 적어도 둘 이상의 패키지 유닛;을 포함하고,
상기 패키지 유닛은, 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상에 부착된 전도성 연결부재; 및 상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈을 포함하는 것을 특징으로 한다.
상기 전도성 연결부재는 전도성 플레이트와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 것을 특징으로 한다.
상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 한다.
상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 한다.
상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 한다.
상기 스택된 패키지 유닛을 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명은 상하 반도체 칩 모듈 사이에 전도성 연결부재를 삽입하는 것을 통해 고밀도 및 고용량을 구현하면서, 한쪽 방향에 대해서만 와이어 본딩이 가능한 장점으로 몰드 마진이 줄어들어 반도체 패키지의 사이즈를 축소 설계할 수 있다.
또한, 상기 전도성 연결부재의 적용으로, 금속와이어의 길이가 짧아져 와이어 본딩으로 인한 스트레스를 최소화할 수 있는바, 반도체 칩의 크랙 등의 불량을 방지할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 기판(110), 상기 기판(110) 상에 부착된 제1 반도체 칩 모듈(150), 상기 제1 반도체 칩 모듈(150) 상에 부착된 전도성 연결부재(160), 및 상기 전도성 연결부재(160) 상에 제1 반도체 칩 모듈(150)과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈(151)을 포함한다.
기판(110)은 상면에 구비된 본드핑거(112)와, 상면과 대향하는 하면에 구비된 볼랜드(142)를 포함한다.
상기 제1 반도체 칩 모듈(150)은 적어도 둘 이상이 페이스-업(Face-Up) 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드(150b)들이 구비된 적어도 둘 이상의 제1 반도체 칩(150a)들과, 상기 제1 반도체 칩(150a)들 중 최하부 제1 반도체 칩(150a)의 제1 본딩패드(150b)와 기판(110)의 본드핑거(112) 및 상기 제1 반도체 칩(150a)들의 제1 본딩패드(150b)들 상호 간을 전기적으로 연결하는 제1 연결부재(150c)를 포함한다.
제1 반도체 칩 모듈(150)은 기판(110)과 최하부 제1 반도체 칩(150a) 사이, 및 제1 반도체 칩(150a)들 상호 간의 맞닿는 사이에 부착된 제1 접착부재(114a)를 더 포함할 수 있다.
또한, 제2 반도체 칩 모듈(151)은 적어도 둘 이상이 페이스 업 타입 및 계단 식으로 스택된 각 계단면에 제2 본딩패드(151b)들이 구비된 적어도 둘 이상의 제2 반도체 칩(151a)들과, 상기 제2 반도체 칩(151a)들 중 최하부 제2 반도체 칩(151a)의 제2 본딩패드(151b)와 전도성 연결부재(160) 및 상기 제2 반도체 칩(151a)들의 제2 본딩패드(151b)들 상호 간을 전기적으로 연결하는 제2 연결부재(151c)를 포함한다.
제2 반도체 칩 모듈(151)은 전도성 연결부재(160)와 최하부 제2 반도체 칩(151b) 사이, 및 제2 반도체 칩(151b)들 상호 간의 맞닿는 사이에 부착된 제2 접착부재(114b)를 더 포함할 수 있다.
상기에서, 제1 연결부재(150c) 및 제2 연결부재(151c)는 일 예로 금속 와이어를 포함할 수 있다.
상기 전도성 연결부재(160)는 전도성 플레이트(162)와, 전도성 플레이트(162)와 제1 반도체 칩 모듈(150) 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재(164)와, 전도성 플레이트(162)와 제1 반도체 칩 모듈(150) 사이에 개재된 간격 유지 부재(166)를 포함한다.
전도성 플레이트(162)는 일 예로 전기적 연결패턴을 구비한 테이프를 포함할 수 있다.
전도성 플레이트(162)는 제1 및 제2 반도체 칩(150a, 151a)과 동일한 길이를 가질 수 있다. 이와 다르게, 제1 전도성 플레이트(162)는 제1 및 제2 반도체 칩(150a, 151a)과 상이한 길이를 가질 수 있다.
접속부재(164)는 전도성 플레이트(162)와 최상부 제1 반도체 칩(150a)의 제1 본딩패드(150b) 사이 공간에 접속되어, 이들 상호 간을 전기적으로 연결한다. 접속부재(164)는 일 예로 범프를 포함할 수 있다.
간격 유지 부재(164)는 전도성 플레이트(162)와 제1 반도체 칩 모듈(150) 사이에 배치된 접속부재(164)가 삽입될 수 있는 공간을 확보함과 더불어, 제1 반도체 칩 모듈(150)과 전도성 플레이트(162)를 물리적으로 부착하기 위한 것으로, 일 예로 접착 필름이 이용될 수 있다.
한편, 제1 및 제2 반도체 칩 모듈(150, 151)과 전도성 연결부재(160)를 포함한 기판(110)의 상면을 밀봉하도록 형성된 봉지부(170)를 더 포함한다. 봉지부(170)는 일 예로 EMC(Epoxy Molding Compound)를 포함할 수 있다.
또한, 기판(110) 하면의 볼랜드(142)에 부착된 외부접속단자(144)를 더 포함한다. 외부접속단자(144)는 일 예로 솔더볼을 포함할 수 있다.
전술한 구성은 상하로 배치된 반도체 칩 모듈들 사이에 전도성 연결부재를 삽입하는 것을 통해 한쪽 방향에 대해서만 와이어 본딩이 가능한 장점으로 몰드 마진을 획기적으로 줄일 수 있어 반도체 패키지의 전체 크기를 축소 설계할 수 있다.
또한, 전도성 연결부재의 적용으로 금속 와이어의 길이가 줄어들어 스위핑(Sweeping) 현상에 의한 쇼트 불량을 방지할 수 있다.
나아가, 전도성 연결부재의 삽입으로 금속 와이어의 길이가 짧아져 와이어 본딩으로 인한 스트레스를 최소화할 수 있는바, 반도체 칩의 크랙 등의 불량을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도로, 도 1과 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 한다.
도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(100)는 도 1에서 설명한 실시예와 실질적으로 동일한 구성을 가질 수 있다. 다만, 전술한 도 1에서는 전도성 플레이트를 전기적 연결패턴을 구비한 테이프를 이용한 것을 일 예로 도시하고 설명하였으나, 도 2에서와 같이, 전도성 플레이트(162)는 전기적 연결패턴을 구비한 기판을 이용할 수 있다.
이때, 전도성 플레이트(162)는 상면 및 상기 상면에 대향하는 하면을 갖는 몸체(160), 상기 몸체(160)의 상면(160a)과 하면(160b)에 각각 배치된 제1 및 제2 전기적 연결패턴(140a, 140b)을 포함할 수 있다. 이에 더하여, 전도성 플레이트(162)는 몸체(160)의 상면(162a) 및 하면(162b)을 관통하며 제1 및 제2 전기적 연결패턴(140a, 140b)을 전기적으로 상호 연결하는 비아패턴(140c)을 더 포함할 수 있다. 그 밖의 구성요소는 전술한 도 1에서 설명한 실시예와 동일한 바, 중복 설명은 생략하도록 한다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도로, 도 1과 동일한 명칭에 대해서는 도면 번호에 100을 더하여 나타내도록 한다.
도시한 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(200)는 기판(210)과, 기판(210) 상에 스택된 적어도 둘 이상의 패키지 유닛(300)을 포함한다. 이때, 패키지 유닛(300)은 제1 반도체 칩 모듈(250), 전도성 연결부재(260) 및 제2 반도체 칩 모듈(251)을 포함한다. 제1 반도체 칩 모듈(250), 전도성 연결부재(260) 및 제2 반도체 칩 모듈(251)은 도 1 및 도 2에서 설명한 그것들과 실질적 으로 동일할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 패키지(200)는 적어도 둘 이상의 패키지 유닛(300)을 포함한 기판(210)의 상면을 밀봉하도록 형성된 봉지부(370)와, 기판(210) 하면에 부착된 외부접속단자(244)를 더 포함할 수 있다. 그 밖의 구성 요소는 실시예의 구성과 동일한 바, 중복 설명은 생략하도록 한다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 추가 스택을 통해 실시예에 따른 반도체 패키지에 비해 고용량의 반도체 패키지를 구현할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.

Claims (12)

  1. 기판;
    상기 기판 상에 부착된 제1 반도체 칩 모듈;
    상기 제1 반도체 칩 모듈 상에 부착되며, 전도성 플레이트, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재, 및 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 전도성 연결부재; 및
    상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도 체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 및 제2 반도체 칩 모듈과 전도성 연결부재를 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 기판; 및
    상기 기판 상에 스택된 적어도 둘 이상의 패키지 유닛;을 포함하고,
    상기 패키지 유닛은,
    제1 반도체 칩 모듈;
    상기 제1 반도체 칩 모듈 상에 부착되며, 전도성 플레이트, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재, 및 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 전도성 연결부재; 및
    상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 제 7 항에 있어서, 상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서, 상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 7 항에 있어서, 상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서, 상기 스택된 패키지 유닛을 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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