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WO2005122257A1 - コンデンサを内蔵した半導体装置及びその製造方法 - Google Patents

コンデンサを内蔵した半導体装置及びその製造方法 Download PDF

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WO2005122257A1
WO2005122257A1 PCT/JP2004/007943 JP2004007943W WO2005122257A1 WO 2005122257 A1 WO2005122257 A1 WO 2005122257A1 JP 2004007943 W JP2004007943 W JP 2004007943W WO 2005122257 A1 WO2005122257 A1 WO 2005122257A1
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WO
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semiconductor chip
semiconductor device
capacitor
electrode
chip
Prior art date
Application number
PCT/JP2004/007943
Other languages
English (en)
French (fr)
Inventor
Kaname Ozawa
Mitsutaka Sato
Yoshiyuki Yoneda
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2006514364A priority patent/JP4395166B2/ja
Priority to PCT/JP2004/007943 priority patent/WO2005122257A1/ja
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the present invention relates to a semiconductor device having a built-in capacitor and a method for manufacturing the same.
  • a capacitor (capacitance element) is inserted between a power supply and a ground (ground) to absorb and accumulate (bypass) a charge of a transient current.
  • This capacitor (capacitance element) is called a decoupling capacitor or a bypass capacitor.
  • FIG. 1 shows a so-called ceramic package type semiconductor device as one of conventional semiconductor devices having a decoupling capacitor (for example, see Japanese Patent Application Laid-Open No. 5-335501).
  • a semiconductor chip 34 is housed in a cavity 33 formed by a ceramic substrate 31 and a cap 32.
  • ground electrode 6 is a ground (ground) electrode of the semiconductor chip 34 by a wire 37 such as a gold wire. 38 and the power supply electrode 39.
  • conductor layers 42 and 43 are provided between the semiconductor chip 34 and the ceramic substrate 31 with a dielectric layer 41 interposed therebetween.
  • the conductor layer 42 is connected to a power supply terminal, and the conductor layer 43 is connected to a ground terminal, thereby forming a decoupling capacitor 40.
  • the semiconductor chip is face-down (the circuit formation surface of the semiconductor substrate is on the lower side.
  • the mounting is performed by a method.
  • FIG. 2 shows a configuration in which a decoupling capacitor is mounted in such a face-down type semiconductor device.
  • a decoupling capacitor is mounted in such a face-down type semiconductor device.
  • the semiconductor device 50 includes a mounting substrate 51 and a first electrode mounted on an electrode pad 52 of the mounting substrate 51 by connecting an electrode 54 via a solder ball 53. Including semiconductor chip 55.
  • the second semiconductor chip 57 is provided with a signal wiring 58 connected to the electrode 54 of the first semiconductor chip 55, corresponding to a place where the solder ball 53 is not arranged.
  • the second semiconductor chip 57 having a built-in decoupling capacitor is placed in a space where the solder balls and the like of the first semiconductor chip 55 are not arranged. Need to be placed in
  • the size and shape of the second semiconductor chip 57 are restricted by the layout of the solder balls in the first semiconductor chip 55. Therefore, the first semiconductor chip
  • the production of the second semiconductor chip 57 requires a wafer process, which leads to an increase in the development period.
  • a support substrate for supporting the semiconductor chip is provided with a solder ball or the like.
  • the structure of arranging the external connection terminals in an array has been widely used.
  • BGA All Grid Array
  • FIG. 3 shows a conventional configuration in which a decoupling capacitor is mounted in a BGA type semiconductor device.
  • the semiconductor device 70 includes a support substrate (interposer) 73 in which solder balls 72 are bonded to pads 71 arranged in an array on the back surface, And a semiconductor chip 75 covered with a sealing resin 74.
  • the support substrate 73 is configured by disposing a wiring layer on the surface and / or inside of an insulating substrate such as glass epoxy.
  • the wiring layers on the front, back, and inside are interconnected by interlayer connection conductors as necessary.
  • the bonding pads 76 arranged on the surface of the support substrate 73 are connected to the ground electrode 78 and the power supply electrode 79 of the semiconductor chip 75 by wires 77.
  • a conductor layer 81 and a conductor layer 82 are provided between a semiconductor chip 75 and a support substrate 73 with a dielectric layer 80 interposed therebetween.
  • Conductor layer 81 is for power supply terminal
  • the conductive layer 82 is connected to a ground terminal to form a decoupling capacitor 83.
  • the electrodes of the semiconductor chip are connected to the bonding pads, the wiring of the inner surface layer of the support substrate Z, and the external terminals (such as solder balls). Need to connect to the electrode / socket of electronic equipment.
  • a multilayered support substrate 73 As a method of securing a space for routing the wiring without changing the size of the support substrate 73, a multilayered support substrate 73 can be considered. However, a multilayered support substrate makes the structure complicated. It leads to high cost.
  • the wiring substrate occupies about 70% of the material cost of the semiconductor device package, and it is desirable to avoid the high cost of the wiring substrate as much as possible.
  • passive components such as resistors, inductors, and capacitors that are not limited to active components such as semiconductor devices are also mounted.
  • These passive components are necessary for stably operating active components such as semiconductor devices, and are mounted on the wiring board (mother board) of electronic equipment near the periphery of the semiconductor device. They are arranged.
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a semiconductor device having a built-in decoupling capacitor and a method of manufacturing the same in a simple and low-cost configuration, thereby achieving a small size. ⁇ To achieve higher performance.
  • a first semiconductor chip and a second semiconductor chip or a dummy chip are arranged in a stacked state via a dielectric layer on a support substrate. And a capacitor having a dielectric layer as a dielectric is formed between the first semiconductor chip and the second semiconductor chip or the dummy chip. .
  • the first semiconductor chip and the second semiconductor chip or the dummy chip arranged in a stacked state with the first semiconductor chip are provided on the support substrate.
  • a semiconductor device is provided, wherein a capacitor having a dielectric layer made of an adhesive layer for bonding a first semiconductor chip and the second semiconductor chip or the dummy chip is formed.
  • a step of mounting a dummy chip having one electrode of a capacitor on a surface thereof on a support substrate on which a desired wiring ′ electrode is formed Mounting a semiconductor chip having the other electrode of the capacitor on the surface to be bonded via an adhesive layer; and connecting one electrode and the other electrode of the capacitor to a power supply electrode or a ground electrode on the support substrate.
  • a method of manufacturing a semiconductor device is also possible.
  • an insulator layer serving as a dielectric layer is provided between two semiconductor chips in a stacked state or between a semiconductor chip and a dummy chip also in a stacked state.
  • a capacitor (capacitance element) is formed by arranging an electrode layer with the electrodes interposed therebetween.
  • This capacitor functions as a decoupling capacitor, and contributes to higher performance of the semiconductor device. According to the present invention, it is not necessary to dispose electrodes constituting a capacitive element on a support substrate supporting a semiconductor chip.
  • FIG. 1 is a cross-sectional view showing a configuration of a conventional ceramic package type semiconductor device.
  • FIG. 2 is a cross-sectional view showing a configuration of a conventional semiconductor device with a built-in component.
  • Garden 3 is a cross-sectional view showing a configuration of a conventional BGA package type semiconductor device.
  • FIG. 4 is a cross-sectional view showing a configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a top view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing an equivalent circuit according to the semiconductor device shown in FIG. 4.
  • FIG. 7 is an exploded perspective view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a view for explaining the method for manufacturing the semiconductor device shown in FIG. 7.
  • FIG. 9 is a cross-sectional view illustrating a configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 10 is a top view showing a configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 11 is a plan view showing the back surface of the second semiconductor chip in the semiconductor device shown in FIG.
  • FIG. 12 is a cross-sectional view illustrating a configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a top view showing a configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a plan view showing the back surface of a second semiconductor chip in the semiconductor device shown in FIG.
  • Garden 15 is a diagram for explaining radiation noise generated when the semiconductor device of FIG. 9 is operated.
  • FIG. 13 is a diagram for explaining an effect when the semiconductor device of FIG. 12 is mounted on a mother board and operated.
  • FIG. 17 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 18 is a top view showing a configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 19 is a sectional view showing a configuration of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 20 is a top view illustrating a configuration of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 21 is a cross-sectional view illustrating a configuration of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 22 is a top view illustrating a configuration of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 23 is a cross-sectional view illustrating a configuration of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 24 is a top view illustrating a configuration of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 25 is a sectional view showing a configuration of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 26 is a top view illustrating a configuration of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 27 is a plan view showing the back surface of the dummy chip in the semiconductor device shown in FIG. 25.
  • FIG. 28 is a sectional view showing a configuration of a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 29 is a top view showing the configuration of the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 30 is a plan view showing the back surface of the dummy chip in the semiconductor device shown in FIG. 28. Explanation of symbols
  • Adhesive layer (second adhesive) Adhesive layer (second adhesive)
  • FIGS. 4 and 5 show the configuration of the semiconductor device having a built-in capacitor (capacitance element) according to the first embodiment of the present invention.
  • a stacked semiconductor device incorporating two semiconductor chips is described.
  • the semiconductor device 10 has pads arranged on its back surface in an array.
  • It includes a support substrate 13 having solder balls 12 bonded to 11, and a first semiconductor chip 15 and a second semiconductor chip 16 disposed on the support substrate 13 and covered with a sealing resin 14.
  • the support substrate 13 is configured by disposing a wiring layer on the surface and / or inside of an insulating substrate such as glass epoxy.
  • the wiring layers on the front, back, and inside are interconnected by interlayer connection conductors as necessary.
  • the ground (ground) pad 17a, the power supply pad 17b, and the signal pad 17c are each connected to the first semiconductor by a wire 18.
  • the chip 15 and the second semiconductor chip 16 are connected to a grounding electrode pad, a power supply electrode pad, or a signal electrode pad.
  • the first semiconductor chip 15 is bonded onto the support substrate 13 in a face-up manner (in a state where the circuit formation surface is faced up) using the first adhesive 19.
  • the first adhesive 19 is preferably tape-shaped so as to prevent unnecessary outflow to the periphery of the 1S semiconductor chip 15, for example, a silicon-based or epoxy-based resin can be used. . As long as unnecessary outflow does not occur, a paste-like material may be used.
  • the conductor layer 21 is previously formed on the circuit formation surface of the first semiconductor chip 15 by a rewiring technique, and is connected to the power supply electrode of the first semiconductor chip 15.
  • a metal such as copper (Cu) or aluminum (A1) can be used.
  • a second adhesive 22 is applied by using a second adhesive 22.
  • a conductor layer 23 is formed in advance by sputtering or the like.
  • a metal such as copper or aluminum is used. That can be S.
  • the conductive layer 23 is connected to a ground (ground) electrode of the second semiconductor chip 16 which is a potential of a balter portion.
  • the conductor layer 23 disposed on the lower surface of the second semiconductor chip 16 is opposed to the conductor layer 23 via a second adhesive 22 having an area approximately equal to that of the second semiconductor chip 16.
  • a capacitor (capacitance element) 20 using the second adhesive 22 as a dielectric and the conductive layers 21 and 23 as electrodes is formed and arranged.
  • the second adhesive 22 for example, a silicon-based or epoxy-based resin can be used. Since the second adhesive 22 functions as a dielectric that determines the capacity of the capacitor 20, it is preferable that the second adhesive 22 has a high relative permittivity and is as thin as possible. In this embodiment, it is desirable that the relative dielectric constant is 5 or more and the thickness is 20 ⁇ or less.
  • the adhesive 22 it is necessary that the adhesive can be applied with a constant area and thickness as much as possible, so that a tape-shaped or sheet-shaped adhesive is applied. As long as it can be formed with a certain area and thickness, a paste-like material may be used.
  • the powerful capacitor 20 is inserted between the power supply electrode (VDD) and the ground electrode (GND), and functions as a decoupling capacitor.
  • the semiconductor device 10 of this embodiment by forming and arranging the capacitor 20 between the semiconductor chip 15 and the semiconductor chip 16 which are stacked, the support substrate
  • the space for wiring around the support substrate 13 is enlarged, and a smaller and thinner semiconductor device with a built-in capacitor can be formed.
  • FIG. 7 is an exploded perspective view showing the configuration of the semiconductor device 10 with a built-in capacitor according to the first embodiment.
  • the first semiconductor chip 15 having the conductor layer 21 disposed on the upper surface 13 a of the support substrate 13 via the first adhesive layer 19 is provided on the upper surface 13 a of the support substrate 13.
  • the second semiconductor chip 16 having the second conductor layer 23 disposed on the lower surface thereof is mounted and fixed on the conductor layer 21 via the second adhesive 22.
  • the wires and the sealing resin are not shown. According to the strong configuration, it is not necessary to dispose a capacitor electrode on the upper surface 13a of the support substrate 13, and a sufficient space for wiring can be secured.
  • the configuration shown in FIG. 7 shows a case where the area of the conductor layer 23 is approximately the same as that of the second semiconductor chip 15, however, due to the wire connection with another semiconductor chip.
  • the shape and area of the conductor layer 23 may be changed. If there are more than one power supply, the conductor layer 23 may be divided as necessary to form decoupling capacitors corresponding to each power supply. Further, a part of the capacitor (capacitance element) formed by the divided conductor layers may be used for circuit formation other than the decoupling capacitor.
  • FIG. 8 shows an example of a method for manufacturing the semiconductor device with a built-in capacitor shown in FIGS. 4, 5, and 7.
  • a conductor layer 23 is formed on the back surface of a semiconductor substrate (wafer) W2 including a plurality of second semiconductor chips 16a by performing a sputtering method.
  • a tape-shaped or sheet-shaped second adhesive 22 functioning as an adhesive with the first semiconductor chip 15 and as a dielectric of the capacitor 20 is applied to the conductor layer. 23 Paste on top.
  • a second semiconductor chip 16 is formed through a dicing step of the semiconductor substrate W2.
  • a conductor layer 21 is formed on a circuit formation surface of a semiconductor substrate (wafer) W1 including a plurality of first semiconductor chips 15a by using a rewiring technique. .
  • a tape-shaped or sheet-shaped first adhesive 19 for bonding to the support substrate 13 is attached to the back surface of the semiconductor substrate W1.
  • a first semiconductor chip 15 is formed through a dicing step of the semiconductor substrate W1.
  • a wiring layer is provided on the surface and / or inside of an insulating substrate made of glass epoxy or the like.
  • a support substrate 13 connected to each other by an interlayer connection conductor is prepared. Bonding pads 17 (power supply electrode, ground electrode, signal electrode) are selectively provided on the wiring layer of the support substrate 13.
  • the support substrate 13 may not be individual (single) as shown in the figure, but may be a sheet shape in which a plurality of pieces are connected.
  • the first semiconductor chip 15 is mounted on the support substrate 13 via the first adhesive 19, and the second adhesive 22 is further placed thereon. Then, the second semiconductor chip 16 is mounted. At this stage, the capacitor 20 having the dielectric layer made of the adhesive 22 disposed between the upper and lower electrodes (conductor layers 21 and 23) is formed, and the semiconductor device 10 with a built-in capacitor is formed.
  • the semiconductor chip laminated structure is hermetically sealed using a resin molding method.
  • the support substrate 13 is in a sheet shape as described above, a plurality of semiconductor chip laminated structures arranged on the support substrate 13 are collectively molded, and then the semiconductor chip laminated structures are interposed.
  • the resin 14 and the support substrate 13 are cut and separated to form a plurality of semiconductor devices each including a semiconductor chip laminated structure.
  • FIGS. 1 and 2 the configuration of a semiconductor device with a built-in capacitor according to the second embodiment of the present invention is shown in FIGS.
  • This embodiment also describes a stacked semiconductor device incorporating two semiconductor chips.
  • FIG. 10 shows a state in which the sealing resin 14 and the second semiconductor chip 16 are not mounted in the configuration shown in FIG.
  • FIG. 11 shows the shape of the electrode pattern on the back surface of the second semiconductor chip 16, that is, the surface facing the semiconductor chip 15.
  • a semiconductor device 10 A includes a support substrate 13 in which solder balls 12 are bonded to pads 11 arranged in an array on the back surface thereof, and a support substrate 13 disposed on the support substrate 13. And a first semiconductor chip 15 and a second semiconductor chip 16 covered with a sealing resin 14.
  • the support substrate 13 is configured by disposing a wiring layer on the surface and / or inside of an insulating substrate such as glass epoxy. Front and back, internal wiring layer, if necessary, conductor for interlayer connection Are connected to each other.
  • the ground (dur- land) pad 17a, the power supply pad 17b, and the signal pad 17c are each connected to a wire 18 by a wire 18. It is connected to a ground electrode pad, a power supply electrode pad, or a signal electrode pad in the first semiconductor chip 15 and the second semiconductor chip 16.
  • the first semiconductor chip 15 is fixed on the support substrate 13 in a face-up manner (with the circuit formation surface facing up) using the first adhesive 19.
  • the material of the first adhesive 19 for example, a silicon-based or epoxy-based resin can be used as in the second embodiment.
  • the first adhesive 19 is preferably in the form of a tape or a sheet so that unnecessary outflow outside the semiconductor chip can be prevented.
  • the conductor layer 21 is formed on the circuit formation surface of the first semiconductor chip 15 by the rewiring technique, and is connected to the power supply electrode of the first semiconductor chip 15.
  • a metal such as copper (Cu) or aluminum (A1) can be used.
  • an electrode for grounding (ground) and rewiring of a signal line for connection with the second semiconductor chip 16 are formed on the circuit formation surface of the first semiconductor chip 15. It is formed.
  • the second semiconductor chip 16 is placed on the first semiconductor chip 15 in a face-down manner (with the circuit formation surface down) by an underfill material. It is fixed using a resin that is 22a.
  • the strong underfill material 22a is also required to be able to be applied with a constant area and thickness as much as possible, so that a tape-shaped or sheet-shaped material is applied. As long as it can be formed with a certain area and thickness, a paste-like material may be used.
  • a conductor layer 23 is formed on the circuit formation surface of the second semiconductor chip 16 by a rewiring technique, and is connected to a ground (ground) electrode of the second semiconductor chip 16.
  • the protruding electrode 16 e of the second semiconductor chip 16 is connected to the redistribution layer 2 la formed on the first semiconductor chip 15.
  • the power supply electrode, the ground (ground) electrode, and other signal pins on the first semiconductor chip 15 are connected to the bonding pads 17 on the support substrate 13 by using wires 18.
  • the conductor layer 21 provided on the first semiconductor chip 15 The conductor layer 23 disposed on the upper surface (circuit formation surface) of the second semiconductor chip 16 is opposed to the conductor layer 23 via an adder fill material 22a having an area approximately equal to that of the second semiconductor chip 16.
  • a capacitor (capacitance element) 20 having the underfill material 22a as a dielectric and the conductive layers 21 and 23 as electrodes is formed.
  • the underfill material 22a functions as a dielectric that determines the capacity of the capacitor 20, it is preferable that the relative dielectric constant is high and the thickness is as small as possible.
  • FIGS. 12 to 14 show the configuration of a semiconductor device with a built-in capacitor that is useful in the third embodiment of the present invention.
  • FIG. 13 shows a state in which the sealing resin 14 and the second semiconductor chip 16 are not mounted in the configuration shown in FIG.
  • FIG. 14 shows a pattern of forming an electrode layer on the back surface of the second semiconductor chip 16, that is, the surface facing the semiconductor chip 15.
  • the semiconductor device 10 B of this embodiment is basically the same as that of the second embodiment, except that a support substrate 13 is provided on the circuit formation surface of the first semiconductor chip 15.
  • a conductor layer 23 connected to the upper grounding (ground) electrode 17a is provided, and a conductor layer 21 connected to the power supply electrode 17b on the support substrate 13 is provided on the circuit forming surface of the second semiconductor chip 16. Is different.
  • the conductor layer 23 for grounding is formed on the second semiconductor chip 16 (upper side). Since the area of 23 is equal to or less than the area of second semiconductor chip 16, the effect of preventing (shielding) emission of radiated noise generated from first semiconductor chip 15 may not be sufficient.
  • the semiconductor device 10 B of the third embodiment shown in FIG. 12 is mounted on a mother board and operated, as shown in FIG. 16, the first semiconductor chip 15 is grounded ( Since the conductor layer 23 is formed and the area of the conductor layer 23 is larger than the area of the second semiconductor chip 16, radiation noise generated from the second semiconductor chip 16 is effectively prevented (shielded). That can be S. That is, in FIG. 16, the noise force S emitted from the second semiconductor chip 16 and the other electronic components mounted on the back surface (other main surface) of the motherboard 101 via the solder balls 102 It is possible to prevent the impact on 103.
  • the semiconductor device including two semiconductor chips (first and second semiconductor chips) has been described.
  • FIG. 17 is a diagram showing a configuration of a semiconductor device with a built-in capacitor according to the fourth embodiment of the present invention.
  • FIG. 18 shows a state where the sealing resin 14 is not mounted in the configuration shown in FIG.
  • a dummy chip 16 a is mounted on the semiconductor chip 15 in order to form a capacitor (capacitance element) together with the semiconductor chip 15. You.
  • the other configuration is basically the same as that of the first embodiment, and a description thereof will be omitted.
  • the dummy chip 16a is made of, for example, silicon (Si).
  • Tip force is composed.
  • such a dummy chip 16a has a capability of forming a metal layer by sputtering aluminum or the like on the front and back surfaces thereof in advance, and a method of doping impurities at a high concentration to thereby determine the conductivity of the metal layer.
  • wire bonding can be performed at any position of the dummy chip.
  • the semiconductor device 10 C of this embodiment by applying the dummy chip 16 a, the degree of freedom of connection of the power supply wiring or the ground wiring is increased, and the semiconductor chip 15 and the bonding pad 17 of the support substrate 13 are connected. Design flexibility because only the positional relationship of S power
  • FIG. 20 shows a state where sealing resin 14 is not mounted in the configuration shown in FIG.
  • the semiconductor device 10D according to this embodiment has substantially the same configuration as that of the fourth embodiment, except that the potential of the dummy chip 16a is set to the same potential as the power supply potential VDD, and the circuit of the semiconductor chip 15 A conductor layer 23 to be connected to the grounding electrode 17a is formed on the formation surface.
  • the other configuration is the same as that of the fourth embodiment, and the description is omitted.
  • a conductor layer 23 connected to the ground (ground) electrode 12a is formed on a semiconductor chip 15 (lower semiconductor chip).
  • the area of the conductor layer 23 is larger than the area of the dummy chip 16a.
  • the spread of radiation noise generated from the semiconductor chip 15 can be more effectively suppressed as compared with the configuration of the fourth embodiment.
  • FIGS. 21 and 22 A configuration of a semiconductor device with a built-in capacitor according to the sixth embodiment of the present invention will be described with reference to FIGS. 21 and 22.
  • FIG. 22 shows a state where the sealing resin 14 is not mounted in the configuration shown in FIG.
  • the semiconductor device 10E according to this embodiment has a configuration in which the semiconductor chip 15 and the dummy chip 16a are switched upside down from the configuration shown in the fourth embodiment. That is, in the semiconductor device 10E of FIG. 21, the dummy chip 16a is mounted on the support substrate 13, and the semiconductor chip 15 is mounted on the dummy chip 16a via the adhesive 22.
  • the other configuration is the same as that of the fourth embodiment, and the description is omitted.
  • the size of the semiconductor chip 15 is significantly smaller than the size of the entire semiconductor device (for example, since the number of electrodes of the semiconductor chip 15 is large, The number of solder balls drawn out increases, and the size of the support substrate 13 increases.
  • the warp S of the semiconductor device including the support substrate 13 and the sealing resin 14 can be reduced.
  • FIG. 24 shows a state where the sealing resin 14 is not mounted in the configuration shown in FIG.
  • the semiconductor device 10F according to this embodiment has a configuration in which the semiconductor chip 15 and the dummy chip 16a are exchanged upside down in the configuration of the fifth embodiment. That is, in the semiconductor device 10F of FIG. 23, the dummy chip 16a is mounted on the support substrate 11, and the semiconductor chip 15 is mounted on the dummy chip 16a via the adhesive 22.
  • the other configuration is the same as that of the fifth embodiment, and the description is omitted.
  • FIG. 26 shows a state where the sealing resin 14 and the dummy chip 16a are not mounted in the configuration shown in FIG.
  • FIG. 27 shows the configuration of the back surface of the dummy chip 16a.
  • the semiconductor device 10 G according to this embodiment is the same as the configuration of the fourth embodiment except that the dummy chip 16 a is mounted on the semiconductor chip 15.
  • the other configuration is the same as that of the fourth embodiment, and the description is omitted.
  • the wire 18 since the wire 18 is not used to connect the dummy chip 16 a, the height of the semiconductor device must be reduced by the wire loop height. Power S can.
  • the structure of the semiconductor device 10 G of this embodiment is suitable for a case where a thinner semiconductor package is required.
  • a configuration of a semiconductor device with a built-in capacitor according to the ninth embodiment of the present invention will be described with reference to FIGS.
  • FIG. 29 shows a state where the sealing resin 14 and the dummy chip 16a are not mounted in the configuration shown in FIG.
  • FIG. 30 shows the configuration of the back surface of the dummy chip 16a.
  • a semiconductor device 10H according to this embodiment has a configuration in which the dummy chip 16a is mounted on the semiconductor chip 15 in the configuration of the fifth embodiment.
  • the other configuration is the same as that of the fifth embodiment, and a description thereof will be omitted.
  • the height of the semiconductor device can be reduced by the wire loop height. it can.
  • the structure of the semiconductor device 10H of this embodiment is suitable for a case where a thinner semiconductor package is required.
  • one semiconductor chip and another semiconductor chip or a dummy chip stacked between the semiconductor chip and the semiconductor chip are stacked.
  • a capacitor capacitor element
  • Such a capacitor prevents power bounce or ground bounce based on transient current by being inserted between the power supply and the ground (ground) of the semiconductor device, and functions as a decoupling capacitor that suppresses the power bounce. This greatly contributes to higher performance.

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Abstract

　電源電位又はグランド電位の変動を防止するために使用されるデカップリングコンデンサを内蔵した半導体装置及びその製造方法において、簡易で低コストな手法を用いて、小型化・高性能化を実現する。 　本発明による半導体装置は、電源用電極とグランド用電極を設けた基板と、第２の半導体チップと対向する面側に第１の導体層を形成し、基板上に配置した第１の半導体チップと、第１の半導体チップと対向する面側に第２の導体層を形成し、第１の半導体チップ上に配置した第２の半導体チップと、第１の導体層と第２の導体層間に介在され、第１の半導体チップと第２の半導体チップとを接合する接着剤層とを備える。この半導体装置において、接着剤層と第１及び第２の導体層とがコンデンサとして機能する。  

Description

明 細 書
コンデンサを内蔵した半導体装置及びその製造方法
技術分野
[0001] 本発明は、コンデンサを内蔵した半導体装置及びその製造方法に関する。
背景技術
[0002] LSI (大規模集積回路)チップなど半導体チップを収容した半導体装置を電子機器 内の基板上に搭載して動作させる際、半導体チップの内部回路のスイッチング動作 時に生ずる過渡電流により、半導体チップが電気的に損傷を受けることがある。
[0003] この為、半導体装置又は半導体チップの近傍において、その電源一接地 (グランド） 間にコンデンサ (容量素子）を挿入して、過渡電流の電荷を吸収'蓄積する (バイパス させる）ことが行われる。
[0004] このコンデンサ（容量素子）は、デカップリングコンデンサ又はバイパスコンデンサと 称される。
[0005] 一方、半導体チップの内部回路が高集積化され、 LSI等で使用される信号が高周 波化されると、半導体パッケージで発生するスイッチングノイズ (過渡電流により電源 電位又は接地電位が変動することに起因するノイズ）により LSIに誤動作を生じる恐 れがある。過渡電流による電源電位の変動、又は接地電位の変動は、それぞれ電源 バウンス、グランドバウンスと称される。
[0006] このようなスイッチングノイズを低減させる為にも、前記デカップリングコンデンサの 適用が必要とされる。
[0007] 力、かるデカップリングコンデンサを具備した従来の半導体装置の一つとして、所謂 セラミックパッケージ型半導体装置を図 1に示す (例えば、特開平 5-335501号公報
、特開平 11一 31696号公報）。
[0008] 図 1に示すように、半導体装置 30において、セラミック基板 31とキャップ 32により形 成されたキヤビティ 33内に半導体チップ 34が収容されている。
[0009] セラミックパッケージの外部接続用端子のうち、接地（グランド)端子 35と電源端子 3
6は、金線などのワイヤ 37により、それぞれ半導体チップ 34の接地 (グランド）用電極 38と電源用電極 39に接続されている。
[0010] かかる半導体装置 30において、半導体チップ 34とセラミック基板 31との間には、誘 電体層 41を挟んで導体層 42と 43が配設されている。導体層 42は電源端子に、また 導体層 43は接地端子に接続されて、デカップリングコンデンサ 40を構成している。
[0011] このように、容量素子部を半導体チップ 34の直下、セラミック基板 31との間に配設 することにより、比較的大容量のデカップリングコンデンサを形成することができる。
[0012] し力 ながら、このようなセラミックパッケージ型半導体装置は、 LSIチップの高集積 ィ匕、高機能化に伴う、外部接続用端子の多数化 (多ピン化）に対応することが困難で あり、また小型化、軽量化にも適さない。
[0013] 力、かる LSIチップの外部接続用端子の多数化（多ピン化）に対応する一つの手段と して、半導体チップをフェイスダウン（半導体基板の回路形成面を下側とする。フリツ プ'チップとも称する。 )方式により実装することが行われてレ、る。
[0014] このようなフェイスダウン型半導体装置において、デカップリングコンデンサを搭載 してなる構成を図 2に示す。 （例えば、特開平 2002-170920号公報）。
[0015] 図 2に示すように、この半導体装置 50は、実装基板 51と、この実装基板 51の電極 パッド 52に、半田ボール 53を介して電極 54を接続することにより搭載された第 1の半 導体チップ 55を含む。
[0016] 第 1の半導体チップ 55と実装基板 51との間には、半田ボール 53が配置されないス ペース（隙間）が設けられ、このスペースに、デカップリングコンデンサ 56を内蔵した 第 2の半導体チップ 57が収容される。
[0017] 第 2の半導体チップ 57には、半田ボール 53が配置されない箇所に対応して、第 1 の半導体チップ 55の電極 54と接続される信号配線 58が設けられている。
[0018] 力、かる図 2に示される半導体装置 50にあっては、デカップリングコンデンサを内蔵し た第 2の半導体チップ 57を、第 1の半導体チップ 55の半田ボール等が配置されてい ないスペースに配置する必要がある。
[0019] 従って、第 1の半導体チップ 55における半田ボールのレイアウトによって、第 2の半 導体チップ 57のサイズ ·形状などが制約されてしまう。このため、第 1の半導体チップ
55の品種ごとに第 2の半導体チップ 57をカスタマイズする必要があり、高コストィ匕を 招来する。
[0020] 更に、第 2の半導体チップ 57の作製には、ウェハプロセスを必要とするため、開発 期間の増加をも招来する。
[0021] 一方、前述の如ぐ半導体チップの高集積化 ·高機能化による外部接続用端子の 多数化（多ピン化）に対応するため、半導体チップを支持する支持基板において、半 田ボール等の外部接続端子をアレイ状に配置する構造が多用化されつつある。
[0022] かかる構造の一つとして、 BGA (Ball Grid Array)構成が採用されている。
[0023] 図 3は、 BGA型半導体装置においてデカップリングコンデンサを搭載した従来の構 成を示す。
[0024] 図 3に示すように、この半導体装置 70は、その裏面にアレイ状に配置されたパッド 7 1に、半田ボール 72が接合された支持基板 (インターポーザ） 73と、この支持基板 73 上に配置され、封止樹脂 74により被覆された半導体チップ 75とを備える。
[0025] 支持基板 73は、ガラスエポキシなどの絶縁基板の表面及び/又は内部に配線層 が配設されて構成される。表裏、内部の配線層は、必要に応じて層間接続用導体に より相互に接続される。
[0026] この支持基板 73の表面に配置したボンディングパッド 76は、ワイヤ 77により、半導 体チップ 75の接地用電極 78、電源用電極 79に接続される。
[0027] かかる半導体装置 70において、半導体チップ 75と支持基板 73との間には、誘電 体層 80を挟んで導体層 81と導体層 82が配設されている。導体層 81は電源端子に
、また導電層 82は接地端子に接続することにより、デカップリングコンデンサ 83を構 成している。
[0028] このように、コンデンサ (容量素子）部を半導体チップ 75の直下、支持基板 73との 間に配設することにより、比較的大容量のデカップリングコンデンサを形成することが できる。
発明の開示
発明が解決しょうとする課題
[0029] し力 ながら、このような BGA型半導体装置の場合、半導体チップの電極を、ボン デイングパッド、支持基板表面 Z内層の配線、外部端子（半田ボール等）を経由して 電子機器の電極/ソケットへ接続する必要がある。
[0030] 従って、支持基板 73上に、デカップリングコンデンサの一方の電極となる導体層を 形成してしまうと、かかる導体層は比較的大面積を要することから、配線引き回しのス ペースが限定され、配線引き回しのスペースを確保するためには支持基板を大型化 せざるを得ないという課題が生じる。
[0031] この支持基板 73のサイズを変えないで配線引き回しのスペースを確保する手法と しては、当該支持基板 73の多層化が考えられるが、支持基板の多層化は構造を複 雑化し、高コストにつながってしまう。
[0032] 一般に、半導体装置パッケージの材料コストにおいて、配線基板は 7割程を占める とされること力ら、配線基板の高コストィ匕は極力避けることが望ましレ、。
[0033] ところで、近年、携帯電話、 PDA (personal digital assistant)など携帯情報端末をは じめとする電子機器の小型化'高性能化に伴い、これら端末に搭載される半導体装 置など電子部品には更なる小型化 ·高性能化が求められている。
[0034] これら電子機器には、半導体装置などの能動部品だけでなぐ抵抗、インダクタ、コ ンデンサなどの受動部品も搭載される。
[0035] これら受動部品は、半導体装置など能動部品を安定的に動作させるために必要な 部品であり、電子機器に於ける配線基板 (マザ一ボード）上において、半導体装置の 周囲近傍に搭載 ·配置されてレ、る。
[0036] し力 ながら、電子機器のさらなる小型化のために、これら受動部品を搭載するス ペースを可能な限り低減する必要がある。すなわち、前記デカップリングコンデンサ 等の容量素子についても、その占有面積をできるだけ縮小することが求められている
[0037] 本発明は、このような課題に鑑みなされたものであり、その目的は、前記デカツプリ ングコンデンサを内蔵した半導体装置の構造、及びその製造方法において、簡易で 低コストな構成により、小型化 ·高性能化を実現することにある。
課題を解決するための手段
[0038] 上記課題を解決するため、本発明によれば一つに、支持基板上に、第 1の半導体 チップと、第 2の半導体チップ又はダミーチップが誘電体層を介して積層状態に配置 され、前記第 1の半導体チップと前記第 2の半導体チップ又はダミーチップとの間に、 前記誘電体層を誘電体とするコンデンサが形成されてなることを特徴とする半導体装 置が提供される。
[0039] また、本発明によれば、支持基板上に、第 1の半導体チップと、前記第 1の半導体 チップと積層状態に配置される第 2の半導体チップ又はダミーチップとの間に、前記 第 1の半導体チップと前記第 2の半導体チップ又はダミーチップとを接着する接着材 層を誘電体とするコンデンサが形成されてなることを特徴とする半導体装置が提供さ れる。
[0040] また、本発明によれば、所望の配線 ·電極が形成された支持基板上に、表面にコン デンサの一方の電極を具備した第 1の半導体チップを搭載する工程と、前記第 1の 半導体チップ上に、接着材層を介して、被接着面に前記コンデンサの他方の電極を 具備した第 2の半導体チップ又はダミーチップを搭載する工程と、前記コンデンサの 一方の電極及び他方の電極を、前記支持基板における電源電極又は接地電極に 接続する工程とを備えることを特徴とする半導体装置の製造方法が提供される。
[0041] また、本発明によれば、所望の配線'電極が形成された支持基板上に、表面にコン デンサの一方の電極を具備したダミーチップを搭載する工程と、前記ダミーチップ上 に、接着材層を介して、被接着面に前記コンデンサの他方の電極を具備した半導体 チップを搭載する工程と、前記コンデンサの一方の電極及び他方の電極を、前記支 持基板における電源電極又は接地電極に接続する工程とを備えることを特徴とする 半導体装置の製造方法が提供される。
発明の効果
[0042] 本発明による半導体装置にあっては、積層状態とされる 2つの半導体チップ間、又 は同じく積層状態とされる半導体チップとダミーチップとの間に、誘電体層となる絶縁 物層を挟んで電極層を配設して、コンデンサ (容量素子）を形成する。
[0043] このコンデンサは、デカップリングコンデンサとして機能し、半導体装置の高性能化 にも寄与する。このような本発明によれば、半導体チップを支持する支持基板上には 容量素子を構成する電極を配設する必要がなレ、。
[0044] 従って、当該支持基板の大型化を必要とせず、また支持基板の層数を増す必要も 無いことから、支持基板の高コスト化を招来せず、もって小型化'薄型化されたコンデ ンサ内蔵型半導体装置を安価に提供することができる。
図面の簡単な説明
園 1]従来のセラミックパッケージ型の半導体装置の構成を示す断面図である。
[図 2]従来の部品内蔵型の半導体装置の構成を示す断面図である。
園 3]従来の BGAパッケージ型の半導体装置の構成を示す断面図である。
園 4]本発明の第 1の実施形態に係る半導体装置の構成を示す断面図である。 園 5]本発明の第 1の実施形態に係る半導体装置の構成を示す上面図である。
[図 6]図 4に示す半導体装置に係る等価回路を示す回路図である。
[図 7]本発明の第 1の実施形態に係る半導体装置の構成を示す分解斜視図である。
[図 8]図 7に示す半導体装置の製造方法を説明するための図である。
園 9]本発明の第 2の実施形態に係る半導体装置の構成を示す断面図である。
[図 10]本発明の第 2の実施形態に係る半導体装置の構成を示す上面図である。 園 11]図 9に示す半導体装置における第 2の半導体チップの裏面を示す平面図であ る。
[図 12]本発明の第 3の実施形態に係る半導体装置の構成を示す断面図である。
[図 13]本発明の第 3の実施形態に係る半導体装置の構成を示す上面図である。 園 14]図 12に示す半導体装置における第 2の半導体チップの裏面を示す平面図で ある。
園 15]図 9の半導体装置を動作させる場合に生じる放射ノイズを説明するための図で ある。
園 16]図 12の半導体装置をマザ一ボードに搭載して動作させる場合の効果を説明 するための図である。
[図 17]本発明の第 4の実施形態に係る半導体装置の構成を示す断面図である。
[図 18]本発明の第 4の実施形態に係る半導体装置の構成を示す上面図である。
[図 19]本発明の第 5の実施形態に係る半導体装置の構成を示す断面図である。 園 20]本発明の第 5の実施形態に係る半導体装置の構成を示す上面図である。
[図 21]本発明の第 6の実施形態に係る半導体装置の構成を示す断面図である。 [図 22]本発明の第 6の実施形態に係る半導体装置の構成を示す上面図である。
[図 23]本発明の第 7の実施形態に係る半導体装置の構成を示す断面図である。
[図 24]本発明の第 7の実施形態に係る半導体装置の構成を示す上面図である。
[図 25]本発明の第 8の実施形態に係る半導体装置の構成を示す断面図である。
[図 26]本発明の第 8の実施形態に係る半導体装置の構成を示す上面図である。
[図 27]図 25に示す半導体装置におけるダミーチップの裏面を示す平面図である。
[図 28]本発明の第 9の実施形態に係る半導体装置の構成を示す断面図である。
[図 29]本発明の第 9の実施形態に係る半導体装置の構成を示す上面図である。
[図 30]図 28に示す半導体装置におけるダミーチップの裏面を示す平面図である。 符号の説明
10 半導体装置
11 パッド
12 半田ボール
13 支持基板
14 封止樹脂
15 第 1の半導体チップ
16 第 2の半導体チップ
17a 接地用パッド
17b 電源用パッド
17c 信号用パッド
18 ワイヤ
19 第 1の接着剤
20 コンデンサ
21 導体層
22 接着剤層 (第 2の接着剤）
23 導体層
発明を実施するための最良の形態 [0047] 以下、本発明の実施の形態について、図面を参照して詳細に説明する。
[0048] 本発明の第 1の実施形態に係るコンデンサ (容量素子）内蔵の半導体装置の構成 を図 4及び図 5に示す。本実施形態にあっては、 2つの半導体チップを内蔵した積層 型半導体装置を挙げている。
[0049] 図 4、図 5に示すように、半導体装置 10は、その裏面にアレイ状に配置されたパッド
11に半田ボール 12が接合された支持基板 13と、この支持基板 13上に配置され、封 止樹脂 14により被覆された第 1の半導体チップ 15及び第 2の半導体チップ 16を含 む。
[0050] 支持基板 13は、ガラスエポキシなどの絶縁基板の表面及び/又は内部に配線層 が配設されて構成される。表裏、内部の配線層は、必要に応じて層間接続用導体に より相互に接続される。
[0051] 支持基板 13の表面に配設された複数のボンディングパッド 17の、接地（グランド） 用パッド 17a、電源用パッド 17b及び信号用パッド 17cは、ワイヤ 18によって、それぞ れ第 1の半導体チップ 15ならびに第 2の半導体チップ 16における接地（グランド）用 電極パッド、電源用電極パッドあるいは信号用電極パッドに接続されてレ、る。
[0052] この半導体装置 10において、支持基板 13上には、第 1の半導体チップ 15がフェイ スアップ（回路形成面を上にした状態）で第 1の接着剤 19を用いて接着される。
[0053] 第 1の接着剤 19は、例えばシリコン系又はエポキシ系の樹脂を用いることができる 1S 半導体チップ 15の周囲への不要な流出を防ぐことができるようテープ状のものが 好ましレ、。不要な流出が生じないのであれば、ペースト状のものを用いてもよい。
[0054] 第 1の半導体チップ 15の回路形成面には、再配線技術によって予め導体層 21が 形成されており、当該第 1の半導体チップ 15の電源電極に接続されている。導体層 21の材料としては、例えば、銅（Cu)あるいはアルミニウム (A1)などの金属を用いるこ とができる。
[0055] この第 1の半導体チップ 15上に、第 2の接着剤 22を用いて、第 2の半導体チップ 1
6がフヱイスアップで搭載される。
[0056] 一方、第 2の半導体チップ 16の裏面には、予めスパッタリング等により導体層 23が 形成されている。導体層 23の材料も、例えば、銅やアルミニウムなどの金属を用いる こと力 Sできる。導電層 23は、当該第 2の半導体チップ 16の、バルタ部分の電位である 接地（グランド）電極に接続される。
[0057] 即ち、本実施形態にあっては、第 1の半導体チップ 15上に配設された導体層 21と
、第 2の半導体チップ 16の下面に配設された導体層 23とが、第 2の半導体チップ 16 とほぼ同等の面積を持つ第 2の接着材 22を介して対向して配置される。
[0058] かかる構成により、当該第 2の接着材 22を誘電体とし導電層 21， 23を電極とするコ ンデンサ（容量素子） 20が形成 '配置される。
[0059] 前記第 2の接着剤 22の材料として、例えばシリコン系又はエポキシ系樹脂を用いる こと力 Sできる。第 2の接着剤 22は、コンデンサ 20の容量を決定する誘電体として機能 することから、比誘電率が高ぐ且つその厚さができるだけ薄いことが好ましい。この 実施形態では、比誘電率 5以上、厚さ 20 μ πι以下にすることが望ましい。
[0060] また、この第 2の接着剤 22としては、できるだけ一定の面積 ·厚さをもって適用でき ることが必要であることからテープ状あるいはシート状のものが適用される。一定の面 積'厚さをもって形成が可能であれば、ペースト状のものを用いてもよい。
[0061] 力かるコンデンサ 20は、図 6の等価回路に示されるように、電源用電極 (VDD)とグ ランド用電極 (GND)間に挿入'配置され、デカップリングコンデンサとして機能する。
[0062] このように、この実施形態の半導体装置 10にあっては、積層配置された半導体チッ プ 15と半導体チップ 16との間にコンデンサ 20を形成 ·配置することにより、支持基板
13上へのコンデンサ用電極の配設を不要とする。
[0063] 従って、支持基板 13における配線引き回しのためのスペースが拡大し、もってより 小型かつ薄型の、コンデンサ内蔵半導体装置を形成することが可能となる。
[0064] 図 7は、前記第 1の実施形態に係るコンデンサ内蔵の半導体装置 10の構成を示す 分解斜視図である。
[0065] 即ち、本実施形態にあっては、支持基板 13の上面 13aに、第 1の接着材層 19を介 して、その表面に導体層 21が配設された第 1の半導体チップ 15が搭載 ·固着され、 当該導体層 21上に第 2の接着材 22を介して、その下面に第 2の導体層 23が配設さ れた第 2の半導体チップ 16が搭載 ·固着される。
[0066] 尚、図 7にあっては、ワイヤ、封止樹脂は図示することを省略している。 [0067] 力かる構成によれば、支持基板 13の上面 13aには、コンデンサ用電極の配設を必 要とせず、十分な配線引き回しのためのスペースを確保することができる。
[0068] なお、図 7に示す構成にあっては、導体層 23の面積を第 2の半導体チップ 15と同 程度とした場合を示しているが、他の半導体チップとのワイヤ接続の関係によっては 導体層 23の形状 ·面積を変えてもよい。また、電源力 ¾種類以上ある場合には、必要 に応じて導体層 23を分割し、それぞれの電源に対応したデカップリングコンデンサを 形成してもよレ、。さらに、分割された導体層により形成されるコンデンサ (容量素子）の 一部を、デカップリングコンデンサ以外の回路形成用として用いてもよい。
[0069] 図 4,図 5及び図 7に示したコンデンサ内蔵の半導体装置の製造方法について、そ の一例を図 8に示す。
[0070] 図 8 (a)に示すように、複数個の第 2の半導体チップ 16aを含む半導体基板（ウェハ ) W2の裏面に、スパッタリング法を行いて導体層 23を形成する。
[0071] 次に、図 8 (b)に示すように、第 1の半導体チップ 15との接着及びコンデンサ 20の 誘電体として機能するテープ状あるいはシート状の第 2の接着剤 22を、導体層 23上 に貼り付ける。
[0072] その後、図 8 (c)に示すように、半導体基板 W2のダイシング工程を経て、第 2の半 導体チップ 16を形成する。
[0073] 一方、図 8 (d)に示すように、複数個の第 1の半導体チップ 15aを含む半導体基板（ ウェハ) W1の回路形成面に、再配線技術を用いて導体層 21を形成する。
[0074] 次に、図 8 (e)に示すように、半導体基板 W1の裏面に、支持基板 13への接着のた めのテープ状あるいはシート状の第 1の接着剤 19を貼り付ける。
[0075] その後、図 8 (f)に示すように、半導体基板 W1のダイシング工程を経て、第 1の半 導体チップ 15を形成する。
[0076] また、図 8 (g)に示すように、ガラスエポキシなどの絶縁基板の表面及び/又は内 部に配線層が配設されて構成され、表裏 ·内部の配線層が必要に応じて層間接続 用導体により相互に接続された支持基板 13を準備する。当該支持基板 13の配線層 にはボンディングパッド 17 (電源用電極、グランド用電極、信号用電極）が選択的に 配設される。 [0077] 尚、当該支持基板 13は、図示されるように個別（単体)化せず、複数個が連接され たシート状のものであっても良い。
[0078] しかる後、図 8 (h)に示すように、支持基板 13上に第 1の接着材 19を介して第 1の 半導体チップ 15を搭載し、その上に第 2の接着材 22を介して第 2の半導体チップ 16 を搭載する。この段階で、上'下電極 (導体層 21、 23)間に接着剤 22からなる誘電体 層が配設されたコンデンサ 20が形成され、もってコンデンサ内蔵の半導体装置 10が 構成される。
[0079] しかる後、かかる半導体チップ積層構造体を、樹脂モールド法を用いて気密封止 する。
[0080] 前述の如ぐ支持基板 13がシート状である場合には、当該支持基板 13上に並ぶ 複数個の半導体チップ積層構造体を一括してモールド処理した後、半導体チップ積 層構造体間の樹脂 14及び支持基板 13を切断分離して、個々に半導体チップ積層 構造体を含む半導体装置を複数個形成する。
[0081] この実施形態では、最も効率がよいものと予想される製造方法を示すが、コンデン サの構成部品である導電層 21 , 23及び誘電体 22の形成ができるのであれば、他の 製造方法を利用することも可能である。
[0082] 次いで、本発明の第 2の実施形態に係るコンデンサ内蔵の半導体装置の構成を、 図 9乃至図 11に示す。この実施形態にあっても、 2つの半導体チップを内蔵した積層 型半導体装置を挙げている。
[0083] 図 10は、図 9に示す構成において、封止樹脂 14及び第 2の半導体チップ 16が装 着されていない状態を示す。また図 11に、当該第 2の半導体チップ 16の裏面、即ち 半導体チップ 15へ対向する面の電極パターン形状を示す。
[0084] 図 9に示すように、本実施形態にかかる半導体装置 10Aは、その裏面にアレイ状に 配置されたパッド 11に半田ボール 12を接合した支持基板 13と、この支持基板 13上 に配置され、封止樹脂 14により被覆された第 1の半導体チップ 15及び第 2の半導体 チップ 16を含む。
[0085] 支持基板 13は、ガラスエポキシなどの絶縁基板の表面及び/あるいは内部に配線 層が配設されて構成される。表裏、内部の配線層は、必要に応じて層間接続用導体 により相互に接続される。
[0086] かかる支持基板 13の表面に配設された複数のボンディングパッド 17の、接地（ダラ ンド）用パッド 17a、電源用パッド 17b及び信号用パッド 17cは、ワイヤ 18によって、そ れぞれ第 1の半導体チップ 15、第 2の半導体チップ 16における接地 (グランド）用電 極パッド、電源用電極パッドあるいは信号用電極パッドに接続される。
[0087] この半導体装置 10Aにおいて、支持基板 13上には、第 1の半導体チップ 15がフエ イスアップ（回路形成面を上にした状態）で第 1の接着剤 19を用いて固着される。
[0088] 第 1の接着剤 19の材料は、前記第 2の実施形態と同様、例えばシリコン系又はェポ キシ系の樹脂を用いることができる。この第 1の接着剤 19としては、半導体チップ外 への不要な流出を防ぐことができるようテープ状あるいはシート状のものが好ましい。
[0089] 一方、第 1の半導体チップ 15の回路形成面には再配線技術によって導体層 21が 形成され、第 1の半導体チップ 15の電源電極に接続される。導体層 21の材料として は、例えば、銅（Cu)あるいはアルミニウム (A1)などの金属を用いることができる。
[0090] この時、導体層 21の他に、第 2の半導体チップ 16との接続用に、接地 (グランド）用 電極、信号線の再配線が第 1の半導体チップ 15の回路形成面上に形成される。
[0091] この第 2の実施形態にあっては、第 1の半導体チップ 15の上に、第 2の半導体チッ プ 16がフェイスダウン（回路形成面を下にした状態）方式で、アンダーフィル材 22aで ある樹脂を用いて固着される。
[0092] 力かるアンダーフィル材 22aも、できるだけ一定の面積 ·厚さをもって適用できること が必要であることからテープ状あるいはシート状のものが適用される。一定の面積'厚 さをもって形成が可能であれば、ペースト状のものを用いてもよい。
[0093] 第 2の半導体チップ 16の回路形成面には再配線技術によって導体層 23が形成さ れ、第 2の半導体チップ 16の接地 (グランド）用電極に接続される。
[0094] 第 2の半導体チップ 16の突起電極 16eは、第 1の半導体チップ 15上に形成した再 配線層 2 laに接続される。
[0095] 第 1の半導体チップ 15上の電源電極、接地 (グランド）電極、その他信号ピンは、ヮ ィャ 18を用いて支持基板 13上のボンディングパッド 17へ接続される。
[0096] 即ち、本実施形態にあっては、第 1の半導体チップ 15上に配設された導体層 21と 、第 2の半導体チップ 16の上面（回路形成面）に配設された導体層 23とが、第 2の半 導体チップ 16とほぼ同等の面積を持つアツダーフィル材 22aを介して対向して配置. 固着され、もって当該アンダーフィル材 22aを誘電体とし導電層 21, 23を電極とする コンデンサ (容量素子） 20が形成される。
[0097] 前記アンダーフィル材 22aは、コンデンサ 20の容量を決定する誘電体として機能す ることから、比誘電率が高ぐ且つその厚さができるだけ薄いことが好ましい。
[0098] 本発明の第 3の実施形態に力かるコンデンサ内蔵の半導体装置の構成を、図 12乃 至図 14に示す。
[0099] 尚、図 13は、図 12に示す構成において、封止樹脂 14及び第 2の半導体チップ 16 が装着されていない状態を示す。また、図 14は、第 2の半導体チップ 16の裏面、即 ち半導体チップ 15へ対向する面における電極層の形成パターンを示す。
[0100] 図 12に示すように、この実施形態の半導体装置 10Bは、前記第 2の実施形態と基 本的に同じであるが、第 1の半導体チップ 15の回路形成面に、支持基板 13上の接 地（グランド)用電極 17aと接続された導体層 23が配設され、第 2の半導体チップ 16 の回路形成面に、支持基板 13上の電源用電極 17bと接続された導体層 21がされる 点において異なる。
[0101] その他の構成は前記第 2の実施形態と同様であるのでその説明を省略する。
[0102] ここで、図 9に示した前記第 2の実施形態の半導体装置 10Aを動作させる際に生じ る放射ノイズについて、図 15を用いて説明する。
[0103] 図 15において、 第 2の実施形態の半導体装置 10Aにあっては、第 2の半導体チッ プ 16 (上側）に接地 (グランド）用の導体層 23が形成されているが、導体層 23の面積 が第 2の半導体チップ 16の面積と同等以下であるため、第 1の半導体チップ 15から 発生する放射ノイズの放出を防止（遮蔽)する効果が十分ではない場合がある。
[0104] これに対し、図 12に示す第 3の実施形態の半導体装置 10Bをマザ一ボードに搭載 して動作させる際には、図 16に示すように、第 1の半導体チップ 15に接地 (グランド） 導体層 23が形成されており、導体層 23の面積が第 2の半導体チップ 16の面積以上 であるため、第 2の半導体チップ 16から発生する放射ノイズを効果的に防止（遮蔽） すること力 Sできる。 [0105] 即ち、図 16において、第 2の半導体チップ 16から発せられるノイズ力 S、マザ一ボー ド 101の裏面（他の主面）に半田ボール 102を介して搭載されている他の電子部品 1 03への影響を与える事を防ぐことができる。
[0106] 以上、第 1乃至第 3の実施形態にあっては、 2つの半導体チップ（第 1及び第 2の半 導体チップ)を内蔵した半導体装置について説明した。
[0107] 以下の実施形態（第 4乃至第 9の実施形態を含む）では、活性の半導体チップ (論 理回路などの電子回路が形成された半導体チップ）が 1つだけ搭載される半導体装 置において、本発明にかかるコンデンサ (容量素子）を搭載する構成について説明 する。
[0108] 本発明の第 4の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図 17と図
18を用いて説明する。
[0109] 図 18は、図 17に示す構成において、封止樹脂 14が装着されていない状態を示す
[0110] 図 17に示すように、本実施形態による半導体装置 10Cにあっては、半導体チップ 1 5と共にコンデンサ (容量素子）を形成するために、当該半導体チップ 15上にダミー チップ 16aが搭載される。
[0111] その他の構成は、前記第 1の実施形態と基本的に同一であるので、その説明を省 略する。
[0112] この実施形態の半導体装置 10Cにおいて、ダミーチップ 16aは、例えばシリコン（Si
)チップ力 構成される。
[0113] かかるダミーチップ 16aは、導体層として作用させるために、予めその表裏両面に アルミニウムなどをスパッタリングして金属層を形成する力、、不純物を高濃度にドーピ ングしてその導電率を導体に近づけておく。
[0114] 表裏両面に金属層が被覆されたダミーチップを用いることによって、当該ダミーチッ プのどのような位置に対してワイヤボンディングが可能となる。
[0115] この実施形態の半導体装置 10Cにあっては、ダミーチップ 16aの適用によって、電 源配線又は接地配線の接続の自由度が高まり、半導体チップ 15と支持基板 13のボ ンデイングパッド 17との位置関係のみを考慮すれば良いため、設計の自由度を高め ること力 Sできる。
[0116] 本発明の第 5の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図 19と図 20を用いて説明する。
[0117] 図 20は、図 19に示す構成において、封止樹脂 14が装着されていない状態を示す
[0118] この実施形態による半導体装置 10Dは、前記第 4の実施形態の構成とほぼ同じ構 成であるが、ダミーチップ 16aの電位を電源電位 VDDと同じ電位に設定し、半導体 チップ 15の回路形成面に、接地（グランド）用電極 17aと接続させる導体層 23を形成 している。その他の構成は、前記第 4の実施形態と同様であるので説明を省略する。
[0119] この第 5の実施形態の半導体装置 10Dにあっては、半導体チップ 15 (下側の半導 体チップ）に接地 (グランド）電極 12aに接続された導体層 23が形成されており、導体 層 23の面積がダミーチップ 16aの面積より大きい。
[0120] 従って前記第 4の実施形態の構成に比して、半導体チップ 15から発生する放射ノ ィズの拡がりをより効果的に抑制することができる。
[0121] また、この半導体装置 10Dをマザ一ボードに搭載した場合に、マザ一ボードの裏面 に搭載される他の電子部品への悪影響を効果的に抑制することができる。
[0122] 本発明の第 6の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図 21と図 22を用いて説明する。
[0123] 図 22は、図 21に示す構成において、封止樹脂 14が装着されていない状態を示す
[0124] この実施形態による半導体装置 10Eは、前記第 4の実施形態に示される構成に対 して、半導体チップ 15とダミーチップ 16aとを、上下入れ替えた構成を有する。すな わち、図 21の半導体装置 10Eにおいて、支持基板 13上にダミーチップ 16aを搭載し 、当該ダミーチップ 16aの上に接着材 22を介して半導体チップ 15を搭載したもので ある。その他の構成は、前記第 4の実施形態と同様であるので説明を省略する。
[0125] かかる第 6の実施形態の半導体装置 10Eにあっては、半導体装置全体のサイズと 比較して、半導体チップ 15のサイズが著しく小さい場合 (例えば、半導体チップ 15の 電極数が多いため、外部に引き出す半田ボールの数も多くなり、支持基板 13のサイ ズが大型化する場合）に、半導体チップ 15よりも大きなサイズのダミーチップ 16aを搭 載することにより、支持基板 13並びに封止樹脂 14を含む半導体装置の反りを低減 すること力 Sできる。
[0126] 本発明の第 7の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図 23と図 24を用いて説明する。
[0127] 図 24は、図 23に示す構成において、封止樹脂 14が装着されていない状態を示す
[0128] この実施形態における半導体装置 10Fは、前記第 5の実施形態の構成において、 半導体チップ 15とダミーチップ 16aとを上下入れ替えた構成を有する。すなわち、図 23の半導体装置 10Fにおいて、支持基板 1 1上にダミーチップ 16aを搭載し、当該ダ ミーチップ 16aの上に接着材 22を介して半導体チップ 15を搭載したものである。そ の他の構成は、前記第 5の実施形態と同様であるので説明を省略する。
[0129] かかる第 7の実施形態の半導体装置 10Fにあっても、半導体装置全体のサイズと 比較して、半導体チップ 15のサイズが小さい場合に、半導体チップ 15よりも大きなサ ィズのダミーチップ 16aを搭載することにより、支持基板 13並びに封止樹脂 22含む 半導体装置の反りを低減することができる。
[0130] 本発明の第 8の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図 25乃 至図 27を用いて説明する。
[0131] 図 26は、図 25に示す構成において、封止樹脂 14及びダミーチップ 16aが装着さ れていない状態を示す。また、図 27は、ダミーチップ 16aの裏面の構成を示す。
[0132] この実施形態における半導体装置 10Gは、前記第 4の実施形態の構成において、 ダミーチップ 16aを半導体チップ 15上に搭載したものである。その他の構成は、前記 第 4の実施形態と同様であるので説明を省略する。
[0133] かかる第 8の実施形態の半導体装置 10Gにあっては、ダミーチップ 16aの接続にヮ ィャ 18を用いていないため、ワイヤループ高さの分、半導体装置の高さを小さくする こと力 Sできる。
[0134] 従って、この実施形態の半導体装置 10Gの構造は、より薄型の半導体パッケージ が要求される場合に適してレ、る。 [0135] 本発明の第 9の実施形態に係るコンデンサ内蔵の半導体装置の構成を、図 28乃 至図 30を用いて説明する。
[0136] 図 29は、図 28に示す構成において、封止樹脂 14及びダミーチップ 16aが装着さ れていない状態を示す。また、図 30は、ダミーチップ 16aの裏面の構成を示す。
[0137] この実施形態における半導体装置 10Hは、前記第 5の実施形態の構成において、 ダミーチップ 16aを半導体チップ 15上に搭載したものである。その他の構成は、前記 第 5の実施形態と同様であるのでその説明を省略する。
[0138] この第 9の実施形態における半導体装置 10Hにあっては、ダミーチップ 16aの接続 にワイヤ 18を用いていないため、ワイヤループ高さの分、半導体装置の高さを小さく すること力 Sできる。
[0139] 従って、この実施形態の半導体装置 10Hの構造は、より薄型の半導体パッケージ が要求される場合に適してレ、る。
[0140] 以上説明したように、本発明による半導体装置及びその製造方法によれば、一つ の半導体チップとこの半導体チップとの間に積層状態とされる他の半導体チップある いはダミーチップとの間に、これらを接着する接着材を誘電体とするコンデンサ (容量 素子)を形成する。
[0141] 力かる構成によって、上記半導体チップが搭載 '保持される支持基板自体にコンデ ンサの一方の電極を配設する必要がなぐ当該支持基板における配線引き回しのた めのスペースの面積、 自由度が制限されない。
[0142] その結果、力かる支持基板の層数を低減することができ、支持基板の低コスト化、 小型化、薄型化を図ることができ、もってコンデンサ (容量素子）内蔵型半導体装置を 安価に提供することができる。
[0143] かかるコンデンサは、当該半導体装置の電源一接地 (グランド）間に挿入されること により、過渡電流に基づく電源バウンス又はグランドバウンスを防止 *抑制するデカツ プリングコンデンサとして機能し、当該半導体装置の高性能化に大きく寄与するもの である。
[0144] なお、本発明は具体的に開示された上記の実施形態に限定されるものではなぐ 特許請求の範囲から逸脱することなぐ種々の変形や変更が可能である。

Claims

請求の範囲
[1] 支持基板上に、第 1の半導体チップと、第 2の半導体チップ又はダミーチップが誘 電体層を介して積層状態に配置され、前記第 1の半導体チップと前記第 2の半導体 チップ又はダミーチップとの間に、前記誘電体層を誘電体とするコンデンサが形成さ れてなることを特徴とする半導体装置。
[2] 支持基板上に、第 1の半導体チップと、前記第 1の半導体チップと積層状態に配置 される第 2の半導体チップ又はダミーチップとの間に、前記第 1の半導体チップと前 記第 2の半導体チップ又はダミーチップとを接着する接着材層を誘電体とするコンデ ンサが形成されてなることを特徴とする半導体装置。
[3] 前記支持基板上に搭載された前記第 1の半導体チップの表面に前記コンデンサの 一方の電極が配設され、前記第 1の半導体チップ上に前記接着材層を介して載置さ れる前記第 2の半導体チップ又はダミーチップの被接着面に前記コンデンサの他方 の電極が配設されてなることを特徴とする請求項 1又は 2記載の半導体装置。
[4] 前記支持基板上に搭載された前記ダミーチップの表面に前記コンデンサの一方の 電極が配設され、前記ダミーチップ上に前記接着材層を介して載置される半導体チ ップの被接着面に前記コンデンサの他方の電極が配設されてなることを特徴とする 請求項 1又は 2記載の半導体装置。
[5] 前記コンデンサの一方の電極は前記半導体装置の電源電極又は接地電極の一方 に、前記コンデンサの他方の電極は前記半導体装置の電源電極又は接地電極の他 方に電気的に接続されることを特徴とする請求項 1又は 2記載の半導体装置。
[6] 前記コンデンサは、前記半導体装置におけるデカップリングコンデンサを構成する ことを特徴とする請求項 1又は 2記載の半導体装置。
[7] 前記接着剤層はシリコン系又はエポキシ系樹脂から構成されることを特徴とする請 求項 2記載の半導体装置。
[8] 所望の配線 ·電極が形成された支持基板上に、表面にコンデンサの一方の電極を 具備した第 1の半導体チップを搭載する工程と、
前記第 1の半導体チップ上に、接着材層を介して、被接着面に前記コンデンサの 他方の電極を具備した第 2の半導体チップ又はダミーチップを搭載する工程と、 前記コンデンサの一方の電極及び他方の電極を、前記支持基板における電源電 極又は接地電極に接続する工程と
を備えることを特徴とする半導体装置の製造方法。
[9] 所望の配線 ·電極が形成された支持基板上に、表面にコンデンサの一方の電極を 具備したダミーチップを搭載する工程と、
前記ダミーチップ上に、接着材層を介して、被接着面に前記コンデンサの他方の電 極を具備した半導体チップを搭載する工程と、
前記コンデンサの一方の電極及び他方の電極を、前記支持基板における電源電 極又は接地電極に接続する工程と
を備えることを特徴とする半導体装置の製造方法。
[10] 前記接着剤層はシリコン系又はエポキシ系樹脂から構成されることを特徴とする請 求項 8又は 9記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2079108A1 (en) * 2006-10-31 2009-07-15 Sumitomo Bakelite Co., Ltd. Semiconductor electronic component and semiconductor device using the same
JP2010245269A (ja) * 2009-04-06 2010-10-28 Nec Corp 半導体装置
JP2010537406A (ja) * 2007-08-16 2010-12-02 マイクロン テクノロジー， インク． 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法
US8846449B2 (en) 2011-05-17 2014-09-30 Panasonic Corporation Three-dimensional integrated circuit, processor, semiconductor chip, and manufacturing method of three-dimensional integrated circuit
US9099477B2 (en) 2012-05-10 2015-08-04 Panasonic Intellectual Property Management Co., Ltd. Three-dimensional integrated circuit having stabilization structure for power supply voltage, and method for manufacturing same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4969934B2 (ja) * 2006-07-19 2012-07-04 株式会社東芝 半導体装置
US8310061B2 (en) * 2008-12-17 2012-11-13 Qualcomm Incorporated Stacked die parallel plate capacitor
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
KR20130042210A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
KR20140115668A (ko) * 2013-03-21 2014-10-01 삼성전자주식회사 방열판과 수동 소자를 갖는 반도체 패키지
CN105101638A (zh) * 2015-07-16 2015-11-25 浪潮电子信息产业股份有限公司 一种电路板和电路板上芯片去耦的方法
FR3077925B1 (fr) * 2018-02-14 2021-06-18 Commissariat Energie Atomique Circuit integre tridimensionnel face a face de structure simplifiee
US10629533B2 (en) 2018-03-13 2020-04-21 Toshiba Memory Corporation Power island segmentation for selective bond-out
US11302611B2 (en) 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC
US12021003B2 (en) 2021-08-12 2024-06-25 Marvell Asia Pte, Ltd. Semiconductor device package with semiconductive thermal pedestal
US20240088111A1 (en) * 2022-09-13 2024-03-14 Nanya Technology Corporation Semiconductor device with decoupling capacitor structure and method for manufacturing the same
TWI846267B (zh) * 2023-01-13 2024-06-21 福懋科技股份有限公司 半導體封裝

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259374A (ja) * 1992-03-16 1993-10-08 Sumitomo Electric Ind Ltd 高密度実装配線基板およびその高密度実装方法
JPH05326838A (ja) * 1992-04-08 1993-12-10 Nec Corp 半導体装置
JPH08162608A (ja) * 1994-12-07 1996-06-21 Matsushita Electric Ind Co Ltd 半導体素子
JP2004099833A (ja) * 2002-09-12 2004-04-02 Three M Innovative Properties Co 熱硬化性接着剤組成物、フィルム接着剤及び半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0232559A (ja) 1988-07-22 1990-02-02 Matsushita Electric Ind Co Ltd 電子部品実装体
US5311401A (en) 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
JPH05335501A (ja) 1992-05-29 1993-12-17 Shinko Electric Ind Co Ltd 半導体装置
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US6728113B1 (en) * 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
JPH1131696A (ja) 1997-05-13 1999-02-02 Toshiba Corp 半導体素子、半導体装置及びその製造方法
JP2002170920A (ja) 2000-12-04 2002-06-14 Nec Eng Ltd フリップチップ装置
GB2385984B (en) * 2001-11-07 2006-06-28 Micron Technology Inc Semiconductor package assembly and method for electrically isolating modules
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
KR100541393B1 (ko) 2003-04-26 2006-01-10 삼성전자주식회사 멀티칩 ｂｇａ 패키지
GB2407207B (en) * 2003-10-13 2006-06-07 Micron Technology Inc Structure and method for forming a capacitively coupled chip-to-chip signalling interface

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259374A (ja) * 1992-03-16 1993-10-08 Sumitomo Electric Ind Ltd 高密度実装配線基板およびその高密度実装方法
JPH05326838A (ja) * 1992-04-08 1993-12-10 Nec Corp 半導体装置
JPH08162608A (ja) * 1994-12-07 1996-06-21 Matsushita Electric Ind Co Ltd 半導体素子
JP2004099833A (ja) * 2002-09-12 2004-04-02 Three M Innovative Properties Co 熱硬化性接着剤組成物、フィルム接着剤及び半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2079108A1 (en) * 2006-10-31 2009-07-15 Sumitomo Bakelite Co., Ltd. Semiconductor electronic component and semiconductor device using the same
EP2079108A4 (en) * 2006-10-31 2011-04-06 Sumitomo Bakelite Co ELECTRONIC SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR ARRANGEMENT THEREWITH
US8629564B2 (en) 2006-10-31 2014-01-14 Sumitomo Bakelite Co., Ltd. Semiconductor electronic component and semiconductor device using the same
JP2010537406A (ja) * 2007-08-16 2010-12-02 マイクロン テクノロジー， インク． 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法
US8093702B2 (en) 2007-08-16 2012-01-10 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
US8501546B2 (en) 2007-08-16 2013-08-06 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
US8803307B2 (en) 2007-08-16 2014-08-12 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
US9147623B2 (en) 2007-08-16 2015-09-29 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
JP2010245269A (ja) * 2009-04-06 2010-10-28 Nec Corp 半導体装置
US8846449B2 (en) 2011-05-17 2014-09-30 Panasonic Corporation Three-dimensional integrated circuit, processor, semiconductor chip, and manufacturing method of three-dimensional integrated circuit
US9099477B2 (en) 2012-05-10 2015-08-04 Panasonic Intellectual Property Management Co., Ltd. Three-dimensional integrated circuit having stabilization structure for power supply voltage, and method for manufacturing same

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