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KR101096041B1 - 반도체 패키지 - Google Patents

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KR101096041B1
KR101096041B1 KR1020090122307A KR20090122307A KR101096041B1 KR 101096041 B1 KR101096041 B1 KR 101096041B1 KR 1020090122307 A KR1020090122307 A KR 1020090122307A KR 20090122307 A KR20090122307 A KR 20090122307A KR 101096041 B1 KR101096041 B1 KR 101096041B1
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KR
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semiconductor chip
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electrically connected
passive
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한권환
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 반도체 칩 몸체 및 상기 반도체 칩 몸체에 형성된 회로부를 포함하는 반도체 칩과, 상기 제1 및 2 면들을 관통하는 관통홀들 내에 배치된 수동 소자 몸체 및 상기 제1 및 제2 면들 중 적어도 하나에 배치되며 적어도 하나의 상기 수동 소자 몸체를 전기적으로 연결하는 연결 부재를 갖는 수동 소자를 포함한다. 상기 수동 소자는 반도체 칩을 관통하는 수직형 캐패시터 또는 인덕터를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 수직형 수동 소자를 포함하는 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 처리하는 것이 가능한 반도체 칩 및 상기 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
반도체 패키지는 인쇄회로기판 등에 실장되며, 상기 인쇄회로기판에 상기 반도체 패키지 이외에 캐패시터 및/또는 인덕터와 같은 수동 소자들이 실장되어 시스템 패키지가 제조된다.
그러나, 시스템 패키지를 제조하기 위해 인쇄회로기판에 반도체 패키지 및 수동 소자들을 동일 평면상에 실장할 경우, 인쇄회로기판의 평면적이 증가되고, 이로 인해, 시스템 패키지의 크기가 크게 증가되는 문제점을 갖는다.
본 발명은 반도체 칩을 관통하는 수동 소자를 형성하여 크기를 감소시킨 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 반도체 칩 몸체 및 상기 반도체 칩 몸체에 형성된 회로부를 포함하는 반도체 칩 및 상기 제1 및 2 면들을 관통하는 관통홀들 내에 배치된 수동 소자 몸체 및 상기 제1 및 제2 면들 중 적어도 하나에 배치되며 적어도 하나의 상기 수동 소자 몸체를 전기적으로 연결하는 연결 부재를 갖는 수동 소자를 포함한다.
상기 수동 소자 몸체는 제1 수동 소자 몸체 및 상기 제1 수동 소자 몸체와 인접하게 배치되며 상기 제1 수동 소자 몸체와 절연된 제2 수동 소자 몸체를 포함하고, 상기 연결 부재는 상기 제1 수동 소자 몸체에 전기적으로 연결된 제1 연결 부재 및 상기 제2 수동 소자 몸체에 전기적으로 연결된 제2 연결 부재를 포함하며, 상기 제1 및 제2 수동 소자 몸체들을 캐패시터의 전극들이고 상기 수동 소자 몸체들은 상기 회로부와 절연된다.
상기 수동 소자 몸체는 상기 제1 및 제2 수동 소자 몸체들의 사이에 형성되어 상기 제1 및 제2 수동 소자 몸체들을 노출하는 관통홀 내에 채워진 절연 부재를 포함한다.
상기 수동 소자 몸체는 원기둥 형상 및 플레이트 형상 중 어느 하나를 포함 한다.
상기 수동 소자 몸체는 상기 회로부의 외곽에 배치된 주변 영역에 배치된다.
상기 반도체 패키지는 상기 반도체 칩이 실장되는 기판을 더 포함하며, 상기 기판은 상기 제1 연결 부재와 접속되는 제1 패드 및 상기 제2 연결 부재와 접속되는 제2 패드를 포함한다.
상기 연결 부재는 상기 제1 및 제2 면 중 적어도 하나에 배치 및 상기 복수개의 수동 소자 몸체들을 직렬 방식으로 연결하여 인덕터를 형성한다.
상기 각 수동 소자 몸체들은 서로 다른 전기적 저항들을 갖는 금속을 포함한다.
상기 수동 소자 몸체들은 원기둥 형상 및 플레이트 형상 중 어느 하나를 포함한다.
상기 반도체 패키지는 상기 반도체 칩이 실장되는 기판을 더 포함하며, 상기 기판은 상기 연결 부재와 전기적으로 연결된 패드들을 포함한다.
상기 반도체 패키지는 상기 반도체 칩 몸체를 관통하며 상기 회로부와 전기적으로 연결된 관통 전극을 더 포함한다.
상기 수동 소자 몸체는 상기 관통 전극의 주변에 배치되며 상기 수동 소자 몸체 및 상기 관통 전극은 전기적으로 연결된다.
상기 관통 전극 및 상기 수동 소자 몸체는 서로 다른 전기적 저항을 갖는 금속을 각각 포함한다.
상기 수동 소자 몸체는, 평면상에서 보았을 때, 상기 반도체 칩 몸체에 복수 개가 매트릭스 형태로 배치된다.
상기 관통 전극 및 상기 수동 소자를 갖는 반도체 칩은 적어도 2개가 적층되고, 상부 반도체 칩의 수동 소자는 하부 반도체 칩의 상기 관통 전극과 직렬 방식으로 전기적으로 연결되며 상기 상부 및 하부 반도체 칩들의 상기 관통 전극들은 전기적으로 절연된다.
상기 연결 부재는 도금 배선 및 솔더 배선 어느 하나를 포함한다.
상기 수동 소자 몸체는 상기 연결 부재와 전기적으로 연결되지 않은 적어도 하나의 추가 수동 소자 몸체를 더 포함한다.
상기 수동 소자 몸체는 상기 제1 및 제2 면에 대하여 수직하게 배치된다.
본 발명에 따르면, 반도체 칩을 관통하는 관통홀들을 형성 및 관통홀 내에 수동 소자를 구현하기 위한 도전 패턴 또는 전극을 형성하여 반도체 칩 상에 캐패시터 및 인덕터를 형성하여 반도체 패키지의 전체적인 부피 및 두께를 크게 감소시킬 뿐만 아니라 관통 전극과 함께 캐패시터 및 인덕터를 형성함으로써 제조 공정수 및 제조 원가를 크게 감소시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 수동 소자의 회로를 도시한 회로도이다. 도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(300)는 반도체 칩(100) 및 수동 소자(200)를 포함한다.
반도체 칩(100)은 반도체 칩 몸체(110) 및 회로부(120)를 포함한다.
반도체 칩 몸체(110)는 플레이트 형상을 갖는다. 예를 들어, 반도체 칩 몸체(110)는 직육면체 형상을 갖는다. 플레이트 형상을 갖는 반도체 칩 몸체(110)는 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 포함한다. 본 실시예에서, 제1 면(111) 및 제2 면(112)은 상호 평행하게 배치된다.
회로부(120)는 반도체 칩 몸체(110) 내에 배치되며, 회로부(120)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
수동 소자(200)는 반도체 칩(100)의 반도체 칩 몸체(110)를 관통하며 수동 소자(200)는, 예를 들어, 제1 면(111) 또는 제2 면(112)에 대하여 실질적으로 수직하게 배치된다. 본 실시예에서, 수동 소자(200)가 반도체 칩 몸체(110)를 관통하여 형성될 경우 수동 소자(200)가 차지하는 면적을 크게 감소시켜 시스템 패키지 등의 평면적을 크게 감소시킬 수 있다.
본 실시예에서, 수동 소자(200)는 수동 소자 몸체(201) 및 연결 부재(203)을 포함한다. 수동 소자 몸체(201)는 반도체 칩(100)의 제1 면(111) 및 제2 면(112)을 관통하는 관통홀(105) 내에 배치된다. 본 실시예에서, 관통홀(105)은 제1 면(111) 또는 제2 면(112)에 대하여 실질적으로 수직한 방향으로 형성되며, 관통홀(105)은, 평면상에서 보았을 때, 원형, 타원형, 사각형, 직사각형 등 다양한 형상을 가질 수 있다.
연결 부재(203)는 각 수동 소자 몸체(201)와 전기적으로 연결된다. 본 실시예에서, 연결 부재(203)는 하나의 수동 소자 몸체(201)와 전기적으로 연결 또는 적어도 2 개의 수동 소자 몸체(201)들을 전기적으로 연결할 수 있다. 본 실시예에서, 연결 부재(203)는 도금 배선 또는 솔더 배선일 수 있다.
도 1 및 도 3을 참조하면, 수동 소자(200)는, 예를 들어, 캐패시터(C1, C2, C3, C4)일 수 있다.
캐패시터(C1,C2,C3,C4)를 형성하기 위해서는 캐패시터(C1,C2,C3,C4)의 전극 역할을 하는 2 개의 수동 소자 몸체(212,214)들을 필요로 한다. 이에 더하여 캐패시터(C1,C2,C3,C4)들은 연결 부재(222,224)들을 더 포함할 수 있다.
캐패시터(C1,C2,C3,C4)들의 전극 역할을 하는 2 개의 수동 소자 몸체(212,214)들은 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)로서 정의된다.
제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)는 상호 소정 간격 이격되며, 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)는 전기적으로 절연된다. 제1 및 제2 수동 소자 몸체(212,214)들은 관통홀(105)과 대응하는 형상으로 형성되며, 제1 및 제2 수동 소자 몸체(212,214)들은 도금 공정에 의하여 형성된 도 금층일 수 있다.
본 실시예에서, 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)는, 예를 들어, 도전 물질을 포함할 수 있다. 제1 및 제2 수동 소자 몸체(212,214)로서 사용될 수 있는 도전 물질의 예로서는 구리, 은, 금, 알루미늄 등을 들 수 있다. 이와 다르게, 제1 및 제2 수동 소자 몸체(212,214)로서 사용될 수 있는 도전 물질의 예로서는 반도체 칩 몸체(110)에 이온 주입된 도펀트일 수 있다.
한편, 제1 수동 소자 몸체(212) 및 관통홀(105)의 사이 및 제2 수동 소자 몸체(214) 및 관통홀(105)의 사이에는 제1 및 제2 수동 소자 몸체(212,214)들을 반도체 칩 몸체(110)로부터 절연하는 절연막이 개재될 수 있다. 절연막은 유기막 및 실리콘 산화막과 같은 무기막을 포함할 수 있다.
연결 부재(222,224)들은 제1 연결 부재(222) 및 제2 연결 부재(224)로서 정의되고, 제1 연결 부재(222)는 반도체 칩 몸체(110)의 제1 면(111) 및/또는 제2 면(112) 상에 배치된다. 제1 연결 부재(222)는 제1 수동 소자 몸체(212)에 전기적으로 연결되고, 제2 연결 부재(224)는 제2 수동 소자 몸체(214)에 전기적으로 연결된다.
제1 연결 부재(222) 및 제2 연결 부재(224)에는 제1 및 제2 수동 소자 몸체(212,214) 사이에 개재된 유전체에 전하를 저장하기 위한 전압이 각각 인가된다.
본 실시예에서, 반도체 칩(100)을 관통하여 형성되는 수동 소자(200)는 반도체 칩(100)의 회로부(120)와 전기적으로 연결되거나 회로부(120)와 절연될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다. 도 4 및 도 5에 도시된 반도체 패키지는 유전체를 제외하면 앞서 도 1 내지 도 3을 통해 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4 및 도 5를 참조하면, 수동 소자(200)의 커패시턴스 용량을 보다 향상시키기 위해서 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)의 사이에는 관통홀(107)이 형성된다. 관통홀(107)에 의하여 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)의 마주하는 표면이 노출되고, 유전체를 관통홀(107) 내의 공기로 사용함으로써 캐패시터(210)를 포함하는 수동 소자(200)의 커패시턴스 용량을 보다 향상시킬 수 있다.
한편, 캐패시터(210)를 포함하는 수동 소자(200)의 커패시턴스 용량을 보다 향상시키기 위해서 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)의 사이에 관통홀(107)을 형성하고, 관통홀(107) 내에 고유전물질을 포함하는 고유전체(216)을 배치함으로써 수동 소자(200)의 커패시턴스 용량을 더욱 향상시킬 수 있다.
본 실시예에서, 캐패시터(210)를 포함하는 수동 소자(200)의 커패시턴스 용량은 제1 수동 소자 몸체(212) 및 제2 수동 소자 몸체(214)의 간격을 조절함으로써 정밀하게 조절할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이 다. 도 6에 도시된 반도체 패키지는 기판을 제외하면 앞서 도 1 내지 도 3에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 실질적으로 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6을 참조하면, 반도체 패키지(300)는 반도체 칩(100), 수동 소자(200) 및 기판(230)을 포함한다.
기판(230)은 기판 몸체(232), 제1 패드(234), 제2 패드(236), 볼 랜드(237) 및 도전볼(239)을 포함한다.
기판 몸체(232)는 플레이트 형상을 갖고, 기판 몸체(232)의 상면에는 제1 패드(234) 및 제2 패드(236)가 배치된다. 기판 몸체(232)의 상면에는 제1 및 제2 연결 부재(222,224)를 갖는 반도체 칩(100)이 배치된다.
제1 패드(234)는 제1 연결 부재(222)와 전기적으로 접속되는 위치에 배치되고, 제2 패드(236)는 제2 연결 부재(224)와 전기적으로 접속되는 위치에 배치된다. 제1 패드(234)는 제1 연결 부재(222)와 전기적으로 연결되고, 제2 패드(236)는 제2 연결 부재(224)와 전기적으로 연결된다.
볼 랜드(237)는 기판 몸체(232)의 상면과 대향 하는 하면에 배치되며, 볼 랜드(237)는 제1 및 제2 패드(234,236)들과 전기적으로 연결되어 제1 연결 부재(222) 및 제2 연결 부재(224)로는 제1 및 제2 수동 소자 몸체(212,214)들 사이에 전하를 저장하기 위한 전압(S1,S2)이 각각 제공된다.
도 7은 도 1의 III-III' 선을 따라 절단한 단면도이다.
도 1 및 도 7을 참조하면, 수동 소자(200)는, 예를 들어, 인덕터(L)일 수 있다.
인덕터(L)를 포함하는 수동 소자(200)는 적어도 하나의 수동 소자 몸체(252,254,256,258)들 및 적어도 하나의 연결 부재(262,264,266)들을 포함한다.
이하, 수동 소자 몸체(252,254,256,258)들은 각각 제1 수동 소자 몸체(252), 제2 수동 소자 몸체(254), 제3 수동 소자 몸체(256) 및 제4 수동 소자 몸체(258)로서 정의된다.
제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 반도체 칩 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통하는 관통홀(105) 내에 배치된다. 관통홀(105)은, 평면상에서 보았을 때, 원형, 타원형, 사각형, 직사각형 등 다양한 형상을 가질 수 있다. 관통홀(105)은 제1 면(111) 및 제2 면(112)에 대하여 실질적으로 수직한 형상으로 형성된다. 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 원기둥과 같은 기둥 형상 또는 플레이트 형상을 가질 수 있다.
인턱터로서 작용하는 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 금속을 포함할 수 있다. 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 각각 동일한 금속을 포함할 수 있다. 이와 다르게, 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 인덕터의 저항을 변경하기 위하여 서로 다른 금속을 포함할 수 있다. 이와 다르게, 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 각각 동일한 전기적 저항을 가질 수 있다. 이와 다르게 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 서로 다른 전기적 저항을 가질 수 있다.
연결 부재(262,264,266)들은 반도체 칩 몸체(110)의 제1 면(111) 또는 제2 면(112) 상에 배치된다. 이하, 연결 부재(262,264,266)들은 제1 연결 부재(262), 제2 연결 부재(264) 및 제3 연결 부재(266)들로서 정의된다.
제1 연결 부재(262)는 제1 면(111) 상에 배치되며 제1 수동 소자 몸체(252) 및 제2 수동 소자 몸체(254)를 전기적으로 연결한다. 제2 연결 부재(264)는 제2 면(112) 상에 배치되며 제2 수동 소자 몸체(254) 및 제3 수동 소자 몸체(256)를 전기적으로 연결한다. 제3 연결 부재(264)는 제1 면(111) 상에 배치되며 제3 수동 소자 몸체(254) 및 제4 수동 소자 몸체(258)를 전기적으로 연결한다. 이로써, 제1 내지 제3 연결 부재(262,264,266)들은 제1 면(111) 또는 제2 면(112) 상에 배치되어 제1 내지 제4 수동 소자 몸체(252,254,256,258)들을 직렬 방식으로 연결하여 제1 내지 제3 연결 부재(262,264,266) 및 제1 내지 제4 수동 소자 몸체(252,254,256,258)들은 인덕터(L)로서 작용한다.
본 실시예에서, 제1 내지 제3 연결 부재(262,264,266)들은 금속을 포함할 수 있다. 이와 다르게, 제1 내지 제3 연결 부재(262,264,266)들은 도전성 폴리머 또는 도전성 테이프일 수 있고, 제1 내지 제3 연결 부재(262,264,266)들은 동일한 금속 또는 서로 다른 금속일 수 있다. 이와 다르게, 제1 내지 제3 연결 부재(262,264,266)들은 동일한 전기적 저항 또는 서로 다른 전기적 저항을 가질 수 있다.
본 실시예에서는 제1 내지 제4 수동 소자 몸체(252,254,256,258)에 각각 제1 내지 제3 연결 부재(262,264,266)가 직렬 방식으로 전기적으로 연결된 것이 도시 및 설명되고 있지만, 인덕터(L)의 요구 저항값에 따라서 제1 내지 제3 연결 부재(262,264,266)들은 제1 내지 제4 수동 소자 몸체(252,254,256,258)에 선택적으로 연결되지 않을 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 8에 도시된 반도체 패키지는 기판을 제외하면 앞서 도 7에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 실질적으로 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 1 및 도 8을 참조하면, 반도체 패키지(300)는 반도체 칩(100), 인덕터(L)인 수동 소자(200) 및 기판(230)을 포함한다.
기판(230)은 기판 몸체(232), 제1 패드(234), 제2 패드(236), 볼 랜드(237) 및 도전볼(239)을 포함한다.
기판 몸체(232)는 플레이트 형상을 갖고, 기판 몸체(232)의 상면에는 제1 패드(234) 및 제2 패드(236)가 배치된다. 기판 몸체(232)의 상면에는 제1 내지 제3 연결 부재(262,264,266) 및 제1 내지 제4 수동 소자 몸체(252,254,256,258)를 갖는 반도체 칩(100)이 배치된다.
제1 패드(234)는 제1 수동 소자 몸체(252)와 전기적으로 접속되는 위치에 배치되고, 제2 패드(236)는 제4 수동 소자 몸체(258)와 전기적으로 접속되는 위치에 배치된다. 제1 패드(234)는 솔더(238) 등에 의하여 제1 수동 소자 몸체(252)와 전기적으로 연결되고, 제2 패드(236)는 솔더(238) 등에 의하여 제2 수동 소자 몸체(258)와 전기적으로 연결된다.
볼 랜드(237)는 기판 몸체(232)의 상면과 대향 하는 하면에 배치되며, 볼 랜드(237)는 제1 및 제2 패드(234,236)들과 전기적으로 연결되고, 제1 및 제2 패드(234,236)들로는 전압이 제공된다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 10은 도 9의 IV-IV' 선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 반도체 패키지(300)는 반도체 칩(100) 및 수동 소자(200)를 포함한다. 도 9 및 도 10에 도시된 반도체 패키지는 관통 전극을 제외하면 앞서 도 1 내지 도 8을 통해 도시 및 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
반도체 칩(100)은 반도체 칩 몸체(110), 회로부(120) 및 관통 전극(130)을 포함한다.
관통 전극(130)은 반도체 칩 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 본 실시예에서, 관통 전극(130)은 반도체 칩 몸체(110)의 회로부(120)와 전기적으로 연결된다. 본 실시예에서, 관통 전극(130)은 제1 저항을 갖는 제1 금속을 포함할 수 있다. 예를 들어, 제1 금속은 제1 저항을 갖는 구리일 수 있다.
본 실시예에서, 반도체 칩 몸체(110)를 관통하는 관통 전극(130) 및 반도체 칩 몸체(110)의 사이에는 유기막 또는 실리콘 산화막과 같은 무기막이 개재될 수 있다.
관통 전극(130)의 주변에는, 예를 들어, 캐패시터(210) 및/또는 인덕터(250)와 같은 수동 소자(200)가 배치될 수 있다. 수동 소자(200)의 하나인 캐패시터(210)는 도 3에 도시된 바와 같이 한 쌍으로 이루어진 수동 소자 몸체(212,214) 및 연결 부재(222,224)를 포함할 수 있다. 수동 소자(200)의 하나인 인덕터(250)는 도 7에 도시된 바와 같이 복수개의 수동 소자 몸체(252,254,256,258) 및 연결 부재(262,264,268)들을 포함할 수 있다.
본 실시예에서, 관통 전극(130) 및 수동 소자(200)는 전기적으로 연결된다. 이와 다르게, 관통 전극(130) 및 수동 소자(200)는 전기적으로 절연될 수 있다.
본 실시예에서, 수동 소자(200)는 관통 전극(130)과 동일하게 제1 저항을 갖는 제1 금속을 포함할 수 있다. 수동 소자(200) 및 관통 전극(130)이 제1 저항을 갖는 제1 금속을 포함할 경우, 관통 전극(130) 및 수동 소자(200)는 동일한 제조 공정에 의하여 함께 형성된다.
반면, 수동 소자(200)는 관통 전극(130)과 다른 제2 저항을 갖는 제2 금속을 포함할 수 있다. 관통 전극(130)이 제1 저항을 갖는 제1 금속을 포함하고, 수동 소자(200)가 제2 저항을 갖는 제2 금속을 포함할 경우, 관통 전극(130) 및 수동 소자(200)는 서로 다른 제조 공정에 의하여 형성된다. 본 실시예에서, 수동 소자(200)는 제2 저항을 구현하기 위해 불순물이 혼합된 구리, 금, 은, 알루미늄 등을 포함할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 11에 도시된 반도체 패키지는 수동 소자를 제외하면 앞서 도 1에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서 동일한 구성에 대한 중복된 설명은 생락하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 11을 참조하면, 반도체 패키지(300)는 반도체 칩(100) 및 수동 소자(200,200a)를 포함한다.
수동 소자(200a,200b)는 제1 수동 소자(200a) 및 제2 수동 소자(200b)를 포함한다.
제1 수동 소자(200a)는 반도체 칩 몸체(110)의 회로부(120) 내에 배치되며, 제1 수동 소자(200a)는 반도체 칩 몸체(110)를 관통하는 캐패시터(210a) 및 인덕터(250a)를 포함한다. 본 실시예에서, 제1 수동 소자(200a)의 캐패시터(210a) 및 인덕터(250a)의 구조는 도 3 및 도 7에 도시된 캐패시터(210) 및 인덕터(250)와 실질적으로 동일한 구조를 갖는다.
제2 수동 소자(200b)는 반도체 칩 몸체(110)의 회로부(120) 외부에 배치되며, 제2 수동 소자(200b)는 반도체 칩 몸체(110)를 관통하는 캐패시터(210b) 및 인덕터(250b)를 포함한다. 본 실시예에서, 제2 수동 소자(200b)의 캐패시터(210b) 및 인덕터(250b)의 구조는 도 3 및 도 7에 도시된 캐패시터(210) 및 인덕터(250)와 실질적으로 동일한 구조를 갖는다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이 다. 도 12에 도시된 반도체 패키지는 반도체 칩 및 기판를 제외하면 앞서 도 9에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서 동일한 구성에 대한 중복된 설명은 생락하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 12을 참조하면, 반도체 패키지(300)는 상부 반도체 칩(100a) 및 하부 반도체 칩(100b) 및 기판(230)을 포함한다.
상부 반도체 칩(100a) 및 하부 반도체 칩(100b)는 도 9에 도시된 반도체 칩(100)과 실질적으로 동일한 구성을 갖고, 상부 반도체 칩(100a) 및 하부 반도체 칩(100b)은 상호 기판(230) 상에 적층된다.
상부 반도체 칩(100a)의 관통 전극(130)은 상부 연결 패턴(240a)에 의하여 상부 반도체 칩(100a)의 수동 소자(250)와 전기적으로 연결되고, 상부 반도체 칩(100a)의 수동 소자(250)는 하부 연결 패턴(240b)에 의하여 하부 반도체 칩(100b)의 관통 전극(130)과 전기적으로 연결된다.
적층된 상부 반도체 칩(100a) 및 하부 반도체 칩(100b)은 기판(230) 상에 적층되며, 하부 반도체 칩(100b)의 관통 전극(130), 수동 소자(210,250)들은 기판(230)과 전기적으로 연결된다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 13에 도시된 반도체 패키지는 반도체 칩 및 기판를 제외하면 앞서 도 9에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서 동일한 구성에 대한 중복된 설명은 생락하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부 호를 부여하기로 한다.
도 13을 참조하면, 반도체 패키지(300)는 반도체 칩(100), 수동 소자(200) 및 추가 수동 소자(290)를 포함한다.
반도체 칩(100)은 관통 전극(130)을 포함한다. 본 실시예에서, 관통 전극(130)은 복수개가 매트릭스 형태로 배치될 수 있다.
수동 소자(200)를 구성하며 반도체 칩(100)을 관통하는 수동 소자 몸체(209)는 평면상에서 보았을 때 복수개가 매트릭스 형태로 배치된다. 수동 소자(200)를 구성하는 수동 소자 몸체(209)들을 매트릭스 형태로 배치하고, 연결 부재(208)를 이용하여 원하는 수동 소자 몸체(209)들을 전기적으로 연결함으로써 도 13에 도시된 바와 같이 캐패시터(C1,C2,C3,C4;210) 또는 인덕터(L1,L2; 250)를 형성할 수 있다.
추가 수동 소자(290)는 반도체 칩(100) 상에 복수개가 매트릭스 형태로 배치되며, 추후 수동 소자가 추가로 요구될 때 연결 부재(209)를 이용하여 요구되는 수량만큼 수동 소자 몸체(209)들을 전기적으로 연결할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩을 관통하는 관통홀들을 형성 및 관통홀 내에 수동 소자를 구현하기 위한 도전 패턴 또는 전극을 형성하여 반도체 칩 상에 캐패시터 및 인덕터를 형성하여 반도체 패키지의 전체적인 부피 및 두께를 크게 감소시킬 뿐만 아니라 관통 전극과 함께 캐패시터 및 인덕터를 형성함으로써 제조 공정수 및 제조 원가를 크게 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 수동 소자의 회로를 도시한 회로도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 도 1의 III-III' 선을 따라 절단한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 도 9의 IV-IV' 선을 따라 절단한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.

Claims (18)

  1. 제1 면 및 상기 제1 면과 대향하는 제2면을 갖는 반도체 칩 몸체 및 상기 반도체 칩 몸체에 형성된 회로부를 포함하는 반도체 칩; 및
    상기 반도체 칩 몸체의 제1 및 제2 면들을 관통하는 관통홀들 내에 각각 배치된 복수개의 수동 소자 몸체, 및 상기 반도체 칩 몸체의 제1 면 및 제2 면 중 적어도 하나에 배치되고 상기 복수개의 수동 소자 몸체들 중 적어도 하나의 수동 소자 몸체와 전기적으로 연결된 연결 부재들을 포함하는 수동 소자;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 수동 소자 몸체는, 제1 수동 소자 몸체 및 상기 제1 수동 소자 몸체와 인접하게 배치되며 상기 제1 수동 소자 몸체와 절연된 제2 수동 소자 몸체를 포함하고,
    상기 연결 부재는 상기 제1 수동 소자 몸체에 전기적으로 연결된 제1 연결 부재 및 상기 제2 수동 소자 몸체에 전기적으로 연결된 제2 연결 부재를 포함하며,
    상기 제1 및 제2 수동 소자 몸체들을 캐패시터의 전극들이고,
    상기 수동 소자 몸체들은 상기 회로부와 절연된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 수동 소자 몸체는 상기 제1 및 제2 수동 소자 몸체들의 사이에 형성되어 상기 제1 및 제2 수동 소자 몸체들을 노출하는 관통홀 내에 채워진 절연 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 수동 소자 몸체는 원기둥 형상 및 플레이트 형상 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 수동 소자 몸체는 상기 회로부의 외곽에 배치된 주변 영역에 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 반도체 칩이 실장되는 기판;을 더 포함하며,
    상기 기판은 상기 제1 연결 부재와 접속되는 제1 패드 및 상기 제2 연결 부재와 접속되는 제2 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 연결 부재는 상기 반도체 칩의 제1 및 제2 면 중 적어도 하나에 배치되고 상기 복수개의 수동 소자 몸체들을 직렬 방식으로 연결하여 인덕터를 형성하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 각 수동 소자 몸체들은 서로 다른 전기적 저항들을 갖는 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 수동 소자 몸체들은 원기둥 형상 및 플레이트 형상 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 반도체 칩이 실장되는 기판;을 더 포함하며,
    상기 기판은 상기 연결 부재와 전기적으로 연결된 패드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 수동 소자 몸체가 형성된 반도체 칩 몸체를 관통하며 상기 회로부와 전기적으로 연결된 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 수동 소자 몸체는 상기 관통 전극의 주변에 배치되며 상기 수동 소자 몸체 및 상기 관통 전극은 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 관통 전극 및 상기 수동 소자 몸체는 서로 다른 전기적 저항을 갖는 금속을 각각 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 관통 전극 및 상기 수동 소자를 갖는 반도체 칩은 적어도 2개가 적층되고, 상부 반도체 칩의 수동 소자는 하부 반도체 칩의 상기 관통 전극과 직렬 방식으로 전기적으로 연결되며, 상기 상부 및 하부 반도체 칩들의 상기 관통 전극들은 전기적으로 절연된 것을 특징으로 하는 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 수동 소자 몸체는, 평면상에서 보았을 때, 상기 반도체 칩 몸체에 복수개가 매트릭스 형태로 배치된 것을 특징으로 하는 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 연결 부재는 도금 배선 및 솔더 배선 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 수동 소자 몸체는 상기 연결 부재와 전기적으로 연결되지 않은 적어도 하나의 추가 수동 소자 몸체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 수동 소자 몸체는 상기 제1 및 제2 면에 대하여 수직하게 배치된 것을 특징으로 하는 반도체 패키지.
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