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KR102542628B1 - 반도체 패키지 - Google Patents

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KR102542628B1
KR102542628B1 KR1020180013998A KR20180013998A KR102542628B1 KR 102542628 B1 KR102542628 B1 KR 102542628B1 KR 1020180013998 A KR1020180013998 A KR 1020180013998A KR 20180013998 A KR20180013998 A KR 20180013998A KR 102542628 B1 KR102542628 B1 KR 102542628B1
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KR
South Korea
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pad
semiconductor chip
semiconductor
connection
substrate
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이성관
박철
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삼성전자주식회사
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/73201—Location after the connecting process on the same surface
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Abstract

본 발명에 따르면, 반도체 패키지는 상기 기판 상에 배치되고, 평면적 관점에서 제1 영역 및 제2 영역을 갖는 제1 반도체칩; 상기 제1 반도체칩의 제2 영역 상에 배치되고, 상기 제1 반도체칩의 상기 제1 영역의 상면을 노출시키는 제2 반도체칩; 및 상기 제2 반도체칩 상에 배치된 제3 반도체칩을 포함할 수 있다. 상기 제1 반도체칩은: 상기 제2 반도체칩과 전기적으로 연결되는 제1 패드; 상기 제3 반도체칩과 전기적으로 연결되는 제2 패드; 및 상기 외부 단자와 전기적으로 연결되는 제3 패드를 포함할 수 있다. 상기 제1 패드는 상기 제1 영역의 상면 상에 제공되고, 상기 제2 패드 및 상기 제3 패드 중에서 적어도 하나는 상기 제2 영역의 상면 상에 제공될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 적층된 반도체칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체칩 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체칩 내의 집적 회로들의 고기능화 및 소형화에 대한 요구가 증대되고 있다.
본 발명이 해결하고자 하는 일 과제는 높은 소형화된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 고속 동작 가능한 반도체 패키지를 제공하는 데에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명에 따르면, 반도체 패키지는 상기 기판 상에 배치되고, 평면적 관점에서 제1 영역 및 제2 영역을 갖는 제1 반도체칩; 상기 제1 반도체칩의 제2 영역 상에 배치되고, 상기 제1 반도체칩의 상기 제1 영역의 상면을 노출시키는 제2 반도체칩; 및 상기 제2 반도체칩 상에 배치된 제3 반도체칩을 포함할 수 있다. 상기 제1 반도체칩은: 상기 제2 반도체칩과 전기적으로 연결되는 제1 패드; 상기 제3 반도체칩과 전기적으로 연결되는 제2 패드; 및 상기 외부 단자와 전기적으로 연결되는 제3 패드를 포함할 수 있다. 상기 제1 패드는 상기 제1 영역의 상면 상에 제공되고, 상기 제2 패드 및 상기 제3 패드 중에서 적어도 하나는 상기 제2 영역의 상면 상에 제공될 수 있다.
본 발명에 따르면, 반도체 패키지는 기판; 상기 기판 상에 배치되고, 그 상면 상에 제공된 제1 패드, 제2 패드, 및 제3 패드를 포함하는 제1 반도체칩; 상기 제1 반도체칩 상에 배치되고, 상기 제1 반도체칩의 상기 상면의 일부를 노출시키는 제2 반도체칩; 및 상기 제2 반도체칩 상에 배치된 제3 반도체칩을 포함하되, 상기 제1 패드는 상기 제2 반도체칩과 전기적으로 연결되고, 상기 제2 패드는 상기 제3 반도체칩과 전기적으로 연결되고, 상기 제3 패드는 상기 제1 패드 및 상기 제2 패드와 전기적으로 연결되고, 상기 제2 반도체칩은 상기 제1 패드를 노출시키되, 상기 제2 패드 및 상기 제3 패드 중에서 적어도 하나를 덮을 수 있다.
본 발명에 따르면, 제2 및 제3 반도체칩들은 제1 반도체칩 상에 적층될 다. 이에 따라, 반도체 패키지가 소형화될 수 있다. 제1 패드가 제1 반도체칩의 상면 상에 배치되며, 제2 반도체칩에 의해 노출될 수 있다. 제2 반도체칩은 기판을 통하지 않고 제1 패드와 접속할 수 있다. 이에 따라, 제1 반도체칩 및 제2 반도체칩 사이의 전기적 통로의 길이가 감소할 수 있다. 제2 반도체칩 및 제3 반도체칩의 신호들 및/또는 데이터들은 제1 패드 및 제2 패드로 각각 분산되어 제1 반도체칩의 집적 회로부에 송수신될 수 있다. 반도체 패키지의 동작 속도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 전기적 연결을 모식적으로 나타낸 도면이다.
도 2a는 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 3a는 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 4a는 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 5a는 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 6a는 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6b는 도 6a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 7은 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 패키지들을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 전기적 연결을 모식적으로 나타낸 도면이다.
도 1을 참조하면, 반도체 패키지는 기판(100), 제1 반도체칩(200), 제2 반도체칩(300), 및 제3 반도체칩(400)을 포함할 수 있다. 기판(100)은 외부 단자(120)를 가질 수 있다. 기판(100)은 외부 단자(120)를 통해 외부의 전기적 신호 및/또는 데이터를 송수신할 수 있다. 제1 반도체칩(200)은 그 내부에 집적 회로부(210) 및 내부 배선들(215)을 포함할 수 있다. 집적 회로부(210)는 버퍼 회로들을 포함할 수 있다. 다른 예로, 집적 회로부(210)는 컨트롤러 회로들을 포함할 수 있다. 내부 배선들(215)은 집적 회로부(210)와 전기적으로 연결될 수 있다.
제1 반도체칩(200)은 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)를 포함할 수 있다. 제1 패드(P1)는 제2 반도체칩(300)과 전기적으로 연결될 수 있다. 제2 패드(P2)는 제3 반도체칩(400)과 전기적으로 연결될 수 있다. 본 명세서에서 전기적으로 연결된다는 것은 직접적인 연결 또는 다른 도전 구성요소를 통한 간접적인 연결을 포함한다. 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 집적 회로들과 전기적을 연결되는 것을 의미할 수 있다. 제3 패드(P3)는 외부 단자(120)와 전기적으로 연결될 수 있다 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3) 각각은 내부 배선들(215)과 접속하여, 집적 회로부(210)와 전기적으로 연결될 수 있다. 제3 패드(P3)는 집적 회로부(210)를 통해 제1 패드(P1) 및 제2 패드(P2)와 전기적으로 연결될 수 있다. 제3 패드(P3)는 제1 패드(P1) 및 제2 패드(P2)에 신호 및/또는 데이터를 입출력하는 통로로 기능할 수 있다.
제2 반도체칩들(300) 및 제3 반도체칩들(400)이 하나의 패드를 통해 집적 회로부(210)와 전기적으로 연결되는 경우, 제2 및 제3 반도체칩들(300, 400)의 신호 입출력 시, 상기 패드에 가해지는 로딩이 클 수 있다. 또한, 상기 패드는 제3 패드(P3)와 전기적으로 연결되므로, 제3 패드(P3)에 가해지는 로딩이 클 수 있다. 실시예들에 따르면, 제2 반도체칩들(300)은 제1 패드(P1)를 통해 제3 패드(P3)와 전기적으로 연결되고, 제3 반도체칩들(400)은 제2 패드(P2)를 통해 제3 패드(P3)와 전기적으로 연결될 수 있다. 이에 따라, 각 패드(P1, P2) 당 연결되는 반도체칩들(300, 400)의 수가 감소될 수 있다. 제2 반도체칩들(300) 및 제3 반도체칩들(400)의 신호 및/또는 데이터(이하, 신호들)은 제1 패드(P1) 및 제2 패드(P2)로 각각 분산되어 집적 회로부(210)에 송수신될 수 있다. 제3 패드(P3)는 분산된 신호들을 송수신할 수 있다. 이에 따라, 반도체 패키지의 동작 속도가 향상될 수 있다.
도 2a는 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(1)는 기판(100), 제1 반도체칩(200), 제2 반도체칩(300), 제3 반도체칩(400), 밀봉부(700), 및 몰딩막(800)을 포함할 수 있다. 일 예로, 기판(100)은 인쇄회로기판을 포함할 수 있다. 기판 패드(110)가 기판(100)의 상면 상에 제공될 수 있다. 기판 패드(110)는 구리 또는 알루미늄과 같은 금속을 포함할 수 있다. 외부 단자(120)가 기판(100)의 하면 상에 제공될 있다. 외부 단자(120)는 기판(100) 내의 도전 배선들(130)을 통해 기판 패드(110)와 전기적으로 연결될 수 있다. 이하의 도면들에서 기판(100) 내의 점선은 기판 패드(110)와 외부 단자(120) 사이의 도전 배선들(130)을 모식적으로 나타낸 것이다. 외부 단자(120)는 솔더볼의 형상을 가지고, 주석과 같은 도전 물질을 포함할 수 있다. 외부 단자(120)는 외부 장치와 접속할 수 있다. 이에 따라, 외부의 신호들이 외부 단자(120)를 통해 기판 패드(110)에 송수신될 수 있다.
제1 반도체칩(200)이 기판(100) 상에 배치될 수 있다. 제1 반도체칩(200)은 그 내부에 집적 회로부(210) 및 내부 배선들(215)을 포함할 수 있다. 이하의 도면에서, 제1 반도체칩(200) 내에 실선은 내부 배선들(215)을 모식적으로 나타낸 것이다. 집적 회로부(210)은 버퍼 회로들을 포함하여, 제1 반도체칩(200)은 버퍼 칩으로 기능할 수 있다. 제1 반도체칩(200)은 평면적 관점에서 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제1 반도체칩(200)의 제1 영역(R1)은 제1 반도체칩(200)의 제1 측면(200b)에 인접할 수 있다. 제1 반도체칩(200)의 제2 영역(R2)은 제1 영역(R1)보다 제2 측면(200c)에 인접할 수 있다. 제2 측면(200c)은 제1 측면(200b)과 대향될 수 있다. 본 명세서에서, 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상면과 나란한 방향으로 정의될 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제1 반도체칩(200)의 제1 측면(200b) 및 제2 측면(200c)은 제3 방향(D3)과 나란할 수 있다.
제1 반도체칩(200)은 그 상면(200a) 상에 제공된 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)를 포함할 수 있다. 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)의 전기적 연결은 앞서 도 1에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)는 서로 이격될 수 있다. 제1 패드(P1) 및 제2 패드(P2)는 제1 반도체칩(200)의 제1 영역(R1)의 상면(200a) 상에 배치될 수 있다. 제1 패드(P1) 및 제2 패드(P2)는 제2 반도체칩(300)에 의해 노출될 수 있다. 제2 패드(P2)는 평면적 관점에서 제1 패드(P1)보다 제1 반도체칩(200)의 제1 측면(200b)에 더 인접할 수 있다. 제3 패드(P3)는 제1 반도체칩(200)의 제2 영역(R2)의 상면(200a) 상에 배치될 수 있다. 제3 패드(P3)는 앞서 도 1에서 설명한 바와 같이 집적 회로부(210)을 통해 제1 패드(P1) 및 제2 패드(P2)와 전기적으로 연결될 수 있다. 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)는 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
도 2a와 같이, 제1 패드(P1)는 복수로 제공될 수 있다. 제1 패드들(P1)은 제2 방향(D2)과 나란한 열을 이룰 수 있다. 제2 패드(P2)는 복수로 제공될 수 있다. 제2 패드들(P2)은 제2 방향(D2)과 나란한 열을 이룰 수 있다. 제3 패드(P3)는 복수로 제공될 수 있다. 제3 패드들(P3)은 제2 방향(D2)과 나란한 열을 이룰 수 있다. 이하, 설명의 간소화를 위해 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)는 단수로 기술한다.
제2 반도체칩(300)이 제1 반도체칩(200)의 제2 영역(R2)의 상면(200a) 상에 배치될 수 있다. 제2 반도체칩(300)은 평면적 관점에서 제1 반도체칩(200)의 제1 측면(200b)으로부터 제1 방향(D1)으로 시프트될 수 있다. 제2 반도체칩(300)은 제1 반도체칩(200)의 제1 영역(R1)의 상면(200a)을 노출시킬 수 있다. 제2 반도체칩(300)은 제1 반도체칩(200)과 다른 기능을 수행할 수 있다. 예를 들어, 제2 반도체칩(300)은 메모리칩일 수 있다. 제2 반도체칩(300)은 적층된 복수의 제2 반도체칩들(300)을 포함할 수 있다. 제2 반도체칩들(300)의 개수는 도시된 바에 한정되지 않는다. 제2 반도체칩들(300)의 상면들은 활성면들일 수 있다. 예를 들어, 제2 반도체칩들(300) 각각은 그 상면 상에 노출된 칩 패드(310)를 가질 수 있다. 제2 반도체칩들(300)은 서로 제1 도전부(360)에 의해 전기적으로 연결될 수 있다. 제1 도전부(360)는 본딩 와이어일 수 있다. 본딩 와이어는 은과 같은 금속을 포함할 수 있다. 제2 반도체칩들(300)이 제1 반도체칩(200) 상에 적층되어, 반도체 패키지(1)가 소형화될 수 있다.
제3 반도체칩(400)이 제2 반도체칩(300) 상에 적층될 수 있다. 제3 반도체칩(400)은 제2 반도체칩(300)과 동종 반도체칩일 수 있다. 예를 들어, 제3 반도체칩(400)은 메모리칩일 수 있다. 제3 반도체칩(400)은 제2 반도체칩(300)과 동일한 크기 및 동일한 저장 용량을 가질 수 있다. 제3 반도체칩(400)은 적층된 복수의 제3 반도체칩들(400)을 포함할 수 있다. 제3 반도체칩들(400)은 서로 제2 도전부(460)에 의해 전기적으로 연결될 수 있다. 제2 도전부(460)는 본딩 와이어일 수 있다. 최하부 제3 반도체칩(400)은 최상부 제2 반도체칩(300)으로부터 제1 방향(D1)과 반대 방향으로 시프트될 수 있다. 제3 반도체칩들(400)의 평면적 배치는 다양하게 변형될 수 있다. 예를 들어, 최하부 제3 반도체칩(400)은 최상부 제2 반도체칩(300)으로부터 제1 방향(D1)으로 시프트될 수 있다. 다른 예로, 최하부 제3 반도체칩(400)은 최상부 제2 반도체칩(300)과 제3 방향(D3)으로 정렬될 수 있다. 제2 반도체칩들(300) 및 제3 반도체칩들(400)의 개수는 도시된 바에 한정되지 않는다. 이하, 반도체 패키지(1)의 전기적 연결에 대하여 보다 상세하게 설명한다.
제1 연결부(350)가 제2 반도체칩들(300) 중 어느 하나 상에 제공되어, 상기 제2 반도체칩들(300) 중 어느 하나의 칩 패드(310) 및 제1 패드(P1)와 접속할 수 있다. 제2 반도체칩들(300)은 제1 연결부(350) 및 제1 패드(P1)를 통해 제1 반도체칩(200)의 집적 회로부(210)와 접속할 수 있다. 제1 연결부(350)는 본딩 와이어일 수 있다. 도시된 바와 달리, 제1 도전부(360)는 제1 패드(P1) 및 제2 반도체칩들(300) 중 다른 하나의 칩 패드(310)와 접속할 수 있다.
제2 연결부(450)가 제3 반도체칩들(400) 중 어느 하나 상에 제공되어, 상기 제3 반도체칩들(400) 중 어느 하나의 칩 패드(410) 및 제2 패드(P2)와 접속할 수 있다. 제3 반도체칩들(400)은 제2 연결부(450) 및 제2 패드(P2)를 통해 제1 반도체칩(200)의 집적 회로부(210)와 접속할 수 있다. 제2 연결부(450)는 본딩 와이어일 수 있다. 다른 예로, 제2 도전부(460)는 제2 패드(P2) 및 제2 반도체칩들(300) 중 다른 하나의 칩 패드(310)와 접속할 수 있다.
제3 연결부(150)가 제1 반도체칩(200)의 제2 영역(R2) 상에 제공되어, 제3 패드(P3) 및 기판 패드(110)와 접속할 수 있다. 이에 따라, 제3 패드(P3)가 외부 단자(120)와 전기적으로 연결될 수 있다. 제3 연결부(150)는 본딩 와이어일 수 있다. 제2 반도체칩들(300) 및 제3 반도체칩들(400)의 신호들은 제1 패드(P1) 및 제2 패드(P2)로 각각 분산되어 제3 패드(P3)에 송수신될 수 있다. 이에 따라, 반도체 패키지(1)의 동작 속도가 향상될 수 있다.
제1 반도체칩(200)의 제1 영역(R1)이 제2 반도체칩(300)에 덮이는 경우, 제1 연결부(350) 및 제2 연결부(450)는 제1 패드(P1) 및 제2 패드(P2)에 직접 접속하기 어려울 수 있다. 실시예들에 따르면, 제1 반도체칩(200)의 제1 영역(R1)이 노출되어, 제1 연결부(350)가 제1 패드(P1)에 직접 접속할 수 있다. 제2 연결부(450)가 제2 패드(P2)에 직접 접속할 수 있다. 이에 따라, 제1 반도체칩(200)과 제2 반도체칩들(300) 사이 그리고 제1 반도체칩(200)과 제3 반도체칩들(400) 사이의 전기적 통로의 길이가 감소하여, 반도체 패키지(1)의 동작 속도가 향상될 수 있다.
밀봉부(700)가 제1 반도체칩(200) 및 제2 반도체칩(300) 사이에 제공되어, 제1 반도체칩(200)의 제2 영역(R2)을 덮을 수 있다. 밀봉부(700)는 제3 패드(P3)를 덮을 수 있다. 밀봉부(700)는 제1 반도체칩(200)의 제1 영역(R1)을 노출시킬 수 있다. 밀봉부(700)는 제1 반도체칩(200)의 제2 측면(200c) 상에 더 제공되어, 기판(100) 및 최하부 제2 반도체칩(300) 사이의 갭을 채울 수 있다. 이 경우, 밀봉부(700)는 제2 반도체칩들(300)을 지지할 수 있다. 밀봉부(700)는 절연성 폴리머를 포함할 수 있다.
접착층들(710)이 기판(100) 및 제1 반도체칩(200) 사이, 제2 반도체칩들(300) 사이, 최상부 제2 반도체칩(300)과 최하부 제3 반도체칩(400) 사이, 및 제3 반도체칩들(400) 사이에 개재될 수 있다. 접착층들(710)은 절연성 폴리머를 포함할 수 있다.
몰딩막(800)이 기판(100) 상에 제공되어, 제1 반도체칩(200), 제2 반도체칩(300), 및 제3 반도체칩들(400)을 덮을 수 있다. 예를 들어, 몰딩막(800)은 제1 반도체칩(200)의 제1 영역(R1)을 덮을 수 있다. 몰딩막(800)은 제1 반도체칩(200)의 제2 영역(R2)의 상면(200a)과 이격될 수 있다. 몰딩막(800)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
다른 예로, 반도체 패키지(1)는 단수의 제2 반도체칩(300)을 포함할 수 있다. 또 다른 예로, 반도체 패키지(1)는 단수의 제3 반도체칩(400)을 포함할 수 있다. 또 다른 예로, 반도체 패키지(1)는 제3 반도체칩(400) 상에 적층된 추가 반도체칩(미도시)을 더 포함할 수 있다. 이 경우, 제1 반도체칩(200)의 상면(200a) 상에 제4 패드가 더 제공되어, 추가 반도체칩과 전기적으로 연결될 수 있다.
도 3a는 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(2)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)을 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패드(P1), 제1 연결부(350), 제3 패드(P3), 및 제3 연결부(150)의 배치 및 전기적 연결은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다.
제1 연결 패드(161) 및 제2 연결 패드(162)가 기판(100)의 상면 상에 더 제공될 수 있다. 제1 연결 패드(161) 및 제2 연결 패드(162)는 평면적 관점에서 제1 반도체칩(200)의 제1 영역(R1)에 인접하여 제공되고, 제1 반도체칩(200)에 노출될 수 있다. 제2 연결 패드(162)는 제1 연결 패드(161)보다 제1 반도체칩(200)에 더 인접할 수 있다. 연결 배선들(160)이 기판(100) 내에 제공되어, 제1 연결 패드(161) 및 제2 연결 패드(162)와 접속할 수 있다. 연결 배선들(160)은 기판 패드(110), 도전 배선들(130), 및 외부 단자(120)와 절연될 수 있다.
제2 연결부(450)가 제3 반도체칩들(400) 중 어느 하나의 칩 패드(410) 및 제1 연결 패드(161)와 접속할 수 있다. 제1 연결 패드(161)는 연결 배선들(160)을 통해 제2 연결 패드(162)와 전기적으로 연결될 수 있다. 제4 연결부(250)가 제1 반도체칩(200)의 제1 영역(R1)의 상면(200a) 상에 배치되어, 제2 패드(P2) 및 제2 연결 패드(162)와 접속할 수 있다. 이에 따라, 제3 반도체칩들(400)은 제3 연결부(150), 제1 연결 패드(161), 연결 배선들(160), 제2 연결 패드(162), 제4 연결부(250)를 통해 제2 패드(P2)와 전기적으로 연결될 수 있다. 제4 연결부(250)는 본딩 와이어일 수 있다.
도 4a는 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 4a, 및 도 4b를 참조하면, 반도체 패키지(3)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)을 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패드(P1) 및 제1 연결부(350)의 배치 및 전기적 연결은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다.
제2 패드(P2)는 제1 반도체칩(200)의 제2 영역(R2)의 상면(200a) 상에 배치될 수 있다. 제2 연결부(450)는 제3 반도체칩들(400) 중 어느 하나의 칩 패드(410) 및 제1 연결 패드(161)와 접속할 수 있다. 제1 연결 패드(161)는 연결 배선들(160)을 통해 제2 연결 패드(162)와 전기적으로 연결될 수 있다. 제2 연결 패드(162)는 제1 반도체칩(200)의 제2 영역(R2)에 인접하여 제공될 수 있다. 제4 연결부(250)가 제1 반도체칩(200)의 제2 영역(R2)의 상면(200a) 상에 배치되어, 제2 패드(P2) 및 제2 연결 패드(162)와 접속할 수 있다. 제3 반도체칩들(400)은 제2 연결부(450), 제1 연결 패드(161), 연결 배선들(160), 제2 연결 패드(162), 제4 연결부(250)를 통해 제2 패드(P2)와 전기적으로 연결될 수 있다.
제3 패드(P3)는 제1 반도체칩(200)의 제1 영역(R1)의 상면(200a) 상에 제공될 수 있다. 제2 패드(P2)는 평면적 관점에서 제1 패드(P1)보다 제1 반도체칩(200)의 제1 측면(200b)에 더 인접할 수 있다. 제3 연결부(150)가 제1 반도체칩(200)의 제1 영역(R1) 상에 제공되어, 제3 패드(P3) 및 기판 패드(110)와 접속할 수 있다. 제3 패드(P3)는 집적 회로부(210)을 통해 제1 패드(P1) 및 제2 패드(P2)와 전기적으로 연결될 수 있다.
도 5a는 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 5b는 도 5a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 6a는 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 6b는 도 6a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 5a, 도 5b, 도 6a, 및 도 6b를 참조하면, 반도체 패키지(4, 5)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)을 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패드(P1)는 도 2a 및 도 2b에서 설명한 바와 같이, 제1 반도체칩(200)의 제1 영역(R1)의 상면(200a) 상에 제공될 수 있다. 제2 반도체칩들(300)이 제1 연결부(350)를 통해 제1 패드(P1)에 접속할 수 있다.
제2 패드(P2)는 제1 반도체칩(200)의 제2 영역(R2)의 상면(200a) 상에 배치될 수 있다. 제2 패드(P2), 제2 연결부(450), 제1 연결 패드(161), 제2 연결 패드(162), 및 연결 배선들(160), 및 제3 연결부(150)의 배치 및 전기적 연결 관계는 도 4a 및 도 4b에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제3 반도체칩들(400)은 제2 연결부(450), 제1 연결 패드(161), 연결 배선들(160), 제2 연결 패드(162), 및 제4 연결부(250)를 통해 제2 패드(P2)와 전기적으로 연결될 수 있다.
제3 패드(P3)는 제2 반도체칩(300)의 제2 영역(R2)의 상면(200a) 상에 제공될 수 있다. 제3 연결부(150)는 제1 반도체칩(200)의 제2 영역(R2) 상에 제공되어, 제3 패드(P3) 및 기판 패드(110)와 접속할 수 있다.
도 5a 및 도 5b와 같이, 평면적 관점에서 제2 패드(P2)는 제3 패드(P3)보다 제1 반도체칩(200)의 제2 측면(200c)에 인접하여 배치될 수 있다. 제2 연결 패드(162)는 기판 패드(110)보다 제1 반도체칩(200)의 제2 측면(200c)에 인접하여 배치될 수 있다.
도 6a 및 도 6b를 참조하면, 제3 패드(P3)는 제2 패드(P2)보다 평면적 관점에서 제1 반도체칩(200)의 제2 측면(200c)에 인접하여 배치될 수 있다. 기판 패드(110)는 제2 연결 패드(162)보다 제1 반도체칩(200)의 제2 측면(200c)에 인접하여 배치될 수 있다.
도 7은 실시예에 따른 반도체 패키지를 도시한 단면도로, 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 2a, 및 도 7을 참조하면, 반도체 패키지(6)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)에 더하여 지지 구조체(290)를 포함할 수 있다.
지지 구조체(290)가 기판(100) 및 최하부 제2 반도체칩(300) 사이에 개재되어, 제2 반도체칩들(300)을 지지할 수 있다. 지지 구조체(290)는 제1 반도체칩(200)의 제2 측면(200c)과 이격 배치될 수 있다. 지지 구조체(290)는 기판 패드(110)를 노출시킬 수 있다. 지지 구조체(290)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 및 제3 반도체칩들(400)과 전기적으로 연결되지 않을 수 있다. 더미 스페이서 칩이 지지 구조체(290)로 사용될 수 있다.
밀봉부(700)는 제1 반도체칩(200) 및 최하부 제2 반도체칩(300) 사이에 개재될 수 있다.
기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 및 몰딩막(800)은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)의 배치 및 전기적 연결은 앞서 도 2a 및 도 2b와 실질적으로 동일할 수 있다. 다른 예로, 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)의 배치 및 전기적 연결은 앞서 도 3a 및 도 3b의 예, 도 4a 및 도 4b의 예, 도 5a 및 도 5b의 예, 또는 도 6a 및 도 6b의 예에서 설명한 바와 실질적으로 동일할 수 있다.
도 8은 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 8을 참조하면, 반도체 패키지(7)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)을 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패드(P1) 및 제1 연결부(350)의 배치 및 전기적 연결은 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다.
제2 패드(P2)는 제1 반도체칩(200)의 하면 상에 배치될 수 있다. 제1 반도체칩(200)의 하면은 제1 반도체칩(200)의 상면(200a)과 대향될 수 있다. 제3 반도체칩들(400)은 제3 연결부(150), 제1 연결 패드(161), 연결 배선들(160), 제2 연결 패드(162), 및 제4 연결부(250)를 통해 제2 패드(P2)와 전기적으로 연결될 수 있다. 이 때, 제1 연결 패드(161)는 제1 반도체칩(200)에 노출되고, 제2 연결 패드(162)는 제1 반도체칩(200)과 평면적 관점에서 중첩될 수 있다. 제4 연결부(250)는 제2 연결 패드(162)와 제2 패드(P2) 사이에 개재될 수 있다. 제4 연결부(250)는 범프, 솔더, 및 필라 중에서 적어도 하나를 포함할 수 있다.
제3 패드(P3)는 제1 반도체칩(200)의 하면 상에 배치될 수 있다. 제3 연결부(150)는 기판(100) 및 제1 반도체칩(200) 사이에 개재되어, 기판 패드(110) 및 제3 패드(P3)와 접속할 수 있다. 제1 연결부(350)는 범프, 솔더, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제3 패드(P3)는 제1 패드(P1) 및 제2 패드(P2)와 집적 회로부(210)을 통해 전기적으로 연결될 수 있다. 도시되지 않았으나, 제1 반도체칩(200)은 그 내부에 관통 전극을 가질 수 있다
다른 예로, 제2 패드(P2) 및 제3 패드(P3) 중에서 어느 하나는 제1 반도체칩(200)의 상면(200a) 상에 배치될 수 있다. 제2 패드(P2)가 제1 반도체칩(200)의 상면(200a) 상에 배치되는 경우, 본딩 와이어가 제4 연결부(250)로 사용될 수 있다. 제3 패드(P3)가 제1 반도체칩(200)의 상면(200a) 상에 배치되는 경우, 본딩 와이어가 제3 연결부(150)로 사용될 수 있다.
도 9는 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 9를 참조하면, 반도체 패키지(8)는 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 밀봉부(700), 및 몰딩막(800)에 더하여, 제4 반도체칩(500), 제5 반도체칩들(600), 및 제6 반도체칩(1200)을 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제2 반도체칩들(300), 제3 반도체칩들(400), 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)는 앞서 도 2a 및 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 제1 패드(P1), 제2 패드(P2), 및 제3 패드(P3)의 배치와 전기적 연결은 앞서 도 3a 및 도 3b의 예, 도 4a 및 도 4b의 예, 도 5a 및 도 5b의 예, 또는 도 6a 및 도 6b의 예에서 설명한 바와 실질적으로 동일할 수 있다.
제4 반도체칩들(500)이 제3 반도체칩들(400) 상에 적층될 수 있다. 제4 반도체칩들(500)은 메모리칩들일 수 있다. 제4 반도체칩들(500)은 제3 도전부(660)에 의해 서로 전기적으로 연결될 수 있다. 제3 도전부(660)는 본딩 와이어일 수 있다. 제5 반도체칩들(600)이 제4 반도체칩들(500) 상에 적층될 수 있다. 제5 반도체칩들(600)은 메모리칩들일 수 있다. 제5 반도체칩들(600)은 제4 도전부(760)에 의해 서로 전기적으로 연결될 수 있다. 제4 도전부(760)는 본딩 와이어일 수 있다.
제6 반도체칩(1200)이 기판(100)의 상면 상에 배치될 수 있다. 제6 반도체칩(1200)은 제1 반도체칩(200)과 이격될 수 있다. 제6 반도체칩(1200)은 버퍼 칩으로 기능할 수 있다. 제6 반도체칩(1200)은 그 상면 상에 제공된 제1 도전 패드(Pa1), 제2 도전 패드(Pa2), 및 제3 도전 패드(Pa3)를 가질 수 있다. 제1 도전 패드(Pa1), 제2 도전 패드(Pa2), 및 제3 도전 패드(Pa3)는 서로 이격될 수 있다. 제1 도전 패드(Pa1), 제2 도전 패드(Pa2), 및 제3 도전 패드(Pa3)는 금속을 포함할 수 있다. 제1 도전 패드(Pa1) 및 제2 도전 패드(Pa2)는 집적 회로부들(1210)을 통해 제3 도전 패드(Pa3)에 전기적으로 연결될 수 있다.
제5 연결부(650)가 제4 반도체칩들(500) 중 어느 하나 상에 제공되어, 제4 반도체칩들(500) 중 어느 하나의 칩 패드(510) 및 제1 도전 패드(Pa1)와 접속할 수 있다. 제4 반도체칩들(500)이 제5 연결부(650)를 통해 제6 반도체칩(1200)과 전기적으로 연결될 수 있다. 제5 연결부(650)는 본딩 와이어일 수 있다. 다른 예로, 제5 연결부(650)는 앞서 도 3a 및 도 3b의 제2 연결부(450) 및 제2 패드(P2)의 연결 예에서 설명한 바와 같이 기판(100)을 통해 제1 도전 패드(Pa1)와 접속할 수 있다.
제1 도전 연결 패드(1161) 및 제2 도전 연결 패드(1162)가 기판(100)의 상면 상에 제공될 수 있다. 제6 연결부(750)가 제5 반도체칩들(600) 중 어느 하나 상에 제공되어, 제5 반도체칩들(600) 중 어느 하나의 칩 패드(610) 및 제1 도전 연결 패드(1161)와 접속할 수 있다. 도전 연결 배선(1160)이 기판(100) 내에 제공되어, 제1 도전 연결 패드(1161) 및 제2 도전 연결 패드(1162)과 전기적으로 연결될 수 있다. 도전 연결부(1250)는 제2 도전 연결 패드(1162) 및 제2 도전 패드(Pa2)와 접속할 수 있다. 도전 연결부(1250)는 본딩 와이어일 수 있다. 이에 따라, 제5 반도체칩들(600)은 제2 도전 패드(Pa2)와 전기적으로 연결될 수 있다.
도전 기판 패드(1110)가 기판(100)의 상면 상에 제공될 수 있다. 외부 도전 단자(1120)가 기판(100)의 하면 상에 제공될 수 있다. 외부 도전 단자(1120)에 입출력되는 신호들은 외부 단자(120)에 입/출력되는 신호들과 독립적일 수 있다. 외부 도전 단자(1120)는 외부 단자(120)와 절연될 수 있다. 외부 도전 단자(1120)는 기판(100) 내의 도전 배선들(130)을 통해 도전 기판 패드(1110)와 전기적으로 연결될 수 있다. 도전 기판 패드(1110)는 기판 패드(110)와 이격되며, 전기적으로 절연될 수 있다.
제7 연결부(1150)가 제6 반도체칩(1200) 상에 제공되어, 제3 도전 패드(Pa3) 및 도전 기판 패드(1110)와 접속할 수 있다. 이에 따라, 제3 도전 패드 (Pa3)가 외부 도전 단자(1120)와 전기적으로 연결될 수 있다. 제7 연결부(1150)는 본딩 와이어일 수 있다. 제4 반도체칩들(500) 및 제5 반도체칩들(600)의 신호들은 제1 도전 패드(Pa1) 및 제2 도전 패드(Pa2)로 각각 분산되어 제3 도전 패드(Pa3)에 송수신될 수 있다. 이에 따라, 반도체 패키지(8)의 동작 속도가 향상될 수 있다.
제4 반도체칩들(500) 및 제5 반도체칩들(600)은 제2 반도체칩들(300), 및 제3 반도체칩들(400)과 다른 채널을 통해 동작할 수 있다. 제4 반도체칩들(500) 및 제5 반도체칩들(600)은 제6 반도체칩(1200)의 집적 회로부(1210)과 전기적으로 연결될 수 있다. 제4 반도체칩들(500), 제5 반도체칩들(600), 및 제6 반도체칩(1200)은 제1 반도체칩(200), 제2 반도체칩들(300), 및 제3 반도체칩들(400)과 독립적으로 동작할 수 있다.
접착층들(710)이 기판(100)과 제6 반도체칩(1200) 사이, 최상부 제3 반도체칩(400)과 최하부 제4 반도체칩(500) 사이, 제4 반도체칩들(500) 사이, 최상부 제4 반도체칩(500)과 최하부 제5 반도체칩(600) 사이, 및 제5 반도체칩들(600) 사이에 더 개재될 수 있다. 도 8에서 설명한 지지 구조체(290)가 기판(100) 및 최하부 제2 반도체칩(300) 사이에 더 제공될 수 있다. 도시된 바와 달리, 반도체 패키지(8)는 단수의 제4 반도체칩(500) 또는 단수의 제5 반도체칩(600)을 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 외부 단자를 갖는 기판;
    상기 기판 상에 제공된 제1 연결 패드;
    상기 기판 내에 제공되고, 상기 제1 연결 패드와 전기적으로 연결되는 연결 배선;
    상기 기판 상에 제공되고, 상기 연결 배선과 전기적으로 연결되는 제2 연결 패드;
    상기 기판 상에 배치되고, 평면적 관점에서 제1 영역 및 제2 영역을 가지며, 그 내부에 집적 회로부를 포함하는 제1 반도체칩;
    상기 제1 반도체칩의 제2 영역 상에 배치되고, 상기 제1 반도체칩의 상기 제1 영역의 상면을 노출시키는 제2 반도체칩; 및
    상기 제2 반도체칩 상에 배치된 제3 반도체칩을 포함하되,
    상기 제1 반도체칩은:
    상기 제2 반도체칩과 전기적으로 연결되는 제1 패드;
    상기 제3 반도체칩과 전기적으로 연결되는 제2 패드; 및
    상기 외부 단자 및 상기 집적 회로부와 전기적으로 연결되는 제3 패드를 포함하고,
    상기 제1 패드는 상기 제1 영역의 상면 상에 제공되고,
    상기 제2 패드 및 상기 제3 패드 중에서 적어도 하나는 상기 제2 영역의 상면 상에 제공되며,
    상기 제1 패드 및 상기 제2 패드는 각각 상기 집적 회로부에 연결되어, 상기 집적 회로부를 통해 상기 제3 패드에 전기적으로 연결되며,
    상기 제2 반도체칩 상에 제공되어, 상기 제1 패드 및 상기 제2 반도체칩의 칩 패드와 접속하는 제1 연결부;
    상기 제3 반도체칩 상에 제공되어, 상기 제1 연결 패드 및 상기 제3 반도체칩의 칩 패드와 접속하는 제2 연결부; 및
    상기 제1 반도체칩 상에 제공되어, 상기 제3 패드 및 상기 제2 연결 패드와 접속하는 제3 연결부를 더 포함하는 반도체 패키지.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 패드 및 상기 제2 패드의 신호들은 상기 제3 패드를 통해 입출력되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 패드는 상기 제1 반도체칩의 상기 제1 영역의 상면 상에 제공되는 반도체 패키지.
  5. 삭제
  6. 기판;
    상기 기판 상에 제공된 제1 연결 패드;
    상기 기판 내에 제공되고, 상기 제1 연결 패드와 전기적으로 연결되는 연결 배선;
    상기 기판 상에 제공되고, 상기 연결 배선과 전기적으로 연결되는 제2 연결 패드;
    상기 기판 상에 배치되며 그 내부에 집적 회로부를 포함하고, 그 상면 상에 제공된 제1 패드, 제2 패드, 및 제3 패드를 포함하는 제1 반도체칩;
    상기 제1 반도체칩 상에 배치되고, 상기 제1 반도체칩의 상기 상면의 일부를 노출시키는 제2 반도체칩; 및
    상기 제2 반도체칩 상에 배치된 제3 반도체칩을 포함하되,
    상기 제1 패드는 상기 제2 반도체칩과 전기적으로 연결되고,
    상기 제2 패드는 상기 제3 반도체칩과 전기적으로 연결되고,
    상기 제3 패드는 상기 제1 패드 및 상기 제2 패드와 전기적으로 연결되고,
    상기 제2 반도체칩은 상기 제1 패드를 노출시키되, 상기 제2 패드 및 상기 제3 패드 중에서 적어도 하나를 덮으며,
    상기 제1 패드, 상기 제2 패드는 각각 상기 집적 회로부에 연결되어, 상기 집적 회로부를 통해 상기 제3 패드에 전기적으로 연결되며,
    상기 제2 반도체칩 상에 제공되어, 상기 제1 패드 및 상기 제2 반도체칩의 칩 패드와 접속하는 제1 연결부;
    상기 제3 반도체칩 상에 제공되어, 상기 제1 연결 패드 및 상기 제3 반도체칩의 칩 패드와 접속하는 제2 연결부; 및
    상기 제1 반도체칩 상에 제공되어, 상기 제3 패드 및 상기 제2 연결 패드와 접속하는 제3 연결부를 더 포함하는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 기판은 그 하면 상에 제공된 외부 단자를 포함하고,
    상기 제3 패드는 상기 기판을 통해 상기 외부 단자와 접속하는 반도체 패키지.
  8. 제 6항에 있어서,
    상기 제1 패드 및 상기 제2 패드의 신호들은 상기 제3 패드를 통해 입출력되는 반도체 패키지.
  9. 제 6항에 있어서,
    상기 기판 및 상기 제2 반도체칩 사이에 개재되는 지지 구조체를 더 포함하는 반도체 패키지.
  10. 제 6항에 있어서,
    상기 제2 반도체칩 상에 배치되고, 상기 제1 패드와 접속하는 제1 본딩 와이어;
    상기 제3 반도체칩 상에 배치되고, 상기 제2 패드와 접속하는 제2 본딩 와이어; 및
    상기 제1 반도체칩 상에 배치되고, 상기 제3 패드와 접속하는 제3 본딩 와이어를 더 포함하는 반도체 패키지.
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