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JP4836110B2 - マルチチップモジュール - Google Patents

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JP4836110B2
JP4836110B2 JP2004349016A JP2004349016A JP4836110B2 JP 4836110 B2 JP4836110 B2 JP 4836110B2 JP 2004349016 A JP2004349016 A JP 2004349016A JP 2004349016 A JP2004349016 A JP 2004349016A JP 4836110 B2 JP4836110 B2 JP 4836110B2
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Description

この発明は、マルチチップモジュール（ＭＣＭ）に関し、例えばいくつかの異なる機能の複数の半導体チップを１つの搭載基板に搭載することによって実質的に一つの半導体集積回路装置として一体構成にするマルチチップモジュールに適用して有効な技術に関するものである。
いわゆるマルチチップモジュール技術では、複数の半導体チップが、複数の内部配線と複数の外部端子とを持つような搭載基板に搭載され、それら複数の半導体チップと搭載基板とが一体化された装置とされる。特開平６−２２４３６０号公報、特開２００３−７９６３公報、特開２００３−２２４２４２公報には、複数チップスタック構造であって、ボンディングワイヤを設けるための空間を設ける工夫がなされている。すなわち、特開平６−２２４３６０号公報ではチップの裏面に段切りが設けられる。特開２００３−７９６３公報ではスペーサが設けられる。特開２００３−２２４２４２公報ではチップ裏面に切り欠けが設けられる。
特開平６−２２４３６０号公報 特開２００３−７９６３公報 特開２００３−２２４２４２公報
半導体技術の進歩は、マイコン用チップ、ＤＲＡＭチップ、フラッシュメモリ用チップのような電子システムを構成するための複数の半導体チップを全体として１つのパッケージ形態の半導体装置として構成しようとする技術の方向性を生み出している。すなわち、複数の半導体チップではなく、各々１個ずつの半導体チップをＱＦＰ(Quad Flat Package) やＣＳＰ(Chip Size Package又はChip Scale Package),ＢＧＡ(Ball Grid Array) といった通常パッケージ技術によってパッケージした複数の半導体装置を用い、それら複数の半導体装置をプリント基板のような実装基板上に実装する場合には、半導体チップ間の距離及びその配線距離を小さくすることが難しくなり、配線による信号遅延が大きく、装置の高速化・小型化の上での制約が生じてしまう。
これに対して、マルチチップモジュール（Multi Chip Module)技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態での半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。前記特許文献１ないし３においては、ＭＣＭ（マルチチップモジュール）の特徴である全体としての機能の向上や更なる小型化に関して配慮が成されておらず、専ら個々のチップをスタック構造とするだけで止まるものである。
ＭＣＭとして構成するための半導体チップとしては、例えば、マイコン用チップと、かかるマイコン用チップに結合されるダイナミック型ＲＡＭ（ＤＲＡＭ）あるいはフラッシュメモリ用チップのように、互いに密接に関連したものが選ばれることが望ましい。このような互いに密接に関連する複数の半導体チップの組み合わせを選択するときにはＭＣＭの特徴を充分に生かして１つのシステムをパケッージ内に搭載でき、いわゆるＳｉＰ（System in Package ）を実現することができる。上記のように互いに密接に関連する複数の半導体チップの組み合わせ１つのシステムを構成する場合において、その組み合わせ毎に対応して搭載基板を逐一設計する必要となる。本願発明者においては、例えばデジタルスチルカメラや携帯電話用のような信号処理システムにおいては、機能や性能の向上に伴ってメモリ容量だけを拡張させれば対応できる場合のあることに着目し、同じ搭載基板を利用してメモリ容量を拡張させたシステムにも適用できるようにすることを考えた。
本発明の目的は、高機能又は高性能化に対応したメモリ容量拡張に適合できるマルチチップモジュールを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、搭載基板の表面上に第１半導体チップを面付けし、かかる第１半導体チップ上に搭載され、チップ表面の周辺部にボンディングパッドが設けられた第１半導体メモリチップと、上記第１半導体メモリチップ表面の上記ボンディングパッドが形成される部分を含む所定エリアを除いた部分に搭載された第１スペーサ上に上記第１半導体メモリチップと同じ記憶容量で同一の回路機能を有し、同じ向きに搭載された第２半導体メモリチップとが搭載されることを前提とし、上記搭載基板表面部に上記第１半導体メモリチップ及び第２半導体メモリチップの選択信号が供給されるボンディングパッドに対応して別々に設けられた電極と、かかる選択信号を除いて同じ信号がそれぞれに供給される複数のボンディングパッドに対応して共通に複数の電極を設ける。
同じ搭載基板を用いつつ、第１半導体メモリチップ又は第１と第２半導体メモリチップとの２通りの記憶容量を持つシステムを実現できる。
図１には、この発明に係るＭＣＭ（ＳｉＰ）の一実施例の概略平面図が示されている。搭載基板表面には、ＣＰＵ（中央処理装置）を含むような１チップマイクロコンピュータ機能を持つ特定用途向ＩＣ（以下、ＡＳＩＣという）が面付けされる。このＡＳＩＣの表面上には、背中合わせで不揮発性メモリ（以下、ＦＬＡＳＨという）が搭載され、そして、その上にスペーサを介してシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）が搭載される。上記ＦＬＡＳＨは、特に制限されないが、いわゆるＡＮＤ型と称され、特に制限されないが、独立したアドレス端子を持たない。アドレス信号は、データ端子を利用して時分割的にシリアルに入力される。このため、同図のＦＬＡＳＨチップにおけるＹ方向の両側のチップ周辺に沿ってボンディングパッドが配置され、それに対応して搭載基板には電極が配置されてボンディングワイヤにより接続される。
上記ＳＤＲＡＭは、同図のＳＤＲＡＭにおけるＸ方向の両側のチップ周辺に沿ってボンディングパッドが配置され、それに対応して搭載基板には電極が配置されてボンディングワイヤにより接続される。このように、チップの両側にボンディングパッドが設けられるＦＬＡＳＨとＳＤＲＡＭのボンディングパッド列が重ならないように９０°回転させて重ね合わせることによって、搭載基板に設けられる電極がチップ搭載部分を囲むように分散して配置させることができ、搭載基板のサイズを小さくすることができるとともに、ＦＬＡＳＨと接続されるボンディングワイヤとＳＤＲＡＭに接続されるボンディングワイヤとのショートを未然に防止することができる。
この実施例では、ＳＤＲＡＭは同じメモリラップを同じ方向で更にスペーサを介して重ね合わせるようにすることを前提とし、搭載基板の電極が設けられる。つまり、ＳＤＲＡＭを２個並列接続して、２倍の記憶容量を持つメモリを実現することによって、システムの高性能又は高機能を実現するものである。このため、アドレス端子やデータ端子及び動作モードを指示する制御端子は、搭載基板に設けられた電極に対して共通に接続される。ただし、メモリチップのアクセスを指示する選択信号（チップセレクト信号又はチップイネーブル信号）は、独立に供給することが必要であることに対応して、搭載基板にはそれぞれ独立した電極ＣＳ１とＣＳ２が設けられる。つまり、１つのＳＤＲＡＭしか搭載されない場合には、同図に示された電極ＣＳ１についてボンディングワイヤが設けられ、ＣＳ２は空き端子とされる。２つのＳＤＲＡＭを搭載した場合には、同図に示された電極ＣＳ１とＣＳ２のそれぞれにボンディングワイヤが設けられる。同図では、その区別を行うためにＣＳ２のボンディングワイヤを点線で示している。
ＳＤＲＡＭと搭載基板に設けられた電極との間には多数のボンディングワイヤが設けられるが、そのうちの一部が代表として例示的に示されている。搭載基板の同じ電極から２つのＳＤＲＡＭのボンディングパッドに接続させる２本のボンディングワイヤは重ね合わされるので１本の線で表している。このように２本のボンディングワイヤを設けるために、搭載基板に設けられる電極の長さＬ１は、前記ＦＬＡＳＨの電極の長さＬ２に比べて長く形成されており、２つのＳＤＲＡＭへの２本のボンディングワイヤを接続するだけのスペースを確保している。
図２ないし図９には、この発明に係るＭＣＭを説明するための一実施例の概略断面図が示されている。図２ないし図９においては、この発明に係るＭＣＭの構成を組み立てフローの形態で表している。図２、図４、図６及び図８は、上記図１のＸ方向の概略断面図が示され、図３、図５、図７及び図９は、上記図１のＹ方向の概略断面図が示されている。図２と図３、図４と図５、図６と図７及び図８と図９は、それぞれの同じ工程を示している。
この実施例におけるＭＣＭは、アプリケーション・スペシファイド・インテグレーテッド・サーキッツ、すなわち特定用途向ＩＣを構成するＣＰＵを含むマイコンＬＳＩ（上記ＡＳＩＣ）、最大で２個からなるシンクロナス・ダイナミック・ランダム・アクセス・メモリ(Synchronous Dynamic Random Access Memory 、上記ＳＤＲＡＭ)、及びフラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmble Read Only Memory；上記ＦＬＡＳＨ）がスタックド構成にされる。
特に制限されないが、組み合わされるＳＤＲＡＭ５００，５０３は、それぞれが約２５６Ｍビットのような記憶容量を持ち、上記のように２個合わせて全体で５１２Ｍビットのような大きな記憶容量とされる。ＦＬＡＳＨ３００は、１２８Ｍビットのような記憶容量を持つようにされる。この実施例では、上記２つのＳＤＲＡＭ５００，５０３を除く１つの半導体チップ、図２〜図９の実施例ではＡＳＩＣ２００が、図２、図３に示したように搭載基板１００上に面付け実装される。つまり、ベアチップであるＡＳＩＣ２００のパッド上にＡｕパンプ２０１を形成し、搭載基板１００のパッドに異方導電性フィルムＡＣＦを仮付けし、上記パッド上にＡｕバンプ２０１が形成されたベアチップ形態のＡＳＩＣ２００を搭載基板１００にマウントし、加熱圧着が実施されて面付けされる。
図４、図５に示したように、ＦＬＡＳＨ３００が上記ＡＳＩＣ２００に対して背中合わせで（チップの裏面同士が向かい合うように）搭載される。つまり、ＦＬＡＳＨ３００がＡＳＩＣ２００と背中合わせで熱硬化性接着剤又は裏面に設けられたダイボンドフィルム３０１を用いて接着され、図４に示すようにワイヤボンディングにより搭載基板１００の対応する電極１０１とワイヤ３０２により接続される。そして、ＦＬＡＳＨ３００の上記ワイヤボンディングのためのボンディングパッドが形成される部分を含むチップ周辺部を除いたチップ中央部分にスペーサ４００が設けられる。このスペーサ４００は、特に制限されないが、スタックド構造の半導体チップとの熱膨張率を均等にするためにシリコン基板により形成され、熱硬化性接着剤又は裏面に設けられたダイボンドフィルム４０１を用いて接着される。
図６、図７に示したように、ＳＤＲＡＭ５００が上記スペーサ４００の表面に搭載される。つまり、ＳＤＲＡＭ５００がスペーサ４００上に熱硬化性接着剤又は裏面に設けられたダイボンドフィルム５０１を用いて接着され、図７に示すようにワイヤボンディングにより搭載基板１００の対応する電極１０２とワイヤ５０２により接続される。この際、上ＳＤＲＡＭ５００の裏面側に設けられたダイボンドフィルム５０１は、下層側のＦＬＡＳＨ３００に設けられるワイヤ３０２が上層側のＳＤＲＡＭの裏面に接触しても電気絶縁性を維持させることにも利用できる。前記熱硬化性接着剤を用いてスペーサ４００にＳＤＲＡＭ５００を接着させる場合でも、上層側のＳＤＲＡＭ５００の裏面全面に塗布することにより、上記電気絶縁性を持たせることが望ましい。
図８、図９に示したように、ＳＤＲＡＭ５００の上記ワイヤボンディングのためのボンディングパッドが形成される部分を含むチップ周辺部を除いたチップ中央部分に上記同様なスペーサ４０２がダイボンドフィルム４０３を用いて接着される。そして、ＳＤＲＡＭ５０３が上記スペーサ４０２の表面に搭載される。つまり、ＳＤＲＡＭ５０３がスペーサ４０２上に熱硬化性接着剤又は裏面に設けられたダイボンドフィルム５０４を用いて接着され、図９に示すようにワイヤボンディングにより搭載基板１００の対応する電極１０２とワイヤ５０５により接続される。前記のような選択信号に対応した電極ＣＳ１，ＣＳ２を除いた電極には、２本のボンディングワイヤが設けられる。この際にも、上ＳＤＲＡＭ５０３の裏面側に設けられたダイボンドフィルム５０４は、下層側のＳＤＲＡＭ５００に設けられるワイヤ５０２が上層側のＳＤＲＡＭの裏面に接触しても電気絶縁性を維持させることにも利用できる。
図８、図９では省略されているが、上記ＡＳＩＣ２００、ＦＬＡＳＨ３００、ＳＤＲＡＭ５００（５０３）、スペーサ４００（４０２）と、それらに設けられたボンディングワイヤを樹脂封止体より封止し、図８、図９に示したように搭載基板１００の裏面側に外部端子としてのボール付けリフローがなされてＭＣＭが形成される。上記（５０３）と（４０２）は、ＳＤＲＡＭのメモリ容量を２倍とした製品のときに設けられることを表している。
上記ＡＳＩＣ２００は、搭載基板１００に面付け可能な複数のバンプ電極２０１を持つ。ＡＳＩＣ２００は、必要に応じて、エリア・アレイ・パッドと称されるような技術、すなわち、素子及び配線が完成された半導体チップの回路形成面上にポリイミド樹脂からなるような絶縁膜を介してパッド電極（ボンディングパッド）の再配置を可能とする配線を形成し、かかる配線にパッド電極（バンプ接続用ランド電極）を形成するような技術によって構成される。
上記エリア・アレイ・パッド技術は、半導体チップにおける外部端子としての数十μｍないし１００μｍピッチのような比較的小さいピッチに配列されたパッド電極は、０．１ｍｍ〜０．２ｍｍのような径とされ、かつ４００μｍ〜６００μｍピッチのような比較的大きなピッチのパンプ電極配列に変換される。このため、エリア・アレイ・パッド技術は、ＡＳＩＣ２００のように多数のパッド電極が半導体チップ設けられる半導体チップの面付けチップ化に有効である。
上記搭載基板１００は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、半導体チップのパンプ電極に電気的結合されるべき複数のランドと、複数の外部端子とを持つ。搭載基板１００は、上記半導体チップ搭載側の主面に、上記ランドの他に、ＳＤＲＡＭ５００，５０３やＦＬＡＳＨ３００に設けられたボンディングパッドとのワイヤ接続するための電極も形成される。この配線のうち、搭載基板には後述するようなＳＤＲＡＭ等のテストを容易にする目的で、言い換えるならば、ＳＤＲＡＭを単独でメモリアクセスできるようにするために、ＡＳＩＣ側の選択信号端子と、ＳＤＲＡＭ側の選択信号端子を接続する配線等は設けられない。これらの配線は、ＭＣＭが実装基板上に搭載されることよって接続されて、ＡＳＩＣに設けられたマイクロコンピュータによりＳＤＲＡＭへのアクセスが可能なようにされる。
図１０（Ａ）〜（Ｃ）には、前記図２〜図７に対応した平面図が示されている。図１０（Ａ）は、前記図２、図３に対応しており、ＡＳＩＣ２００が搭載基板１００に前記面付けされる。図１０（Ｂ）は、前記図４、図５に対応しており、ＦＬＡＳＨ２００が上記ＡＳＩＣ２００の上に重ね合わせて搭載されて、ボンディングワイヤが設けられる。図１０（Ｃ）は、前記図６、図７に対応しており、ＳＤＲＡＭ５００が図示しないスペーサを介してＦＬＡＳＨ３００の上に重ね合わせて搭載されて、ボンディングワイヤが設けられる。前記図８、図９に対応して更にＳＤＲＡＭを搭載する場合には、同様に図示しないスペーサを介してＳＤＲＡＭが搭載され、選択信号に対応したワイヤを除いて上記同様にボンディングワイヤが設けられる。
図１１には、この発明に係るＭＣＭの一実施例のブロック図が示されている。同図は、図１等のマイクロコンピュータＳＨを持つＡＳＩＣと、ＳＤＲＡＭ及びＦＬＡＳＨとの電気的な接続関係が信号端子名とともに例示的にされている。図１１のようなマイクロコンピュータＳＨ、メモリＳＤＲＡＭ及びフラッシュメモリＦＬＡＳＨとが組み合わされたＭＣＭの特徴を生かしつつ、高性能で小型化を可能にするために、相互に信号の授受が行われるマイクロコンピュータＳＨ、メモリＳＤＲＡＭは、搭載基板に形成されたアドレスバス（１３ｂｉｔ）、データバス（３２ｂｉｔ）及び制御バスにより相互に接続される。
例えば、アドレスバスは、２つのＳＤＲＡＭ０とＳＤＲＡＭ１のアドレス端子Ａ０〜Ａ１２に対応された１３本からなり、データバスは、２つのＳＤＲＡＭ１とＳＤＲＡＭ２のデータ端子ＤＱ０〜ＤＱ３１に対応された３２本からなる。上記マイクロコンピュータＳＨは、上記アドレスバスに対してＡ２からＡ１４のアドレス端子が接続され、上記データバスに対してはＤ０〜Ｄ３１が接続される。
上記マイクロコンピュータＳＨは、ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＫＥ、ＳＣ２Ｂ、ＣＳ３Ｂ、ＲＡＳＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＤＲＡＭのＣＬＫ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭ７，ＤＱＭ５，ＤＱＭ２，ＤＱＭ０に接続される。この場合、ＳＤＲＡＭは、ＳＤＲＡＭ０とＳＤＲＡＭ１の２つのチップが搭載される。この２つのＳＤＲＡＭ０とＳＤＲＡＭ１は、マイクロコンピュータＳＨが形成される２つのチップセレクト信号ＳＣ２Ｂ，ＳＣ３Ｂが割り当てられて、いずれか一方がＳＣ２Ｂ又はＳＣ３Ｂによって選択される。したがって、この信号ＳＣ２ＢとＳＣ３Ｂは、前記図１の電極ＣＳ１とＣＳ２にそれぞれ一対一に対応しており、他の信号ピンは、ＳＤＲＡＭ１とＳＡＲＭ２には全て共通にされて並列接続される。
図１１において、各端子名にＢを付したものは、図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬによりライト／リードの選択的なマスクを行う。
この実施例のマイクロコンピュータＳＨは、上記フラッシュメモリＦＬＡＳＨに対応したインターフェイスを備えている。つまり、フラッシュメモリＦＬＡＳＨは、データ端子Ｉ／Ｏ（７：０）と、制御信号ＷＥＢ，ＳＣ，ＯＥＢ，ＲＤＹ／ＢｕｓｙＢ，ＣＥＢを備えている。これに対応して、マイクロコンピュータＳＨにも、ＮＡ＿ＩＯ（７：０）と、制御信号ＮＡ＿ＷＥＢ，ＮＡ＿ＳＣ，ＮＡ＿ＯＥＢ，ＮＡ＿ＲＹＢＹ，ＮＡ＿ＣＥＢが設けられる。
図１２には、この発明に係るＭＣＭの他の一実施例の断面図が示されている。この実施例では、ＦＬＡＳＨ３００とＳＤＲＡＭの搭載順序が入れ替えられる。つまり、搭載基板１００上にＡＳＩＣ２００が前記実施例と同様に面付けされる。この場合、ＡＳＩＣ２００のサイズがその上に搭載されるＳＤＲＡＭ５００，５０３よりも小さい場合、安定的にＳＤＲＡＭ５００，５０３を搭載するためにスペーサ２０２が設けられる。つまり、ＡＳＩＣ２００は、前記のように面付けされ、ＳＤＲＡＭでのオーバーハング長が長くなって、ボンディング時の機械的強度の不足を補うように上記スペーサ２０２が設けられる。そして、上記ＤＲＡＭ５０３の上にＦＬＡＳＨ３００が搭載される。この場合には、ＳＤＲＡＭに設けられるヤイヤの方向が前記のように９０°異なるためにスペーサが不要である。メモリ容量が半分でよいときには、ＳＤＲＡＭが１つだけＡＳＩＣ上に背中合わせで搭載されるので、更に不要となる。
一般的にＡＳＩＣ２００に設けられる端子数は、前記ＳＤＲＡＭ５００，５０３やＦＬＡＳＨ３００に比べて多数の端子数が設けられる。それ故、上記のような面付け実装することにより、搭載基板側に設けられるボンディング用電極数を大幅に減らして搭載基板の大きさを小さくすることができる。また、回路動作の性能面から見ても、高速な信号伝達を行う必要のあるマイクロプロセッサＣＰＵの信号伝達経路に比較的長く形成されるボンディングワイヤを用いた場合には、ボンディングワイヤの比較的大きなインダクタンス成分によって高周波数のクロック及びそれに同期した信号伝達の速度を妨げるという問題が生じるが、この実施例では、前記のように搭載基板の小型化が可能であるばかりか、回路動作の性能面でも有利なものとなる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、２つのＳＤＲＡＭの上に更にＳＤＲＡＭを設けることを前提としてもよい。この場合には、３つのＳＤＲＡＭに対応した電極が搭載基板上に設けられている。上記メモリはＳＤＲＡＭの他にＤＲＡＭであってもよい。この発明は、マルチチップモジュールを構成する半導体装置に広く利用できる。
この発明に係るＭＣＭ（ＳｉＰ）の一実施例を示す概略平面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 この発明に係るＭＣＭを説明するための一実施例の断面図である。 前記図２〜図７に対応した平面図である。 この発明に係るＭＣＭの一実施例を示すブロック図である。 この発明に係るＭＣＭの他の一実施例を示す断面図である。
符号の説明
１００…搭載基板、１０１，１０２…電極、２００…ＡＳＩＣ、２０１…Ａｕバンプ、２０２…スペーサ、３００…ＦＬＡＳＨ、３０１…ダイボンドフィルム、３０２…ワイヤ、４００，４０２…スペーサ、４０１，４０３…ダイボンドフィルム、５００，５０３…ＳＤＲＡＭ、５０１，５０４…ダイボンドフィルム、５０２，５０５…ワイヤ、６００…樹脂封止体、７００…ボール。

Claims (4)

  1. 搭載基板の表面上に面付けされた第１半導体チップと、
    上記第１半導体チップ上に背中合わせで搭載された第２半導体チップと、
    上記第２半導体チップ表面の複数のボンディングパッドが形成される部分を含む所定エリアを除いた部分に搭載された第１スペーサと、
    上記第１スペーサ上に搭載され第１半導体メモリチップとを有し、
    上記搭載基板は、
    上記第１半導体メモリチップに第１選択信号を供給するボンディングパッドに対応して設けられた第１電極と、
    上記第１半導体メモリチップと同じ記憶容量で同一の回路機能を有し、同じ向きに搭載させることが可能とされる第２半導体メモリチップに向けた第２選択信号を供給するために設けられた第２電極と、
    上記第１半導体メモリチップの上記第１選択信号を供給するボンディングパッドを除いた複数のボンディングパッドのそれぞれに対応して設けられた複数の第３電極と、
    上記第２半導体チップの複数のボンディングパッドに対応して設けられた複数の第４電極とを有し、
    上記第１半導体メモリチップの上記第１選択信号を供給するボンディングパッドと複数のボンディングパッドは、対応するもの同士がボンディングワイヤにより上記第１電極と第３電極とにそれぞれ接続され、
    上記第２半導体チップの複数のボンディングパッドは、対応するもの同士がボンディングワイヤにより上記第４電極にそれぞれ接続され
    上記第１半導体チップは、マイクロプロセッサを含む半導体チップであり、
    上記第２半導体チップは、電気的に消去が可能とされ、不揮発性メモリセルに記憶情報を記録するメモリチップであり、
    上記第１半導体メモリチップ及び上記第２半導体メモリチップは、ダイナミック型メモリセルに記憶情報を記憶するメモリチップである、
    マルチチップモジュール。
  2. 請求項１において、
    上記第２半導体チップは、方形チップの互いに対向する１対の辺を除く表面周辺部に複数のボンディングパッドが設けられ、
    上記第１半導体メモリチップは、方形チップの互いに対向する１対の辺を除く表面周辺部に複数のボンディングパッドが設けられ、
    上記第３電極は、搭載基板の対向する一対の基板周辺部に配置され、
    上記第４電極は、搭載基板の対向する他の一対の基板周辺部に配置され、
    上記第１半導体メモリチップは、上記第３電極に向かい合うように複数のボンディングパッドが設けられた周辺部が配置され、
    上記第２半導体チップは、上記第４電極に向かい合うように複数のボンディングパッドが設けられた周辺部が配置される、
    マルチチップモジュール。
  3. 請求項１又は２において、
    第２スペーサと、
    上記第１半導体メモリチップと同じ記憶容量で同一の回路機能を有する第２半導体メモリチップとを更に有し
    上記第２スペーサは、上記第１半導体メモリチップ表面の上記複数のボンディングパッドが形成される部分を含む所定エリアを除いた部分に搭載され、
    上記第２半導体メモリチップは、
    上記第２スペーサ上に上記第１半導体メモリチップと同じ向きに搭載され、
    上記第２選択信号が供給されるボンディングパッドがボンディングワイヤにより上記第２電極に接続され、
    上記第２選択信号が供給されるボンディングパッドを除く他のボンディングパッドが上記第１半導体メモリチップと同様に対応するもの同士がボンディングワイヤにより共通にそれぞれ接続される、
    マルチチップモジュール。
  4. 請求項３において、
    上記第１半導体メモリチップ及び第２半導体メモリチップの裏面は、第１半導体メモリチップ及び第２半導体メモリチップをそれぞれに対応した上記第１及び第２スペーサの表面に固着するダイボンドフィルムが設けられて電気絶縁性を有する、
    マルチチップモジュール。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7564126B2 (en) * 2005-08-16 2009-07-21 Nokia Corporation Integrated circuit package
US20070070608A1 (en) * 2005-09-29 2007-03-29 Skyworks Solutions, Inc. Packaged electronic devices and process of manufacturing same
JP5096730B2 (ja) * 2006-11-13 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置
KR100875955B1 (ko) * 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
DE102007005862A1 (de) 2007-02-06 2008-08-14 Siemens Audiologische Technik Gmbh Schaltungsvorrichtung mit bebondetem SMD-Bauteil
JP5137179B2 (ja) * 2007-03-30 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2009021499A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 積層型半導体装置
JP4981625B2 (ja) * 2007-11-08 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置
KR100985565B1 (ko) * 2008-07-04 2010-10-05 삼성전기주식회사 시스템 인 패키지 모듈 및 이를 구비하는 휴대용 단말기
JP2010080801A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
US9646947B2 (en) * 2009-12-22 2017-05-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit with inductive bond wires
US20130111122A1 (en) * 2011-10-31 2013-05-02 Futurewei Technologies, Inc. Method and apparatus for network table lookups
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
KR102041502B1 (ko) 2013-04-01 2019-11-07 삼성전자 주식회사 관통 전극 및 접착 층을 갖는 반도체 패키지
US9832876B2 (en) * 2014-12-18 2017-11-28 Intel Corporation CPU package substrates with removable memory mechanical interfaces
JP7385419B2 (ja) * 2019-10-15 2023-11-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953899B2 (ja) 1993-02-17 1999-09-27 松下電器産業株式会社 半導体装置
JPH113969A (ja) * 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd チップ部品が積層された基板部品
JP2002231880A (ja) * 2001-02-01 2002-08-16 Matsushita Electric Ind Co Ltd 半導体集積装置
JP2002261233A (ja) * 2001-03-05 2002-09-13 Sony Corp 半導体装置及びその製造方法
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
JP4062722B2 (ja) 2002-01-30 2008-03-19 日本電気株式会社 積層型半導体装置及びその製造方法
JP4068974B2 (ja) * 2003-01-22 2008-03-26 株式会社ルネサステクノロジ 半導体装置
JP4149289B2 (ja) * 2003-03-12 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP2004319892A (ja) * 2003-04-18 2004-11-11 Renesas Technology Corp 半導体装置の製造方法
JP4381779B2 (ja) * 2003-11-17 2009-12-09 株式会社ルネサステクノロジ マルチチップモジュール
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies

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