JP2017502494A - Ｘｆｄパッケージングに対する同時サポート - Google Patents

Abstract

超小型電子パッケージは、第１及び第２の平行な開口部を有する、誘電体要素を有する。第１の超小型電子素子は第１の開口部の上に重なる接点を有し、第２の超小型電子素子は第２の開口部の上に重なる接点を有する。第２の超小型電子素子は、第１の超小型電子素子の後面、及び第１の超小型電子素子と同じ、誘電体要素の表面の上に重なってもよい。前記第１の開口部と前記第２の開口部との間の誘電体要素の第２の表面上の第１の端子は、第１及び第２の超小型電子素子内のメモリロケーションに対する読み取り及び書き込みアクセスのための全てのデータ信号を搬送するように構成されてもよい。

Description

本発明の主題は、超小型電子パッケージ及び超小型電子パッケージを内蔵するアセンブリに関する。

半導体チップは一般に、個別の予めパッケージ化されたユニットとして提供される。標準的なチップは、チップの内部回路機構に接続された接点を有する、大きな前面を持った平坦な矩形本体を有する。それぞれの個々のチップは通常、チップの接点に接続された外部端子を有するパッケージ内に収容される。更に、端子、すなわち、パッケージの外部接続点は、プリント回路基板などの回路パネルに電気的に接続するように構成される。多くの従来の設計では、チップそのものの面積よりも相当に大きい回路パネルの面積をチップパッケージが占有してしまう。本開示において、前面を有する平坦なチップを参照して使用するとき、「チップの面積」とは前面の面積に言及するものと理解されたい。

いずれのチップの物理的配置構成においても、サイズは重要な考慮事項である。よりコンパクトな、チップの物理的配置構成に対する需要は、携帯用電子デバイスの急速な進歩と共に、更に高まってきている。単なる例として、通常「スマートフォン」と称されるデバイスは、高解像度ディスプレイ及び関連する画像処理チップと共に、高性能のデータ処理装置、メモリ、並びに全地球測位システム受信器、電子カメラ、及びローカルエリアネットワーク接続などの付属デバイスを、携帯電話の機能に統合する。そのようなデバイスは、完全なインターネット接続性、フル解像度のビデオを含めた娯楽、ナビゲーション、エレクトロニックバンキングなどの能力を全て、ポケットサイズのデバイス内に提供することができる。複合型携帯デバイスは、小さい空間内に多数のチップを詰め込むことを必要とする。更には、一部のチップは、通常「Ｉ／Ｏ」と称される、多くの入出力接続を有する。これらのＩ／Ｏは、他のチップのＩ／Ｏと相互接続されなければならない。この相互接続を形成する構成要素は、そのアセンブリのサイズを著しく増大させるものとするべきではない。同様の需要が、例えば、性能の向上及びサイズの縮小が必要なインターネット検索エンジンに使用されるデータサーバなど、他の用途においても発生している。

メモリ記憶アレイを含む半導体チップ、特にダイナミックランダムアクセスメモリチップ（dynamic random access memory、ＤＲＡＭ）及びフラッシュメモリチップは、一般にシングルチップパッケージ又はマルチチップパッケージ及びアセンブリ内にパッケージ化される。各パッケージは、端子とその内部のチップとの間で信号、電力及び接地を提供するための多くの電気的接続を有する。電気的接続は、例えば、チップの接点を有する表面に対して水平方向に延びるトレース、ビームリードなどの水平導電体、チップの表面に対して垂直方向に延びる、ビアなどの垂直導電体、及びチップの表面に対して水平及び垂直方向の両方に延びるワイヤボンドなど、様々なタイプの導電体を含むことができる。

従来の超小型電子パッケージは、主にメモリ記憶アレイ機能を提供するように構成された超小型電子素子、すなわち、メモリ記憶アレイ機能を提供するための能動デバイスを、任意の他の機能を提供するための能動デバイスよりも多く統合する超小型電子素子を内蔵することができる。超小型電子素子は、ＤＲＡＭチップ又はこのような半導体チップの電気的に相互接続された積層アセンブリであるか、又はこれを含んでもよい。通常、このようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ以上の周辺縁部に隣接する列のセット内に配置される。［テキストに一致させるために後から「１１２」に変更する］例えば、図１に見られる１つの従来の超小型電子パッケージ１２では、端子の３つの列１４はパッケージ基板２０の第１の周辺縁部１６に隣接して配置されることがあり、端子の他の３つの列１８はパッケージ基板２０の第２の周辺縁部２２に隣接して配置されることがある。従来のパッケージにおけるパッケージ基板２０の中央領域２４は、端子のいかなる列も有さない。図１は、パッケージ基板２０の中央領域２４における開口部、例えば、ボンドウィンドウ、を通って延びるワイヤボンド３０を通じてパッケージ１２の端子の列１４、１８と電気的に相互接続された素子接点２６をその面２８上に有する、パッケージ内の半導体チップ１１を更に示す。いくつかの場合、接着剤層３２が、接着剤層３２内の開口部を通って延びるワイヤボンドを使用して超小型電子素子と基板との間の機械的接続を強化するために、超小型電子素子１１の面２８と基板２０との間に配置されてもよい。

従来の回路パネル又は他の超小型電子構成要素は通常、１つ以上の第１のタイプの超小型電子素子をその内部に有する超小型電子パッケージに結合されるように構成される。そのような回路パネル又は他の超小型電子構成要素は通常、異なるタイプ又は第２のタイプの１つ以上の超小型電子素子をその内部に有する超小型電子パッケージに結合することができない。

上記のことを考慮すると、回路パネル又は他の超小型電子構成要素の機能的柔軟性又は電気的性能を、特に、パッケージを取り付けて互いと電気的に相互接続することができる回路パネル又は他の超小型電子構成要素において改善するために、回路パネル又は他の超小型電子構成要素の設計における特定の改善を行うことができる。

本発明の一態様は、超小型電子パッケージを提供する。パッケージは、反対向きの第１及び第２の表面を有し、かつ第１の表面と第２の表面との間にそれぞれ延びる第１及び第２の離間された開口部を有する、誘電体要素を有してもよい。第１の超小型電子素子は、第１の表面に向いた前面、その第１の表面から遠ざかる方向に向いた後面、及び前面と後面との間に延びる縁部を有してもよく、第１の超小型電子素子は、前面に露出された接点を有する。第２の超小型電子素子は、第１の超小型電子素子の後面の上に部分的に重なり、かつ第１の表面に向いた前面を有してもよく、第２の超小型電子素子は、その前面の中央領域内に配置された接点を有し、接点は、第１の超小型電子素子の縁部を越えて配置される。誘電体要素は第２の表面に端子を有してもよく、第１の超小型電子素子の接点は第１の開口部の上に重なり、かつ端子と電気的に結合され、第２の超小型電子素子の接点は第２の開口部の上に重なり、かつ端子と電気的に結合される。端子は、第１及び第２の超小型電子素子内のメモリ記憶アレイのランダムアクセスアドレス指定可能メモリロケーション（random access addressable memory locations）への読み取り及び書き込みアクセスのための全てのデータ信号を搬送するように構成された、第１の開口部と第２の開口部との間の複数の第１の端子を含んでもよい。

１つ以上の実施例によれば、第１及び第２の超小型電子素子はＤＤＲｘタイプであってもよい。

１つ以上の実施例によれば、誘電体要素は、第１の表面と第２の表面との間に延びる第１及び第２の平行な縁部を有してもよく、第２の表面の第１の領域は第１の開口部と第１の縁部との間に配置され、第２の表面の第２の領域は第２の開口部と第２の縁部との間に配置され、端子は、メモリ記憶アレイ内のそれぞれの個々のアドレス指定可能メモリロケーションを指定するためのアドレス情報信号割り当てを有する少なくともいくつかの第２の端子を含む第２の端子を含み、第２の端子の全ては、第１及び第２の領域のうちの少なくとも１つの内部のロケーションに配置される。

１つ以上の実施例によれば、第２の端子は、第１及び第２の領域のそれぞれの内部のロケーションに配置されてもよく、第１の領域内の少なくともいくつかの第２の端子の信号割り当ては、第２の領域内の少なくともいくつかの第２の端子の信号割り当てと、誘電体要素の第１及び第２の縁部に対して平行に延びる理論軸に関して対称である。

１つ以上の実施例によれば、第１及び第２の領域のそれぞれの中の第２の端子は、コマンド情報信号割り当てを有する少なくともいくつかの第２の端子を含んでもよく、第１の領域内の、コマンド情報信号割り当てを有する少なくともいくつかの第２の端子の信号割り当ては、第２の領域内の、コマンド情報信号割り当てを有する少なくともいくつかの第２の端子の信号割り当てと、理論軸に関して対称である。

１つ以上の実施例によれば、第１の領域内の第２の端子は、第１の超小型電子素子の接点と結合されてもよく、かつ第２の超小型電子素子の接点と結合されず、第２の領域内の第２の端子は、第２の超小型電子素子の接点と結合され、かつ第１の超小型電子素子の接点と結合されない。

１つ以上の実施例によれば、第１及び第２の超小型電子素子は、データ信号を第１及び第２の超小型電子素子において同時に受信するように構成されてもよく、かつデータ信号を第１及び第２の超小型電子素子から同時に出力するように構成される。

１つ以上の実施例によれば、第１及び第２の超小型電子素子はＬＰＤＤＲｘタイプであってもよい。

１つ以上の実施例によれば、誘電体要素は、第１の表面と第２の表面との間に延びる第１及び第２の平行な縁部を有してもよく、第２の表面の第１の領域は第１の開口部と第１の縁部との間に配置され、第２の表面の第２の領域は第２の開口部と第２の縁部との間に配置され、端子は、メモリ記憶アレイ内のそれぞれの個々のアドレス指定可能メモリロケーションを指定するためのアドレス情報を搬送するように構成された第２の端子を含み、第２の端子の全ては、第１及び第２の領域のうちの少なくとも１つの内部のロケーションに配置される。

１つ以上の実施例によれば、第１及び第２の超小型電子素子のそれぞれは、それぞれの前面に第１の接点を有してもよく、第１の超小型電子素子の接点及び第２の超小型電子素子の接点は、第１及び第２の超小型電子素子の前面に沿って延びる再分配トレースを通じて、それぞれの超小型電子素子上の第１の接点と電気的に結合された再分配接点である。

１つ以上の実施例によれば、第１の超小型電子素子の縁部は第１の縁部であってもよく、第１の超小型電子素子はその第１の縁部と反対側にある第２の縁部を有し、第１の超小型電子素子の第１の接点はその第１及び第２の縁部に隣接して配置され、第２の超小型電子素子の第１の接点はその第１及び第２の縁部に隣接して配置される。

１つ以上の実施例によれば、第２の端子は、第１及び第２の領域のそれぞれの内部のロケーションに配置されてもよく、第１の領域内の第２の端子の信号割り当ては、第２の領域内の第２の端子の信号割り当てと、理論軸に関して対称である。

１つ以上の実施例によれば、第１及び第２の領域のそれぞれの中の第２の端子は、コマンド情報信号割り当てを有する少なくともいくつかの第２の端子を含んでもよく、第１の領域内の、コマンド情報信号割り当てを有する少なくともいくつかの第２の端子の信号割り当ては、第２の領域内の、コマンド情報信号割り当てを有する少なくともいくつかの第２の端子の信号割り当てと、理論軸に関して対称である。

１つ以上の実施例によれば、第１の端子は、理論平面の第１の側に配置されたその第１のグループ、及び理論平面の第１の側と反対側にある第２の側に配置されたその第２のグループを含んでもよく、第１のグループの第１の端子は、第１の端子の第２のグループと、理論平面に関してモジュロＸの対称性を有し、Ｘは８と少なくとも１である整数との積である。１つ以上の実施例によれば、Ｘは２＾ｎ（２のｎ乗）の数であってもよく、ｎは２以上である。

１つ以上の実施例によれば、超小型電子パッケージは、開口部を通って延びるリードを含んでもよく、接点はリードを介して端子に結合される。

１つ以上の実施例によれば、リードは、第１の開口部を通って第１の超小型電子素子の接点まで延びる第１のリード、及び第２の開口部を通って第２の超小型電子素子の接点まで延びる第２のリードを含んでもよい。

１つ以上の実施例によれば、誘電体要素は、第２の表面において露出され、かつ端子と電気的に結合されたボンドパッドを含んでもよく、リードは、開口部を通って接点からボンドパッドまで延びるワイヤボンドを含む。

１つ以上の実施例によれば、リードは開口部の上に重なる部分を有してもよく、接点はリードを介して端子に結合される。

１つ以上の実施例によれば、第１及び第２の開口部は同じ方向に延伸されてもよく、同じ方向は第１の超小型電子素子の縁部に対して平行である。

本発明の一態様に係る超小型電子アセンブリは、反対向きの第１及び第２の表面を有し、かつ第１の表面に第１のパネル接点、及び第２の表面に第２のパネル接点をそれぞれ有する、回路パネルを含んでもよい。それぞれのパネル接点に取り付けられた端子をそれぞれ有する、第１及び第２の超小型電子パッケージが提供されてもよい。各超小型電子パッケージは、反対向きの第１及び第２の表面を有し、かつ第１の表面と第２の表面との間にそれぞれ延びる第１及び第２の離間された開口部を有する、誘電体要素を含んでもよい。第１の超小型電子素子は、誘電体要素の第１の表面に向いた前面、その第１の表面から遠ざかる方向に向いた後面、及び前面と後面との間に延びる縁部を有してもよく、第１の超小型電子素子は、前面において露出された接点を有する。第２の超小型電子素子は、第１の超小型電子素子の後面の上に部分的に重なり、かつ誘電体要素の第１の表面に向いた前面、誘電体要素の第１の表面から遠ざかる方向に向いた後面、及び第１及び第２の対向する縁部を有してもよく、縁部のそれぞれは、第２の超小型電子素子の前面と後面との間に延びる。第２の超小型電子素子は、接点の対向する第１の縁部と第２の縁部との間の距離の中央３分の１部分を占有する、前面の中央領域内に配置された接点を有してもよい。各パッケージの誘電体要素は、第２の表面に端子を有してもよく、各パッケージにおいて、第１の超小型電子素子の接点は第１の開口部の上に重なり、かつ端子と電気的に結合され、第２の超小型電子素子の接点は第２の開口部の上に重なり、かつ端子と電気的に結合される。それぞれのそのようなパッケージにおいて、端子は、第１及び第２の超小型電子素子内のメモリ記憶アレイのランダムアクセスアドレス指定可能メモリロケーションへの読み取り及び書き込みアクセスのための全てのデータ信号を搬送するように構成された、第１の開口部と第２の開口部との間の複数の第１の端子を含んでもよい。

１つ以上の実施例によれば、第１の端子は、理論平面の第１の側に配置されたその第１のグループ、及び理論平面の第１の側と反対側にある第２の側に配置されたその第２のグループを含んでもよく、第１のグループの第１の端子は、第１の端子の第２のグループと、理論平面に関してモジュロＸの対称性を有する。

１つ以上の実施例によれば、第１の超小型電子パッケージの第１の端子は、回路パネルを通じて第２の超小型電子パッケージの第１の端子と結合されてもよく、第１の超小型電子パッケージの第１の端子は、それらが結合される第２の超小型電子パッケージの対応する第１の端子に合わせて、回路パネルの第１及び第２の表面に平行な直交するｘ及びｙ方向において１ボールピッチ以内で整列されてもよい。

１つ以上の実施例によれば、第１の超小型電子パッケージの第１の端子は、それらが回路パネルを通じて結合される、第２の超小型電子パッケージの対応する第１の端子とモジュロＸが等しい信号割り当てを有してもよい。

１つ以上の実施例によれば、第１の超小型電子パッケージの第１の領域内の第２の端子は、回路パネルを通じて第２の超小型電子パッケージの第２の領域内の第２の端子と結合されてもよく、第１の超小型電子パッケージの第１の領域の第２の端子は、それらが結合される第２の超小型電子パッケージの第２の領域の対応する第２の端子に合わせて、回路パネルの第１及び第２の表面に平行な直交するｘ及びｙ方向のうちの一方又は両方において、１ボールピッチ以内で整列される。

１つ以上の実施例によれば、第１の超小型電子パッケージの第２の端子の第２のグループ内の第２の端子、及び第２の超小型電子パッケージの第２の端子の第１のグループ内の第２の端子は、第１の超小型電子パッケージの第２のグループの第２の端子、及び第２の超小型電子パッケージの第１のグループの第２の端子が互いと一致するように、直交するｘ及びｙ方向において互いに合わせて整列されてもよい。

１つ以上の実施例によれば、第１の超小型電子パッケージの第１の端子と第２の超小型電子パッケージの第１の端子との間の回路パネルを通じた電気的接続のうちの少なくともいくつかは、おおよそ回路パネルの厚さと等しい電気長を有してもよい。

１つ以上の実施例によれば、回路パネルの第１及び第２の表面に露出された、電気的に結合された第１及び第２のパネル接点のペアを接続する導電性要素の総全長は、パネル接点の最小ピッチの７倍を下回ってもよい。

１つ以上の実施例によれば、回路パネルは、超小型電子パッケージのそれぞれに転送されたアドレス情報の全てを搬送するように構成された複数の導電体を有するバスを含んでもよい。導電体は、第１及び第２の表面に対して平行な第１の方向に延びてもよく、第１及び第２の超小型電子パッケージの第１の端子が電気的に接続される、回路パネル上の接続箇所と、少なくとも第３の超小型電子パッケージの第１の端子が電気的に接続される、回路パネル上の異なる接続箇所との間に、アドレス情報の全てのグローバル配線のための１つ以下の配線層が存在する。

一実施形態では、パッケージは、誘電体要素の第１の表面に向いた前面を有する第１の超小型電子素子、及び第１の超小型電子素子の後面に向き、かつ誘電体要素の第１の表面に向いた前面を有する第２の超小型電子素子を含んでもよい。パッケージの端子は、超小型電子アセンブリから遠ざかる方向に向いた誘電体要素の第２の表面の中央領域に配置された第１の端子を含んでもよく、第１の端子は、第１及び第２の超小型電子素子内のメモリ記憶アレイのランダムアクセスアドレス指定可能メモリ記憶ロケーションへの読み取りアクセス及び書き込みアクセスのためにパッケージへ及びパッケージから転送されたデータ信号の全てを搬送するように構成される。例えば、第１の端子は、第１及び第２の超小型電子素子へ及び／又はそれらの超小型電子素子からの単方向又は双方向のデータ信号、及びデータストローブ信号、並びにデータマスク、及びＯＤＴ、すなわち終端抵抗への並列終端をオン又はオフにするために使用される「オンダイターミネーション」信号を搬送するために使用される端子を含んでもよい。一実施形態では、チップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ、及び接地、例えば、Ｖｓｓ及びＶｓｓｑ、などの信号又は基準電位を提供するように構成された端子もまた、誘電体要素の第２の表面の中央領域内に配置されてもよい。一実施例では、中央領域は、端子の平行な列のうちの隣接する列間の最小ピッチの３．５倍よりも広くならないようにされてもよい。中央領域は、第１の超小型電子素子及び第２の超小型電子素子の接点の上にそれぞれ重なる第１の開口部と第２の開口部との間に配置されてもよい。

いくつかの実施形態では、超小型電子パッケージは、上述のデータ信号の全てを搬送するように構成された、第１の端子の４つ以下の列を中央領域内に有してもよい。特定の実施形態では、そのような端子の列が２つのみ存在してもよい。他の実施形態では、そのような端子の列が１つのみ存在してもよい。更に以下で説明されるように、一部の実施形態では、データ信号を搬送するように割り当てを受けた各第１の端子は、パッケージ内に含まれる超小型電子素子上の対応する接点と電気的に結合されてもよい。代替として、それぞれのそのような第１の端子は、超小型電子パッケージ内に含まれる２つ以上の超小型電子素子上の接点と電気的に結合されてもよい。更に以下で図６に関連して説明されるように、特定の実施例では、第１の端子の信号割り当ては、モジュロＸの対称性を有してもよい。

一実施形態では、第２の端子は、第２の表面の周辺領域内に配置されてもよく、第１の周辺領域は第１の開口部と第１の周辺縁部との間に配置され、第２の周辺領域は誘電体要素の第２の開口部と第２の周辺縁部との間に配置される。本発明の特定の実施形態では、第２の端子は、メモリ記憶アレイ内のそれぞれの個々のアドレス指定可能メモリロケーションを指定するためのアドレス情報を搬送するように構成されてもよく、第２の端子の全ては、第１及び第２の領域のうちの少なくとも１つの内部のロケーションに配置されてもよい。

従来技術の超小型電子パッケージの側面断面図である。 超小型電子パッケージの端子間の電気的接続を示す、超小型電子アセンブリの概略斜視図である。 図２の超小型電子アセンブリの側面断面図である。 図３の超小型電子パッケージの端子間の電気的接続の概略底面図である。 本発明の一実施形態に係る超小型電子パッケージの概略平面図である。 図５Ａの線Ｂ〜Ｂに沿った、図５Ａの超小型電子アセンブリの断面図である。 図５Ａに示す超小型電子素子のうちの１つの概略平面図である。 図５Ａに示す超小型電子素子のうちの１つの代替実施形態の概略平面図である。 図５Ａの線Ｂ〜Ｂに沿った、図５Ａに示すような２つの超小型電子パッケージを含む超小型電子アセンブリの１つの可能な断面図である。 図５Ａの線Ｂ〜Ｂに沿った、図５Ａに示すような２つの超小型電子パッケージを含む超小型電子アセンブリの別の可能な断面図である。 図５Ａの線Ｂ〜Ｂに沿った、図５Ａに示すような２つの超小型電子パッケージを含む超小型電子アセンブリを更に示す断面図である。 超小型電子パッケージの端子間の電気的接続を示す、図５Ｅの超小型電子アセンブリの可能な概略斜視図である。 本発明のいくつかの実施形態が備える超小型電子素子の平面図である。 本発明の別の実施形態に係る超小型電子パッケージの概略底面図である。 本発明の別の実施形態に係る超小型電子パッケージの概略底面図である。 本発明の別の実施形態に係る超小型電子パッケージの概略底面図である。 本発明の別の実施形態に係る超小型電子パッケージの概略底面図である。 本発明の別の実施形態に係る超小型電子パッケージの概略底面図である。 本発明の一実施形態に係るシステムを示す概略断面図である。

図１に対して説明される例示的な従来の超小型電子パッケージ１１２を考慮して、発明者は、メモリ記憶アレイチップを内蔵する超小型電子パッケージ及びそのような超小型電子パッケージを内蔵する超小型電子アセンブリの電気的性能の改善を支援し得る、実施可能な改善を認識した。

本明細書に記載されている本発明の実施形態は、その内部に２つ以上の半導体チップ、すなわち超小型電子素子を有するパッケージを提供する。マルチチップパッケージは、その内部のチップを、例えば、パッケージがボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイなどの端子のアレイを介して電気的及び機械的に接続され得るプリント配線板、などの回路パネルに接続するために必要な面積又は空間の大きさを縮小してもよい。このような接続空間は、小型又は携帯コンピューティングデバイス、例えば、典型的にはパーソナルコンピュータの機能をより広い世界への無線接続と組み合わせる、「スマートフォン」又はタブレットなどのハンドヘルドデバイスにおいて、特に制限される。マルチチップパッケージは特に、例えば、ＤＤＲ３タイプのＤＲＡＭチップ及びその後継版のような、先端の高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップなどの、大量の比較的安価なメモリをシステムで使用可能にする場合に役立つ。

マルチチップパッケージを接続するために必要な回路パネルの面積の大きさは、少なくともいくつかの信号がパッケージ内の２つ以上のチップへ又はそれらのチップから伝搬するときに通過する共通端子をパッケージ上で提供することによって縮小されてもよい。ただし、それを高性能動作を支援するような方法で行う場合、課題が生じる。終端されていないスタブによる信号の望ましくない反射などの望ましくない影響を回避するために、パッケージの外部の端子を電気的にバス１３６（図２）などの回路パネル上のグローバル配線に接続する、回路パネル上のトレース、ビア、及び他の導電体は、長すぎてはならない。先端のチップにとっては放熱も課題であり、各チップの大きく平坦な表面のうちの少なくとも１つが、ヒートスプレッダに結合されるか、又は設置されるシステム内の流れ又は空気に露出されるか若しくはこれらと熱的連通関係にあることが望ましい。以下で説明されるパッケージは、これらの目的の達成を支援することができる。

一実施例では、図２〜４に示すようなアセンブリ内で使用され得る超小型電子パッケージにおいて、パッケージ１１２Ａが、それに対向して回路パネルの反対側の表面上に取り付けられる別の類似のパッケージ１１２Ｂと共に、回路パネルの表面に取り付けられる改善がなされてもよい。パッケージ１１２Ａ、１１２Ｂは通常、互いと機能的及び機械的に同等である。通常は機能的及び機械的に同等なパッケージの他のペア１１２Ｃ及び１１２Ｄ、並びに１１２Ｅ及び１１２Ｆも、同じ回路パネル１３４に取り付けられる。回路パネル及びそこに組み付けられるパッケージは、通常デュアルインラインメモリモジュール（dual in−line memory module、「ＤＩＭＭ」）と称される、アセンブリの部分を形成してもよい。対向して取り付けられたパッケージペア内のパッケージ、例えば、パッケージ１１２Ａ、１１２Ｂは、各ペア内のパッケージが、通常はそれぞれの面積の９０％を超えて互いの上に重なるように、回路パネルの対向する表面上の接点に接続される。回路パネル１３４内のローカル配線が、端子、例えば、各パッケージ上の「１」及び「５」とラベル付けされた端子を、回路パネル上のグローバル配線に接続する。グローバル配線は、いくつかの信号を箇所Ｉ、ＩＩ及びＩＩＩなどの回路パネル１３４上の接続箇所へと伝導するために使用される、バス１３６の信号導体を含む。例えば、パッケージ１１２Ａ、１１２Ｂは、接続箇所Ｉに結合されたローカル配線によってバス１３６に電気的に接続され、パッケージ１１２Ｃ、１１２Ｄは、接続箇所ＩＩに結合されたローカル配線によってバスに電気的に接続され、パッケージ１１２Ｅ、１１２Ｆは、接続箇所ＩＩＩに結合されたローカル配線によってバスに電気的に接続される。

回路パネル１３４は、パッケージ１１２Ａの１つの縁部１１６の付近にある「１」とラベル付けされた端子が、回路パネル１３４を通じて、パッケージ１１２Ｂの同じ縁部１１６の付近にある、パッケージ１１２Ｂの「１」とラベル付けされた端子に接続される、外観が十文字又は「靴ひも」のパターンに類似したローカル相互接続配線を使用して、それぞれのパッケージ１１２Ａ、１１２Ｂの端子を電気的に相互接続する。ただし、回路パネル１３４に組み付けられたときのパッケージ１１２Ｂの縁部１１６は、パッケージ１１２Ａの縁部１１６から離れた位置にある。図２〜４は、パッケージ１１２Ａの縁部１２２の付近にある、「５」とラベル付けされた端子が、回路パネル１３４を通じて、パッケージ１１２Ｂの同じ縁部１２２の付近にある、パッケージ１１２Ｂの「５」とラベル付けされた端子に接続されることを更に示す。アセンブリ１３８では、パッケージ１１２Ａの縁部１２２は、パッケージ１１２Ｂの縁部１２２から離れた位置にある。

回路パネルを通じた、各パッケージ、例えば、パッケージ１１２Ａ上の端子と、それと反対側に取り付けられたパッケージ、すなわち、パッケージ１１２Ｂ上の対応する端子との間の接続はかなり長い。図３から更にわかるように、類似の超小型電子パッケージ１１２Ａ、１１２Ｂのそのようなアセンブリでは、回路パネル１３４は、バス１３６の信号導体を、バスからの同じ信号が各パッケージに送信されるときに、「１」とマークされたパッケージ１１２Ａの端子及び「１」とマークされたパッケージ１１２Ｂの対応する端子に電気的に相互接続してもよい。同様に、回路パネル１３４は、バス１３６の別の信号導体を、「２」とマークされたパッケージ１１２Ａの端子及び「２」とマークされたパッケージ１１２Ｂの対応する端子に電気的に相互接続してもよい。同じ接続構成が、バスの他の信号導体及び各パッケージの対応する端子にも適用されてもよい。

回路パネル１３４上のバス１３６と、それぞれのパッケージペアの各パッケージ、例えば、基板の接続箇所Ｉにおけるパッケージ１１２Ａ、１１２Ｂ（図２）との間のローカル配線は、終端されていないスタブの形態である場合がある。以下で説明されるように、そのようなローカル配線は、場合によっては、比較的長いときに、アセンブリ１３８の性能に影響を与え得る。更に、回路パネル１３４も、他のパッケージ、即ちパッケージペア１１２Ｃ及び１１２Ｄ並びにパッケージペア１１２Ｅ及び１１２Ｆの特定の端子を、バス１３６のグローバル配線に電気的に相互接続するためのローカル配線を必要とし、そのような配線も、同じようにアセンブリの性能に影響を与え得る。

図４は、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を搬送するように割り当てを受けた、超小型電子パッケージ１１２Ａと１１２Ｂとの間のそれぞれの端子ペアの相互接続を更に示す。図４に見られるように、端子の列１１４は、方向１４２に延びる各パッケージの縁部１１６の付近に配置される。端子の列１１８は、各パッケージの反対側の縁部１２２の付近で露出される。アセンブリ１３８内で共に使用されるときの２つのパッケージ１１２Ａ、１１２Ｂの類似の端子は、図２に見られるように、反対側の縁部の付近に配置されるため、配線は、列１１４、１１８が延びる方向１４２と交差する方向１４０において、「靴ひもパターン」で回路パネル１３４を横断しなければならない。そのような配線はかなり長くなり得る。ＤＲＡＭチップの長さはそれぞれの側において１０ミリメートルの範囲内であり得るという認識に基づくと、同じ信号を対向して取り付けられた２つのパッケージ１１２Ａ、１１２Ｂの対応する端子へと配線するためのいくつかの信号に必要な、図２〜４に見られるアセンブリ１３８内の回路パネル１３４におけるローカル配線の長さは、５〜１０ミリメートルの範囲であってもよく、通常は約７ミリメートルであってもよい。

いくつかの場合、パッケージの端子を接続する回路パネル上の、比較的長い終端されていない配線は、アセンブリ１３８の電気的性能にそれほど大きな影響を与えないことがある。しかし、発明者は、図２に示すように、信号が、回路パネルのバス１３６から、その回路パネルに接続された複数のパッケージペアのそれぞれへと転送されたとき、スタブ、すなわち、バス１３６からそこに接続された各パッケージの端子へと延びるローカル配線、の電気長が、アセンブリ１３８の性能に影響を与える可能性があることを認識している。終端されていないスタブ上の信号反射が、各パッケージの接続された端子から逆方向に伝搬してバス１３６上へと戻る場合があり、それによって、バスからパッケージへと転送される信号が劣化する。この影響は、現在製造されている超小型電子素子を含むいくつかのパッケージでは許容可能であり得る。しかしながら、発明者は、増大した信号スイッチング周波数、低電圧スイング信号、若しくはこれらの両方のもとで動作する現在又は今後のアセンブリにおいては、この影響が深刻になり得ると認識している。これらのアセンブリでは、送信された信号の整定時間、リンギング、ジッタ、又は符号間干渉は、許容不可能な度合いまで増大し得る。

発明者は、終端されていないスタブの電気長が通常、回路パネル上のバス１３６を、そこに取り付けられたパッケージの端子と接続するローカル配線よりも長いことを更に認識している。パッケージ端子からパッケージ内部の半導体チップまでの終端されていない各パッケージ内の配線が、スタブ長に加わる。

特定の実施例では、バス１３６は、ＤＩＭＭなどの主流のメモリ記憶アレイ機能を有するアセンブリのコマンドアドレスバスである。コマンドアドレスバス１３６は、超小型電子パッケージの超小型電子素子内におけるメモリ記憶アレイの全ての使用可能なアドレス指定可能メモリロケーションの中からアドレス指定可能メモリロケーションを決定するために、パッケージ内の回路機構、例えば、行アドレス及び列アドレスデコーダ、並びに、存在する場合バンク選択回路、によって使用可能な、転送されたアドレス情報を超小型電子パッケージに搬送するように構成されてもよい。コマンドアドレスバス１３６は、上述のアドレス情報を、接続箇所、例えば、図２に示す箇所Ｉ、ＩＩ、及びＩＩＩへと搬送するように構成されてもよい。この上述のアドレス情報はその後、ローカル配線によって、パッケージ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ、１１２Ｅ、及び１１２Ｆが接続される、回路パネルの対向する表面上のそれぞれのパネル接点のセットへと分配される。

特定の実施例では、超小型電子素子がＤＲＡＭチップであるか又はこれを含むとき、コマンドアドレスバス１３６は、超小型電子素子のコマンドアドレスバスの信号、すなわち、超小型電子パッケージへと転送される、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のグループのうちの全てを搬送するように構成されてもよく、コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号を含み、クロック信号は、アドレス信号をサンプリングするために使用されるクロックである。クロック信号は様々なタイプであってもよいが、一実施形態では、これらの端子によって搬送されるクロック信号は、差動又は正負のクロック信号として受信される差動クロック信号の１つ以上のペアであってもよい。

したがって、本明細書で説明される本発明の特定の実施形態は、第１及び第２のそのようなパッケージが、回路パネル、例えば、回路基板、モジュールボード若しくはカード、又はフレキシブル回路パネル、の対向する表面上に互いと対向して取り付けられたときに、スタブ長が低減され得るように構成された超小型電子パッケージを提供する。回路パネル上に互いと対向して取り付けられた第１及び第２の超小型電子パッケージを内蔵するアセンブリは、それぞれのパッケージ間において、大幅に低減されたスタブ長を有してもよい。これらの電気的接続の長さの低減は、回路パネル及びアセンブリ内のスタブの長さを低減することができ、これは、第１の端子によって搬送され、第１及び第２のパッケージの両方の内部にある超小型電子素子へと転送される上述の信号に関する整定時間、リンギング、ジッタ、又は符号間干渉などの電気的性能を改善するのに役立つ場合がある。更に、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造の複雑さ及びコストの低減などの他の利点も得ることができる場合がある。

本発明の特定の実施形態は、超小型電子素子、例えば、半導体チップ、又は半導体チップの積層配置、がメモリ記憶アレイ機能を有する、パッケージ又は超小型電子アセンブリを提供する。超小型電子素子は、主にメモリ記憶アレイ機能を提供するように構成されてもよい。そのような超小型電子素子では、メモリ記憶アレイ機能を提供するために構成された（すなわち、構築され他のデバイスと相互接続された）内部の能動デバイス（例えば、トランジスタ）の数は、任意の他の機能を提供するように構成された能動デバイスの数を上回る。このため、一実施例では、ＤＲＡＭチップなどの超小型電子素子が、その主な又は唯一の機能としてメモリ記憶アレイ機能を有してもよい。代替として、別の実施例では、そのような超小型電子素子は混合型の使用方法を有してもよく、メモリ記憶アレイ機能を提供するように構成された能動デバイスを内蔵してもよく、プロセッサ機能、又はシグナルプロセッサ若しくはグラフィックプロセッサ機能などの別の機能を提供するように構成された他の能動デバイスも内蔵してもよい。この場合でも、超小型電子素子は、メモリ記憶アレイ機能を提供するように構成された能動デバイスを、超小型電子素子の任意の他の機能を提供するように構成された能動デバイスよりも多く有してもよい。

図５Ａ及び５Ｂは、第１及び第２のそのようなパッケージが、回路パネル、例えば、回路基板、モジュールボード若しくはカード、又はフレキシブル回路パネルの対向する表面上に互いと対向して取り付けられたときに、スタブの長さが低減され得るように構成された、特定のタイプの超小型電子パッケージ１０を示す。図５Ａ及び５Ｂに見られるように、超小型電子パッケージ１０は、パッケージング構造、例えば、誘電体要素又は基板２０、例えば、誘電体材料、例えば、以下に限定されないが、酸化物、窒化物、若しくはこれらの組み合わせ、エポキシ、ポリイミド、熱硬化性材料若しくは熱可塑性プラスチック、若しくは他の高分子材料などの有機若しくは無機誘電体材料、又はＦＲ−４若しくはＢＴ樹脂構造体であり得るか、若しくは例えばテープ自動化接合（tape−automated bonding、「ＴＡＢ」）において利用されるテープの一部であり得る、エポキシガラスなどの複合材料を含むか、又はこれらから本質的に成る支持要素を含んでもよい。誘電体要素２０は、反対向きの第１及び第２の表面２１及び２２を有する。

いくつかの場合、誘電体要素２０は、半導体材料、例えば、シリコン、又はセラミック材料若しくは二酸化ケイ素（例えば、ガラス）などの誘電体材料などの、基板の平面において（基板の第１の表面２１に平行な方向において）低い熱膨張率（coefficient of thermal expansion、「ＣＴＥ」）、すなわち、摂氏温度当たり１２PPM（parts per million）（以下、「ｐｐｍ／℃」）を下回るＣＴＥ、を有する材料から本質的に成ってもよい。代替として、基板２０は、ポリイミド、エポキシ、熱可塑性プラスチック、熱硬化プラスチックなどの高分子材料若しくは他の好適な高分子材料から本質的に成り得るシート状基板、又はＢＴ樹脂（ビスマレイミドトリアジン）のガラス強化構造体若しくはＦＲ−４などのエポキシガラスなどの合成高分子無機材料を含むか、若しくはこれらから本質的に成るシート状基板を含んでもよい。一実施例では、そのような基板２０は、誘電体要素の平面において、すなわち、その表面に沿った方向において３０ｐｐｍ／℃を下回るＣＴＥを有する材料から本質的に成ってもよい。

図５Ａ及び５Ｂでは、誘電体要素２０の第１の表面２１に平行な方向は、本明細書では「水平」又は「横」方向と称され、その一方で、第１の表面に直角な方向は、本明細書では上向き又は下向きの方向と称され、また、本明細書では「垂直」方向とも称される。本明細書で言及されるこれらの方向は、言及される構造体の座標系内のものである。それゆえ、これらの方向は、重力の座標系における通常の「上」又は「下」方向に対して任意の方向であってもよい。

一方の特徴部が、「表面の上方に」、別の特徴部よりも大きい高さで配置されるという記述は、その一方の特徴部が、他方の特徴部よりも、その表面から、同じ直交方向で大きい距離で離れていることを意味する。反対に、一方の特徴部が、「表面の上方に」、別の特徴部よりも小さい高さで配置されるという記述は、その一方の特徴部が、他方の特徴部よりも、その表面から、同じ直交方向で小さい距離で離れていることを意味する。

第１及び第２の開口部２６ａ、２６ｂは、誘電体要素２０の第１の表面２１と第２の表面２２との間に延びてもよい。図５Ａに見られるように、誘電体要素２０は、それを通って延びる２つの開口部２６ａ及び２６ｂを有してもよい。開口部２６ａ及び２６ｂの最も長い寸法が、第１及び第２の平行軸線２９ａ及び２９ｂ（総称して軸線２９）を画定してもよい。第１及び第２の平行軸線２９ａ及び２９ｂは、軸線２９ａと２９ｂとの間に配置された、誘電体要素２０の第２の表面２２の中央領域２３を画定してもよい。第２の表面の第１の周辺領域２８ａは、軸線２９ａと誘電体要素の周辺縁部２７ａとの間に配置される。第２の表面の第２の周辺領域２８ｂは、軸線２９ｂと、誘電体要素の周辺縁部２７ａの反対側にある周辺縁部２７ｂとの間に配置される。以下、端子が基板の開口部と基板又はパッケージの周辺縁部などの所与の特徴部との間に配置されるという記述は、端子が開口部の軸線と所与の特徴部との間に配置されることを意味するものとする。

誘電体要素２０は、誘電体要素２０の第２の表面２２において、複数の端子２５、例えば、導電性パッド、ランド、又は導電性ポスト、を有してもよい。本開示で構成要素、例えば、インターポーザ、超小型電子素子、回路パネル、基板など、を参照して使用するとき、導電性要素が構成要素の表面「に」存在するという記述は、その構成要素が、任意の他の要素と組み付けられていない場合に、その導電性要素が、構成要素の表面に直角な方向で、構成要素の外側から構成要素の表面に向けて移動する理論的な点との接触のために、利用可能であることを示す。それゆえ、基板の表面に存在する端子又は他の導電性要素は、そのような表面から突出する場合もあり、そのような表面と同一平面となる場合もあり、又は、基板内の穴若しくは陥凹部内で、そのような表面に対して陥没する場合もある。

端子２５は、例えば、プリント配線板、フレキシブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インターポーザ又は受動構成要素アセンブリなどの回路パネル（例えば、図５Ｅ又は図５Ｆに示す回路パネル６０若しくは６０’）の接点などの外部構成要素の対応する導電性要素と、超小型電子パッケージ１０との接続のための端点として機能してもよい。一実施例では、そのような回路パネルは、マザーボード又はＤＩＭＭモジュールボードであってもよい。

一実施例では、誘電体要素２０の第２の表面２２の中央領域２３内に配置された端子２５ａは、データ信号を搬送するように構成されてもよい。これらの端子は、本明細書で「第１の端子」と称される。一実施例では、第１の端子は、データストローブ信号、又はチップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ、及び接地、例えば、Ｖｓｓ及びＶｓｓｑ、などの他の信号若しくは基準電位のうちの１つ以上を提供するように構成されてもよい。第１の端子２５ａは、データ信号、並びにデータマスク及び終端抵抗への並列終端をオン又はオフにするために使用される「オンダイターミネーション」（ＯＤＴ）信号を搬送するように割り当てを受けた端子を含んでもよい。

通常、第１の端子は、各ＤＲＡＭ超小型電子素子内の少なくともメインメモリ記憶アレイのランダムアクセスアドレス指定可能ロケーションへのデータの書き込み及びそこからのデータの読み取りのための全ての双方向データ信号を搬送するように構成される。ただし、いくつかの場合、第１の端子のうちのいくつかは、メモリ記憶アレイへのデータの書き込みを目的とした超小型電子素子への入力のための単方向データ信号を搬送してもよく、第１の端子のうちのいくつかは、メモリ記憶アレイから読み取られたデータに基づき超小型電子素子から出力された単方向データ信号を搬送してもよい。

超小型電子パッケージ１０は、外部構成要素との接続のために端子２５に取り付けられた接合要素１１を含んでもよい。接合要素１１は、例えば、はんだ、スズ、インジウム、共晶組成物若しくはこれらの組み合わせなどのボンド金属の小塊、導電性ペースト、導電性接着剤、導電性マトリクス材料などの別の接合材料、又はそのようなボンド金属若しくは導電性材料のうちのいずれか若しくは全ての組み合わせであってもよい。特定の実施形態では、端子２５と外部構成要素（例えば、図５Ｅに示す回路パネル６０）の接点との間の接合部が、同一の譲受人の米国特許出願第１３／１５５，７１９及び第１３／１５８，７９７号で説明されているものなどの導電性マトリクス材料を含んでもよい。同文献の開示は、参照により本明細書に組み込まれる。特定の実施形態では、接合部が類似の構造体を有するか、又は同文献で説明されている方法で形成されてもよい。

超小型電子パッケージ１０は、それぞれが誘電体要素２０の第１の表面２１に向いた前面３１を有する、複数の超小型電子素子３０を含んでもよい。図５Ａ及び他の図面に示す超小型電子素子３０は、軸線２９に平行な方向において互いからずらされているが、そうである必要はない。超小型電子素子３０のそのようなずれは、互いに対する超小型電子素子の重なり位置のわかりやすさを改善するために、図面内に示される。特定の実施形態では、超小型電子素子３０のそれぞれの周辺縁部３４ａは第１の共通平面内に配置されてもよく、超小型電子素子のそれぞれの周辺縁部３４ａの反対側にある周辺縁部３４ｂは第２の共通平面内に配置されてもよい。

一実施例では、超小型電子素子３０はそれぞれ、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイなどであるか、又は主にＤＲＡＭ記憶アレイ（例えば、ＤＲＡＭ集積回路チップ）として機能するように構成されたメモリ記憶素子を含んでもよい。本明細書で使用するとき、「メモリ記憶素子」とは、アレイ状に配列される多数のメモリセルと、電気的インタフェースを通じたデータの転送等のために、それに対するデータの格納及び取り出しのために使用可能な回路機構を合わせたものを指す。

更に図５Ｃ及び５Ｄに見られるように、各超小型電子素子３０は、その前面３１において露出された複数の導電性要素接点３５を有してもよい。各超小型電子素子３０の接点３５は、前面の面積の中央部分を占有する前面３１の中央領域３７内に配置された１つ（図５Ｃ）又は２つ以上の（図５Ｄ）列３６内に配列されてもよい。本明細書において超小型電子素子の面（例えば、前面、後面）に関連して使用されているように、「中央領域」は、縁部３２ａ、３２ｂに直交する方向における、超小型電子素子３０の対向する周辺縁部３２ａと３２ｂとの間の距離３８の中央３分の１部分４１ｃを占有する領域３７などの面積を意味する。中央領域３７は、それぞれが中央領域３７とそれぞれの周辺縁部３２ａ又は３２ｂとの間に位置する、周辺領域４３ａと４３ｂとの間に配置され、各周辺領域は、対向する周辺縁部３２ａと３２ｂとの間の距離３８のそれぞれの３分の１部分４１ａ又は４１ｂを覆う面積も占有する。図５Ｃに示す特定の実施例では、各超小型電子素子３０の接点３５が超小型電子素子の中央領域３７内に配列されるときに、接点は、超小型電子素子を二等分する軸線３９に沿って配列されてもよい。図５Ｂに示すように、各超小型電子素子３０の接点３５は、開口部２６のうちの少なくとも１つに合わせて整列されてもよい。一実施例では、超小型電子素子３０ａの接点は、開口部２６のうちの１つのみに合わせて整列されてもよく、超小型電子素子３０ｂの接点は、開口部２６のうちの他の１つのみに合わせて整列されてもよい。

接点３５と端子２５ａ、２５ｂ、１２５ｂとの間の電気的接続は、リード、例えば、ワイヤボンド４０、又はリードの少なくとも一部が開口部２６のうちの少なくとも１つに合わせて整列される他の可能な構造体を含んでもよい。例えば、図５Ｂに見られるように、電気的接続のうちの少なくともいくつかは、誘電体要素２０内の開口部２６の縁部を越えて延び、かつ１つの端部において超小型電子素子の接点３５に接合され、別の端部において誘電体要素２０の導電性要素２４に接合された、ワイヤボンド４０を含んでもよい。一実施形態では、誘電体要素と超小型電子素子の接点との間の電気的接続のうちの少なくともいくつかは、リードボンド、すなわち、誘電体要素上の他の導電性要素と一体化し、誘電体要素２０の第１及び第２の表面２１、２２のうちの一方又は両方に沿って横方向に延び、超小型電子素子のうちの１つ以上の接点に接合されたリード、を経由してもよく、各リードは、開口部２６のうちの少なくとも１つに合わせて整列されたた部分を有する。

動作時に、パッケージの第１の端子２５ａを通過する少なくともいくつかの信号は、超小型電子素子３０のうちの少なくとも２つに対して共通してもよい。これらの信号は、誘電体要素２０上又はその内部に延びる導電性トレースなどの接続を通じて、誘電体要素の第１及び第２の表面２１、２２に平行な方向において、端子２５から超小型電子素子３０の対応する接点３５へと配線されてもよい。例えば、誘電体要素２０の第２の表面２２の中央領域２３内に配置された第１の端子２５ａは、導電性トレース、導電性要素２４、例えば、ボンドパッド、並びに導電性要素２４及び接点３５に接合されたワイヤボンド４０を通じて、各超小型電子素子３０の導電性接点３５と電気的に結合されてもよい。

一実施例では、図６に更に示すように、超小型電子パッケージ２１０の第１の端子は、モジュロＸの対称性を有するように構成されてもよい。この配置では、例えば、データ信号ＤＱ０、ＤＱ１、．．．、に対するものなどの、超小型電子パッケージ上の第２の端子の空間位置へのデータ信号の割り当ては、理論的な垂直軸線１３２について、モジュロＸの対称性を有する。モジュロＸの対称性は、図５Ｅ及び５Ｆに見られるものなどのアセンブリ３８１又は３８２における信号完全性を改善するのに役立つ場合があり、このようなアセンブリでは、第１及び第２のパッケージ１０ａ、１０ｂの１つ以上のペアが互いに対向して回路パネルに取り付けられ、回路パネル上でデータ信号が送信される導電性構造体が、対向して取り付けられたそれぞれのパッケージペア内の第１及び第２のパッケージの第１の端子の対応するペアと電気的に結合される。

本明細書で使用されるとき、「モジュロＸ」は、「Ｘ」が、ｎが２以上の整数の場合の２＾ｎ（２のｎ乗）によって定義される数、又はＮが２を上回る整数の場合の８ｘＮ、のうちの１つである、モジュロ演算を意味する。このため、様々な実施例では、Ｘは、２分の１バイト（４ビット）、１バイト（８ビット）、又は任意の整数バイト（Ｎが２以上の場合の８ｘＮ）内のビット数と等しくてもよい。モジュロＸの対称性は、以下のように定義される。端子の信号割り当てが、図６に示すものなどの軸線１３２について「モジュロＸの対称性」を有するとき、「モジュロＸ」演算を実行した後に信号割り当てが同様に番号付けされた端子は、軸線について対称である位置に配置される。モジュロ８演算に関する一実施例が、以下のように提供される。オペランド８にモジュロ８演算を実行した結果の数は０である。この演算は、「８ ｍｏｄ ８＝０」と記すことができる。同様に、演算９ ｍｏｄ ８を実行した結果の数は１である。したがって、信号割り当てがモジュロ８の対称性を有するとき、モジュロ８演算が結果「１」をもたらすＤＱ１などの信号を搬送するように構成された端子は、軸線について、モジュロ８演算が同じ結果、すなわち、「１」をもたらすＤＱ９又はＤＱ１７などの信号を搬送するように構成された別の端子と対称な基板上の位置に配置される。

このため、一実施例では、図６に示すようなモジュロ８の対称性が存在するとき、データ信号ＤＱ０を搬送するように構成されるグループ２２５内のパッケージ端子ＤＱ０の信号割り当ては、垂直軸線１３２について、データ信号ＤＱ８を搬送するように構成された別のパッケージ端子ＤＱ８の信号割り当てと対称である。これは、垂直軸線についての、グループ２２７内のパッケージ端子ＤＱ０及びＤＱ８の信号割り当てに対しても当てはまる。本明細書で説明したようなモジュロ８の対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の信号割り当てのそれぞれに関して、端子グループ２２５及び２２７のそれぞれにおいて見られる。
図５Ｅ又は図５Ｆにおけるものなどのアセンブリ３８１又は３８２では、モジュロＸの対称性は、第１のパッケージ１０ａの第１の端子と第２のパッケージ１０ｂの第１の端子との間の電気的接続が、回路パネルの表面６１に平行なｘ及びｙ方向において、互いとのボールピッチが１以内で整列された端子間でなされることを可能にし得る。このため、図５Ｅに見られる実施例では、第１のパッケージ１０ａの端子ＤＱ０は、パッケージ１０ａに接続された接続「Ａ」、回路パネル６０、及びパッケージ１０ｂに接続された接続「Ａ＊」を通じて、第２のパッケージ１０ｂの端子ＤＱ８に電気的に接続されてもよい。この場合、パッケージ１０ａへの接続「Ａ」及びパッケージ１０ｂへの接続「Ａ＊」のそれぞれにおける端子のデータ信号割り当てに対応する数は、モジュロＸ演算（この場合、Ｘは８）によって異なる。図５Ｅに見られるように、ビア６７は、表面６０に直交する方向において、回路パネル内を真っ直ぐに通って延びる。図５Ｅの実施例では、端子間の電気的接続は、ビア６７だけでなく、回路パネルの表面６１、６２に平行であるか又は実質的に平行である１つ以上の方向に延びるいくつかの配線６６、６８を通って延びてもよい。
図５Ｆに示す更なる実施例では、第１のパッケージ１０ａの第１の端子と第２のパッケージ１０ｂの第１の端子との間の電気的接続は更に短くされてもよく、この場合、配線６６、６８のうちのいくつか又は全てが省略されてもよく、「Ａ」におけるパッケージ１０ａの第１の端子と、「Ａ＊」におけるパッケージ１０ｂの対応する第１の端子との間の接続が、回路パネルの厚さを本質的に真っ直ぐに通る方向、すなわち、回路パネルの厚さに対して垂直な方向においてなされてもよい。

また、図６に更に見られるように、超小型電子パッケージ２１０は、第１の端子の２つのグループ２２５、２２７を含んでもよく、これらの各グループは、パッケージ２１０内に含まれる超小型電子素子３０ａ、３０ｂのうちの１つ以上の１６個のＤＱ接点に電気的に結合された１６個のＤＱ端子を含む。第１の端子の２つのグループは、以下の本発明の同時サポート態様に関する部分で更に説明されるような様々な方法で利用されてもよい。

再び図５Ｂを参照すると、スペーサー１４が、第２の超小型電子素子３０ｂの前面３１と誘電体要素２０の第１の表面２１の一部との間に配置されてもよい。そのようなスペーサー１４は、例えば、二酸化ケイ素などの誘電体材料、シリコンなどの半導体材料から作製されてもよく、接着剤の１つ以上の層１３、１５を含んでもよく、又はそのような接着剤層を介して、第２の超小型電子素子３０ｂ及び誘電体要素２０に接着されてもよい。一実施形態では、スペーサー１４は、第１の超小型電子素子３０ａの前面３１と後面３３との間の厚さＴ２と実質的に同じである、誘電体要素２０の第１の表面２１に実質的に直角な垂直方向Ｖの厚さＴ１を有してもよい。

更に、１つ以上の接着剤層１３、１５は、第１の超小型電子素子３０ａと誘電体要素２０との間、第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂとの間、第２の超小型電子素子３０ｂとスペーサー１４との間、及びスペーサー１４と誘電体要素２０との間に配置されてもよい。そのような接着剤層１３は、超小型電子パッケージ１０の上述の構成要素を互いに接合するための接着剤を含んでもよい。特定の実施形態では、１つ以上の接着剤層１３は、誘電体要素２０の第１の表面２１と第１の超小型電子素子３０ａの前面３１との間に延びてもよい。一実施形態では、１つ以上の接着剤層１３は、第２の超小型電子素子３０ｂの前面３１の少なくとも一部を、第１の超小型電子素子３０ａの後面３３の少なくとも一部に取り付けてもよい。

一実施例では、各接着剤層１３は、部分的又は全体的に、ダイ取付接着剤から作製されてもよく、シリコーンエラストマーなどの低弾性率材料から構成されてもよい。一実施形態では、ダイ取付接着剤は従順性であってもよい。別の実施例では、２つの超小型電子素子３０が同じ材料から形成された従来の半導体チップである場合、各接着剤層１３は、全体的又は部分的に、高弾性率接着剤又ははんだの薄い層で作製されてもよく、これは、これらの超小型電子素子が、温度変化に応じて一致して伸縮する傾向があるためである。利用される材料にかかわらず、接着剤層１３のそれぞれは、その内部に単一の層又は複数の層を含んでもよい。スペーサー１４が接着剤から作製される特定の実施形態では、スペーサー１４と、第２の超小型電子素子３０ｂ及び誘電体要素２０との間に配置される接着剤層１３は省略されてもよい。

超小型電子パッケージ１０は、超小型電子素子３０の後面３３を任意選択的に覆う、部分的に覆う、又は覆わないままにし得る、封止材５０も含んでもよい。例えば、図５Ｂに示す超小型電子パッケージ１０では、封止材は、超小型電子素子３０の後面３３上に流し込まれるか、ステンシル印刷（stencil）、スクリーン印刷（screen）、又は散布（dispense）されてもよい。別の実施例では、封止材５０は、その上にオーバーモールディングによって形成されたモールド化合物であってもよい。

超小型電子パッケージ１０は、ワイヤボンド４０及び誘電体要素２０の導電性要素２４を任意選択的に覆い得る封止材（図示せず）を更に含んでもよい。そのような封止材は、任意選択的に開口部２６内に延びてもよく、超小型電子素子３０の接点３５を覆ってもよい。

超小型電子パッケージ１０内の超小型電子素子３０は、いくつかの異なる規格のうちの１つ、例えば、半導体チップ（超小型電子素子３０など）がその接点３５を通じて送信及び受信する信号送出のタイプを規定するＪＥＤＥＣの規格など、に従って構成されてもよい。このため、一実施例では、超小型電子素子３０のそれぞれは、ＤＤＲｘタイプ、すなわち、ＪＥＤＥＣのダブルデータレートＤＲＡＭ規格ＤＤＲ３、ＤＤＲ４のうちの１つ、又はそれらの後継規格（「ＤＤＲｘ」と総称される）のうちの１つ以上に従って構成されたもの、であってもよい。それぞれのＤＤＲｘタイプの超小型電子素子は、その接点に結合されたコマンド及びアドレス情報を、１クロックサイクルにつき１回（例えば、クロックサイクルの立ち上がりエッジにおいて）などの第１のサンプリングレートでサンプリングするように構成されてもよい。特定の実施例では、ＤＤＲｘタイプの超小型電子素子は、双方向データ信号の送信及び受信に使用される４個、８個、又は１６個の接点を有してもよく、それぞれのそのような双方向信号は「ＤＱ」信号と称される。代替として、パッケージの第１の端子は、パッケージに入力されるデータ信号若しくは「Ｄ」信号、及びパッケージから出力されるデータ信号「Ｑ」などの単方向データ信号を搬送するように構成されてもよく、又は双方向及び単方向データ信号の組み合わせを搬送するように構成されてもよい。

図５Ａに更に見られるように、第１の端子２５ａに加えて、第２の端子のグループ２５ｂ、１２５ｂが、第２の表面の第１の周辺領域２８ａ及び第２の周辺領域２８ｂ内にそれぞれ配置されてもよい。第２の端子２５ｂ、１２５ｂのグループのそれぞれは、アドレス情報を搬送するように構成された端子を含む。例えば、超小型電子素子３０ａ、３０ｂが、ＤＲＡＭ半導体チップを含むか又はＤＲＡＭ半導体チップである場合、第２の端子２５ｂ、１２５ｂのそれぞれのグループは、パッケージ内の超小型電子素子内におけるメモリ記憶アレイの全ての使用可能なアドレス指定可能メモリロケーションの中からアドレス指定可能メモリロケーションを決定するために、パッケージ内の回路機構、例えば、超小型電子素子３０のうちの１つ以上の行アドレス及び列アドレスデコーダ、並びにバンク選択回路によって使用可能な、超小型電子パッケージ１０に転送された十分なアドレス情報を搬送するように構成されてもよい。特定の実施形態では、第２の端子２５ｂ、１２５ｂのそれぞれのグループは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリロケーションを決定するために、超小型電子パッケージ１０内のそのような回路機構によって使用される、全てのアドレス情報を搬送するように構成されてもよい。

一実施例では、第１の周辺領域内に配置された第２の端子は、第２の周辺領域内に配置された第２の端子の信号割り当てと、理論軸に関して対称である信号割り当てを有する。理論軸は、開口部のそれぞれの長手方向軸線に平行に延び、それぞれの開口部の隣接した縁部間に配置される。通常、理論軸は、それぞれの開口部の隣接した縁部間の中間距離又はその付近に配置される。「対称である」とは、本明細書でアドレス情報を搬送するための端子の信号割り当てに関連して使用されるとき、理論軸の第１の側の端子の信号割り当てが、軸線の反対側の、軸線について第１の側の端子と対称である位置にあるもう１つの端子と同じ名前及び数値的重みを有することを意味する。所与の端子に割り当てられたアドレス情報の「数値的重み」は、アドレス情報によって指定された、アドレスの位におけるそのアドレス情報の位を指す。例えば、アドレスは、Ａ０〜Ａ１９という２０個のアドレスビットによって指定されてもよい。各ビットは、２＾１９（２の１９乗）を表す数値的重み１９を有する、最上位のアドレス情報ビットＡ１９から、アドレスの１の位である２＾０（２の０乗）を表す数値的重み０を有する、最下位のアドレス情報ビットＡ０までの数値的重みを有する。

一実施例では、第２の端子は、超小型電子素子のコマンドアドレスバスの信号のグループのそれぞれを搬送するように構成されてもよい；すなわち、超小型電子パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号である。コマンド信号は、書き込みイネーブル信号、行アドレスストローブ信号、列アドレスストローブ信号を含み、クロック信号は、アドレス信号をサンプリングするために使用されるクロックである。クロック信号は様々なタイプであってもよいが、一実施形態では、これらの端子によって搬送されるクロック信号は、差動又は正負のクロック信号として受信される差動クロック信号の１つ以上のペアであってもよい。

例えば、プリント回路基板、モジュールカードなどの回路パネル上では、コマンドアドレスバスのこれら上述の信号、すなわち、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号は、そこに並列に接続された複数の超小型電子パッケージ、特に、例えば図５Ｅ〜５Ｈに見られるような、クラムシェル構成の回路パネルの対向する表面に取り付けられた第１及び第２の超小型電子パッケージへと、バス接続される。本明細書に記載された特定の実施形態では、そのような構成において、第２の端子の第１及び第２のグループは、鏡像の対称性を有する、端子のアドレス情報信号割り当てを使用して、パッケージ基板の表面のそれぞれの第１及び第２の領域内に配置されてもよい。例えば、理論軸の第１の側に存在する、第２の端子の第１のグループのそれぞれの第２の端子は、第２の端子の第２のグループの対応する第２の端子と、理論軸に関して対称である信号割り当てを有する。アドレス情報の場合、信号割り当てが理論軸に関しての対称性を有する２つの端子は、２つの端子のそれぞれが、同じ重みを有するアドレス情報を搬送するように割り当てを受けることを意味する。例えば、ＲＡＳ、ＣＡＳ、ＣＬＫ、／ＣＬＫ、及び書き込みイネーブルなどのコマンド情報の場合、信号割り当てが理論軸に関しての対称性を有する２つの端子は、２つの端子のそれぞれが、同じ名前を有するコマンド情報を搬送するように割り当てを受けることを意味する。アドレス又はコマンド情報を搬送するように構成されたいずれかの第２の端子の場合、それぞれの第１及び第２のグループ内の第２の端子がそれぞれの識別子を有する場合でも対称性は存在し、例えば、理論軸によって隔てられた対応する位置における第２の端子は、同じ重みの信号割り当てを有し、例えば、Ａ１９−Ａ及びＡ１９−Ｂとして識別される。

超小型電子パッケージの一実施例では、理論軸の第１の側における第２の端子の第１のグループが、第１及び第２の超小型電子素子のうちの１つと電気的に結合されてもよく、理論軸の第２の側における第２の端子の第２のグループは、第１及び第２の超小型電子素子のうちの別の１つと電気的に結合されてもよい。特定の実施例では、第２の端子の第１のグループは、パッケージ内のメモリアクセスの第１のランク又は第１のチャネルと電気的に結合されてもよく、第２の端子の第２のグループは、パッケージ内のメモリアクセスの第２のランク又は第２のチャネルと電気的に結合されてもよい。

上述の対称性を有する、パッケージ上の第２の端子の第１及び第２のグループの存在は、アドレスバス、例えば、回路パネル上の図２に見られるようなコマンドアドレスバス１３６、から、超小型電子パッケージが電気的に接続される、回路パネルの表面上の個々の接続箇所へと信号を搬送するために使用されるスタブの長さを低減するのに役立つ場合がある。これらの電気的接続の長さの低減は、回路パネル及びアセンブリ内のスタブの長さを低減することができ、これは、第１の端子によって搬送され、第１及び第２のパッケージの両方の内部にある超小型電子素子へと転送される上述の信号に関する整定時間、リンギング、ジッタ、又は符号間干渉などの電気的性能を改善するのに役立つ場合がある。更に、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造の複雑さ及びコストの低減などの他の利点も得ることができる場合がある。

更に、第１及び第２の超小型電子パッケージの第２の端子がそれぞれ接続される、回路パネルの第１及び第２の表面（例えば、上部及び下部表面）上の接点への及びそれらの接点からの信号を配線するために必要な、回路パネル上の配線の配線層の数を低減することができる場合がある。具体的には、回路パネルに沿ってそのようなデータ信号を配線するために必要な配線層の数が、いくつかの場合に、４つ以下の配線層に低減され得る。特定の実施例では、回路パネルに沿ってそのような信号を配線するために必要な配線層の数が、いくつかの場合に、４つ、２つ、又は１つの配線層に低減され得る。ただし、回路パネル上には、他の信号を搬送する配線層が、上述のアドレス信号又はコマンドアドレスバス信号を搬送する配線層よりも多く存在してもよい。

そのような実施形態の変形形態では、第２の端子２５ａは、超小型電子パッケージ１０内のそのような回路機構によって、そのようなメモリ記憶アレイ内のアドレス指定可能メモリロケーションを決定するために使用されるアドレス情報の大部分を搬送するように構成されてもよく、更に、中央領域２３などのパッケージ上の他の箇所に配置された端子が、アドレス情報の残りの部分を搬送するように構成されてもよい。特定の実施形態におけるそのような変形形態では、第２の端子２５ｂ、１２５ｂは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリロケーションを決定するために、超小型電子パッケージ１０内のそのような回路機構によって使用されるアドレス情報の４分の３以上を搬送するように構成されてもよい。

特定の実施形態では、第２の端子２５ｂ、１２５ｂのグループは、チップセレクト情報、例えば、チップ内のメモリ記憶ロケーションへのアクセスのために超小型電子パッケージ１０内の特定のチップを選択するときに使用できる情報、を搬送するように構成されてもよい。別の実施形態では、第１の端子２５ａのうちの少なくとも１つが、実際にチップセレクト情報を搬送してもよい。

上記の実施形態のうちのいずれかの変形形態では、スペーサー１４は、バッファ素子、すなわち、バッファリング機能を実行するように構成されたチップ、を含む１つ以上の超小型電子素子によって全体的又は部分的に置き換えられてもよく、そのような超小型電子素子は、誘電体要素２０の第１の表面２１に向いた表面を有する。一実施例では、そのようなバッファ素子は、誘電体要素２０の第１の表面２１において露出された接点にフリップチップ接合されてもよい。それぞれのそのようなバッファ素子は、特にパッケージの第２の端子、及びパッケージ内の超小型電子素子のうちの１つ以上において受信される上述のコマンドアドレスバス信号に対して、パッケージの端子間の信号分離を提供するために使用されてもよい。一実施例では、そのようなバッファ素子は、超小型電子パッケージ１０内の端子のうちの少なくともいくつか及び超小型電子素子３０のうちの１つ以上に電気的に接続されてもよく、バッファ素子は、超小型電子パッケージの端子のうちの１つ以上において受信された少なくとも１つの信号を再生成するように構成される。通常、１つ以上のバッファ素子は、第１の端子において受信された信号、又は第２の端子において受信された信号を再生成し、再生成された信号をパッケージ内の超小型電子素子へと転送する。

特定の実施例では、そのようなバッファ素子は、アドレス情報、又は一実施例では、超小型電子素子３０ａ及び３０ｂのうちの１つ以上へと転送されるコマンド信号、アドレス信号、クロック信号、若しくはデータ信号をバッファリングするように構成されてもよい。代替として、又は上述のように信号を再生成することに加えて、特定の実施例では、そのような追加の超小型電子素子が、部分的又は全体的に、第１の端子などの端子において受信されたアドレス情報又はコマンド情報のうちの少なくとも１つをデコードするように構成されてもよい。デコードチップはその後、超小型電子素子３０ａ及び３０ｂのうちの１つ以上への転送のために、そのような部分的又は全体的なデコードの結果を出力してもよい。

特定の実施形態では、バッファ素子及び／又はデコードチップの代わりに又はそれに加えて、１つ以上のデカップリングキャパシタが、スペーサー１４によって占有される空間の少なくとも一部に配置されてもよく、そのようなデカップリングキャパシタは、超小型電子パッケージ１０内の内部電源及び／又は接地バスに電気的に接続されてもよい。

上述の超小型電子パッケージの実施例を更に参照すると、各超小型電子パッケージは、第１及び第２のタイプのうちの１つに従って構成されてもよく、各超小型電子パッケージ上は、以下で各パッケージの「ボールアウト」と称される、端子のパターンを有してもよい。本発明の同時サポート態様によれば、それぞれのそのような超小型電子パッケージは、回路パネル上の同じ接点パターンの接点に容易に取り付けて電気的に結合するように構成されることができる。本発明のこの態様によれば、第１のタイプのパッケージの端子は、基板上のパターンの接点の大部分と接続するように構成される。更に、第２のタイプのパッケージの端子は、基板上のパターンの接点の大部分と接続するように構成される。

したがって、この同時サポート態様によれば、図５Ａ〜５Ｈに見られるパッケージ１０は、ＤＤＲｘタイプの超小型電子素子を含んでもよい。ＤＤＲｘタイプの超小型電子素子と共に、パッケージ１０は、単一の比較的広いランクのメモリへのアクセスを提供するために、その第１及び第２の超小型電子素子３０ａ、３０ｂのメモリ記憶アレイが集合的に機能する第１の構成を有してもよい。例えば、シングルパッケージ１０は、第１の超小型電子素子３０ａの１６個のＤＱ接点が、図５Ａに見られるような１６個の双方向データ信号ＤＱ０〜ＤＱ１５を搬送するように割り当てを受けたパッケージ上のＤＱ端子２５ａの第１のグループ１２３に結合され、第２の超小型電子素子３０ｂの１６個のＤＱ接点が、１６個の他の双方向データ信号ＤＱ０〜ＤＱ１５を搬送するように割り当てを受けたパッケージ上のＤＱ端子２５ａの異なる第２のグループ１２７に結合される、シングルランクの３２ビットメモリアクセスを提供してもよい。この場合、３２ビットのシングルランクメモリアクセスをサポートするために、３２個のＤＱ端子上で３２個の双方向データ信号が相前後して転送される。具体的には、３２個の双方向データ信号が同時に、すなわち、同じクロックサイクルで、３２個のＤＱ端子を通じて、第１及び第２の超小型電子素子によって受信され、かつ３２個の双方向データ信号が、同じクロックサイクルで、３２個のＤＱ端子を通じて、第１及び第２の超小型電子素子によって同時に出力される。

別の実施例では、ＤＤＲｘタイプの超小型電子素子と共に、図５Ａ〜５Ｈに見られるパッケージ１０は、上述の３２ビットのシングルランクほど広範囲でない、２つのランクのメモリアクセスへのアクセスをサポートする第２の構成を有してもよい。例えば、シングルパッケージ１０は、第１の超小型電子素子３０ａの１６個のＤＱ接点に結合された１６個の第１の端子ＤＱ０Ａ〜ＤＱ１５Ａを通じた、１つの１６ビットランクのメモリへのアクセスを提供してもよい。シングルパッケージ１０は、第２の超小型電子素子３０ｂの１６個のＤＱ接点に結合された１６個の第１の端子ＤＱ０Ｂ〜ＤＱ１５Ｂを通じた、別の１６ビットランクのメモリへのアクセスも提供してもよい。代替として、パッケージ１０はデュアル１６ビットランクへのアクセスを提供するが、パッケージ上の第１の端子のグループ１２３又は１２７のうちの１つを省略することができる場合があり、これは、各超小型電子素子３０ａ、３０ｂ内のメモリ記憶アレイが同時ではなく順番にアクセスされ、それゆえに、代替として、パッケージ上の１６個のＤＱ端子が、超小型電子素子のそれぞれの１６個の対応する接点に電気的に結合され得るためである。

別の実施例では、超小型電子素子３０のそれぞれは、ＬＰＤＤＲｘタイプであってもよく、すなわち、ＪＥＤＥＣの低電力ダブルデータレートＤＲＡＭ規格ＬＰＤＤＲ３、又はその後継規格（「ＬＰＤＤＲｘ」と総称される）のうちの１つ以上に従って構成されてもよい。ＤＱ信号を搬送するように割り当てを受けた３２個の接点を有する、ＬＰＤＤＲｘタイプのＤＲＡＭチップが使用可能である。違いは他にもある。ＬＰＤＤＲｘタイプのＤＲＡＭチップ上の各接点３５は、２つの異なる信号をインターリーブ方式で同時に搬送するために使用されてもよい。例えば、そのようなＤＲＡＭチップ上の各接点３５は、クロックサイクルの立ち上がりエッジにおいてサンプリングされる１つの信号を搬送するように割り当てを受けてもよく、また、クロックサイクルの立ち下がりエッジにおいてサンプリングされる別の信号を搬送するように割り当てを受けてもよい。このため、ＬＰＤＤＲｘタイプのチップでは、各超小型電子素子３０ａ、３０ｂは、その接点に入力されたコマンド及びアドレス情報を、１クロックサイクルにつき２回（例えば、クロックサイクルの立ち上がりエッジ及び立ち下がりエッジの両方において）などの第２のサンプリングレートでサンプリングするように構成されてもよい。それに応じて、アドレス情報又はコマンドアドレスバス情報を搬送するＬＰＤＤＲｘ ＤＲＡＭチップ上の接点の数も低減されることができる。

更に他の実施例では、ＬＰＤＤＲｘタイプの超小型電子パッケージ１０の超小型電子素子３０は、そこに結合されたコマンド及びアドレス情報を、コマンド及びアドレス情報がＤＤＲｘタイプのチップにおいてサンプリングされるサンプリングレートの整数倍、例えば、１クロックサイクルにつき４回（例えば、クロックサイクルの４分の１ごとに１回）のサンプリングレートでサンプリングするように構成されてもよい。更に別の実施形態では、第２のサンプリングレートは、第１のサンプリングレートの非整数倍であってもよい。例えば、第２のサンプリングレートは、第１のサンプリングレートの非整数倍である１．５倍であってもよい。

上述の特定の実施例に加えて、本発明は、超小型電子素子３０によるコマンド及びアドレス情報のサンプリングが全てのクロックサイクル中で実行される実施例、及び超小型電子素子によるコマンド及びアドレス情報のサンプリングがいくつかのクロックサイクル中に実行されるが他のクロックサイクル中には実行されない実施例における、第２のサンプリングレートと第１のサンプリングレートとの間の多くの他の整数及び非整数倍の関係を考慮している。

一実施例では、各ＬＰＤＤＲｘ超小型電子素子は、ＬＰＤＤＲｘタイプの半導体チップを、その表面上の、そのようなチップの接点と電気的に結合された追加の配線層と共に含んでもよい。通常製造されるＬＰＤＤＲｘタイプの半導体チップは、チップの反対向きの第１及び第２の縁部に隣接して配置された、接点の列を有する。接点をそれらの元の位置から、上述のようにチップの前面の中央領域内に提供される再分配接点へと再分配するために、再分配配線が提供されてもよい。例えば、図５Ｉに見られるようなＬＰＤＤＲｘ超小型電子素子１３０は、通常、半導体チップの周辺縁部３４ａ、３４ｂにそれぞれ隣接し、かつそれらに平行な、周辺接点の行１３５ａ、１３５ｂを有する。半導体チップの前面に沿って延びる、トレース１３７の形式を取った再分配配線は、周辺接点の行１３５ａ、１３５ｂを、超小型電子素子１３０の前面における中央領域に配置された、再分配された接点２３５ａ、２３５ｂの列と電気的に結合してもよい。更に、ＬＰＤＤＲｘ超小型電子素子３０は、上述のような超小型電子パッケージ１０内に、別のそのような超小型電子素子１３０と共に組み付けられる。

図示されるように、再分配配線は、周辺接点の行１３５ａ、１３５ｂと列２３５ａ、２３５ｂ状の再分配された接点との間の接続に対するトレース長の整合をもたらす、特徴部１３９を含んでもよい。そのようなトレース長整合特徴部は、周辺接点と再分配された接点との間の再分配配線に沿った、信号のグループ内における信号の伝播遅延の差を低減するために使用されることができる。このような伝播遅延の差を低減することによって性能が改善されることができ、これは、増大したサンプリングクロックレートにおける動作を容易にするのに役立つことができる。

一実施例では、ＬＰＤＤＲｘタイプ超小型電子素子３０ａ、３０ｂを有するパッケージ１０は、２つの比較的広いランクのメモリをサポートする構成を有してもよい。例えば、図７に見られるようなシングルパッケージ３１０は、２つのランクの３２ビットメモリアクセスを提供してもよい。１つのそのような実施例では、パッケージ３１０上の３２個の第１の端子３２３は、第１の超小型電子素子３０ａの３２個のＤＱ接点と結合されてもよく、かつ第２の超小型電子素子３０ｂの３２個のＤＱ接点とも結合されてもよい。

再び図５Ｅを参照すると、本発明の一態様によれば、第１及び第２の超小型電子パッケージ１０ａ、１０ｂは、クラムシェル配置で回路パネル６０に組み付けられてもよい。具体的には、図５Ｅに見られるように、パッケージ１０ａ、１０ｂは、第１のパッケージ１０ａが、第２のパッケージ１０ｂと同じ又は実質的に同じ回路パネルの面積を占有するように、回路パネル６０の第１及び第２の表面６１、６２におけるそれぞれのパネル接点に、互いに対向して取り付けられてもよい。超小型電子パッケージのそれぞれは、上述のような第１及び第２の超小型電子素子を含む類似の構造を有してもよい。図５Ｅでは、例示及び説明を容易にするために、それぞれのパッケージ上の第１の端子１５ａ、２５ａは、各パッケージの第１の開口部と第２の開口部との間に延びる幅方向Ｗにおける２つの異なる位置にのみ示される。上述のように、第１の端子は、幅方向Ｗにおけるより多くの位置にわたって分散されてもよい。一実施形態では、第１の端子は、端子のより多くの平行列、例えば幅方向において等間隔又は不等間隔に離間された端子の４つの平行列、内の位置に配置されてもよい。

パッケージ１０ａ、１０ｂの第１の端子２５ａのモジュロＸの対称配置は、互いと電気的に接続されたこれらの端子が、誘電体要素の表面２２に平行なｘ及びｙ方向において、１ボールピッチ未満で整列されることを可能にする。

ここで図５Ｅを参照すると、超小型電子アセンブリ３８１は、２つ以上の超小型電子パッケージ１０、例えば、共通の回路パネル６０に取り付けられ得る第１及び第２の超小型電子パッケージ１０ａ、１０ｂを含んでもよい。回路パネル６０は、対向する第１及び第２の表面６１及び６２、並びにそれぞれの第１及び第２の表面上に露出された、導電性を有する複数の第１及び第２のパネル接点６５ａ及び６５ｂ（パネル接点６５と総称される）を有してもよい。超小型電子パッケージ１０は、例えば、端子２５とパネル接点との間に延び得る接合要素１１によって、パネル接点６５に取り付けられてもよい。図５Ｅに示すように、第１の超小型電子パッケージ１０ａの誘電体要素２０の第２の表面２２及び第２の超小型電子パッケージ１０ｂの誘電体要素の第２の表面は、互いの少なくとも９０％の上に重なってもよい。特定の実施例では、回路パネル６０は、３０ｐｐｍ／℃を下回るＣＴＥを有する要素を含むことができる。一実施形態では、そのような要素は、半導体、ガラス、セラミック、又は液晶ポリマー材料から本質的に成ってもよい。

図５Ｅ及び５Ｆに示す超小型電子アセンブリ３８１では、各超小型電子パッケージの第１の端子２５ａのみが示される。第２の端子は、例示及び説明を容易にするという観点から省略されているが、そのような第２の端子はアセンブリからは省略されていない。各超小型電子パッケージ１０の第２の端子は、パネル接点６５のうちの対応するパネル接点に、例えば、第２の端子とパネル接点との間に延び得る接合要素１１などの接合要素によって取り付けられてもよい。

第１の超小型電子パッケージ１０ａの第１の端子２５ａは、回路パネル６０を通じて、第２の超小型電子パッケージ１０ｂの第１の端子に電気的に接続されてもよい。図５Ａに示すように、第１の超小型電子パッケージ１０ａの第１の端子２５ａは、それらが接続される、第２の超小型電子パッケージ１０ｂの対応する第１の端子２５ａの１ボールピッチ以内に整列されてもよい。パッケージ１０ａ、１０ｂの第１の端子２５ａのモジュロＸの対称配置は、互いに電気的に接続されたこれらの端子が、誘電体要素の表面２２に平行なｘ及びｙ方向において、１ボールピッチ未満で整列されることを可能にする。

本明細書で使用されるとき、特定の数のボールピッチ以内での整列とは、誘電体要素の第１の表面に直角な水平方向において、特定の数のボールピッチ以内で整列されることを意味する。例示的な実施形態では、それぞれの第１及び第２のパッケージ１０ａ、１０ｂの電気的に接続された第１の端子の各ペアは、回路パネル６０の第１の表面６１に平行な直交するｘ及びｙ方向において、互いの１ボールピッチ以内で整列されてもよい。

一実施形態では、それぞれの第１及び第２の超小型電子パッケージ１０ａ及び１０ｂの第１の端子は機能的及び機械的に整合されてもよく、この場合、第１の端子の第１及び第２のグループ１５ａ及び１５ｂのそれぞれは、それぞれの超小型電子パッケージ１０ａ又は１０ｂの誘電体要素２０の第２の表面２２において、同じ機能を有する、第１の端子２５ａの同じパターンを有してもよいが、各超小型電子パッケージ１０の長さ、幅、及び高さの特定の寸法は、他の超小型電子パッケージのものと異なってもよい。

特定の実施例（図示せず）では、第１及び第２の超小型電子パッケージ１０のうちの少なくとも１つの誘電体要素２０の第２の表面２２に沿った第１の端子２５ａの空間分布が、それらが電気的に接続される、対応するパネル接点６５の空間分布と異なってもよく、この場合、第１の端子２５ａのうちの少なくとも１つは、それが電気的に接続される、対応するパネル接点６５の上に直接重ならない。

図５Ｅに示すように、超小型電子アセンブリ３８１の回路パネル６０は、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全ての配線のための１つ以上の配線層６６、例えば、回路パネル６０上の導電性トレースの層、を含んでもよい。上述のように、及び特に図５Ｅに示すように、回路パネル６０を通って延びるビア６７は、配線層６６の導電性構造体６８（例えば、トレース）によってパネル接点６５に結合されてもよい。特定の実施例では、回路パネル６０のそれぞれの第１及び第２の表面６１及び６２において露出された、電気的に結合された第１及び第２のパネル接点６５ａ及び６５ｂのペアを接続する導電性要素（例えば、ビア６７及び導電性構造体６８）の総全長は、それらが接続されるパッケージの端子が本質的に互いの上に重なるため、かなり短くなり得る。

超小型電子アセンブリ３８１では、第１の超小型電子パッケージ１０ａの各第１の端子２５ａは、回路パネル６０を通じて、同じ機能を有する、第２の超小型電子パッケージ１０ｂの対応する第１の端子に、比較的短いスタブ長で電気的に結合されてもよい。本明細書で使用されるとき、「スタブ長」は、回路パネルの第１の表面における超小型電子パッケージ１０の第１の端子２５ａと、回路パネルの第２の対向する表面における超小型電子パッケージの対応する端子との間の最短の電気的接続の全長を意味する。ここでの直線的な接続は、第１及び第２の（上部及び下部の）パッケージ１０ａ、１０ｂの接続されたデータ端子のスタブ長を大幅に低減するのに役立つことができる。図５Ｆは、回路パネル６０’を通って延びるビア６７’が、第１及び第２の超小型電子パッケージ１０ａ、１０ｂのそれぞれの第１の端子２５ａを有する共通垂直平面内に配列される、図５Ｅに関連して上述された実施形態の変形形態を示す。ビア６７’及び第１の端子２５ａは共通垂直平面内に位置するが、第１及び第２の超小型電子パッケージ１０ａ及び１０ｂのそれぞれにおける、対応する第１の端子２５ａは、回路パネルの水平方向及び垂直方向に延びる導電性構造体（例えば、トレース及び金属化ビア）が、対応する第１の端子に電気的に接続され得るように、互いから水平方向にずらされてもよい。図５Ｅと類似した、パネル接点６５のうちの対応するパネル接点間の電気的接続の概要が、図５Ｆに示される。

図５Ｈに更に見られるように、第１の超小型電子パッケージ１０ａの第１の端子２５ａ及び第２の端子２５ｂ、１２５ｂは、同じ数値的重みを有するアドレス情報を搬送するように構成された、第１及び第２の超小型電子パッケージ１０ａ、１０ｂの第２の端子が共通垂直平面内に配置されるように、回路パネル６０に、第２の超小型電子パッケージ１０ｂの第１の端子２５ａ及び第２の端子２５ｂ、１２５ｂと対向して取り付けられてもよい。そのような配置は、データ信号、アドレス情報、コマンド信号、バンクアドレス信号、及びクロック信号などの任意のタイプの信号を搬送する、回路パネル６０’を通じた電気的接続のうちの少なくともいくつかが、第１の超小型電子パッケージ１０ａの２５ｂ、１２５ｂと第２の超小型電子パッケージ１０ｂの２５ｂ、１２５ｂとの間を、実質的に真っ直ぐ回路パネル７６０を通る方向に延びることを可能にする。その結果、そのような接続の電気長は、回路パネルの厚さとほぼ同じになってもよい。

図５Ｇに示すように、コマンドアドレスバス信号は、コマンドアドレスバス１３７の信号が、それぞれの接続箇所Ｉ、ＩＩ又はＩＩＩにおいて、わずかに異なる時点でパッケージ１０ａ及び１０ｂの各ペアに到達するように、少なくとも１つの方向Ｄ１において、複数の超小型電子パッケージ１０ａ、１０ｂが接続される、回路パネル６０などの回路パネル上の接続箇所間で配線されてもよい。図５Ｇに見られるように、少なくとも１つの方向Ｄ１は、少なくとも１つの超小型電子素子３０上の複数の接点３５の少なくとも１つの列３６が延びる方向Ｄ２と交差又は直交してもよい。そのような方法で、回路パネル６０上（すなわち、回路パネル６０上又は回路パネル６０内）のコマンドアドレスバス１３７の信号導体は、いくつかの場合、回路パネル６０に接続された、又は接続されるパッケージ１０ａ又は１０ｂ内の超小型電子素子３０上の接点３５の少なくとも１つの列３６に平行な方向Ｄ２において、互いから離間されてもよい。

そのような構成は、特に、各超小型電子パッケージ１０ａ、１０ｂの端子がそのような方向Ｄ２に延びる１つ以上の列内に配列されたときに、コマンドアドレスバス信号を配線するために使用される回路パネル６０上の１つ以上の配線層の信号導体の配線を単純化するのに役立つ場合がある。例えば、第２の端子のうちの比較的少数が各パッケージ上の同じ垂直レイアウト位置に配置されたときに、回路パネル上のコマンドアドレスバス信号の配線を単純化することができる場合がある。このため、図５Ａに示す実施例では、第２の端子２５ｂ、１２５ｂの各グループ内の２つのみの第２の端子、例えば、アドレス信号Ａ３及びＡ１を搬送するように構成された、各グループ内の第２の端子などが、各パッケージ上の同じ垂直レイアウト位置に配置されてもよい。

一例示的実施形態では、超小型電子アセンブリ３８１は、主にソリッドステートドライブコントローラなどの論理的機能を実行するように構成された半導体チップを含む超小型電子素子１３０を有してもよく、超小型電子パッケージ１０ａ及び１０ｂ内の超小型電子素子３０のうちの１つ以上は、それぞれ不揮発性フラッシュメモリなどのメモリ記憶素子を含んでもよい。超小型電子素子１３０は、システム１１００（図１１）などのシステムの中央演算処理装置を、超小型電子素子３０内に含まれるメモリ記憶素子への及びそれらのメモリ記憶素子からのデータの転送の監視から解放するように構成された、特殊目的のプロセッサを含んでもよい。ソリッドステートドライブコントローラを含むそのような超小型電子素子１３０は、システム１１００などのシステムのマザーボード（例えば、図１１に示す回路パネル１１０２）上のデータバスへの及びそのデータバスからの直接的なメモリアクセスを提供してもよい。特定の実施形態では、超小型電子素子１３０は、バッファリング機能を実行するように構成されてもよく、例えば、超小型電子素子１３０は、超小型電子パッケージ１０ａ及び１０ｂのそれぞれへの転送のためにデータ信号又は上述のコマンドアドレスバス信号を再生成するように構成されてもよい。そのような超小型電子素子１３０は、超小型電子素子３０のそれぞれに、超小型電子アセンブリ３８１の外部の構成要素に対するインピーダンス分離を提供することを支援するように構成されてもよい。

コントローラ機能及び／又はバッファリング機能を含む超小型電子素子１３０を有する超小型電子アセンブリ３８１のそのような実施形態では、それぞれの接続箇所Ｉ、ＩＩ、又はＩＩＩにおいて、コマンドアドレスバス信号は、超小型電子素子１３０とパッケージ１０ａ及び１０ｂの各ペアとの間で配線されてもよい。図５Ｈに示す特定の実施例では、接続箇所Ｉ、ＩＩ、又はＩＩＩを越えて延びるコマンドアドレスバス１３７の一部分は、超小型電子素子１３０の接点に到達するように、方向Ｄ２、すなわち方向Ｄ１と交差する別の方向に延びてもよい。一実施形態では、コマンドアドレスバス１３７は、超小型電子素子１３０の接点に到達するように、方向Ｄ１に延びてもよい。

図８は、超小型電子パッケージ４１０が４つの超小型電子素子４３０ａ、４３０ｂ、４３２ａ、及び４３２ｂを含む、図７に関連して上述された実施形態の変形形態を示す。そのようなパッケージ４１０は、超小型電子素子４３０ａ、４３０ｂが、図７に示す超小型電子素子と同様の方法でパッケージ４１０内に配列されるという点で、図７のものと類似し、第１の端子４２３は、超小型電子素子４３０ａ、４３０ｂの接点に電気的に結合されてもよい。同様に、超小型電子素子４３２ａ、４３２ｂは、図７に示す超小型電子素子と同様の方法でパッケージ内に配列され、第１の端子４３３は、超小型電子素子４３２ａ、４３２ｂの接点に電気的に結合されてもよい。超小型電子素子４３０ａ、４３０ｂの接点は開口部４２６に合わせて整列され、リード、例えば、一体型リード又はワイヤリードと、そのような接点との間の接合を形成するために開口部内に挿入される工具を使用して、接点への電気的接続がなされてもよい。パッケージの縁部４４０、４４２にそれぞれ隣接して配置された第２の端子のグループ４４３、４５３は、アドレス信号を搬送するように構成され、図５Ａに関連して既に上述した第２の端子のグループ２５ｂ、１２５ｂと同様の方法で配列されてもよい。超小型電子素子４３２ａ、４３２ｂの接点は開口部４２７に合わせて整列され、リード、例えば、一体型リード又はワイヤリードと、そのような接点との間の接合を形成するために開口部内に挿入される工具を使用して、接点への電気的接続がなされてもよい。

図９は、超小型電子素子の前面（図示せず）が基板（図示せず）の第１の表面に隣接する共通の位置に配置され得るように、超小型電子素子５３０ａ、５３０ｂの最も近い縁部５０６、５０８が互いから離間される、図５Ａに見られる実施形態の別の変形形態に係る超小型電子パッケージ５１０を示す。この場合、第１の端子は、データ信号を搬送するように割り当てを受けた、理論軸５３２の第１の側のグループ２２５内の各第１の端子の信号割り当てが、その反対側にある、軸線の第２の側の対応する第１の端子の信号割り当てとの鏡像の対称性を有する、第１の端子の２つのグループ５２５、５２７を含んでもよい。図９に見られる実施形態の変形形態では、第１の端子は、本明細書で説明されるような鏡像の対称性を有する２つのグループ５２５、５２７ではなく、第１の端子の１つのグループのみを含んでもよい。更なる実施形態では、第１の端子の２つのグループ５２５、５２７の信号割り当ては、図６に関連して上述した第１の端子のモジュロＸの対称性に類似する、軸線５３２についてのモジュロＸの対称性を有する。

図１０を参照すると、図９の実施形態の変形形態では、超小型電子パッケージ６１０は、ＤＱ０〜ＤＱ３１と番号付けされたＤＱ端子の形態であり得、かつ例えば、１つ又は２つの３２ビットランクのメモリアクセスをサポートするように配列され得る、３２個の第１の端子６２５を有する。図１０に見られるように、第１の端子６２５は、誘電体要素（図５Ｂ）の第１の表面における位置に２つのグループ６２６及び６２７として配列されてもよく、理論軸６３２の第１の側における第１の端子の第１のグループ６２６内の各ＤＱ端子は、第１の側の反対側にある軸線６３２の第２の側における第１の端子の第２のグループ６２７内の各ＤＱ端子とのモジュロ８の対称性を有する。

図５Ａ〜１０に関連して上述した超小型電子パッケージ及び超小型電子アセンブリは、図１１に示すシステム１１００などの多様な電子システムの構成において利用されてもよい。例えば、本発明の更なる実施形態に係るシステム１１００は、上述のような超小型電子パッケージ及び／又は超小型電子アセンブリなどの複数のモジュール又は構成要素を、他の電子構成要素１１０８及び１１１０と併せて含む。

図示された例示的システム１１００では、システムは、フレキシブルプリント回路基板などの回路パネル、マザーボード、又はライザパネル１１０２を含んでもよく、かつ回路パネルは、モジュール又は構成要素１１０６を互いと相互接続する、図１１にそのうちの１つのみが示された多数の導電体１１０４を含んでもよい。そのような回路パネル１１０２は、システム１１００内に含まれた超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれへ及びそれぞれから信号を伝送してもよい。しかしながら、これは単なる例示に過ぎず、モジュール又は構成要素１１０６間の電気的接続を行うための任意の好適な構造体が使用されてもよい。

特定の実施形態では、システム１１００は、１クロックサイクル内で同時にＮ個のデータビットを転送するように各モジュール又は構成要素１１０６が構成され得、かつ１クロックサイクル内で同時にＭ個のデータビットを転送するようにプロセッサが構成され得、ＭがＮ以上になるような、半導体チップ１１０８などのプロセッサも含んでもよい。図１１に示す実施例では、構成要素１１０８は半導体チップであってもよく、構成要素１１１０はディスプレイ画面であるが、任意の他の構成要素がシステム１１００内で使用されてもよい。当然ながら、図１１では、説明を分かりやすくするために、２つの追加構成要素１１０８及び１１１０のみが示されるが、システム１１００は、任意の数のそのような構成要素を含んでもよい。

一実施例では、システム１１００は、１クロックサイクル内で同時に３２個のデータビットを転送するように構成されたプロセッサチップ１１０８を含んでもよく、システムは、図５Ａを参照して説明された超小型電子パッケージ１０などの４つのモジュール１１０６も含んでもよく、各モジュール１１０６は、１クロックサイクル内で同時に８個のデータビットを転送するように構成される（すなわち、各モジュール１１０６は、第１及び第２の超小型電子素子を含んでもよく、２つの超小型電子素子のそれぞれは、１クロックサイクル内で同時に４個のデータビットを転送するように構成される）。

別の実施例では、システム１１００は、１クロックサイクル内で同時に６４個のデータビットを転送するように構成されたプロセッサチップ１１０８を含んでもよく、システムは、図９Ａを参照して説明された超小型電子パッケージ９１０などの４つのモジュール１１０６も含んでもよく、各モジュール１１０６は、１クロックサイクル内で同時に１６個のデータビットを転送するように構成される（すなわち、各モジュール１１０６は４つの超小型電子素子を含んでもよく、４つの超小型電子素子のそれぞれは、１クロックサイクル内で同時に４個のデータビットを転送するように構成される）。

モジュール又は構成要素１１０６並びに構成要素１１０８及び１１１０は、概略的に破線で示される、共通のハウジング１１０１内に取り付けられてもよく、必要に応じて、所望の回路を形成するために、互いと電気的に相互接続されてもよい。ハウジング１１０１は、例えば、携帯電話又は携帯情報端末で使用可能なタイプの、携帯用ハウジングとして示され、このハウジングの表面に、画面１１１０を露出させることができる。構造体１１０６が、撮像チップなどの受光素子を含む実施形態では、その構造体に光を導くために、レンズ１１１１又は他の光学素子も提供されてもよい。この場合も、図１１に示す簡略化されたシステムは、単に例示的なものであり、上述の構造体を使用して、デスクトップコンピュータ、ルーターなどの、通常は固定構造体と見なされるシステムを含めた、他のシステムが作製されてもよい。

本明細書における発明は、特定の実施形態を参照して説明されているが、これらの実施形態は、本発明の原理及び適用の単なる例示に過ぎないことを理解されたい。それゆえ、例示的な実施形態には数多くの変更がなされてよいこと、及び添付の請求項によって定義される通りの本発明の趣旨及び範囲から逸脱することなく他の構成が考案されてよいことを理解されたい。

様々な従属請求項、及びそれらの請求項に記載される特徴は、最初の請求項で提示されるものとは異なる方式で組み合わせることができる点が、理解されるであろう。個々の実施形態に関連して説明される特徴は、説明される実施形態の他の特徴と共有することができる点もまた、理解されるであろう。

本明細書で説明される実施形態のうちの任意のものにおいて、超小型電子素子３０のうちの１つ以上は、ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（「抵抗変化型ＲＡＭ」又は「抵抗変化型ランダムアクセスメモリ」）、相変化メモリ（phase−change memory、「ＰＣＭ」）、例えばトンネル接合素子を具現化し得るものなどの磁気抵抗ランダムアクセスメモリ、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）、スピントルクＲＡＭ、又は連想メモリなどの技術のうちの１つ以上で実装されてもよい。

Claims (25)

1. 反対向きの第１及び第２の表面を有すると共に、前記第１の表面と前記第２の表面との間にそれぞれ延び、離間された第１及び第２の開口部を有する誘電体要素と、
   前記第１の表面に向いた前面と、前記第１の表面から遠ざかる方向に向いた後面と、前記前面と前記後面との間に延びる縁部とを有し、前記前面に露出された接点を有する第１の超小型電子素子と、
   前記第１の超小型電子素子の前記後面の上に部分的に重なり、かつ前記第１の表面に向いた前面を有し、その前面の中央領域内に配置された接点を有する第２の超小型電子素子であって、前記接点は前記第１の超小型電子素子の前記縁部を越えて配置される、前記第２の超小型電子素子と、
   を備える、超小型電子パッケージであって、
   前記誘電体要素は前記第２の表面に端子を有し、前記第１の超小型電子素子の前記接点は前記第１の開口部の上に重なり、かつ前記端子と電気的に結合され、前記第２の超小型電子素子の前記接点は前記第２の開口部の上に重なり、かつ前記端子と電気的に結合され、
   前記端子は、前記第１及び第２の超小型電子素子内のメモリ記憶アレイにおけるランダムアクセスアドレス指定可能メモリロケーションへの読み取り及び書き込みアクセスのための全てのデータ信号を搬送するように構成された、前記第１の開口部と前記第２の開口部との間の複数の第１の端子を含む、超小型電子パッケージ。
2. 前記第１及び第２の超小型電子素子はＤＤＲｘタイプのものである、請求項１に記載の超小型電子パッケージ。
3. 前記誘電体要素は、前記第１の表面と前記第２の表面との間に延びる平行な第１及び第２の縁部を有し、前記第２の表面の第１の領域は前記第１の開口部と前記第１の縁部との間に配置され、前記第２の表面の第２の領域は前記第２の開口部と前記第２の縁部との間に配置され、前記端子は、前記メモリ記憶アレイ内のそれぞれの個々のアドレス指定可能メモリロケーションを指定するためのアドレス情報信号割り当てを有する少なくともいくつかの第２の端子を含み、前記第２の端子の全ては、前記第１及び第２の領域のうちの少なくとも１つの内部のロケーションに配置される、請求項２に記載の超小型電子パッケージ。
4. 前記第２の端子は、前記第１及び第２の領域のそれぞれの内部のロケーションに配置され、前記第１の領域内の少なくとも幾つかの前記第２の端子の前記信号割り当ては、前記第２の領域内の少なくとも幾つかの前記第２の端子の前記信号割り当てと、前記誘電体要素の前記第１及び第２の縁部に対して平行に延びる理論軸に関して対称である、請求項３に記載の超小型電子パッケージ。
5. 前記第１及び第２の領域のそれぞれの内部の前記第２の端子は、コマンド情報信号割り当てを有する少なくとも幾つかの第２の端子を含み、前記第１の領域内における、コマンド情報信号割り当てを有する少なくとも幾つかの前記第２の端子の前記信号割り当ては、前記第２の領域内における、コマンド情報信号割り当てを有する少なくとも幾つかの前記第２の端子の前記信号割り当てと前記理論軸に関して対称である、請求項４に記載の超小型電子パッケージ。
6. 前記第１の領域内の前記第２の端子は、前記第１の超小型電子素子の前記接点と結合され、かつ前記第２の超小型電子素子の前記接点と結合されず、前記第２の領域内の前記第２の端子は、前記第２の超小型電子素子の前記接点と結合され、かつ前記第１の超小型電子素子の前記接点と結合されない、請求項４に記載の超小型電子パッケージ。
7. 前記第１及び第２の超小型電子素子は、前記データ信号を前記第１及び第２の超小型電子素子において同時に受信するように構成され、かつ前記データ信号を前記第１及び第２の超小型電子素子から同時に出力するように構成される、請求項６に記載の超小型電子パッケージ。
8. 前記第１及び第２の超小型電子素子はＬＰＤＤＲｘタイプのものである、請求項６に記載の超小型電子パッケージ。
9. 前記誘電体要素は、前記第１の表面と前記第２の表面との間に延びる平行な第１及び第２の縁部を有し、前記第２の表面の第１の領域は前記第１の開口部と前記第１の縁部との間に配置され、前記第２の表面の第２の領域は前記第２の開口部と前記第２の縁部との間に配置され、前記端子は、前記メモリ記憶アレイ内のそれぞれの個々のアドレス指定可能メモリロケーションを指定するためのアドレス情報を搬送するように構成された第２の端子を含み、前記第２の端子の全ては、前記第１及び第２の領域のうちの少なくとも１つの内部のロケーションに配置される、請求項８に記載の超小型電子パッケージ。
10. 前記第１及び第２の超小型電子素子のそれぞれは、前記前面に第１の接点を有し、前記第１の超小型電子素子の前記接点及び前記第２の超小型電子素子の前記接点は、前記第１及び第２の超小型電子素子の前記前面に沿って延びる再分配トレースを通じて、それぞれの超小型電子素子上の前記第１の接点と電気的に結合された再分配接点である、請求項８に記載の超小型電子パッケージ。
11. 前記第１の超小型電子素子の前記縁部は第１の縁部であり、前記第１の超小型電子素子はこの第１の縁部と反対側にある第２の縁部を有し、前記第１の超小型電子素子の前記第１の接点はその前記第１及び第２の縁部に隣接して配置され、前記第２の超小型電子素子の前記第１の接点はその前記第１及び第２の縁部に隣接して配置される、請求項１０に記載の超小型電子パッケージ。
12. 前記第２の端子は、前記第１及び第２の領域のそれぞれの内部のロケーションに配置され、前記第１の領域内の前記第２の端子の信号割り当ては、前記第２の領域内の前記第２の端子の前記信号割り当てと、前記理論軸に関して対称である、請求項９に記載の超小型電子パッケージ。
13. 前記第１及び第２の領域のそれぞれの内部の前記第２の端子は、コマンド情報信号割り当てを有する少なくとも幾つかの第２の端子を含み、前記第１の領域内における、コマンド情報信号割り当てを有する少なくとも幾つかの前記第２の端子の前記信号割り当ては、前記第２の領域内における、コマンド情報信号割り当てを有する少なくとも幾つかの前記第２の端子の前記信号割り当てと、前記理論軸に関して対称である、請求項１２に記載の超小型電子パッケージ。
14. 前記第１の端子は、理論平面の第１の側に配置された第１のグループと、前記理論平面の前記第１の側と反対側にある第２の側に配置された第２のグループとを含み、前記第１のグループの前記第１の端子は、前記第１の端子の前記第２のグループと、前記理論平面に関してモジュロＸの対称性を有し、Ｘは８と１以上の整数との積である、請求項１に記載の超小型電子パッケージ。
15. 前記開口部を通って延びるリードを更に備え、前記接点は前記リードを介して前記端子と結合される、請求項１に記載の超小型電子パッケージ。
16. 前記リードは、前記第１の開口部を通って前記第１の超小型電子素子の前記接点まで延びる第１のリードと、前記第２の開口部を通って前記第２の超小型電子素子の前記接点まで延びる第２のリードとを含む、請求項１に記載の超小型電子パッケージ。
17. 前記誘電体要素は、前記第２の表面において露出され、かつ前記端子と電気的に結合されたボンドパッドを含み、前記リードは、前記開口部を通って前記接点から前記ボンドパッドまで延びるワイヤボンドを含む、請求項１５に記載の超小型電子パッケージ。
18. 前記開口部の上に重なる部分を有するリードを更に備え、前記接点は前記リードを通じて前記端子と結合される、請求項１に記載の超小型電子パッケージ。
19. 前記第１及び第２の開口部は同じ方向に延伸され、前記同じ方向は前記第１の超小型電子素子の前記縁部に対して平行である、請求項１に記載の超小型電子パッケージ。
20. 反対向きの第１及び第２の表面を有すると共に、前記第１の表面に第１のパネル接点、及び前記第２の表面に第２のパネル接点をそれぞれ有する回路パネルと、
    前記パネル接点の各々に取り付けられた端子をそれぞれ有する第１及び第２の超小型電子パッケージと、
    を備える、超小型電子アセンブリであって、
    各超小型電子パッケージは、
    反対向きの第１及び第２の表面を有すると共に、前記第１の表面と前記第２の表面との間にそれぞれ延びる、離間された第１及び第２の開口部を有する誘電体要素と、
    前記誘電体要素の前記第１の表面に向いた前面と、前記第１の表面から遠ざかる方向に向いた後面と、前記前面と前記後面との間に延びる縁部とを有し、前記前面に露出された接点を有する第１の超小型電子素子と、
    前記第１の超小型電子素子の前記後面の上に部分的に重なり、かつ前記誘電体要素の前記第１の表面に向いた前面と、前記誘電体要素の前記第１の表面から遠ざかる方向に向いた後面と、前記第２の超小型電子素子の前記前面と前記後面との間にそれぞれ延びる、対向する第１及び第２の縁部と、を有する第２の超小型電子素子であって、対向する前記第１の縁部と前記第２の縁部との間の距離の中央３分の１部分を占有する前記前面の中央領域内に配置された接点を有する、前記第２の超小型電子素子と、を含み、
    各パッケージの前記誘電体要素は、前記第２の表面に端子を有し、各パッケージにおいて、前記第１の超小型電子素子の前記接点は前記第１の開口部の上に重なり、かつ前記端子と電気的に結合され、前記第２の超小型電子素子の前記接点は前記第２の開口部の上に重なり、かつ前記端子と電気的に結合され、
    各パッケージにおいて、前記端子は、前記第１及び第２の超小型電子素子内のメモリ記憶アレイのランダムアクセスアドレス指定可能メモリロケーションへの読み取り及び書き込みアクセスのための全てのデータ信号を搬送するように構成された、前記第１の開口部と前記第２の開口部との間の複数の第１の端子を含む、超小型電子アセンブリ。
21. 各パッケージにおいて、前記第１の端子は、理論平面の第１の側に配置された第１のグループと、前記理論平面の前記第１の側と反対側にある第２の側に配置された第２のグループとを含み、前記第１のグループの前記第１の端子は、前記第１の端子の前記第２のグループと、前記理論平面に関してモジュロＸの対称性を有する、請求項２０に記載の超小型電子アセンブリ。
22. 前記第１の超小型電子パッケージの前記第１の端子は、前記回路パネルを通じて前記第２の超小型電子パッケージの前記第１の端子と結合され、前記第１の超小型電子パッケージの前記第１の端子は、それらが結合される前記第２の超小型電子パッケージの対応する第１の端子に合わせて、前記回路パネルの前記第１及び第２の表面に平行であり、互いに直交するｘ及びｙ方向において１ボールピッチ内で整列される、請求項２１に記載の超小型電子アセンブリ。
23. 前記第１の超小型電子パッケージの前記第１の端子は、それらが前記回路パネルを通じて結合される、前記第２の超小型電子パッケージの前記対応する第１の端子とモジュロＸが等しい信号割り当てを有する、請求項２２に記載の超小型電子アセンブリ。
24. 前記第１の超小型電子パッケージの前記第１の領域内の前記第２の端子は、前記回路パネルを通じて前記第２の超小型電子パッケージの前記第２の領域内の前記第２の端子と結合され、前記第１の超小型電子パッケージの前記第１の領域の前記第２の端子は、それらが結合される前記第２の超小型電子パッケージの前記第２の領域の対応する第２の端子に合わせて、前記回路パネルの前記第１及び第２の表面に平行であり、互いに直交するｘ及びｙ方向のうちの一方又は両方において１ボールピッチ内で整列される、請求項２３に記載の超小型電子アセンブリ。
25. 前記回路パネルは、前記超小型電子パッケージのそれぞれに転送されたアドレス情報の全てを搬送するように構成された複数の導電体を有するバスを含み、前記導電体は前記第１及び第２の表面に対して平行な第１の方向に延び、前記第１及び第２の超小型電子パッケージの前記第１の端子が電気的に接続される前記回路パネル上の接続箇所と、少なくとも第３の超小型電子パッケージの前記第１の端子が電気的に接続される前記回路パネル上の異なる接続箇所との間に、前記アドレス情報の全てのグローバル配線のための１つ以下の配線層が存在する、請求項２０に記載の超小型電子アセンブリ。

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