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JP4072505B2 - 積層型半導体パッケージ - Google Patents

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JP4072505B2
JP4072505B2 JP2004050264A JP2004050264A JP4072505B2 JP 4072505 B2 JP4072505 B2 JP 4072505B2 JP 2004050264 A JP2004050264 A JP 2004050264A JP 2004050264 A JP2004050264 A JP 2004050264A JP 4072505 B2 JP4072505 B2 JP 4072505B2
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JP
Japan
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wiring
chip
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package
pins
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渉 菊地
利夫 管野
聡 伊佐
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Description

本発明は、積層型半導体パッケージに関し、特に、高速データ転送が可能な積層型ＤＲＡＭパッケージに関する。
従来の積層型半導体パッケージは、図２１に示すように、その上面中央部にキャビティー１０１が形成された基板１０２と、基板１０２の上面から下面にかけて形成された配線パターン１０３と、基板１０２のキャビティー１０１内に配設された半導体チップ１０４と、半導体チップ１０４を配線パターン１０３に接続するボンディングワイヤー１０５と、基板１０２の上面側で配線パターン１０３に接続される複数の端子パッド１０６と、基板１０２の下面側で配線パターン１０３に接続固定される複数のソルダーボール１０７とを有している。
ここで、複数の端子パッド１０６と複数のソルダーボール１０７とは、同一の配列となるように形成されている。即ち、この積層型パッケージを複数用意して互いに重ねあわせたときに、上に位置するパッケージのソルダーボール１０７と下に位置するパッケージの端子パッド１０６とが一対一で対応するようにしてある。従って、この積層型パッケージを複数重ねてリフロー工程を行えば、複数の半導体チップが互いに積層されかつ接続された積層パッケージを得ることができる（例えば、特許文献１参照。）。
また、別の従来の積層型半導体パッケージは、図２２に示すように、半導体チップ１１１とそれを包むフレキシブル基板１１２とを有している。
図２３に示すように、図２２の積層型半導体パッケージに用いられる半導体チップ１１１の下面には、複数のコンタクト１２１が配列形成されている。また、フレキシブル基板１１２の上面には、半導体チップ１１１の下面に形成された複数のコンタクト１２１の配列に対応する配列（反転配列）の第１の導電パッド群１２２が形成されている。さらに、フレキシブル基板１１２の下面には、第１の導電パッド群と上下に重なるように（即ち、コンタクト１２１と同一の配列で）第２の導電パッド群が形成されるともに、その両側には、第３及び第４の導電パッド群が形成されている。第３及び第４の導電パッド群は夫々、第２の導電パッド群の半分を反転させたように配置されており、対応する第２の導電パッド群の半分に配線パターンにより接続されている。
半導体チップ１１１をフレキシブル基板１１２の上面に搭載すると、半導体チップのコンタクト１２１は、対応する第１の導電パッド１２２に接続されるとともに、基板１１２を突き抜け、その裏面に位置する第２の導電パッドにも接続される。その結果、半導体チップのコンタクト１２１の各々は、第３又は第４の導電パッド群に含まれるいずれかのパッドに接続される。半導体チップ１１１を包むようにフレキシブル基板１１２を折り曲げると、第３及び第４の導電パッド群は、半導体チップの上面側に位置する。第３及び第４の導電パッド群により形成される第５の導電パッド群は、第１の導電パッド群と同じ配列となる。
以上のように構成された複数の半導体パッケージを互いに重ねあわせ、熱を加えれば、上に位置するパッケージの第２の導電パッド群と、下に位置するパッケージの第５の導電パッド群とが互いに半田接続され、図２２の複数の半導体チップが互いに積層されかつ接続された積層パッケージが得られる（例えば、特許文献２参照。）。
特開平１１−２２００８８号公報（要約） 米国特許第６４７３３０８号公報（要約）
従来の積層型半導体パッケージは、１枚の基板に１個の半導体チップを搭載して構成されており、これを複数重ねあわせることによって、積層パッケージが構成される。このような積層パッケージにおいては、最下に位置する積層型半導体パッケージのピン（ソルダーボールあるいは導電パッド）が外部接続端子（積層パッケージピン）として利用され、他の積層型半導体パッケージのピンは、その下に位置する積層型半導体パッケージへの接続に利用される。それゆえ、積層パッケージを構成する各積層型半導体パッケージのピンと、外部接続端子との間の配線距離は、各積層型半導体パッケージの上下位置に依存し、上に位置するものほど長くなる。つまり、従来の積層形半導体パッケージには、積層されたときに外部接続端子までの距離が、その積層位置によって異なるという問題点がある。
本願発明は、１枚の基板に半導体チップを２個搭載させ、かつ、外部接続端子から各半導体チップへの配線長を実質的に等しくすることができる積層型半導体パッケージを提供することを目的とする。
また、本発明は、高速データ転送が可能な積層型半導体パッケージを提供することを目的とする。
本発明によれば、複数のチップピンが予め定められた配置で形成されている搭載面を夫々有する２個の半導体チップと、当該２個の半導体チップを前記搭載面同士が互いに対向するようにその上面及び下面に搭載する基板とを有し、前記基板が、前記２個の半導体チップを搭載するための領域とは異なる領域であって、当該基板を前記２個の半導体チップのうち前記下面に搭載された半導体チップを包むように二つ折りしたときに下面となる領域に、前記複数のチップピンに夫々対応する複数のパッケージピンを備え、前記複数のパッケージピンが、前記２個の半導体チップのうちのいずれか一方の対応するチップピンにのみ接続されるオプションピンと、前記２個の半導体チップの各々の対応するチップピンに共に接続されるレギュラーピンとを含み、前記基板が、前記レギュラーピンにその一端が接続される共通配線と、該共通配線の他端を前記２個の半導体チップの各々の対応するチップピンに接続するための分岐配線部とを有し、前記共通配線の他端から前記対応するチップピンまでの配線距離を実質上互いに等しくする位置で、前記分岐配線部を構成する表層側信号層及び裏層側信号層が前記対応するチップピンに各々接続されていることを特徴とする積層型半導体パッケージが得られる。
前記複数のパッケージピンは、前記予め定められた配置と同じ配置とすることができる。
前記共通配線の他端から前記対応するチップピンまでの配線距離を実質上互いに等しくするために、前記分岐配線部は、前記対応するチップピンの中間位置近傍に形成され、かつ前記共通配線の他端に接続されたビアと、該ビアと前記対応するチップピンとを接続する実質的に長さの等しい第１及び第２の分岐配線を有している。
前記基板は、グランドプレーン及び／又は電源プレーン（又はグランド配線／電源配線）を有する多層基板であって、前記配線パターンは、伝送線路を構成している。
ここで、前記半導体チップとしては、ＤＲＡＭなどのウェハプロセス（前工程）で製造された単体チップ（ベアダイ）でもよいし、基板上に前記単体チップを搭載し、前記チップと前記基板を電気的に接続したパッケージ構造のものでもよい。
本発明によれば、同一のピン配置を持つ２個の半導体チップを、基板を挟んで対向するようその基板の表裏面に搭載するようにしたことで、各パッケージピンから各半導体チップの対応チップピンまでの配線長を実質的に等しくすることができ、データの高速転送が可能となる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１（ａ）及び（ｂ）に、本発明の一実施の形態に係る積層型半導体パッケージの概略構成図を示す。図示の積層型半導体パッケージ１０は、第１の半導体チップ１１と、第２の半導体チップ１２、及びこれら半導体チップ１１，１２を搭載するためのフレキシブル基板１３とを備えている。
第１の半導体チップ１１は、フレキシブル基板１３の上面を二分したときの一方の領域（チップ搭載領域）上に搭載されている。また、第２の半導体チップ１２は、フレキシブル基板１３を挟んで第１の半導体チップ１１と対向するように、フレキシブル基板１３の下面に搭載されている。第１及び第２の半導体チップ１１，１２のフレキシブル基板１３への搭載は、例えば、半田ボールを用いて行われる。
また、フレキシブル基板１３は、第２の半導体チップ１２を包むように二つ折りされている。フレキシブル基板１３の上面であって、二つ折りされた結果、この積層型半導体パッケージ１０の下面となる領域には、この積層型半導体パッケージ１０の外部接続端子となるパッケージピン（半田ボール）１４が形成されている。
次に、図２乃至８を参照して、半導体チップ１１，１２及びフレキシブル基板１３の各構成について詳細に説明する。
第１の半導体チップ１１と第２の半導体チップ１２は、例えばＤＲＡＭなどのメモリチップであって、同一の構成を有している。これら半導体チップ１１，１２は、ウエハプロセス（前工程）で製造された単体チップ（ベアダイ）であってもよいし、パッケージプロセス（後工程）により単体チップを基板上に搭載したパッケージ構造のものであってもよい。
パッケージ構造の半導体チップとしては、例えば、特開平１１−１３５５６２号公報や特開平１１−１８６４４９号公報に記載されたものがある。これら公報に記載された半導体チップは、図２又は図３に示すように、基板２０１又は３０１上に単体チップ２０２又は３０２を搭載し、単体チップ２０２又は３０２の配線（パッド）２０３又は３０３と基板２０１又は３０１上の配線２０４又は３０４とをワイヤボンディング２０５又は３０５（又はインナーリードボンディング、あるいはフリップチップ接続等）で接続し、基板２０１又は３０１上に形成された導体パターン２０６又は３０６を保護するために樹脂２０７又は３０７で封止されて構成されている。
また、別のパッケージ構造の半導体チップとして、パッケージプロセス（後工程）をウエハプロセス（前工程）と一体化し、ウエハ状態でパッケージング工程を完了する方式により製造されたもの、いわゆるウエハレベルＣＳＰあるいはウエハプロセスパッケージと呼ばれるものもある。このような構造の半導体チップは、例えば、特開２００２−２６１１９２号公報や特開２００３−２９８００５号公報に記載されている。前者に記載された半導体チップは、図４に示すように、ウエハプロセスが終了した半導体基板４０１上に、保護膜４０２、再配線層４０３、及び銅ポスト４０４などを形成した後、樹脂４０５により封止されて構成されている。
各半導体チップ１１，１２の一面（搭載面）には、図５に示すように、フレキシブル基板１３に対して電気的・機械的に接続される複数のピン（半導体ボール、チップピンともいう。）２１が、所定の配列で形成されている。
複数のチップピン２１の各々には、それぞれ特定の役割（信号）が割り当てられている。例えば、ＤＤＲ−II用のＳＤＲＡＭの場合は、チップピン２１がマトリクス状に配列されており、各チップピンに割り当てられる役割は、図６に示すようになる。なお、図６は、チップピンの配置を上面側から見た図である。図６において、例えば、Ａ行１列のピン（Ａ１ピン）は、ＶＤＤ用である。
ここで、積層型半導体パッケージ１０のパッケージピン１４の配置について説明しておく。パッケージピン１４の配置は、積層される半導体チップ１１（又は１２）のピン配置とほとんど同じである。例えば、上記ＳＤＲＡＭを積層した積層型半導体パッケージのパッケージピンの配置は、図７に示すようになる。図７において、図６のものと異なるピンは、太字で描かれている。
図６及び図７において、大雑把な分類をすると、ほぼ上半分がデータ（ＤＱ）系ピン、ほぼ下半分がコマンドアドレス（Ｃ／Ａ）系ピンである。また、図７に太字で示す３組６個のピン、即ち、チップ選択ピン（ＣＳ０及びＣＳ１）、クロックピン（ＣＫＥ０及びＣＫＥ１）、及びオンダイターミネーションピン（ＯＤＴ０及びＯＤＴ１）は、第１の半導体チップ１１と第２の半導体チップ１２とを互いに独立して動作させるためのものであって、いずれか一方の半導体チップのみと接続されるピンである。例えば、第１の半導体チップ１１のＣＳ、ＣＫＥ及びＯＤＴが、夫々パッケージピンのＣＳ０，ＣＫＥ０及びＯＤＴ０に接続されるのであれば、第２の半導体チップ１２のＣＳ、ＣＫＥ及びＯＤＴは、ＣＳ１，ＣＫＥ１及びＯＤＴ１にそれぞれ接続される。
このように第１の半導体チップ１１と第２の半導体チップ１２とを互いに独立して動作させるパッケージピンをオプションピンと呼び、その他のパッケージピンをレギュラーピンと呼称する。
図７の積層型半導体パッケージのピン配列は、図６の半導体チップ単体用のチップピン配置に第２の半導体チップ用のオプションピンが追加された配列となっている。
一方、フレキシブル基板１３は、多層配線基板であって、例えば、表層として上下２層（又は表層側及び裏層側）の信号層と、内層としてＶＤＤプレーン及びＧＮＤプレーンの２層とを備えた四層基板である。以下の説明では、フレキシブル基板１３は四層基板であるとする。
図８に示すように、フレキシブル基板１３の上面のチップ搭載領域５１には、第１の半導体チップ１１の各ピン２１に対応するよう同一の配列とされた複数のチップ接続パッド（第１の接続パッド群）が形成されている。また、フレキシブル基板１３の上面の残りの領域５２には、この積層型半導体パッケージ１０の外部接続端子となる複数のパッケージピン（パッケージピン群）１４に対応した外部接続用パッド群が、第１の半導体チップ１１のピン配列と鏡像配列となるように形成されている。さらに、フレキシブル基板１３の下面であって、チップ搭載領域５１の裏面にあたる領域５３には、第２の半導体チップ１２の各ピンに対応するよう配列された（鏡像配列）複数のチップ接続パッド（第２の接続パッド群）（図示せず）が形成されている。さらにフレキシブル基板１３の下面であって、外部接続用パッド群に対応する領域５４には外部接続用パッドと接続されたビア（例えば、図１０の５０６）が形成されている。フレキシブル基板１３は、さらに、第１の接続パッド群及び第２の接続パッド群の接続パッドのパッドの各々を、対応する外部接続用パッド（パッケージピン）に接続するための配線及びビア（例えば、図１１の６０３，６０４，６０８，６１０，６１２、図１２の７０２、図１３の８０３）を備えている。なお、配線は、表層側及び裏層側信号層内に形成される。
図９（ａ）及び（ｂ）に示すように、第１の半導体チップ及び第２の半導体チップ１１，１２は、フレキシブル基板１３のチップ搭載領域の上下面に夫々搭載される。このとき、第１の半導体チップ１１と第２の半導体チップ１２とは、図９（ａ）から容易に理解されるように、互いに反転した状態となる。この状態では、例えば、第１の半導体チップ１１のＡ１ピンは、左側（左奥）に位置するのに対して、第２の半導体チップ１２のＡ１ピンは、右側（右奥）に位置する。
フレキシブル基板１３の配線は、上記のような反転関係にある第１の半導体チップ１１の各ピンと、それに対応する（同じ役割の）第２の半導体チップ１２のピンとを、ともに対応するパッケージピン１４に接続する。但し、前述した、各半導体チップ１１，１２を独立動作させるためのチップピンについては、いずれか一方のみを対応するパッケージピン１４に接続する。
第１及び第２の半導体チップ１１，１２をフレキシブル基板１３に搭載した後、第２の半導体チップ１２を包むようにフレキシブル基板１３を折り曲げると（二つ折りにすると）、図１に示した積層型半導体パッケージが得られる。このとき、パッケージピン１４は、第１の半導体チップ１１のピンと同じ向きで、同じ配列となる。したがって、この積層型半導体パッケージ１０は、第１の半導体チップ１１単体を搭載するためのボード（但し、オプションピンに対応するもの）に、そのまま搭載することが可能である。これは、第１の半導体チップ１１を搭載するために必要な実装面積を持つボードに、２倍の記憶容量のメモリパッケージが搭載できるようになることを意味する。
以下、第１及び第２の半導体チップが接続される接続パッドと外部接続パッドとの間の接続について説明する。
第１及び第２の半導体チップのピン２１には、パッケージピン１４のうちのオプションピンに接続されるチップピンと、レギュラーピンに接続されるチップピンとがある。また、レギュラーピンに接続されるチップピンには、ＶＤＤプレーン又はＧＮＤプレーンを介してレギュラーピンに接続されるものと、表層側及び／又は裏層側の信号層を介してレギュラーピンに接続されるものとがある。さらに、信号層を介してレギュラーピンに接続されるチップピンには、互いに対向する一対のピンを基板に形成したビアを介して直結されるものがある。これらのチップ間の接続を実現するため、各パッド間は以下のように接続される。
図１０に示すように、第１の接続パッド群のうち、オプションピンに接続されるチップピン用のパッド５０１は、フレキシブル基板１３の表層側信号層の一部である配線（信号線）５０２により、対応するオプションピン用の外部接続パッド５０３に接続される。一方、第２の接続パッド群のうち、オプションピンに接続されるチップピン用のパッド５０４は、フレキシブル基板１３の裏層側信号層の一部である配線（信号線）５０５により、フレキシブル基板１３の下面の領域５４に形成されたビアであって、対応するオプションピン用の外部接続パッド５０５に接続されているビア５０６に接続される。ここで、裏面側配線は、対応する外部接続パッドに領域５４のビアにより接続された構造である。
また、図１１に示すように、第１の接続パッドうち、ＶＤＤプレーン６０１を介してレギュラーピンに接続されるチップピン用のパッド（ＶＤＤ，ＶＤＤＱ）６０２は、そこから基板下面側に向かって形成されたビア６０３によりＶＤＤプレーン６０１に接続される。さらに、ＶＤＤプレーン６０１は、ビア６０４により対応する外部接続パッド６０５に接続されている。同様に、第１の接続パッドうち、ＧＮＤプレーン６０６を介してレギュラーピンに接続されるチップピン用のパッド６０７は、そこから基板下面側に向かって形成されたビア６０８によりＧＮＤプレーン６０６に接続される。一方、第２の接続パッド群のうち、ＶＤＤプレーン６０３を介してレギュラーピンに接続されるチップピン用のパッド６０９は、そこから基板上面側に向かって形成されたビア６１０によりＶＤＤプレーン６０１に接続される。同様に、第２の接続パッドのうち、ＧＮＤプレーン６０６を介してレギュラーピンに接続されるチップピン用のパッド（ＶＳＳ，ＶＳＳＱ）６１１は、そこから基板上面側に向かって形成されたビア６１２によりＧＮＤプレーン６０６に接続される。
ここでは、電源関係のパッド（ＶＤＤ，ＶＤＤＱ）は、一枚のＶＤＤプレーンに接続されているが、ＶＤＤとＶＤＤＱとを同一層内で分割して別配線としたり、また、表層側及び／又は裏面側信号層の空きスペースに配線してもよく、さらに追加プレーンを設けてもよい。ＧＮＤプレーンに接続されるパッド（ＶＳＳ，ＶＳＳＱ）に関しても、同様の配線としてよい。
図１２に示すように、第１の接続パッド群のうち、表層側及び／又は裏層側の信号層を介してレギュラーピンに接続されるチップピン用のパッド７０１は、後述のビアで裏面側のパッドと直結されるパッドを除き、第１と第２の接続パッドのうちの対応するパッドの中間点近傍に形成されたビア７０２に、表層側信号層の一部である配線（分岐配線）７０３により接続される。第２の接続パッド群の対応するパッド７０４は、同ビア７０３に裏層側信号層である配線（分岐配線）７０５により接続される。つまり、各レギュラーピンに信号層の配線を用いて接続される一対のチップピン用のパッド対７０１，７０４は、それらの中間点近傍に形成されたビア７０２を介して互いに接続される。一対の接続パッド７０１，７０４が接続されたビア７０２は、表層側又は裏層側信号層の配線（共通配線）７０６又は７０７により、対応するレギュラーピン用の外部接続パッドに接続される。分岐配線７０３と７０５及びそれらを接続するビア７０２は、一まとめにして、分岐配線部と呼ばれる。この構成により、互いに対応する一対の接続パッド（チップピン）に接続される分岐配線の長さを実質上（実用上問題が生じない程度に）互いに等しくすることができる。
図１３に示すように、第１の接続パッド群のうち、表層側及び／又は裏層側の信号層を介してレギュラーピンに接続される接続パッドのうちの残りのパッド８０１は、その裏面側に位置する第２の接続パッド群の接続パッド８０２にビア８０３で直接接続される。これは、各半導体チップ１１，１２のピンには、その役割を入れ替えても差し支えのないものが存在することによる。例えば、各半導体チップ１１，１２のピンに図６のような役割が割り当てられているとき、フレキシブル基板１３を挟んで対向配置された第１及び第２の半導体チップ１１，１２の一方のＤＱ０，ＤＱ１，ＤＱ２及びＤＱ３ピンは、他方の半導体チップのＤＱ１，ＤＱ０，ＤＱ３及びＤＱ２ピンと向き合うことになる。ここで、各半導体チップのＤＱ０，ＤＱ１，ＤＱ２及びＤＱ３ピンは、その役割を交換することが可能であるため、互いに向き合っているピン同士を同じレギュラーピンに接続しても何ら問題は生じない。そこで、これらのピンが接続される第１の接続パッド群の接続パッド８０１は、その裏面側に位置する第２の接続パッド群の接続パッド８０２にビア８０３で直結される。そして、ビア８０３で互いに接続された一対の接続パッド８０１，８０２の一方が、表層側又は裏層側の信号層の配線８０４又は８０５により対応するレギュラーピンに接続される。この場合においては、ビア８０３が、分岐配線部を構成し、配線８０４又は８０５がそれに接続される共通配線とである。
なお、ビアで直結可能な接続パッドについても、設計上あるいは製造上の都合により、先に述べたパッドと同様に、互いに対応する２つの接続パッドの中間点近傍にビアを形成して互いに接続するようにしてもよい。あるいは、表裏に位置するピン同士を直結せず、それとは別の位置にビアを形成し、それに配線を用いて接続するようにしてもよい。ビアでパッドを直結する場合は、パッド上でビアを形成し直結しているが、パッド近傍でビアを形成し、直結することも可能であることは自明である。
次に、第１及び第２の接続パッド群と外部接続パッドとの間の接続について、特に、レギュラーピンに接続されるチップピン用の接続パッドに関する接続について、具体例を挙げて説明する。
図１４（ａ）は、フレキシブル基板１３の表層側信号層の一部（半導体チップのＡ〜Ｄ行に対応）を示す図である。また、図１４（ｂ）は、図１４（ａ）に対応するフレキシブル基板１３の裏層側信号層の一部である。なお、図１４（ａ）及び（ｂ）は、いずれもフレキシブル基板１３を上面側から見た図である。
図１４（ａ）に示すように、第１の半導体チップのＡ８ピン用の接続パッドは、表層側の配線（分岐配線）７１によりビア７２に接続されている。一方、第２の半導体チップのＡ８ピン用の接続パッドは、図１４（ｂ）に示すように、裏層側の配線（分岐配線）７３によりビア７２に接続されている。ここで、ビア７２は、配線７１と配線７２の長さを等しくするために、第１の半導体チップのＡ８ピン用の接続パッドと第２の半導体チップのＡ８ピン用の接続パッドとの中間点近傍に形成されている。配線７１と配線７３は、その長さが実質上等しく、かつ伝送路となるよう（インピーダンスが整合するよう）に形成されている。ビア７２は、さらに裏層側信号層の配線（共通配線）７４により、Ａ８パッケージピン用のパッドに接続形成された下面のエリア５４のビア７５に接続されている。
第１及び第２の半導体チップのＢ３ピン用の接続パッドは、Ａ８ピン用の接続パッドと同様に、それらの中間点近傍に形成されたビア７６を介して互いに接続されている。このビア７６は、Ａ８ピン用のビア７２とは異なり、表層側信号層の信号線７７により、Ｂ３パッケージピン用のパッドに接続されている。
第１及び第２の半導体チップのＢ７ピンに対応する接続パッドも、Ａ８ピン用の接続パッドの場合と同様にして、Ｂ７パッケージピン用のパッド裏面のビア７８に接続されている。
第１の半導体チップのＣ２ピン及びＤ３ピン用の接続パッドは、図１４（ａ）に示すように、表層側信号層の配線により、Ｃ８パッケージピン及びＤ７パッケージピン用の外部接続パッドに夫々接続されている。また、図示はされていないが、これらのＣ２ピン及びＤ３ピン用の接続パッドは、裏面側の第２の半導体チップのＣ８ピン及びＤ７ピン用の接続パッドにそれぞれビアによって直結されている。
一方、第２の半導体チップのＣ２ピン及びＤ３ピン用の接続パッドは、図１４（ｂ）に示すように、裏層側信号層の配線により、Ｃ２パッケージピン及びＤ３パッケージピンに夫々接続されたビアに接続されている。また、図示はされていないが、これらのＣ２ピン及びＤ３ピン用の接続パッドは、表面側の第１の半導体チップＣ８ピン及びＤ７ピン用の接続パッドにそれぞれビアによって接続されている。
なお、Ａ１ピン用の接続パッドのように、ＶＤＤプレートに接続されるパッドは、ビアによって直接ＶＤＤプレートに接続される。ＧＮＤプレートに接続されるパッドについても同様である。
また、オプションピンに接続されるチップピン用の接続パッドは、第１又は第２のＣ２ピンあるいはＤ３ピン用の接続パッドと同様に、表面側又は裏面側の信号層の配線により行われる。
次に、フレキシブル基板に形成される配線について説明する。フレキシブル基板１３はグランドプレーン及び／又は電源プレーン（又は配線）を有する多層基板であって、信号配線パターンは、その大部分が（望ましくは全てが）グランドプレーン及び／又は電源プレーン（又は配線）とともに伝送線路を構成している。図１５乃至１８を参照して、信号配線パターンの伝送線路の構成を説明する。
図１５（ａ）及び（ｂ）に示すように、伝送線路は、信号配線パターン８１とその信号配線パターン８１に隣接する層のグランドプレーン及び／又は電源プレーン（平板配線）８２とにより、マイクロストリップ線路として構成される。又は、図１６（ａ）及び（ｂ）に示すように、伝送線路は、信号配線パターン８１とその両側に隣接するグランドプレーン及び／又は電源プレーン（平板配線）８２ａ，８２ｂとにより、ストリップ線路として構成される。あるいは、図１７（ａ）及び（ｂ）に示すように、伝送線路は、信号配線パターン８１と、それと同一層で片側（もしくは両側）に隣接して並走するグランドプレーン及び／又は電源配線８３とにより、平行線路として構成される。信号配線パターンは、上記伝送線路の構成を適宜選択し、組み合わせて構成される。
なお、マイクロストリップ線路又はストリップ線路を構成するグランドプレーン及び／又は電源プレーン（平板配線）８２，８２ａ、８２ｂは、信号配線パターン８１と同等以上の幅を有する。
また、伝送線路を構成するグランドプレーン及び／又は電源プレーン（平板配線）８２，８２ａ、８２ｂは、図１８（ａ）に示すように複数のグランド配線部及び／又は電源配線部９１，９２から構成されていてもよい。
さらに、伝送線路を構成するグランドプレーン及び／又は電源プレーン（平板配線）８２，８２ａ、８２ｂは、図１８（ｂ）に示すように、ビア９５や他の配線９６により部分的に分断されていてもよい。
以上、本発明について一実施の形態に即して説明したが、本願発明は、上記実施の形態に限定されるものではない。
例えば、上記説明では、パッケージピンの位置が第１の半導体チップのチップピンの位置に上下方向に一致するようにしたが、図１９に示すように、共通配線の長さを短くするため、パッケージピンの位置をずらしてもよい。また、図２０（ａ）及び（ｂ）に示すように、パッケージピンの配置を第１の半導体チップのチップピンの配置と全く異なるものとしてもよい。
本発明の一実施の形態に係る積層型半導体パッケージの概略構成を示す（ａ）斜視図及び（ｂ）正面図である。 従来のパッケージ構造の半導体チップの一例を示す略断面構成図である。 従来のパッケージ構造の半導体チップの他の例を示す略断面構成図である。 従来のパッケージ構造の半導体チップのさらに他の例を示す略断面構成図である。 図１の積層型半導体パッケージに使用される半導体チップの概略構成を示す斜視図である。 図５の半導体チップのピンの役割を説明するための配置図である。 図１の積層型半導体パッケージのパッケージピンの役割を説明するための配置図である。 図１の積層型半導体パッケージに使用されるフレキシブル基板の概略構成を示す斜視図である。 半導体チップをフレキシブル基板に搭載する前の状態を示す概略図であって、（ａ）は斜視図、（ｂ）は縦断面図である。 図８のフレキシブル基板におけるオプションピンに関係する接続を説明するための部分断面図である。 図８のフレキシブル基板におけるＶＤＤプレーンに関係する接続を説明するための部分断面図である。 図８のフレキシブル基板における通常のレギュラーピンに関係する接続を説明するための部分断面図である。 図８のフレキシブル基板におけるビアにより直接接続されるパッドの接続を説明するための部分断面図である。 図８のフレキシブル基板の配線の一部を示す図であって、（ａ）は、第１のチップ接続パッド群と外部接続パッド群との接続関係、（ｂ）は、第２のチップ接続パッド群と外部接続パッド群に接続されるビアとの接続関係を示す図である。 マイクロストリップ線路として構成される伝送線路を説明するための図であって、（ａ）は斜視図、（ｂ）は縦断面図である。 ストリップ線路として構成された伝送線路を説明するための図であって、（ａ）は斜視図、（ｂ）は縦断面図である。 平行線路として構成された伝送線路を説明するための図であって、（ａ）は斜視図、（ｂ）は縦断面図である。 伝送線路を構成するグラウンド又は電源プレートの他の形態を説明するための図であって、（ａ）は、グラウンド又は電源プレートが複数の部分からなる例を示す図、（ｂ）は、グラウンド又は電源プレートがビア又は他の配線により部分的に分断されている例を示す図である。 本発明の積層型半導体パッケージの変形例を示す概略断面図である。 本発明の積層型半導体パッケージの他の変形例を示す（ａ）概略断面図、（ｂ）斜視図である。 従来の積層型半導体パッケージの一例の概略構成を示す断面図である。 従来の積層型半導体パッケージの他の例の概略構成を示す斜視図である。 図２２の積層型半導体パッケージに用いられる半導体チップとフレキシブル基板の構成を説明するための分解斜視図である。
符号の説明
１０ 積層型半導体パッケージ
１１ 第１の半導体チップ
１２ 第２の半導体チップ
１３ フレキシブル基板
１４ パッケージピン
２１ チップピン
５１ チップ搭載領域
５２ フレキシブル基板上面の残りの領域
５３ フレキシブル基板下面の、チップ搭載領域の裏面にあたる領域
５４ フレキシブル基板下面の、外部接続用パッド群に対応する領域
７１，７３，７４，７７ 配線
７２，７５，７６，７８ ビア
８１ 信号配線パターン
８２，８２ａ，８２ｂ グランドプレーン／電源プレーン
８３ グランド配線／電源配線
９１，９２ グランド配線部分／電源配線部分
９５ ビア
９６ 他の配線
１０１ キャビティー
１０２ 基板
１０３ 配線パターン
１０４ 半導体チップ
１０５ ボンディングワイヤー
１０６ 端子パッド
１０７ ソルダーボール
１１１ 半導体チップ
１１２ フレキシブル基板
１２１ コンタクト
１２２ 第１の導電パッド群
２０１，３０１ 基板
２０２，３０２ 単体チップ
２０３，３０３ 配線（パッド）
２０４，３０４ 配線
２０５，３０５ ワイヤボンディング
２０６，３０６ 導体パターン
２０７，３０７ 樹脂
４０１ 半導体基板
４０２ 保護膜
４０３ 再配線層
４０４ 銅ポスト
４０５ 樹脂
５０１，５０４ パッド
５０２，５０５ 配線
５０３ 外部接続パッド
５０６ ビア
６０１ ＶＤＤプレーン
６０２，６０７，６０９，６１１ パッド
６０３，６０４，６０８，６１０，６１２ ビア
６０５ 外部接続パッド
６０６ ＧＮＤプレーン
７０１，７０４ パッド
７０２ ビア
７０３，７０５，７０６，７０７ 配線
８０１、８０２ パッド
８０３ ビア
８０４，８０５ 配線

Claims (7)

  1. 複数のチップピンが予め定められた配置で形成されている搭載面を夫々有する２個の半導体チップと、当該２個の半導体チップを前記搭載面同士が互いに対向するようにその上面及び下面に搭載する基板とを有し、
    前記基板が、前記２個の半導体チップを搭載するための領域とは異なる領域であって、当該基板を前記２個の半導体チップのうち前記下面に搭載された半導体チップを包むように二つ折りしたときに下面となる領域に、前記複数のチップピンに夫々対応する複数のパッケージピンを備え、
    前記複数のパッケージピンが、前記２個の半導体チップのうちのいずれか一方の対応するチップピンにのみ接続されるオプションピンと、前記２個の半導体チップの各々の対応するチップピンに共に接続されるレギュラーピンとを含み、
    前記基板が、前記レギュラーピンにその一端が接続される共通配線と、該共通配線の他端を前記２個の半導体チップの各々の対応するチップピンに接続するための分岐配線部とを有し、
    前記共通配線の他端から前記対応するチップピンまでの配線距離を実質上互いに等しくする位置で、前記分岐配線部を構成する表層側信号層及び裏層側信号層が前記対応するチップピンに各々接続されていることを特徴とする積層型半導体パッケージ。
  2. 請求項１に記載の積層型半導体パッケージにおいて、
    前記複数のパッケージピンが前記予め定められた配置と同じ配置で形成されていることを特徴とする積層型半導体パッケージ。
  3. 請求項１又は２に記載の積層型半導体パッケージにおいて、
    前記分岐配線部が、前記対応するチップピンの中間位置近傍に形成され、かつ前記共通配線の他端に接続されたビアと、該ビアと前記対応するチップピンとを接続する実質的に長さの等しい表層側信号層及び裏層側信号層を有していることを特徴とする積層型半導体パッケージ。
  4. 請求項１乃至３のいずれか一項に記載の積層型半導体パッケージにおいて、
    前記基板が、グランド配線及び／又は電源配線を有する多層基板であって、前記共通配線及び前記分岐配線部が前記グランド配線及び／又は電源配線とともに伝送線路を構成することを特徴とする積層型半導体パッケージ。
  5. 請求項４に記載の積層型半導体パッケージにおいて、
    前記伝送線路は、マイクロストリップ線路、ストリップ線路、及び平行線路のうちのいずれかとして構成されていることを特徴とする積層型半導体パッケージ。
  6. 請求項５に記載の積層型半導体パッケージにおいて、
    伝送線路を構成する前記グランド配線及び／又は電源配線は、複数のグランド配線及び／又は電源配線部から構成された部分、又は、ビアや他の配線により部分的に分断されている部分を含んでいることを特徴とする積層型半導体パッケージ。
  7. 請求項１乃至６のいずれかに記載の積層型半導体パッケージにおいて、
    前記半導体チップは、単体チップ（ベアダイ）、又は基板上に前記単体チップを搭載し、前記単体チップの配線（パッド）と前記基板上の配線をワイヤボンディング、インナーリードボンディング、及びフリップチップ接続のいずれかにより電気的に接続され、基板上の導体パターンを保護するために樹脂封止されたパッケージ構造にしたもの、又はウエハレベルＣＳＰ、あるいはウエハプロセスパッケージのいずれかであることを特徴とする積層型半導体パッケージ。
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