JP2003133518A - 半導体モジュール - Google Patents
半導体モジュールInfo
- Publication number
- JP2003133518A JP2003133518A JP2001331261A JP2001331261A JP2003133518A JP 2003133518 A JP2003133518 A JP 2003133518A JP 2001331261 A JP2001331261 A JP 2001331261A JP 2001331261 A JP2001331261 A JP 2001331261A JP 2003133518 A JP2003133518 A JP 2003133518A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor module
- semiconductor
- substrate
- substrates
- external connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 343
- 239000000758 substrate Substances 0.000 claims abstract description 216
- 239000000853 adhesive Substances 0.000 abstract description 20
- 230000001070 adhesive effect Effects 0.000 abstract description 20
- 229910000679 solder Inorganic materials 0.000 description 51
- 230000008094 contradictory effect Effects 0.000 description 10
- 238000004806 packaging method and process Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 101000935043 Homo sapiens Integrin beta-1 Proteins 0.000 description 1
- 101000914514 Homo sapiens T-cell-specific surface glycoprotein CD28 Proteins 0.000 description 1
- 102100025304 Integrin beta-1 Human genes 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 102100027213 T-cell-specific surface glycoprotein CD28 Human genes 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000379 polypropylene carbonate Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5387—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
- H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1029—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
- H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 半導体チップを高密度に、かつ確実に実装す
ること。 【解決手段】 複数の基板２０，２０′をフレキシブル
ケーブル３０によって一連に接続した状態で相互に積層
するとともに、各基板２０，２０′において互いに対向
する面にそれぞれ半導体パッケージ１０を実装し、かつ
これら半導体パッケージ１０の相互間を接着剤４０によ
って接着保持させるようにしている。また、最下層とな
る基板２０′に設けた外部リード５０を介してマザー基
板９０に実装されるように構成している。
ること。 【解決手段】 複数の基板２０，２０′をフレキシブル
ケーブル３０によって一連に接続した状態で相互に積層
するとともに、各基板２０，２０′において互いに対向
する面にそれぞれ半導体パッケージ１０を実装し、かつ
これら半導体パッケージ１０の相互間を接着剤４０によ
って接着保持させるようにしている。また、最下層とな
る基板２０′に設けた外部リード５０を介してマザー基
板９０に実装されるように構成している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体モジュー
ルに関するもので、より詳細には、高密度に半導体チッ
プを実装できる半導体モジュールに関するものである。
ルに関するもので、より詳細には、高密度に半導体チッ
プを実装できる半導体モジュールに関するものである。
【０００２】
【従来の技術】図１２は、この種の半導体モジュールの
構成を示すもので、（ａ）は平面図、（ｂ）は側面図で
ある。この半導体モジュールは、基板２の表裏両面にそ
れぞれ半導体パッケージ１を実装して構成されている。
半導体パッケージ１は、図示しない半導体チップを封止
体１ａによって封止したもので、外部リード１ｂを介し
て基板２に実装されている。また基板２には、外部接続
端子５が設けてある。
構成を示すもので、（ａ）は平面図、（ｂ）は側面図で
ある。この半導体モジュールは、基板２の表裏両面にそ
れぞれ半導体パッケージ１を実装して構成されている。
半導体パッケージ１は、図示しない半導体チップを封止
体１ａによって封止したもので、外部リード１ｂを介し
て基板２に実装されている。また基板２には、外部接続
端子５が設けてある。
【０００３】図１３は、図１２の半導体モジュールの実
装例を示したもので、（ａ）は半導体モジュールを平面
的に並べて実装した状態の側面図、（ｂ）は半導体モジ
ュールを積層実装した状態の側面図である。図示するよ
うに、半導体モジュールは、外部接続端子５，５′を介
してマザー基板９に実装することにより所望の機能を果
たすようになる。
装例を示したもので、（ａ）は半導体モジュールを平面
的に並べて実装した状態の側面図、（ｂ）は半導体モジ
ュールを積層実装した状態の側面図である。図示するよ
うに、半導体モジュールは、外部接続端子５，５′を介
してマザー基板９に実装することにより所望の機能を果
たすようになる。
【０００４】
【発明が解決しようとする課題】ところで、昨今におい
ては、電子機器に対して小型・薄型化と、高機能・高性
能化という相反する要求がある。このため、これらの電
子機器に用いられる半導体モジュールとしては、半導体
チップをいかに高密度に実装できるかが重要な課題とな
る。
ては、電子機器に対して小型・薄型化と、高機能・高性
能化という相反する要求がある。このため、これらの電
子機器に用いられる半導体モジュールとしては、半導体
チップをいかに高密度に実装できるかが重要な課題とな
る。
【０００５】しかしながら、図１３（ａ）に示すよう
に、複数の半導体モジュールを平面的に並べて実装した
場合には、半導体モジュールの実装対象であるマザー基
板９に、半導体モジュールの個数に応じた実装占有面積
が必要となり、半導体パッケージ１（半導体チップ）を
高密度に実装することが困難である。
に、複数の半導体モジュールを平面的に並べて実装した
場合には、半導体モジュールの実装対象であるマザー基
板９に、半導体モジュールの個数に応じた実装占有面積
が必要となり、半導体パッケージ１（半導体チップ）を
高密度に実装することが困難である。
【０００６】これに対して、図１３（ｂ）に示すよう
に、複数の半導体モジュールを互いに積層した状態で実
装する場合には、平面的に並べて実装する場合に比べ
て、マザー基板９における半導体モジュールの実装占有
面積を低減することができる。
に、複数の半導体モジュールを互いに積層した状態で実
装する場合には、平面的に並べて実装する場合に比べ
て、マザー基板９における半導体モジュールの実装占有
面積を低減することができる。
【０００７】しかしながら、複数の半導体モジュールを
積層する場合には、上層となる半導体モジュールに実装
した半導体パッケージ１と、下層となる半導体モジュー
ルに実装した半導体パッケージ１との間に十分な間隔を
確保する必要がある。すなわち、熱の影響によって反り
が生じた場合、あるいは振動が加わった場合にも、半導
体パッケージ１が相互に接触する事態を防止するための
間隔を確保して半導体モジュールを相互に積層しなけれ
ばならない。
積層する場合には、上層となる半導体モジュールに実装
した半導体パッケージ１と、下層となる半導体モジュー
ルに実装した半導体パッケージ１との間に十分な間隔を
確保する必要がある。すなわち、熱の影響によって反り
が生じた場合、あるいは振動が加わった場合にも、半導
体パッケージ１が相互に接触する事態を防止するための
間隔を確保して半導体モジュールを相互に積層しなけれ
ばならない。
【０００８】このため、上層となる半導体モジュールに
あっては、外部接続端子５を長大化せざるを得ず、該外
部接続端子５の剛性低下から、マザー基板９に保持して
おくことが困難になる虞れがある。
あっては、外部接続端子５を長大化せざるを得ず、該外
部接続端子５の剛性低下から、マザー基板９に保持して
おくことが困難になる虞れがある。
【０００９】しかも、上層となる半導体モジュールの外
部接続端子５は、下層となる半導体モジュールのものよ
りも外周側に配置しなければならない。このため、半導
体モジュールの積層数が増えた場合には、この外部接続
端子５の分だけ漸次実装占有面積が増大することにな
る。
部接続端子５は、下層となる半導体モジュールのものよ
りも外周側に配置しなければならない。このため、半導
体モジュールの積層数が増えた場合には、この外部接続
端子５の分だけ漸次実装占有面積が増大することにな
る。
【００１０】この発明は上記実情に鑑みてなされたもの
で、半導体チップを高密度に、かつ確実に実装すること
のできる半導体モジュールを得ることを目的とする。
で、半導体チップを高密度に、かつ確実に実装すること
のできる半導体モジュールを得ることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体モジュールは、複数の基板
をフレキシブルケーブルによって一連に接続した状態で
相互に積層するとともに、各基板において少なくとも互
いに対向する面にそれぞれ半導体チップを実装し、かつ
これら半導体チップの相互間を接着保持させたことを特
徴とする。
め、この発明にかかる半導体モジュールは、複数の基板
をフレキシブルケーブルによって一連に接続した状態で
相互に積層するとともに、各基板において少なくとも互
いに対向する面にそれぞれ半導体チップを実装し、かつ
これら半導体チップの相互間を接着保持させたことを特
徴とする。
【００１２】この発明によれば、半導体チップを備えた
基板を複数積層するとともに、対向する半導体チップの
相互間を接着保持させたので、半導体チップが直接接触
する事態を招来することなく相互間隔を最小限にするこ
とができる。
基板を複数積層するとともに、対向する半導体チップの
相互間を接着保持させたので、半導体チップが直接接触
する事態を招来することなく相互間隔を最小限にするこ
とができる。
【００１３】つぎの発明にかかる半導体モジュールは、
上記の発明において、最外層に配置した基板に、マザー
基板に実装するための外部接続端子を設けたことを特徴
とする。
上記の発明において、最外層に配置した基板に、マザー
基板に実装するための外部接続端子を設けたことを特徴
とする。
【００１４】この発明によれば、最外層に配置した基板
の外部接続端子を介して半導体モジュールをマザー基板
に実装することができる。
の外部接続端子を介して半導体モジュールをマザー基板
に実装することができる。
【００１５】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記外部接続端子が、前記基板か
ら外部に延在するリードであることを特徴とする。
上記の発明において、前記外部接続端子が、前記基板か
ら外部に延在するリードであることを特徴とする。
【００１６】この発明によれば、リードを介して半導体
モジュールをマザー基板に実装することができる。
モジュールをマザー基板に実装することができる。
【００１７】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記外部接続端子が、前記マザー
基板に設けたソケットに着脱可能に装着されるコネクタ
ピンであることを特徴とする。
上記の発明において、前記外部接続端子が、前記マザー
基板に設けたソケットに着脱可能に装着されるコネクタ
ピンであることを特徴とする。
【００１８】この発明によれば、コネクタピンをソケッ
トに装着することにより、半導体モジュールをマザー基
板に対して着脱可能に実装することができる。
トに装着することにより、半導体モジュールをマザー基
板に対して着脱可能に実装することができる。
【００１９】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記外部接続端子が、前記マザー
基板に対して表面実装するためのバンプであることを特
徴とする。
上記の発明において、前記外部接続端子が、前記マザー
基板に対して表面実装するためのバンプであることを特
徴とする。
【００２０】この発明によれば、バンプを介して半導体
モジュールをマザー基板に表面実装することができる。
モジュールをマザー基板に表面実装することができる。
【００２１】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記バンプを設けた基板に、該バ
ンプに生じるひずみを緩和するためのダミー部材を設け
たことを特徴とする。
上記の発明において、前記バンプを設けた基板に、該バ
ンプに生じるひずみを緩和するためのダミー部材を設け
たことを特徴とする。
【００２２】この発明によれば、ダミー部材が存在する
ことによってバンプのひずみを緩和することができる。
ことによってバンプのひずみを緩和することができる。
【００２３】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記複数の基板をマザー基板に立
設する態様で実装するための外部接続端子を設けたこと
を特徴とする。
上記の発明において、前記複数の基板をマザー基板に立
設する態様で実装するための外部接続端子を設けたこと
を特徴とする。
【００２４】この発明によれば、外部接続端子を介して
半導体モジュールをマザー基板に実装した場合、複数の
基板が立設するようになる。
半導体モジュールをマザー基板に実装した場合、複数の
基板が立設するようになる。
【００２５】つぎの発明にかかる半導体モジュールは、
上記の発明において、互いに離隔した位置に配置される
基板の端部にそれぞれ前記外部接続端子を設けたことを
特徴とする。
上記の発明において、互いに離隔した位置に配置される
基板の端部にそれぞれ前記外部接続端子を設けたことを
特徴とする。
【００２６】この発明によれば、互いに離隔した位置に
おいて基板をマザー基板に保持させることができる。
おいて基板をマザー基板に保持させることができる。
【００２７】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記外部接続端子が、前記基板か
ら外部に延在するリードであることを特徴とする。
上記の発明において、前記外部接続端子が、前記基板か
ら外部に延在するリードであることを特徴とする。
【００２８】この発明によれば、リードを介して半導体
モジュールをマザー基板に実装することができる。
モジュールをマザー基板に実装することができる。
【００２９】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記外部接続端子が、前記マザー
基板に設けたコネクタに着脱可能に装着されるコネクタ
端子であることを特徴とする。
上記の発明において、前記外部接続端子が、前記マザー
基板に設けたコネクタに着脱可能に装着されるコネクタ
端子であることを特徴とする。
【００３０】この発明によれば、コネクタ端子をコネク
タに装着することによって半導体モジュールをマザー基
板に対して着脱可能に実装することができる。
タに装着することによって半導体モジュールをマザー基
板に対して着脱可能に実装することができる。
【００３１】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記コネクタ端子を設けた基板の
端部を、他の基板の端部よりも突出させたことを特徴と
する。
上記の発明において、前記コネクタ端子を設けた基板の
端部を、他の基板の端部よりも突出させたことを特徴と
する。
【００３２】この発明によれば、マザー基板に実装させ
た場合に、コネクタ端子を設けた基板に対して他の基板
が上方に位置するようになる。
た場合に、コネクタ端子を設けた基板に対して他の基板
が上方に位置するようになる。
【００３３】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記半導体チップは外部リードに
よって前記基板に実装したものであることを特徴とす
る。
上記の発明において、前記半導体チップは外部リードに
よって前記基板に実装したものであることを特徴とす
る。
【００３４】この発明によれば、外部リードを介して半
導体チップを基板に実装するようにしている。
導体チップを基板に実装するようにしている。
【００３５】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記半導体チップは前記基板に表
面実装したものであることを特徴とする。
上記の発明において、前記半導体チップは前記基板に表
面実装したものであることを特徴とする。
【００３６】この発明によれば、半導体チップを基板に
表面実装するようにしている。
表面実装するようにしている。
【００３７】つぎの発明にかかる半導体モジュールは、
上記の発明において、前記半導体チップは前記基板にベ
アチップ実装したものであることを特徴とする。
上記の発明において、前記半導体チップは前記基板にベ
アチップ実装したものであることを特徴とする。
【００３８】この発明によれば、半導体チップを基板に
ベアチップ実装するようにしている。
ベアチップ実装するようにしている。
【００３９】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体モジュールの好適な実施の形態を詳
細に説明する。
発明にかかる半導体モジュールの好適な実施の形態を詳
細に説明する。
【００４０】実施の形態１．図１は、この発明の実施の
形態１である半導体モジュールを示したもので、（ａ）
は平面図、（ｂ）は側面図である。ここで例示する半導
体モジュールは、例えばメモリモジュールとして用いら
れるもので、複数（図示の例では４つ）の基板２０を相
互に積層した構造を有している。
形態１である半導体モジュールを示したもので、（ａ）
は平面図、（ｂ）は側面図である。ここで例示する半導
体モジュールは、例えばメモリモジュールとして用いら
れるもので、複数（図示の例では４つ）の基板２０を相
互に積層した構造を有している。
【００４１】これら複数の基板２０は、例えばガラスエ
ポキシ等の比較的剛性を有する樹脂材によって構成した
もので、それぞれの表裏両面に半導体パッケージ１０が
実装してある。半導体パッケージ１０は、図示していな
い半導体チップを封止体によって封止したもので、それ
ぞれ外部リード１０ａを介して基板２０に実装してあ
る。相互に隣接する基板２０に実装した半導体パッケー
ジ１０は、互いに対向するように配置してあり、互いの
間を接着剤４０によって接着保持してある。
ポキシ等の比較的剛性を有する樹脂材によって構成した
もので、それぞれの表裏両面に半導体パッケージ１０が
実装してある。半導体パッケージ１０は、図示していな
い半導体チップを封止体によって封止したもので、それ
ぞれ外部リード１０ａを介して基板２０に実装してあ
る。相互に隣接する基板２０に実装した半導体パッケー
ジ１０は、互いに対向するように配置してあり、互いの
間を接着剤４０によって接着保持してある。
【００４２】また、上述した複数の基板２０は、フレキ
シブルケーブル３０によって一連に接続してある。フレ
キシブルケーブル３０は、図示しない導体部を絶縁性フ
ィルムで覆うことにより構成したもので、近接する基板
２０の相互間を接続するのに十分な可撓性を有してい
る。フレキシブルケーブル３０の絶縁性フィルムとして
は、例えばポリイミド、ポリエステル、ポリプロピレ
ン、ポリカーボネート等が挙げられるが、十分な可撓性
を有するものであれば他の材料であっても構わない。フ
レキシブルケーブル３０の導体部としては、例えば銅等
の導電性を有する材料を用いることができる。
シブルケーブル３０によって一連に接続してある。フレ
キシブルケーブル３０は、図示しない導体部を絶縁性フ
ィルムで覆うことにより構成したもので、近接する基板
２０の相互間を接続するのに十分な可撓性を有してい
る。フレキシブルケーブル３０の絶縁性フィルムとして
は、例えばポリイミド、ポリエステル、ポリプロピレ
ン、ポリカーボネート等が挙げられるが、十分な可撓性
を有するものであれば他の材料であっても構わない。フ
レキシブルケーブル３０の導体部としては、例えば銅等
の導電性を有する材料を用いることができる。
【００４３】図２は、基板２０の断面側面図を示したも
のである。この図からも明らかなように、フレキシブル
ケーブル３０は、基板２０に挟まれる態様で配置してあ
り、該基板２０に設けたスルーホール２０ａを通じて基
板２０の配線パターン２０ｂと接続できるようになって
いる。
のである。この図からも明らかなように、フレキシブル
ケーブル３０は、基板２０に挟まれる態様で配置してあ
り、該基板２０に設けたスルーホール２０ａを通じて基
板２０の配線パターン２０ｂと接続できるようになって
いる。
【００４４】また、最外層（最下層）に配置した基板
（以下、他の基板との相違を表現するために符号を２
０′とする）には、マザー基板９０に実装する際の外部
接続端子となる外部接続リード５０が設けてある。この
外部接続リード５０は、最下層に配置した基板２０′か
ら下方に向けて外部に延在するように設けたもので、該
基板２０′の裏面に実装した半導体パッケージ１０の高
さよりも長く構成してある。
（以下、他の基板との相違を表現するために符号を２
０′とする）には、マザー基板９０に実装する際の外部
接続端子となる外部接続リード５０が設けてある。この
外部接続リード５０は、最下層に配置した基板２０′か
ら下方に向けて外部に延在するように設けたもので、該
基板２０′の裏面に実装した半導体パッケージ１０の高
さよりも長く構成してある。
【００４５】図には明示していないが、基板２０′に設
けた外部接続リード５０は、当該基板２０′の配線パタ
ーン２０ｂに接続されたものである。従って、この外部
接続リード５０を介して半導体モジュールをマザー基板
９０に実装すれば、基板２０，２０′に実装した半導体
パッケージ１０（半導体チップ）が所望の機能を果たす
ようになる。
けた外部接続リード５０は、当該基板２０′の配線パタ
ーン２０ｂに接続されたものである。従って、この外部
接続リード５０を介して半導体モジュールをマザー基板
９０に実装すれば、基板２０，２０′に実装した半導体
パッケージ１０（半導体チップ）が所望の機能を果たす
ようになる。
【００４６】ここで、上記のように構成した半導体モジ
ュールによれば、表裏両面に半導体パッケージ１０を実
装した基板２０，２０′を相互に積層した状態で、互い
に対向する半導体パッケージ１０の相互間を接着剤４０
によって接着保持してあるため、熱や振動が加わった場
合にもこれら半導体パッケージ１０が直接相互に接触す
る事態を招来することなく、両者の実装間隔を最小限と
することが可能になる。しかも、最下層に配置される基
板２０′に設けた外部接続リード５０を介してマザー基
板９０に実装すればよいため、半導体パッケージ１０の
積層数に関わらず外部接続リード５０に剛性不足が招来
されることがなく、マザー基板９０に対する実装占有面
積も最小限となる。
ュールによれば、表裏両面に半導体パッケージ１０を実
装した基板２０，２０′を相互に積層した状態で、互い
に対向する半導体パッケージ１０の相互間を接着剤４０
によって接着保持してあるため、熱や振動が加わった場
合にもこれら半導体パッケージ１０が直接相互に接触す
る事態を招来することなく、両者の実装間隔を最小限と
することが可能になる。しかも、最下層に配置される基
板２０′に設けた外部接続リード５０を介してマザー基
板９０に実装すればよいため、半導体パッケージ１０の
積層数に関わらず外部接続リード５０に剛性不足が招来
されることがなく、マザー基板９０に対する実装占有面
積も最小限となる。
【００４７】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
【００４８】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２０′に半導体パッケージ
１０を実装するとともに、相互に積層した基板２０，２
０′の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２０，２０′の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２０，２０′と半導体パッケージ１０との実装部
にストレス等の影響を与える虞れがなく、より信頼性の
高い半導体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２０′に半導体パッケージ
１０を実装するとともに、相互に積層した基板２０，２
０′の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２０，２０′の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２０，２０′と半導体パッケージ１０との実装部
にストレス等の影響を与える虞れがなく、より信頼性の
高い半導体モジュールを提供することが可能になる。
【００４９】実施の形態２．つぎに、この発明の実施の
形態２について説明する。上述した実施の形態１の半導
体モジュールでは、外部接続端子として最下層に配置さ
れる基板２０′に外部接続リード５０を設けたものを示
したが、本実施の形態２の半導体モジュールでは、この
外部接続リード５０の代わりに、外部接続端子としてコ
ネクタピン６０を設けるようにしている。
形態２について説明する。上述した実施の形態１の半導
体モジュールでは、外部接続端子として最下層に配置さ
れる基板２０′に外部接続リード５０を設けたものを示
したが、本実施の形態２の半導体モジュールでは、この
外部接続リード５０の代わりに、外部接続端子としてコ
ネクタピン６０を設けるようにしている。
【００５０】図３は、本実施の形態２の半導体モジュー
ルを示す。図３において最外層（最下層）に配置される
基板２１の裏面には、その全面にコネクタピン６０が設
けてある。このコネクタピン６０は、マザー基板９０に
設けたソケット１００に対して着脱可能に装着できるよ
うに構成したものである。
ルを示す。図３において最外層（最下層）に配置される
基板２１の裏面には、その全面にコネクタピン６０が設
けてある。このコネクタピン６０は、マザー基板９０に
設けたソケット１００に対して着脱可能に装着できるよ
うに構成したものである。
【００５１】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
１を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
１を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
【００５２】上記のように構成した半導体モジュールに
おいても、表面に半導体パッケージ１０を実装した基板
２０，２１を相互に積層した状態で、互いに対向する半
導体パッケージ１０の相互間を接着剤４０によって接着
保持してあるため、熱や振動が加わった場合にもこれら
半導体パッケージ１０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２１に設け
たコネクタピン６０をマザー基板９０のソケット１００
に装着すれば、当該マザー基板９０に半導体モジュール
を実装することができるため、半導体パッケージ１０の
積層数に関わらずコネクタピン６０に剛性不足が招来さ
れることがなく、マザー基板９０に対する実装占有面積
も最小限となる。
おいても、表面に半導体パッケージ１０を実装した基板
２０，２１を相互に積層した状態で、互いに対向する半
導体パッケージ１０の相互間を接着剤４０によって接着
保持してあるため、熱や振動が加わった場合にもこれら
半導体パッケージ１０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２１に設け
たコネクタピン６０をマザー基板９０のソケット１００
に装着すれば、当該マザー基板９０に半導体モジュール
を実装することができるため、半導体パッケージ１０の
積層数に関わらずコネクタピン６０に剛性不足が招来さ
れることがなく、マザー基板９０に対する実装占有面積
も最小限となる。
【００５３】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
【００５４】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２１に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２１
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２１の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２１と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２１に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２１
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２１の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２１と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
【００５５】さらに、本実施の形態２の半導体モジュー
ルによれば、ソケット１００に対してコネクタピン６０
が着脱可能であるため、半導体モジュールに交換、検査
および回収が必要となった場合にこれに容易に、かつ迅
速に対応することが可能となり、そのメンテナンス性が
著しく高まるようになる。
ルによれば、ソケット１００に対してコネクタピン６０
が着脱可能であるため、半導体モジュールに交換、検査
および回収が必要となった場合にこれに容易に、かつ迅
速に対応することが可能となり、そのメンテナンス性が
著しく高まるようになる。
【００５６】実施の形態３．つぎに、この発明の実施の
形態３について説明する。上述した実施の形態１の半導
体モジュールでは、外部接続端子として最下層に配置さ
れる基板２０′に外部接続リード５０を設けたものを示
したが、本実施の形態３の半導体モジュールでは、この
外部接続リード５０の代わりに、外部接続端子としては
んだボール（バンプ）を設けるようにしている。
形態３について説明する。上述した実施の形態１の半導
体モジュールでは、外部接続端子として最下層に配置さ
れる基板２０′に外部接続リード５０を設けたものを示
したが、本実施の形態３の半導体モジュールでは、この
外部接続リード５０の代わりに、外部接続端子としては
んだボール（バンプ）を設けるようにしている。
【００５７】図４は、本実施の形態３の半導体モジュー
ルを示す。図４において最外層（最下層）に配置される
基板２２の裏面には、その全面にはんだボール７０が設
けてある。このはんだボール７０は、マザー基板９０に
設けた接続端子パッド９０ｂに載せた状態で、加熱およ
び加圧することにより、該接続端子パッド９０ｂに溶着
されるように構成したものである。
ルを示す。図４において最外層（最下層）に配置される
基板２２の裏面には、その全面にはんだボール７０が設
けてある。このはんだボール７０は、マザー基板９０に
設けた接続端子パッド９０ｂに載せた状態で、加熱およ
び加圧することにより、該接続端子パッド９０ｂに溶着
されるように構成したものである。
【００５８】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
２を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
２を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
【００５９】上記のように構成した半導体モジュールに
おいても、表面に半導体パッケージ１０を実装した基板
２０，２２を相互に積層した状態で、互いに対向する半
導体パッケージ１０の相互間を接着剤４０によって接着
保持してあるため、熱や振動が加わった場合にもこれら
半導体パッケージ１０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２２に設け
たはんだボール７０をマザー基板９０の接続端子パッド
９０ｂに溶着させれば、当該マザー基板９０に半導体モ
ジュールを実装することができるため、マザー基板９０
に対する実装占有面積が最小限となる。この場合、半導
体パッケージ１０の積層数に関わらずはんだボール７０
に剛性不足が招来されることがないのはいうまでもな
い。
おいても、表面に半導体パッケージ１０を実装した基板
２０，２２を相互に積層した状態で、互いに対向する半
導体パッケージ１０の相互間を接着剤４０によって接着
保持してあるため、熱や振動が加わった場合にもこれら
半導体パッケージ１０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２２に設け
たはんだボール７０をマザー基板９０の接続端子パッド
９０ｂに溶着させれば、当該マザー基板９０に半導体モ
ジュールを実装することができるため、マザー基板９０
に対する実装占有面積が最小限となる。この場合、半導
体パッケージ１０の積層数に関わらずはんだボール７０
に剛性不足が招来されることがないのはいうまでもな
い。
【００６０】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
【００６１】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２２に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２２
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２２の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２２と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２２に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２２
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２２の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２２と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
【００６２】さらに、本実施の形態３の半導体モジュー
ルによれば、マザー基板９０に実装した状態において基
板２２とマザー基板９０との隙間が、実施の形態１およ
び実施の形態２よりも小さくなる。従って、マザー基板
９０からの実装高さを低減することが可能となり、実装
密度がより高まるようになる。
ルによれば、マザー基板９０に実装した状態において基
板２２とマザー基板９０との隙間が、実施の形態１およ
び実施の形態２よりも小さくなる。従って、マザー基板
９０からの実装高さを低減することが可能となり、実装
密度がより高まるようになる。
【００６３】実施の形態４．つぎに、この発明の実施の
形態４について説明する。上述した実施の形態１の半導
体モジュールでは、外部接続端子として最下層に配置さ
れる基板２０′に外部接続リード５０を設けたものを示
したが、本実施の形態４の半導体モジュールでは、この
外部接続リード５０の代わりに、外部接続端子としては
んだ部材（バンプ）を設けるようにしている。
形態４について説明する。上述した実施の形態１の半導
体モジュールでは、外部接続端子として最下層に配置さ
れる基板２０′に外部接続リード５０を設けたものを示
したが、本実施の形態４の半導体モジュールでは、この
外部接続リード５０の代わりに、外部接続端子としては
んだ部材（バンプ）を設けるようにしている。
【００６４】図５は、本実施の形態４の半導体モジュー
ルを示す。図５において最外層（最下層）に配置される
基板２３の裏面には、その全面にはんだ部材８０が設け
てある。このはんだ部材８０は、マザー基板９０に設け
た接続端子パッド９０ｃに載せた状態で、加熱および加
圧することにより、該接続端子パッド９０ｃに溶着され
るように構成したものである。
ルを示す。図５において最外層（最下層）に配置される
基板２３の裏面には、その全面にはんだ部材８０が設け
てある。このはんだ部材８０は、マザー基板９０に設け
た接続端子パッド９０ｃに載せた状態で、加熱および加
圧することにより、該接続端子パッド９０ｃに溶着され
るように構成したものである。
【００６５】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
３を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
３を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
【００６６】上記のように構成した半導体モジュールに
おいても、表面に半導体パッケージ１０を実装した基板
２０，２３を相互に積層した状態で、互いに対向する半
導体パッケージ１０の相互間を接着剤４０によって接着
保持してあるため、熱や振動が加わった場合にもこれら
半導体パッケージ１０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２３に設け
たはんだ部材８０をマザー基板９０の接続端子パッド９
０ｃに溶着させれば、当該マザー基板９０に半導体モジ
ュールを実装することができるため、マザー基板９０に
対する実装占有面積が最小限となる。この場合、半導体
パッケージ１０の積層数に関わらずはんだ部材８０に剛
性不足が招来されることがないのはいうまでもない。
おいても、表面に半導体パッケージ１０を実装した基板
２０，２３を相互に積層した状態で、互いに対向する半
導体パッケージ１０の相互間を接着剤４０によって接着
保持してあるため、熱や振動が加わった場合にもこれら
半導体パッケージ１０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２３に設け
たはんだ部材８０をマザー基板９０の接続端子パッド９
０ｃに溶着させれば、当該マザー基板９０に半導体モジ
ュールを実装することができるため、マザー基板９０に
対する実装占有面積が最小限となる。この場合、半導体
パッケージ１０の積層数に関わらずはんだ部材８０に剛
性不足が招来されることがないのはいうまでもない。
【００６７】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
【００６８】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２３に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２３
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２３の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２３と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２３に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２３
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２３の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２３と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
【００６９】さらに、本実施の形態４の半導体モジュー
ルによれば、マザー基板９０に実装した状態において基
板２３とマザー基板９０との隙間が、実施の形態１およ
び実施の形態２よりも小さくなる。従って、マザー基板
９０からの実装高さを低減することが可能となり、実装
密度がより高まるようになる。
ルによれば、マザー基板９０に実装した状態において基
板２３とマザー基板９０との隙間が、実施の形態１およ
び実施の形態２よりも小さくなる。従って、マザー基板
９０からの実装高さを低減することが可能となり、実装
密度がより高まるようになる。
【００７０】実施の形態５．つぎに、この発明の実施の
形態５について説明する。上述した実施の形態３の半導
体モジュールでは、最下層に配置される基板２２の裏面
にはんだボール７０を設けているが、本実施の形態５の
半導体モジュールでは、さらにはんだボール７０を設け
た基板２２′の裏面にダミーはんだボール１１０（ダミ
ー部材）を設けるようにしている。
形態５について説明する。上述した実施の形態３の半導
体モジュールでは、最下層に配置される基板２２の裏面
にはんだボール７０を設けているが、本実施の形態５の
半導体モジュールでは、さらにはんだボール７０を設け
た基板２２′の裏面にダミーはんだボール１１０（ダミ
ー部材）を設けるようにしている。
【００７１】図６は、本実施の形態５の半導体モジュー
ルを示すもので、（ａ）は側面図、（ｂ）は（ａ）にお
ける矢視Ａ図である。図６（ａ）において最外層（最下
層）に配置される基板２２′の裏面には、そのほぼ全面
となる位置にはんだボール７０を設けるとともに、これ
らはんだボール７０の外周となる位置にダミーはんだボ
ール１１０を設けてある。すなわち、図６（ｂ）に示す
ように、基板２２′の裏面において、はんだボール７０
は、二点鎖線Ｂで囲まれた長方形の範囲内に配置される
一方、ダミーはんだボール１１０は、はんだボール７０
の配置領域外となる位置に複数（図示の例では４箇所）
配置してある。はんだボール７０およびダミーはんだボ
ール１１０は、上述した実施の形態３と同様、マザー基
板９０に設けた接続端子パッド９０ｄに載せた状態で、
加熱および加圧されて該接続端子パッド９０ｄに溶着さ
れるように構成したものである。但し、ダミーはんだボ
ール１１０に関しては、半導体パッケージ１０と基板２
２′との間を電気的に接続する構成とはなっておらず、
任意の位置に設けることが可能である。
ルを示すもので、（ａ）は側面図、（ｂ）は（ａ）にお
ける矢視Ａ図である。図６（ａ）において最外層（最下
層）に配置される基板２２′の裏面には、そのほぼ全面
となる位置にはんだボール７０を設けるとともに、これ
らはんだボール７０の外周となる位置にダミーはんだボ
ール１１０を設けてある。すなわち、図６（ｂ）に示す
ように、基板２２′の裏面において、はんだボール７０
は、二点鎖線Ｂで囲まれた長方形の範囲内に配置される
一方、ダミーはんだボール１１０は、はんだボール７０
の配置領域外となる位置に複数（図示の例では４箇所）
配置してある。はんだボール７０およびダミーはんだボ
ール１１０は、上述した実施の形態３と同様、マザー基
板９０に設けた接続端子パッド９０ｄに載せた状態で、
加熱および加圧されて該接続端子パッド９０ｄに溶着さ
れるように構成したものである。但し、ダミーはんだボ
ール１１０に関しては、半導体パッケージ１０と基板２
２′との間を電気的に接続する構成とはなっておらず、
任意の位置に設けることが可能である。
【００７２】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
２′を相互に積層するとともに、対向する半導体パッケ
ージ１０の相互間を接着剤４０によって接着保持させて
ある。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
２′を相互に積層するとともに、対向する半導体パッケ
ージ１０の相互間を接着剤４０によって接着保持させて
ある。
【００７３】上記のように構成した半導体モジュールに
おいても、表面に半導体パッケージ１０を実装した基板
２０，２２′を相互に積層した状態で、互いに対向する
半導体パッケージ１０の相互間を接着剤４０によって接
着保持してあるため、熱や振動が加わった場合にもこれ
ら半導体パッケージ１０が直接相互に接触する事態を招
来することなく、両者の実装間隔を最小限とすることが
可能になる。しかも、最下層に配置される基板２２′に
設けたはんだボール７０をマザー基板９０の接続端子パ
ッド９０ｄに溶着させれば、当該マザー基板９０に半導
体モジュールを実装することができるため、マザー基板
９０に対する実装占有面積が最小限となる。この場合、
半導体パッケージ１０の積層数に関わらずはんだボール
７０に剛性不足が招来されることがないのはいうまでも
ない。
おいても、表面に半導体パッケージ１０を実装した基板
２０，２２′を相互に積層した状態で、互いに対向する
半導体パッケージ１０の相互間を接着剤４０によって接
着保持してあるため、熱や振動が加わった場合にもこれ
ら半導体パッケージ１０が直接相互に接触する事態を招
来することなく、両者の実装間隔を最小限とすることが
可能になる。しかも、最下層に配置される基板２２′に
設けたはんだボール７０をマザー基板９０の接続端子パ
ッド９０ｄに溶着させれば、当該マザー基板９０に半導
体モジュールを実装することができるため、マザー基板
９０に対する実装占有面積が最小限となる。この場合、
半導体パッケージ１０の積層数に関わらずはんだボール
７０に剛性不足が招来されることがないのはいうまでも
ない。
【００７４】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
【００７５】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２２′に半導体パッケージ
１０を実装するとともに、相互に積層した基板２０，２
２′の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２０，２２′の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２０，２２′と半導体パッケージ１０との実装部
にストレス等の影響を与える虞れがなく、より信頼性の
高い半導体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２２′に半導体パッケージ
１０を実装するとともに、相互に積層した基板２０，２
２′の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２０，２２′の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２０，２２′と半導体パッケージ１０との実装部
にストレス等の影響を与える虞れがなく、より信頼性の
高い半導体モジュールを提供することが可能になる。
【００７６】さらに、本実施の形態５の半導体モジュー
ルによれば、マザー基板９０に実装した状態において基
板２２′とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。
ルによれば、マザー基板９０に実装した状態において基
板２２′とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。
【００７７】しかも、基板２２′とマザー基板９０との
間に、ダミーはんだボール１１０を介在させているた
め、これら基板２２′およびマザー基板９０との接触点
が増えることになり、基板２２′あるいはマザー基板９
０に反り等の変形が発生した場合にも、ダミーはんだボ
ール１１０の作用により、はんだボール７０に生じるひ
ずみを緩和することが可能である。また、ダミーはんだ
ボール１１０を、はんだボール７０の配置領域の外方に
配置するようにしているため、半導体モジュールをマザ
ー基板９０に実装する場合に、該半導体モジュールが傾
斜する事態を有効に防止することができるようになる。
間に、ダミーはんだボール１１０を介在させているた
め、これら基板２２′およびマザー基板９０との接触点
が増えることになり、基板２２′あるいはマザー基板９
０に反り等の変形が発生した場合にも、ダミーはんだボ
ール１１０の作用により、はんだボール７０に生じるひ
ずみを緩和することが可能である。また、ダミーはんだ
ボール１１０を、はんだボール７０の配置領域の外方に
配置するようにしているため、半導体モジュールをマザ
ー基板９０に実装する場合に、該半導体モジュールが傾
斜する事態を有効に防止することができるようになる。
【００７８】実施の形態６．つぎに、この発明の実施の
形態６について説明する。上述した実施の形態５の半導
体モジュールでは、ダミー部材としてダミーはんだボー
ル１１０を設けているが、本実施の形態６の半導体モジ
ュールでは、ダミー部材としてダミーリードを設けるよ
うにしている。
形態６について説明する。上述した実施の形態５の半導
体モジュールでは、ダミー部材としてダミーはんだボー
ル１１０を設けているが、本実施の形態６の半導体モジ
ュールでは、ダミー部材としてダミーリードを設けるよ
うにしている。
【００７９】図７は、本実施の形態６の半導体モジュー
ルを示すもので、（ａ）は側面図、（ｂ）は（ａ）にお
ける矢視Ｃ図である。図７において最外層（最下層）に
配置される基板２２″の裏面には、そのほぼ全面となる
位置にはんだボール７０を設けるとともに、これらはん
だボール７０の外周となる位置にダミーリード１１１を
設けてある。すなわち、図７（ｂ）に示すように、基板
２２″の裏面において、はんだボール７０は、ほぼ中央
となる長方形の範囲内に配置される一方、ダミーリード
１１１は、はんだボール７０の配置領域外となる位置に
複数（図示の例では４箇所）配置してある。はんだボー
ル７０は、上述した実施の形態３と同様、マザー基板９
０に設けた接続端子パッド９０ｅに載せた状態で、加熱
および加圧されて該接続端子パッド９０ｅに溶着される
ように構成したものである。ダミーリード１１１は、基
板２２″から下方に向けて外部に延在するように設けた
ものである。このダミーリード１１１の高さは、はんだ
ボール７０が溶着した場合の高さと同一になるように構
成してある。つまり、実装前の状態では、はんだボール
７０よりもわずかに高さが低くなるようにダミーリード
１１１を設けるようにしている。なお、ダミーリード１
１１に関しては、半導体パッケージ１０と基板２２″と
の間を電気的に接続する構成とはなっておらず、任意の
位置に設けることが可能である。
ルを示すもので、（ａ）は側面図、（ｂ）は（ａ）にお
ける矢視Ｃ図である。図７において最外層（最下層）に
配置される基板２２″の裏面には、そのほぼ全面となる
位置にはんだボール７０を設けるとともに、これらはん
だボール７０の外周となる位置にダミーリード１１１を
設けてある。すなわち、図７（ｂ）に示すように、基板
２２″の裏面において、はんだボール７０は、ほぼ中央
となる長方形の範囲内に配置される一方、ダミーリード
１１１は、はんだボール７０の配置領域外となる位置に
複数（図示の例では４箇所）配置してある。はんだボー
ル７０は、上述した実施の形態３と同様、マザー基板９
０に設けた接続端子パッド９０ｅに載せた状態で、加熱
および加圧されて該接続端子パッド９０ｅに溶着される
ように構成したものである。ダミーリード１１１は、基
板２２″から下方に向けて外部に延在するように設けた
ものである。このダミーリード１１１の高さは、はんだ
ボール７０が溶着した場合の高さと同一になるように構
成してある。つまり、実装前の状態では、はんだボール
７０よりもわずかに高さが低くなるようにダミーリード
１１１を設けるようにしている。なお、ダミーリード１
１１に関しては、半導体パッケージ１０と基板２２″と
の間を電気的に接続する構成とはなっておらず、任意の
位置に設けることが可能である。
【００８０】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
２″を相互に積層するとともに、対向する半導体パッケ
ージ１０の相互間を接着剤４０によって接着保持させて
ある。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
２″を相互に積層するとともに、対向する半導体パッケ
ージ１０の相互間を接着剤４０によって接着保持させて
ある。
【００８１】上記のように構成した半導体モジュールに
おいても、表面に半導体パッケージ１０を実装した基板
２０，２２″を相互に積層した状態で、互いに対向する
半導体パッケージ１０の相互間を接着剤４０によって接
着保持してあるため、熱や振動が加わった場合にもこれ
ら半導体パッケージ１０が直接相互に接触する事態を招
来することなく、両者の実装間隔を最小限とすることが
可能になる。しかも、最下層に配置される基板２２″に
設けたはんだボール７０をマザー基板９０の接続端子パ
ッド９０ｅに溶着させれば、当該マザー基板９０に半導
体モジュールを実装することができるため、マザー基板
９０に対する実装占有面積が最小限となる。この場合、
半導体パッケージ１０の積層数に関わらずはんだボール
７０に剛性不足が招来されることがないのはいうまでも
ない。
おいても、表面に半導体パッケージ１０を実装した基板
２０，２２″を相互に積層した状態で、互いに対向する
半導体パッケージ１０の相互間を接着剤４０によって接
着保持してあるため、熱や振動が加わった場合にもこれ
ら半導体パッケージ１０が直接相互に接触する事態を招
来することなく、両者の実装間隔を最小限とすることが
可能になる。しかも、最下層に配置される基板２２″に
設けたはんだボール７０をマザー基板９０の接続端子パ
ッド９０ｅに溶着させれば、当該マザー基板９０に半導
体モジュールを実装することができるため、マザー基板
９０に対する実装占有面積が最小限となる。この場合、
半導体パッケージ１０の積層数に関わらずはんだボール
７０に剛性不足が招来されることがないのはいうまでも
ない。
【００８２】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。
【００８３】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２２″に半導体パッケージ
１０を実装するとともに、相互に積層した基板２０，２
２″の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２０，２２″の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２０，２２″と半導体パッケージ１０との実装部
にストレス等の影響を与える虞れがなく、より信頼性の
高い半導体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２２″に半導体パッケージ
１０を実装するとともに、相互に積層した基板２０，２
２″の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２０，２２″の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２０，２２″と半導体パッケージ１０との実装部
にストレス等の影響を与える虞れがなく、より信頼性の
高い半導体モジュールを提供することが可能になる。
【００８４】さらに、本実施の形態６の半導体モジュー
ルによれば、マザー基板９０に実装した状態において基
板２２″とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。
ルによれば、マザー基板９０に実装した状態において基
板２２″とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。
【００８５】しかも、基板２２″とマザー基板９０との
間に、ダミーリード１１１を介在させているため、これ
ら基板２２″およびマザー基板９０との接触点が増える
ことになり、基板２２″あるいはマザー基板９０に反り
等の変形が発生した場合にも、ダミーリード１１１の作
用により、はんだボール７０に生じるひずみを緩和する
ことが可能である。また、ダミーリード１１１を、はん
だボール７０の配置領域の外方に配置するようにしてい
るため、半導体モジュールをマザー基板９０に実装する
場合に、該半導体モジュールが傾斜する事態を有効に防
止することができるようになる。
間に、ダミーリード１１１を介在させているため、これ
ら基板２２″およびマザー基板９０との接触点が増える
ことになり、基板２２″あるいはマザー基板９０に反り
等の変形が発生した場合にも、ダミーリード１１１の作
用により、はんだボール７０に生じるひずみを緩和する
ことが可能である。また、ダミーリード１１１を、はん
だボール７０の配置領域の外方に配置するようにしてい
るため、半導体モジュールをマザー基板９０に実装する
場合に、該半導体モジュールが傾斜する事態を有効に防
止することができるようになる。
【００８６】実施の形態７．つぎに、この発明の実施の
形態７について説明する。上述した実施の形態３の半導
体モジュールでは、半導体チップとして、外部リード１
０ａを介して基板２０に実装される半導体パッケージ１
０を適用しているが、本実施の形態７では、基板に対し
て表面実装される半導体パッケージを適用している。
形態７について説明する。上述した実施の形態３の半導
体モジュールでは、半導体チップとして、外部リード１
０ａを介して基板２０に実装される半導体パッケージ１
０を適用しているが、本実施の形態７では、基板に対し
て表面実装される半導体パッケージを適用している。
【００８７】図８は、本実施の形態７の半導体モジュー
ルを示す。この半導体モジュールでは、最外層（最下
層）に配置される基板２４′の表面、およびその他の基
板２４の表裏両面に半導体パッケージ１０′を実装して
ある。この半導体パッケージ１０′は、ＢＧＡ（Ball G
rid Array）タイプと称されるもので、下面に外部入出
力用のパッド７１を備えており、該パッド７１を介して
基板２４，２４′に表面実装してある。
ルを示す。この半導体モジュールでは、最外層（最下
層）に配置される基板２４′の表面、およびその他の基
板２４の表裏両面に半導体パッケージ１０′を実装して
ある。この半導体パッケージ１０′は、ＢＧＡ（Ball G
rid Array）タイプと称されるもので、下面に外部入出
力用のパッド７１を備えており、該パッド７１を介して
基板２４，２４′に表面実装してある。
【００８８】また、最下層に配置される基板２４′の裏
面には、はんだボール７０が設けられており、上述した
実施の形態３と同様、マザー基板９０に設けた接続端子
パッド９０ｂに載せた状態で、加熱および加圧されて該
接続端子パッド９０ｂに溶着されるように構成してあ
る。
面には、はんだボール７０が設けられており、上述した
実施の形態３と同様、マザー基板９０に設けた接続端子
パッド９０ｂに載せた状態で、加熱および加圧されて該
接続端子パッド９０ｂに溶着されるように構成してあ
る。
【００８９】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２４，２
４′を相互に積層するとともに、対向する半導体パッケ
ージ１０′の相互間を接着剤４０によって接着保持させ
てある。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２４，２
４′を相互に積層するとともに、対向する半導体パッケ
ージ１０′の相互間を接着剤４０によって接着保持させ
てある。
【００９０】上記のように構成した半導体モジュールに
おいても、表裏両面に半導体パッケージ１０′を実装し
た基板２４，２４′を相互に積層した状態で、互いに対
向する半導体パッケージ１０′の相互間を接着剤４０に
よって接着保持してあるため、熱や振動が加わった場合
にもこれら半導体パッケージ１０′が直接相互に接触す
る事態を招来することなく、両者の実装間隔を最小限と
することが可能になる。しかも、最下層に配置される基
板２４′に設けたはんだボール７０をマザー基板９０の
接続端子パッド９０ｂに溶着させれば、当該マザー基板
９０に半導体モジュールを実装することができるため、
マザー基板９０に対する実装占有面積が最小限となる。
この場合、半導体パッケージ１０′の積層数に関わらず
はんだボール７０に剛性不足が招来されることがないの
はいうまでもない。
おいても、表裏両面に半導体パッケージ１０′を実装し
た基板２４，２４′を相互に積層した状態で、互いに対
向する半導体パッケージ１０′の相互間を接着剤４０に
よって接着保持してあるため、熱や振動が加わった場合
にもこれら半導体パッケージ１０′が直接相互に接触す
る事態を招来することなく、両者の実装間隔を最小限と
することが可能になる。しかも、最下層に配置される基
板２４′に設けたはんだボール７０をマザー基板９０の
接続端子パッド９０ｂに溶着させれば、当該マザー基板
９０に半導体モジュールを実装することができるため、
マザー基板９０に対する実装占有面積が最小限となる。
この場合、半導体パッケージ１０′の積層数に関わらず
はんだボール７０に剛性不足が招来されることがないの
はいうまでもない。
【００９１】これらの結果、半導体パッケージ１０′の
実装密度を著しく高めることが可能になり、これを適用
する電子機器の小型・薄型化と、高機能・高性能化とい
う相反する要求を満たすことができるようになる。
実装密度を著しく高めることが可能になり、これを適用
する電子機器の小型・薄型化と、高機能・高性能化とい
う相反する要求を満たすことができるようになる。
【００９２】また、上記半導体モジュールによれば、比
較的剛性を有した基板２４，２４′に半導体パッケージ
１０′を実装するとともに、相互に積層した基板２４，
２４′の間をフレキシブルケーブル３０によって接続す
るようにしているため、基板２４，２４′の相互間隔を
狭めた場合にも、フレキシブルケーブル３０の撓みに伴
って基板２４，２４′と半導体パッケージ１０′との実
装部にストレス等の影響を与える虞れがなく、より信頼
性の高い半導体モジュールを提供することが可能にな
る。
較的剛性を有した基板２４，２４′に半導体パッケージ
１０′を実装するとともに、相互に積層した基板２４，
２４′の間をフレキシブルケーブル３０によって接続す
るようにしているため、基板２４，２４′の相互間隔を
狭めた場合にも、フレキシブルケーブル３０の撓みに伴
って基板２４，２４′と半導体パッケージ１０′との実
装部にストレス等の影響を与える虞れがなく、より信頼
性の高い半導体モジュールを提供することが可能にな
る。
【００９３】さらに、本実施の形態７の半導体モジュー
ルによれば、マザー基板９０に実装した状態において基
板２４′とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。加えて、半導体パッケ
ージ１０′として表面実装されるものを適用しているた
め、該半導体パッケージ１０′と各基板２４，２４′と
の間の間隙も低減されることになり、より実装高さを低
減することが可能となる。
ルによれば、マザー基板９０に実装した状態において基
板２４′とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。加えて、半導体パッケ
ージ１０′として表面実装されるものを適用しているた
め、該半導体パッケージ１０′と各基板２４，２４′と
の間の間隙も低減されることになり、より実装高さを低
減することが可能となる。
【００９４】実施の形態８．つぎに、この発明の実施の
形態８について説明する。上述した実施の形態３の半導
体モジュールでは、半導体チップとして、外部リード１
０ａを介して基板２０に実装される半導体パッケージ１
０を適用しているが、本実施の形態８では、基板に対し
てベアチップ実装される半導体チップを適用している。
形態８について説明する。上述した実施の形態３の半導
体モジュールでは、半導体チップとして、外部リード１
０ａを介して基板２０に実装される半導体パッケージ１
０を適用しているが、本実施の形態８では、基板に対し
てベアチップ実装される半導体チップを適用している。
【００９５】図９は、本実施の形態８の半導体モジュー
ルを示す。この半導体モジュールでは、最外層（最下
層）に配置される基板２５′の表面、およびその他の基
板２５の表裏両面に半導体チップ１２０を実装してあ
る。この半導体チップ１２０は、ベアチップ状態のもの
であり、異方性導電膜１２１を介して基板２５，２５′
に表面実装してある。異方性導電膜１２１は、半導体チ
ップ１２０と基板２５，２５′との相互間を必要部分の
み導通させるとともに、他の部分は絶縁するように構成
したものである。
ルを示す。この半導体モジュールでは、最外層（最下
層）に配置される基板２５′の表面、およびその他の基
板２５の表裏両面に半導体チップ１２０を実装してあ
る。この半導体チップ１２０は、ベアチップ状態のもの
であり、異方性導電膜１２１を介して基板２５，２５′
に表面実装してある。異方性導電膜１２１は、半導体チ
ップ１２０と基板２５，２５′との相互間を必要部分の
み導通させるとともに、他の部分は絶縁するように構成
したものである。
【００９６】また、最下層に配置される基板２５′の裏
面には、はんだボール７０が設けられており、上述した
実施の形態３と同様、マザー基板９０に設けた接続端子
パッド９０ｂに載せた状態で、加熱および加圧されて該
接続端子パッド９０ｂに溶着されるように構成してあ
る。
面には、はんだボール７０が設けられており、上述した
実施の形態３と同様、マザー基板９０に設けた接続端子
パッド９０ｂに載せた状態で、加熱および加圧されて該
接続端子パッド９０ｂに溶着されるように構成してあ
る。
【００９７】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２５，２
５′を相互に積層するとともに、対向する半導体チップ
１２０の相互間を接着剤４０によって接着保持させてあ
る。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２５，２
５′を相互に積層するとともに、対向する半導体チップ
１２０の相互間を接着剤４０によって接着保持させてあ
る。
【００９８】上記のように構成した半導体モジュールに
おいても、表裏両面に半導体チップ１２０を実装した基
板２５，２５′を相互に積層した状態で、互いに対向す
る半導体チップ１２０の相互間を接着剤４０によって接
着保持してあるため、熱や振動が加わった場合にもこれ
ら半導体チップ１２０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２５′に設
けたはんだボール７０をマザー基板９０の接続端子パッ
ド９０ｂに溶着させれば、当該マザー基板９０に半導体
モジュールを実装することができるため、マザー基板９
０に対する実装占有面積が最小限となる。この場合、半
導体チップ１２０の積層数に関わらずはんだボール７０
に剛性不足が招来されることがないのはいうまでもな
い。
おいても、表裏両面に半導体チップ１２０を実装した基
板２５，２５′を相互に積層した状態で、互いに対向す
る半導体チップ１２０の相互間を接着剤４０によって接
着保持してあるため、熱や振動が加わった場合にもこれ
ら半導体チップ１２０が直接相互に接触する事態を招来
することなく、両者の実装間隔を最小限とすることが可
能になる。しかも、最下層に配置される基板２５′に設
けたはんだボール７０をマザー基板９０の接続端子パッ
ド９０ｂに溶着させれば、当該マザー基板９０に半導体
モジュールを実装することができるため、マザー基板９
０に対する実装占有面積が最小限となる。この場合、半
導体チップ１２０の積層数に関わらずはんだボール７０
に剛性不足が招来されることがないのはいうまでもな
い。
【００９９】これらの結果、半導体チップ１２０の実装
密度を著しく高めることが可能になり、これを適用する
電子機器の小型・薄型化と、高機能・高性能化という相
反する要求を満たすことができるようになる。
密度を著しく高めることが可能になり、これを適用する
電子機器の小型・薄型化と、高機能・高性能化という相
反する要求を満たすことができるようになる。
【０１００】また、上記半導体モジュールによれば、比
較的剛性を有した基板２５，２５′に半導体チップ１２
０を実装するとともに、相互に積層した基板２５，２
５′の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２５，２５′の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２５，２５′と半導体チップ１２０との実装部に
ストレス等の影響を与える虞れがなく、より信頼性の高
い半導体モジュールを提供することが可能になる。
較的剛性を有した基板２５，２５′に半導体チップ１２
０を実装するとともに、相互に積層した基板２５，２
５′の間をフレキシブルケーブル３０によって接続する
ようにしているため、基板２５，２５′の相互間隔を狭
めた場合にも、フレキシブルケーブル３０の撓みに伴っ
て基板２５，２５′と半導体チップ１２０との実装部に
ストレス等の影響を与える虞れがなく、より信頼性の高
い半導体モジュールを提供することが可能になる。
【０１０１】さらに、本実施の形態８の半導体モジュー
ルによれば、マザー基板９０に実装した状態において基
板２５′とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。加えて、半導体チップ
１２０として表面実装されるものを適用しているため、
該半導体チップ１２０と各基板２５，２５′との間の間
隙も低減されることになり、より実装高さを低減するこ
とが可能となる。
ルによれば、マザー基板９０に実装した状態において基
板２５′とマザー基板９０との隙間が、実施の形態１お
よび実施の形態２よりも小さくなる。従って、マザー基
板９０からの実装高さを低減することが可能となり、実
装密度がより高まるようになる。加えて、半導体チップ
１２０として表面実装されるものを適用しているため、
該半導体チップ１２０と各基板２５，２５′との間の間
隙も低減されることになり、より実装高さを低減するこ
とが可能となる。
【０１０２】実施の形態９．つぎに、この発明の実施の
形態９について説明する。上述した実施の形態１の半導
体モジュールでは、基板２０，２０′がマザー基板９０
に対して略平行になるように実装してあるのに対し、本
実施の形態９では、両者が略直角を成すように実装する
ようにしている。
形態９について説明する。上述した実施の形態１の半導
体モジュールでは、基板２０，２０′がマザー基板９０
に対して略平行になるように実装してあるのに対し、本
実施の形態９では、両者が略直角を成すように実装する
ようにしている。
【０１０３】図１０は、本実施の形態９の半導体モジュ
ールを示す。この半導体モジュールでは、積層両端に位
置する基板２６に外部接続リード５１を設けてある。こ
れら外部接続リード５１は、中央に配置される基板２０
の端部、さらにはこれらの間を接続するフレキシブルケ
ーブル３０の湾曲端部よりも外方に突出するように構成
したものである。
ールを示す。この半導体モジュールでは、積層両端に位
置する基板２６に外部接続リード５１を設けてある。こ
れら外部接続リード５１は、中央に配置される基板２０
の端部、さらにはこれらの間を接続するフレキシブルケ
ーブル３０の湾曲端部よりも外方に突出するように構成
したものである。
【０１０４】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
６を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２０，２
６を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
【０１０５】図には明示していないが、基板２６に設け
た外部接続リード５１は、それぞれ当該基板２６の配線
パターンに接続されたものである。従って、この外部接
続リード５１を介して半導体モジュールをマザー基板９
０に実装すれば、基板２６のそれぞれに実装した半導体
パッケージ１０（半導体チップ）が所望の機能を果たす
ようになる。
た外部接続リード５１は、それぞれ当該基板２６の配線
パターンに接続されたものである。従って、この外部接
続リード５１を介して半導体モジュールをマザー基板９
０に実装すれば、基板２６のそれぞれに実装した半導体
パッケージ１０（半導体チップ）が所望の機能を果たす
ようになる。
【０１０６】ここで、上記のように構成した半導体モジ
ュールによれば、表裏両面に半導体パッケージ１０を実
装した基板２０，２６を相互に積層した状態で、互いに
対向する半導体パッケージ１０の相互間を接着剤４０に
よって接着保持してあるため、熱や振動が加わった場合
にもこれら半導体パッケージ１０が直接相互に接触する
事態を招来することなく、両者の実装間隔を最小限とす
ることが可能になる。
ュールによれば、表裏両面に半導体パッケージ１０を実
装した基板２０，２６を相互に積層した状態で、互いに
対向する半導体パッケージ１０の相互間を接着剤４０に
よって接着保持してあるため、熱や振動が加わった場合
にもこれら半導体パッケージ１０が直接相互に接触する
事態を招来することなく、両者の実装間隔を最小限とす
ることが可能になる。
【０１０７】しかも、積層両端に位置する基板２６に設
けた外部接続リード５１を介してマザー基板９０に実装
すれば、各基板２６がマザー基板９０に対して立設した
状態となるため、半導体パッケージ１０の積層数に関わ
らずマザー基板９０からの実装高さが一定となる。この
場合、外部接続リード５１に剛性不足が招来されること
がないのはいうまでもない。
けた外部接続リード５１を介してマザー基板９０に実装
すれば、各基板２６がマザー基板９０に対して立設した
状態となるため、半導体パッケージ１０の積層数に関わ
らずマザー基板９０からの実装高さが一定となる。この
場合、外部接続リード５１に剛性不足が招来されること
がないのはいうまでもない。
【０１０８】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。特に、
高さ方向の制限がある場合であっても、実装する半導体
パッケージの数を増やすことが可能となり、電気機器の
高機能・高性能化に対応することができる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。特に、
高さ方向の制限がある場合であっても、実装する半導体
パッケージの数を増やすことが可能となり、電気機器の
高機能・高性能化に対応することができる。
【０１０９】また、上記半導体モジュールによれば、比
較的剛性を有した基板２０，２６に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２６
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２６の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２６と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
較的剛性を有した基板２０，２６に半導体パッケージ１
０を実装するとともに、相互に積層した基板２０，２６
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２０，２６の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２０，２６と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
【０１１０】さらに、互いに離隔した位置において基板
２６をマザー基板９０に保持させることができるため、
マザー基板９０に対する半導体モジュールの保持がより
強固となる。
２６をマザー基板９０に保持させることができるため、
マザー基板９０に対する半導体モジュールの保持がより
強固となる。
【０１１１】なお、上述した本実施の形態９の半導体モ
ジュールにおいても、実施の形態７および８のように、
半導体チップとしてＢＧＡタイプのもののように表面実
装されるものやベアチップ実装されるものを適用しても
構わない。
ジュールにおいても、実施の形態７および８のように、
半導体チップとしてＢＧＡタイプのもののように表面実
装されるものやベアチップ実装されるものを適用しても
構わない。
【０１１２】実施の形態１０．つぎに、この発明の実施
の形態１０について説明する。上述した実施の形態９の
半導体モジュールでは、外部接続端子として、両端に位
置する基板の端部に設けた外部接続リード５１を用いた
のに対し、本実施の形態１０では、外部接続端子として
コネクタ端子を用いるようにしている。
の形態１０について説明する。上述した実施の形態９の
半導体モジュールでは、外部接続端子として、両端に位
置する基板の端部に設けた外部接続リード５１を用いた
のに対し、本実施の形態１０では、外部接続端子として
コネクタ端子を用いるようにしている。
【０１１３】図１１は、本実施の形態１０の半導体モジ
ュールを示す。この半導体モジュールでは、積層両端に
位置する基板２７を中央に配置される基板２０に対して
オフセット配置し、かつ基板２７の突出側端部にそれぞ
れコネクタ端子１３０を設けてある。これらコネクタ端
子１３０は、マザー基板９０に設けたコネクタ１３１に
対して着脱可能に装着できるように構成したものであ
る。
ュールを示す。この半導体モジュールでは、積層両端に
位置する基板２７を中央に配置される基板２０に対して
オフセット配置し、かつ基板２７の突出側端部にそれぞ
れコネクタ端子１３０を設けてある。これらコネクタ端
子１３０は、マザー基板９０に設けたコネクタ１３１に
対して着脱可能に装着できるように構成したものであ
る。
【０１１４】その他の構成に関しては、上述した実施の
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２７，２
０を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
形態１のものと同様である。すなわち、フレキシブルケ
ーブル３０によって一連に接続した複数の基板２７，２
０を相互に積層するとともに、対向する半導体パッケー
ジ１０の相互間を接着剤４０によって接着保持させてあ
る。
【０１１５】図には明示していないが、基板２７に設け
たコネクタ端子１３０は、それぞれ当該基板２７の配線
パターンに接続されたものである。従って、このコネク
タ端子１３０をマザー基板９０のコネクタ１３１に装着
すれば、基板２７，２０のそれぞれに実装した半導体パ
ッケージ１０（半導体チップ）が所望の機能を果たすよ
うになる。
たコネクタ端子１３０は、それぞれ当該基板２７の配線
パターンに接続されたものである。従って、このコネク
タ端子１３０をマザー基板９０のコネクタ１３１に装着
すれば、基板２７，２０のそれぞれに実装した半導体パ
ッケージ１０（半導体チップ）が所望の機能を果たすよ
うになる。
【０１１６】ここで、上記のように構成した半導体モジ
ュールによれば、表裏両面に半導体パッケージ１０を実
装した基板２７，２０を相互に積層した状態で、互いに
対向する半導体パッケージ１０の相互間を接着剤４０に
よって接着保持してあるため、熱や振動が加わった場合
にもこれら半導体パッケージ１０が直接相互に接触する
事態を招来することなく、両者の実装間隔を最小限とす
ることが可能になる。
ュールによれば、表裏両面に半導体パッケージ１０を実
装した基板２７，２０を相互に積層した状態で、互いに
対向する半導体パッケージ１０の相互間を接着剤４０に
よって接着保持してあるため、熱や振動が加わった場合
にもこれら半導体パッケージ１０が直接相互に接触する
事態を招来することなく、両者の実装間隔を最小限とす
ることが可能になる。
【０１１７】しかも、積層両端に位置する基板２７に設
けたコネクタ端子１３０を介してマザー基板９０に実装
すれば、各基板２７がマザー基板９０に対して立設した
状態となるため、半導体パッケージ１０の積層数に関わ
らずマザー基板９０からの積層高さが一定となる。この
場合、コネクタ端子１３０に剛性不足が招来されること
がないのはいうまでもない。
けたコネクタ端子１３０を介してマザー基板９０に実装
すれば、各基板２７がマザー基板９０に対して立設した
状態となるため、半導体パッケージ１０の積層数に関わ
らずマザー基板９０からの積層高さが一定となる。この
場合、コネクタ端子１３０に剛性不足が招来されること
がないのはいうまでもない。
【０１１８】これらの結果、半導体パッケージ１０の実
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。特に、
高さ方向の制限がある場合であっても、実装する半導体
パッケージの数を増やすことが可能となり、電気機器の
高機能・高性能化に対応することができる。
装密度を著しく高めることが可能になり、これを適用す
る電子機器の小型・薄型化と、高機能・高性能化という
相反する要求を満たすことができるようになる。特に、
高さ方向の制限がある場合であっても、実装する半導体
パッケージの数を増やすことが可能となり、電気機器の
高機能・高性能化に対応することができる。
【０１１９】また、上記半導体モジュールによれば、比
較的剛性を有した基板２７，２０に半導体パッケージ１
０を実装するとともに、相互に積層した基板２７，２０
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２７，２０の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２７，２０と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
較的剛性を有した基板２７，２０に半導体パッケージ１
０を実装するとともに、相互に積層した基板２７，２０
の間をフレキシブルケーブル３０によって接続するよう
にしているため、基板２７，２０の相互間隔を狭めた場
合にも、フレキシブルケーブル３０の撓みに伴って基板
２７，２０と半導体パッケージ１０との実装部にストレ
ス等の影響を与える虞れがなく、より信頼性の高い半導
体モジュールを提供することが可能になる。
【０１２０】さらに、互いに離隔した位置において基板
２７，２０をマザー基板９０に保持させることができる
ため、マザー基板９０に対する半導体モジュールの保持
がより強固となる。
２７，２０をマザー基板９０に保持させることができる
ため、マザー基板９０に対する半導体モジュールの保持
がより強固となる。
【０１２１】またさらに、本実施の形態１０の半導体モ
ジュールによれば、コネクタ１３１に対してコネクタ端
子１３０が着脱可能であるため、半導体モジュールに交
換、検査および回収が必要となった場合にこれに容易
に、かつ迅速に対応することが可能となり、そのメンテ
ナンス性が著しく高まるようになる。
ジュールによれば、コネクタ１３１に対してコネクタ端
子１３０が着脱可能であるため、半導体モジュールに交
換、検査および回収が必要となった場合にこれに容易
に、かつ迅速に対応することが可能となり、そのメンテ
ナンス性が著しく高まるようになる。
【０１２２】なお、上述した本実施の形態１０の半導体
モジュールにおいても、実施の形態７および８のよう
に、半導体チップとしてＢＧＡタイプのもののように表
面実装されるものやベアチップ実装されるものを適用し
ても構わない。
モジュールにおいても、実施の形態７および８のよう
に、半導体チップとしてＢＧＡタイプのもののように表
面実装されるものやベアチップ実装されるものを適用し
ても構わない。
【０１２３】また、本実施の形態１０では、コネクタ端
子１３０を設けた基板２７を、他の基板２０よりも突出
させた態様で構成してあるが、これに限定されるもので
はない。但し、コネクタ端子１３０を設けた基板２７を
他の基板２０よりも突出させない場合には、基板２０の
端部がマザー基板９０に接触しないように、コネクタ１
３１の高さを考慮することが好ましい。
子１３０を設けた基板２７を、他の基板２０よりも突出
させた態様で構成してあるが、これに限定されるもので
はない。但し、コネクタ端子１３０を設けた基板２７を
他の基板２０よりも突出させない場合には、基板２０の
端部がマザー基板９０に接触しないように、コネクタ１
３１の高さを考慮することが好ましい。
【０１２４】なお、以上説明した実施の形態１〜１０の
半導体モジュールは、基板を４つ積層した半導体モジュ
ールを例示しているが、２つ以上の基板を積層するもの
であれば、必ずしも４つである必要はない。
半導体モジュールは、基板を４つ積層した半導体モジュ
ールを例示しているが、２つ以上の基板を積層するもの
であれば、必ずしも４つである必要はない。
【０１２５】
【発明の効果】以上説明したように、この発明によれ
ば、半導体チップを備えた基板を複数積層するととも
に、対向する半導体チップの相互間を接着保持させたの
で、半導体チップが直接接触する事態を招来することな
く相互間隔を最小限にすることができるため、半導体チ
ップの積層方向の外形寸法を可及的に低減して、高密度
に半導体チップを実装することができる。
ば、半導体チップを備えた基板を複数積層するととも
に、対向する半導体チップの相互間を接着保持させたの
で、半導体チップが直接接触する事態を招来することな
く相互間隔を最小限にすることができるため、半導体チ
ップの積層方向の外形寸法を可及的に低減して、高密度
に半導体チップを実装することができる。
【０１２６】つぎの発明によれば、最外層に配置した基
板の外部接続端子を介して半導体モジュールをマザー基
板に実装することができるため、該マザー基板に対する
実装占有面積を可及的に低減することが可能になる。
板の外部接続端子を介して半導体モジュールをマザー基
板に実装することができるため、該マザー基板に対する
実装占有面積を可及的に低減することが可能になる。
【０１２７】つぎの発明によれば、リードを介して半導
体モジュールをマザー基板に実装することができるた
め、例えば最外層に配置した基板の裏面にも半導体チッ
プを実装することが可能になる。
体モジュールをマザー基板に実装することができるた
め、例えば最外層に配置した基板の裏面にも半導体チッ
プを実装することが可能になる。
【０１２８】つぎの発明によれば、コネクタピンをソケ
ットに装着することにより、半導体モジュールをマザー
基板に対して着脱可能に実装することができるため、該
半導体モジュールのメンテナンス性を向上させることが
できる。
ットに装着することにより、半導体モジュールをマザー
基板に対して着脱可能に実装することができるため、該
半導体モジュールのメンテナンス性を向上させることが
できる。
【０１２９】つぎの発明によれば、バンプを介して半導
体モジュールをマザー基板に表面実装することができる
ため、リードを用いる場合に比べてマザー基板からの実
装高さを低減することができる。
体モジュールをマザー基板に表面実装することができる
ため、リードを用いる場合に比べてマザー基板からの実
装高さを低減することができる。
【０１３０】つぎの発明によれば、ダミー部材が存在す
ることによってバンプのひずみを緩和することができる
ため、バンプのひずみに伴う実装不良を防止可能であ
り、信頼性の高い表面実装を具現化できる。
ることによってバンプのひずみを緩和することができる
ため、バンプのひずみに伴う実装不良を防止可能であ
り、信頼性の高い表面実装を具現化できる。
【０１３１】つぎの発明によれば、外部接続端子を介し
て半導体モジュールをマザー基板に実装した場合、複数
の基板が立設するようになるため、積層数に関わらず、
マザー基板からの実装高さが変化しない。従って、実装
高さに制限がある場合にも、半導体チップの実装数を増
やすことが可能になる。
て半導体モジュールをマザー基板に実装した場合、複数
の基板が立設するようになるため、積層数に関わらず、
マザー基板からの実装高さが変化しない。従って、実装
高さに制限がある場合にも、半導体チップの実装数を増
やすことが可能になる。
【０１３２】つぎの発明によれば、互いに離隔した位置
において基板をマザー基板に保持させることができるた
め、マザー基板に対する半導体モジュールの保持がより
強固となる。
において基板をマザー基板に保持させることができるた
め、マザー基板に対する半導体モジュールの保持がより
強固となる。
【０１３３】つぎの発明によれば、リードを介して半導
体モジュールをマザー基板に実装することができるた
め、半導体モジュールとマザー基板とが相互に接触する
事態を防止できる。
体モジュールをマザー基板に実装することができるた
め、半導体モジュールとマザー基板とが相互に接触する
事態を防止できる。
【０１３４】つぎの発明によれば、コネクタ端子をコネ
クタに装着することによって半導体モジュールをマザー
基板に対して着脱可能に実装することができるため、該
半導体モジュールのメンテナンス性を向上させることが
できる。
クタに装着することによって半導体モジュールをマザー
基板に対して着脱可能に実装することができるため、該
半導体モジュールのメンテナンス性を向上させることが
できる。
【０１３５】つぎの発明によれば、マザー基板に実装さ
せた場合に、コネクタ端子を設けた基板に対して他の基
板が上方に位置するようになるため、該他の基板の端部
がマザー基板に接触する事態を防止することができる。
せた場合に、コネクタ端子を設けた基板に対して他の基
板が上方に位置するようになるため、該他の基板の端部
がマザー基板に接触する事態を防止することができる。
【０１３６】つぎの発明によれば、外部リードを有した
半導体チップを使用した半導体モジュールを構成するこ
とができる。
半導体チップを使用した半導体モジュールを構成するこ
とができる。
【０１３７】つぎの発明によれば、半導体チップを基板
に表面実装するようにしているため、基板に対する半導
体チップの実装高さを低減することができ、実装密度を
より高めることが可能になる。
に表面実装するようにしているため、基板に対する半導
体チップの実装高さを低減することができ、実装密度を
より高めることが可能になる。
【０１３８】つぎの発明によれば、半導体チップを基板
にベアチップ実装するようにしているため、基板に対す
る半導体チップの実装高さを低減することができ、実装
密度をより高めることが可能になる。
にベアチップ実装するようにしているため、基板に対す
る半導体チップの実装高さを低減することができ、実装
密度をより高めることが可能になる。
【図１】 この発明の実施の形態１である半導体モジュ
ールの構成を示すもので、（ａ）は平面図、（ｂ）は側
面図である。
ールの構成を示すもので、（ａ）は平面図、（ｂ）は側
面図である。
【図２】 図１に示した半導体モジュールの要部断面側
面図である。
面図である。
【図３】 この発明の実施の形態２である半導体モジュ
ールの構成を示す側面図である。
ールの構成を示す側面図である。
【図４】 この発明の実施の形態３である半導体モジュ
ールの構成を示す側面図である。
ールの構成を示す側面図である。
【図５】 この発明の実施の形態４である半導体モジュ
ールの構成を示す側面図である。
ールの構成を示す側面図である。
【図６】 この発明の実施の形態５である半導体モジュ
ールの構成を示すもので、（ａ）は平面図、（ｂ）は
（ａ）における矢視Ａ図である。
ールの構成を示すもので、（ａ）は平面図、（ｂ）は
（ａ）における矢視Ａ図である。
【図７】 この発明の実施の形態６である半導体モジュ
ールの構成を示すもので、（ａ）は平面図、（ｂ）は
（ａ）における矢視Ｃ図である。
ールの構成を示すもので、（ａ）は平面図、（ｂ）は
（ａ）における矢視Ｃ図である。
【図８】 この発明の実施の形態７である半導体モジュ
ールの構成を示す側面図である。
ールの構成を示す側面図である。
【図９】 この発明の実施の形態８である半導体モジュ
ールの構成を示す側面図である。
ールの構成を示す側面図である。
【図１０】 この発明の実施の形態９である半導体モジ
ュールの構成を示す側面図である。
ュールの構成を示す側面図である。
【図１１】 この発明の実施の形態１０である半導体モ
ジュールの構成を示す側面図である。
ジュールの構成を示す側面図である。
【図１２】 従来の半導体モジュールの構成を示し、
（ａ）は平面図、（ｂ）は側面図である。
（ａ）は平面図、（ｂ）は側面図である。
【図１３】 図１２の半導体モジュールの実装状態を示
し、（ａ）は半導体モジュールを平面的に並べて実装し
た状態を示す側面図、（ｂ）は半導体モジュールを積層
実装した場合を示す側面図である。
し、（ａ）は半導体モジュールを平面的に並べて実装し
た状態を示す側面図、（ｂ）は半導体モジュールを積層
実装した場合を示す側面図である。
１０ 半導体パッケージ、１０′ 半導体パッケージ、
１０ａ 外部リード、２０ 基板、２０′ 基板、２０
ａ スルーホール、２０ｂ 配線パターン、２１ 基
板、２２ 基板、２２′ 基板、２２″ 基板、２３
基板、２４ 基板、２５ 基板、２５′ 各基板、２６
基板、２７ 基板、３０ フレキシブルケーブル、４
０ 接着剤、５０ 外部接続リード、５１ 外部接続リ
ード、６０コネクタピン、７０ はんだボール、７１
パッド、８０ はんだ部材、９０マザー基板、９０ｂ
接続端子パッド、９０ｃ 接続端子パッド、９０ｄ 接
続端子パッド、９０ｅ 接続端子パッド、１００ ソケ
ット、１１０ ダミーはんだボール、１１１ ダミーリ
ード、１２０ 半導体チップ、１２１ 異方性導電膜、
１３０ コネクタ端子、１３１ コネクタ。
１０ａ 外部リード、２０ 基板、２０′ 基板、２０
ａ スルーホール、２０ｂ 配線パターン、２１ 基
板、２２ 基板、２２′ 基板、２２″ 基板、２３
基板、２４ 基板、２５ 基板、２５′ 各基板、２６
基板、２７ 基板、３０ フレキシブルケーブル、４
０ 接着剤、５０ 外部接続リード、５１ 外部接続リ
ード、６０コネクタピン、７０ はんだボール、７１
パッド、８０ はんだ部材、９０マザー基板、９０ｂ
接続端子パッド、９０ｃ 接続端子パッド、９０ｄ 接
続端子パッド、９０ｅ 接続端子パッド、１００ ソケ
ット、１１０ ダミーはんだボール、１１１ ダミーリ
ード、１２０ 半導体チップ、１２１ 異方性導電膜、
１３０ コネクタ端子、１３１ コネクタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 一政 忠志
兵庫県川西市久代３丁目13番21号 株式会
社ケーディーエル内
Ｆターム(参考） 5E344 AA02 AA22 BB01 BB04 CD28
CD29 DD08 DD14 EE13
Claims (14)
- 【請求項１】 複数の基板をフレキシブルケーブルによ
って一連に接続した状態で相互に積層するとともに、各
基板において少なくとも互いに対向する面にそれぞれ半
導体チップを実装し、かつこれら半導体チップの相互間
を接着保持させたことを特徴とする半導体モジュール。 - 【請求項２】 最外層に配置した基板に、マザー基板に
実装するための外部接続端子を設けたことを特徴とする
請求項１に記載の半導体モジュール。 - 【請求項３】 前記外部接続端子は、前記基板から外部
に延在するリードであることを特徴とする請求項２に記
載の半導体モジュール。 - 【請求項４】 前記外部接続端子は、前記マザー基板に
設けたソケットに着脱可能に装着されるコネクタピンで
あることを特徴とする請求項２に記載の半導体モジュー
ル。 - 【請求項５】 前記外部接続端子は、前記マザー基板に
対して表面実装するためのバンプであることを特徴とす
る請求項２に記載の半導体モジュール。 - 【請求項６】 前記バンプを設けた基板に、該バンプに
生じるひずみを緩和するためのダミー部材を設けたこと
を特徴とする請求項５に記載の半導体モジュール。 - 【請求項７】 前記複数の基板をマザー基板に立設する
態様で実装するための外部接続端子を設けたことを特徴
とする請求項１に記載の半導体モジュール。 - 【請求項８】 互いに離隔した位置に配置される基板の
端部にそれぞれ前記外部接続端子を設けたことを特徴と
する請求項７に記載の半導体モジュール。 - 【請求項９】 前記外部接続端子は、前記基板から外部
に延在するリードであることを特徴とする請求項７また
は８に記載の半導体モジュール。 - 【請求項１０】 前記外部接続端子は、前記マザー基板
に設けたコネクタに着脱可能に装着されるコネクタ端子
であることを特徴とする請求項７または８に記載の半導
体モジュール。 - 【請求項１１】 前記コネクタ端子を設けた基板の端部
を、他の基板の端部よりも突出させたことを特徴とする
請求項１０に記載の半導体モジュール。 - 【請求項１２】 前記半導体チップは外部リードによっ
て前記基板に実装したものであることを特徴とする請求
項１〜１１のいずれか一つに記載の半導体モジュール。 - 【請求項１３】 前記半導体チップは前記基板に表面実
装したものであることを特徴とする請求項１〜１１のい
ずれか一つに記載の半導体モジュール。 - 【請求項１４】 前記半導体チップは前記基板にベアチ
ップ実装したものであることを特徴とする請求項１〜１
１のいずれか一つに記載の半導体モジュール。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331261A JP2003133518A (ja) | 2001-10-29 | 2001-10-29 | 半導体モジュール |
| US10/134,427 US6717275B2 (en) | 2001-10-29 | 2002-04-30 | Semiconductor module |
| KR10-2002-0034337A KR100497997B1 (ko) | 2001-10-29 | 2002-06-19 | 반도체 모듈 |
| TW091114599A TW550782B (en) | 2001-10-29 | 2002-07-02 | Semiconductor module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331261A JP2003133518A (ja) | 2001-10-29 | 2001-10-29 | 半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133518A true JP2003133518A (ja) | 2003-05-09 |
| JP2003133518A5 JP2003133518A5 (ja) | 2005-10-20 |
Family
ID=19146868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001331261A Pending JP2003133518A (ja) | 2001-10-29 | 2001-10-29 | 半導体モジュール |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6717275B2 (ja) |
| JP (1) | JP2003133518A (ja) |
| KR (1) | KR100497997B1 (ja) |
| TW (1) | TW550782B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019282A (ja) * | 2005-07-08 | 2007-01-25 | Yaskawa Electric Corp | サーボアンプの実装構造 |
| US7380337B2 (en) | 2005-03-18 | 2008-06-03 | Alps Electric Co., Ltd. | Holder for electronic component, holding sheet for electronic component, electronic module using holder, electronic module using holding sheet, lamination of electronic modules, method for manufacturing electronic module, and method for testing electronic module |
| US7573724B2 (en) | 2004-12-22 | 2009-08-11 | Samsung Electronics Co., Ltd. | Memory module and connection interface between the memory module and circuit board |
| JP2009277846A (ja) * | 2008-05-14 | 2009-11-26 | Fujikura Ltd | プリント配線基板及びその製造方法 |
| US20170117215A1 (en) | 2015-10-27 | 2017-04-27 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
| US10643976B2 (en) | 2017-03-08 | 2020-05-05 | Nec Corporation | Electronic component, and electronic component manufacturing method |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4072505B2 (ja) * | 2003-02-28 | 2008-04-09 | エルピーダメモリ株式会社 | 積層型半導体パッケージ |
| US7612443B1 (en) | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| WO2005041360A1 (en) * | 2003-09-30 | 2005-05-06 | International Business Machines Corporation | Flexible assembly of stacked chips |
| US7134194B2 (en) * | 2003-11-13 | 2006-11-14 | Delphi Technologies, Inc. | Method of developing an electronic module |
| KR100564621B1 (ko) * | 2004-04-08 | 2006-03-28 | 삼성전자주식회사 | 버퍼형 메모리 모듈 패키지 및 이를 포함하는 버퍼형메모리 모듈 스택 패키지 |
| WO2006019911A1 (en) * | 2004-07-26 | 2006-02-23 | Sun Microsystems, Inc. | Multi-chip module and single-chip module for chips and proximity connectors |
| US7425760B1 (en) * | 2004-10-13 | 2008-09-16 | Sun Microsystems, Inc. | Multi-chip module structure with power delivery using flexible cables |
| US8072058B2 (en) * | 2004-10-25 | 2011-12-06 | Amkor Technology, Inc. | Semiconductor package having a plurality input/output members |
| FR2884049B1 (fr) * | 2005-04-01 | 2007-06-22 | 3D Plus Sa Sa | Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion |
| FR2884048A1 (fr) * | 2005-04-01 | 2006-10-06 | 3D Plus Sa Sa | Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion |
| JP4036872B2 (ja) * | 2005-05-18 | 2008-01-23 | アルプス電気株式会社 | 半導体装置の製造方法 |
| US7416552B2 (en) | 2005-08-22 | 2008-08-26 | St. Jude Medical, Atrial Fibrillation Division, Inc. | Multipolar, multi-lumen, virtual-electrode catheter with at least one surface electrode and method for ablation |
| US20070158811A1 (en) * | 2006-01-11 | 2007-07-12 | James Douglas Wehrly | Low profile managed memory component |
| US7304382B2 (en) * | 2006-01-11 | 2007-12-04 | Staktek Group L.P. | Managed memory component |
| US7508058B2 (en) * | 2006-01-11 | 2009-03-24 | Entorian Technologies, Lp | Stacked integrated circuit module |
| US7605454B2 (en) * | 2006-01-11 | 2009-10-20 | Entorian Technologies, Lp | Memory card and method for devising |
| US7608920B2 (en) * | 2006-01-11 | 2009-10-27 | Entorian Technologies, Lp | Memory card and method for devising |
| US7402048B2 (en) * | 2006-03-30 | 2008-07-22 | Intel Corporation | Technique for blind-mating daughtercard to mainboard |
| US7514773B2 (en) * | 2006-08-31 | 2009-04-07 | Intel Corporation | Systems and arrangements for interconnecting integrated circuit dies |
| SG149726A1 (en) | 2007-07-24 | 2009-02-27 | Micron Technology Inc | Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods |
| SG150396A1 (en) | 2007-08-16 | 2009-03-30 | Micron Technology Inc | Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods |
| US8314487B2 (en) * | 2009-12-18 | 2012-11-20 | Infineon Technologies Ag | Flange for semiconductor die |
| US9620473B1 (en) | 2013-01-18 | 2017-04-11 | University Of Notre Dame Du Lac | Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment |
| KR102152101B1 (ko) * | 2018-11-02 | 2020-09-07 | 진영글로벌 주식회사 | 차량 전장용 디바이스 |
| TWI762058B (zh) * | 2020-12-02 | 2022-04-21 | 恆勁科技股份有限公司 | 半導體封裝件 |
| US12250771B2 (en) * | 2022-07-21 | 2025-03-11 | Rockwell Collins, Inc. | Capacitor bank assembly |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260353A (ja) | 1986-05-06 | 1987-11-12 | Mitsubishi Electric Corp | 半導体装置 |
| US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
| WO1992003035A1 (en) * | 1990-08-01 | 1992-02-20 | Staktek Corporation | Ultra high density integrated circuit packages, method and apparatus |
| FR2694840B1 (fr) * | 1992-08-13 | 1994-09-09 | Commissariat Energie Atomique | Module multi-puces à trois dimensions. |
| KR100209782B1 (ko) * | 1994-08-30 | 1999-07-15 | 가나이 쓰도무 | 반도체 장치 |
| KR0147259B1 (ko) * | 1994-10-27 | 1998-08-01 | 김광호 | 적층형 패키지 및 그 제조방법 |
| US5754408A (en) * | 1995-11-29 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stackable double-density integrated circuit assemblies |
| JP3012184B2 (ja) | 1996-01-12 | 2000-02-21 | 富士通株式会社 | 実装装置 |
| JPH10242379A (ja) | 1997-02-25 | 1998-09-11 | Hitachi Ltd | 半導体モジュール |
| JPH10289929A (ja) | 1997-04-14 | 1998-10-27 | Seiko Epson Corp | 表面実装部品の実装方法 |
| JP3996668B2 (ja) * | 1997-05-27 | 2007-10-24 | 富士通株式会社 | 半導体装置用ソケット |
| US5910885A (en) * | 1997-12-03 | 1999-06-08 | White Electronic Designs Corporation | Electronic stack module |
| JPH11186454A (ja) | 1997-12-22 | 1999-07-09 | Nippon Avionics Co Ltd | Ｂｇａ型集積回路部品、その製造方法およびその実装方法 |
| US6207474B1 (en) * | 1998-03-09 | 2001-03-27 | Micron Technology, Inc. | Method of forming a stack of packaged memory die and resulting apparatus |
| US6153929A (en) * | 1998-08-21 | 2000-11-28 | Micron Technology, Inc. | Low profile multi-IC package connector |
| JP2001035960A (ja) | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
| JP2001217388A (ja) * | 2000-02-01 | 2001-08-10 | Sony Corp | 電子装置およびその製造方法 |
| JP2002305284A (ja) * | 2001-02-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置積層構造体 |
-
2001
- 2001-10-29 JP JP2001331261A patent/JP2003133518A/ja active Pending
-
2002
- 2002-04-30 US US10/134,427 patent/US6717275B2/en not_active Expired - Fee Related
- 2002-06-19 KR KR10-2002-0034337A patent/KR100497997B1/ko not_active IP Right Cessation
- 2002-07-02 TW TW091114599A patent/TW550782B/zh not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573724B2 (en) | 2004-12-22 | 2009-08-11 | Samsung Electronics Co., Ltd. | Memory module and connection interface between the memory module and circuit board |
| US7380337B2 (en) | 2005-03-18 | 2008-06-03 | Alps Electric Co., Ltd. | Holder for electronic component, holding sheet for electronic component, electronic module using holder, electronic module using holding sheet, lamination of electronic modules, method for manufacturing electronic module, and method for testing electronic module |
| JP2007019282A (ja) * | 2005-07-08 | 2007-01-25 | Yaskawa Electric Corp | サーボアンプの実装構造 |
| JP4735088B2 (ja) * | 2005-07-08 | 2011-07-27 | 株式会社安川電機 | サーボアンプモジュール |
| JP2009277846A (ja) * | 2008-05-14 | 2009-11-26 | Fujikura Ltd | プリント配線基板及びその製造方法 |
| US20170117215A1 (en) | 2015-10-27 | 2017-04-27 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
| US10553529B2 (en) | 2015-10-27 | 2020-02-04 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
| US10770383B2 (en) | 2015-10-27 | 2020-09-08 | Samsung Electronics Co., Ltd. | Semiconductor device having flexible interconnection and method for fabricating the same |
| US10643976B2 (en) | 2017-03-08 | 2020-05-05 | Nec Corporation | Electronic component, and electronic component manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100497997B1 (ko) | 2005-07-01 |
| US20030080438A1 (en) | 2003-05-01 |
| TW550782B (en) | 2003-09-01 |
| US6717275B2 (en) | 2004-04-06 |
| KR20030035799A (ko) | 2003-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003133518A (ja) | 半導体モジュール | |
| JP5222509B2 (ja) | 半導体装置 | |
| JP4512545B2 (ja) | 積層型半導体モジュール | |
| JP4473807B2 (ja) | 積層半導体装置及び積層半導体装置の下層モジュール | |
| JP5883456B2 (ja) | 超小型電子アセンブリ及びシステム | |
| US7679178B2 (en) | Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof | |
| JP2001077294A (ja) | 半導体装置 | |
| JP2011101044A (ja) | スタックパッケージ及びその製造方法 | |
| EP2652783A1 (en) | Enhanced stacked microelectronic assemblies with central contacts | |
| KR20100112899A (ko) | 적층 반도체 패키지 | |
| US7642632B2 (en) | Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same | |
| WO2000019515A1 (fr) | Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique | |
| JP2000228468A (ja) | 半導体チップ及び半導体装置 | |
| US7071555B2 (en) | Ball grid array package stack | |
| KR100546359B1 (ko) | 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈 | |
| JP4556671B2 (ja) | 半導体パッケージ及びフレキシブルサーキット基板 | |
| US20050046036A1 (en) | Semiconductor device, semiconductor module and method of manufacturing semiconductor device | |
| JP2004087936A (ja) | 半導体装置及び半導体装置の製造方法並びに電子機器 | |
| JP2002289735A (ja) | 半導体装置 | |
| KR20000056804A (ko) | 적층형 볼 그리드 어레이 패키지 | |
| CN222462894U (zh) | 一种倒装芯片封装结构及电子设备 | |
| KR101096438B1 (ko) | 반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조방법 | |
| JP4374251B2 (ja) | 半導体装置 | |
| US20120112342A1 (en) | Semiconductor device and stacked semiconductor package | |
| KR20110016017A (ko) | 반도체 칩 모듈 및 이를 포함하는 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040809 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061003 |