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KR100546359B1 - 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈 - Google Patents

동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈 Download PDF

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KR100546359B1
KR100546359B1 KR20030053078A KR20030053078A KR100546359B1 KR 100546359 B1 KR100546359 B1 KR 100546359B1 KR 20030053078 A KR20030053078 A KR 20030053078A KR 20030053078 A KR20030053078 A KR 20030053078A KR 100546359 B1 KR100546359 B1 KR 100546359B1
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KR
South Korea
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semiconductor chip
circuit board
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package
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이상엽
윤철중
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삼성전자주식회사
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Abstract

반도체 칩 패키지의 회로 기판상에서 반도체 칩이 실장되어 있는 기능부와, 반도체 칩을 외부 단자에 전기적으로 접속시키기 위한 실장 부재가 형성되어 있는 실장부는 각각 회로 기판상의 서로 다른 영역에 횡배치된다. 회로 기판에서는 기능부 및 실장부가 동일 평면상에서 수평 방향으로 상호 이격되어 있고, 반도체 칩 및 실장 부재가 회로 기판상의 동일 평면상에 형성된다. 반도체 칩 패키지 적층 모듈에서는 반도체 칩 패키지 각각의 기능부 및 실장부가 각각 수직 방향으로 일렬로 정렬되어 있다.
BGA 패키지, 기능부, 실장부, 적층 모듈

Description

동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈{Semiconductor chip package and stacked module thereof having functional part and packaging part arranged sideways on one plane}
도 1은 종래 기술에 따른 BGA 패키지의 구조를 도시한 종단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 칩 패키지의 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 칩 패키지가 외부 단자의 회로 기판 위에 적층되어 있는 상태를 보여주는 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 칩 패키지의 요부 구성을 도시한 종단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 칩 패키지의 요부 구성을 도시한 종단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 칩 패키지의 요부 구성을 도시한 종단면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 칩 패키지의 요부 구성을 도시한 종단면도이다.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지 적층 모듈을 도시한 종단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500: 반도체 칩 패키지, 102: 제1 회로 기판, 102A: 제1 영역, 102B: 제2 영역, 104: 제1 표면, 106: 제2 표면, 110: 반도체 칩, 112: 절연 접착제, 114: 본딩 와이어, 116: 몰딩부, 118: 금속 범프, 120: 금속 배선층, 130: 금속 범프, 140: 제2 회로 기판, 144: 실장면, 152: 제1 수동 소자, 154: 제2 수동 소자, 162: 범프, 164: 봉합 수지층, 160: 절연층, 170: 유연성 기판, 600: 반도체 칩 패키기 적층 모듈, 600A: 기능부 영역, 600B: 실장부 영역.
본 발명은 반도체 칩 패키지 및 그 적층 모듈에 관한 것으로, 특히 반도체 칩이 실장되는 기능부와 상기 반도체 칩을 외부 단자에 연결시키기 위한 범프가 부착되는 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈에 관하여 개시한다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 계속 발전해오고 있다. 전자 기기들이 소형화 및 고집적화되어 감에 따라 그에 사용되는 반도체 칩 패키지도 경박단소(輕薄短小)화 되어가고 있다. 아울러 단일 반도체 패키지에 의한 처리 속도 및 용량의 한계에 이르러 단일 반도체 패키지를 다수 적층한 반도체 칩 패키지 적층 모듈이 개발되고 있다.
반도체 칩 패키지는 실장 형태 및 리드 형태에 따라 여러 가지 유형으로 구분된다. 반도체 칩 패키지 형태의 대표적인 예를 들면, DIP(Dual In-line Package), QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지(Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있다. 그 중, BGA 패키지는 반도체 칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열하여 아웃터리드(outer lead) 대신으로 사용하게 된다 (미합중국 특허 제6,476,466호 및 제6,534,852호 참조).
도 1은 통상의 기술에 따른 BGA 패키지의 구조를 도시한 종단면도이다.
도 1을 참조하면, 종래의 BGA 패키지는 다층 회로 기판으로 구성되는 제1 회로 기판(2)의 상면에 절연 접착제(10)에 의하여 반도체 칩(10)이 부착되어 있다. 상기 반도체 칩(10)의 상면에 형성되어 있는 칩 패드(10a)는 금속 와이어(12)를 통하여 상기 제1 회로 기판(10)상의 금속 배선층(도시 생략)에 전기적으로 연결되어 있다. 상기 반도체 칩(10) 및 본딩 와이어(12)는 EMC(epoxy molding compound)와 같은 봉지 재료로 구성되는 몰딩부(14)에 의하여 외부 충격으로부터 보호된다. 상기 제1 회로 기판(2)의 저면에는 솔더볼로 이루어지는 금속 범프(18)가 부착되어 있다. 상기 금속 범프(18)는 비아 콘택(via contact)(16)을 통하여 상기 반도체 칩(10)과 전기적으로 연결되어 있으며, 상기 반도체 칩(10)을 외부 단자, 예를 들면 마더 보드상에 구비된 전원 공급 단자, 또는 적층 패키지 모듈을 구성하기 위한 다른 반도체 칩 패키지에 전기적으로 연결시키기 위하여 상기 금속 범프(18)는 상기 외부 단자의 제2 회로 기판(22)에 형성된 콘택 패드(24)와 접촉되어 있다. 따라서, 상기 금속 범프(18)를 통하여 상기 반도체 칩(10)이 외부 단자에 전기적으로 연결된다.
상기와 같이, 통상의 기술에 따른 BGA 패키지에서는 그 실장 면적을 줄이기 위하여 상기 반도체 칩(10)이 부착되는 기능부와 상기 금속 범프(18)가 형성되는 실장부가 한 영역 내에서 수직으로 배치된다. 상기와 같은 통상의 구조를 가지는 BGA 패키지는 패키지 몸체(body) 면적을 QFP 타입의 패키지에 비하여 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 등의 장점이 있다.
그러나, 상기한 바와 같은 통상의 BGA 패키지는 기능부와 실장부가 수직으로 배치되어 있으므로 그 두께가 증가되어 반도체 칩 패키지 적층 모듈에 적용하는 경우에는 박형화된 제품에 실장하기 곤란한 문제점이 있다. 이와 같은 패키지에서 높이 제한을 극복하기 위하여 지금까지는 금속 범프를 구성하는 솔더볼의 크기를 작게 형성할 수 밖에 없었다. 그 결과, 패키지의 내충격 특성이 열화되는 문제점이 있었다.
한편, 대부분의 반도체 집적 회로 칩은 반도체 기판이 실리콘으로 구성되어 있다. 실리콘 칩과 금속 범프는 서로 다른 열팽창 계수를 가지고 있다. 이와 같은 실리콘 칩과 금속 범프와의 선형 열팽창 계수의 차이로 인하여 온도가 변화될 때 반도체 칩 패키지에서는 열적 스트레스가 나타난다. 그 결과, 반도체 칩이 동작하는 동안 온도가 상승함에 따라 반도체 칩과 금속 범프 사이에서는 열적 스트레스가 나타난다.
특히, 도 1에 도시한 바와 같이, 반도체 칩이 부착되는 기능부와 금속 범프가 형성되는 실장부가 한 영역 내에서 수직으로 배치된 통상의 패키지 구조에서는 반도체 칩과 금속 범프 사이에서 발생되는 열적 스트레스가 완화될 수 없어 반도체 집적 회로 칩의 변형, 또는 범프와 전극 사이의 결합 상태의 열화가 초래된다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 극복하고자 하는 것으로, 반도체 칩과 금속 범프와의 사이에 발생될 수 있는 열적 스트레스를 완화시킬 수 있고 패키지의 내충격 특성을 강화할 수 있으며, 높이 제한이 따르는 전자 기기에 적용하기 적합한 극히 박형화된 구조를 가지는 반도체 칩 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 특성을 제공할 수 있는 복수의 반도체칩 패키지로 구성되는 반도체 칩 패키지 적층 모듈을 제공하는 것이다.
상기 목적을 달성하기 위하여, 반도체 칩 패키지는 동일 평면상에서 길이 방향에 따라 구획되어 있는 제1 영역 및 제2 영역을 가지고, 상기 제1 영역 및 제2 영역에 걸쳐 연장되어 있는 제1 표면 및 그 반대측의 제2 표면을 가지는 제1 회로 기판을 구비한다. 상기 제1 회로 기판의 제1 표면상의 제1 영역 위에는 반도체 칩이 실장되어 있다. 상기 제1 회로 기판의 제1 표면상의 제2 영역 위에는 상기 반도체 칩을 외부 단자에 전기적으로 연결시키기 위하여 실장 부재가 형성되어 있다.
상기 제1 회로 기판은 예를 들면 단면 PCB(printed circuit board), 양면 PCB, 다층 PCB, 또는 유연성 기판(flexible PCB)으로 이루어질 수 있다.
상기 반도체 칩과 실장 부재는 상기 제1 표면 위에 연장되어 있는 금속 배선층을 통하여 상호 전기적으로 연결되어 있다.
바람직하게는, 상기 실장 부재는 금속 범프로 구성된다.
상기 반도체 칩은 본딩 와이어(bonding wire)를 통하여 상기 제1 회로 기판에 전기적으로 접속될 수 있다. 또는, 상기 제1 회로 기판의 제1 영역 위에 플립칩(flip chip) 방식으로 실장될 수 있다.
본 발명에 따른 반도체 칩 패키지는 상기 반도체 칩을 사이에 두고 상기 제1 회로 기판의 제1 표면과 대면하는 실장면을 구비하고 상기 실장면 위에 형성된 콘택 패드를 통하여 상기 실장 부재와 전기적으로 연결 가능한 제2 회로 기판을 더 포함할 수 있다. 또한, 상기 제2 회로 기판의 실장면중 상기 제1 회로 기판의 제1 영역과 대면하는 위치에 실장되어 있는 복수의 제1 수동 소자(passive component)를 더 포함할 수 있다. 상기 복수의 제1 수동 소자는 절연층을 사이에 두고 상기 반도체 칩과 상호 대향하고 있다. 상기 절연층은 예를 들면, 상기 반도체 칩을 봉지하기 위한 EMC(epoxy molding compound)로 구성될 수 있다. 다른 구성에서는, 상기 절연층은 상기 반도체 칩과 상기 제1 수동 소자간의 단락을 방지하기 위하여 상기 반도체 칩과 직접 접해 있는 폴리이미드 테이프로 구성될 수 있다.
또한, 본 발명에 따른 반도체 칩 패키지는 상기 제1 회로 기판의 제1 영역에서 상기 제2 표면 위에 실장되어 있는 복수의 제2 수동 소자를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 칩 패키지 적층 모듈은 복수의 반도체 칩 패키지가 차례로 적층되어 구성된다. 상기 반도체 칩 패키지는 각각 제1 회로 기판상에서 반도체 칩이 실장되어 있는 기능부와, 상기 반도체 칩을 외부 단자에 전기적으로 접속시키기 위한 실장 부재가 형성되어 있는 실장부를 포함하고, 상기 기능부 및 실장부가 동일 평면상에서 수평 방향으로 상호 이격되어 있고, 상기 반도체 칩 및 실장 부재가 상기 제1 회로 기판상의 동일 평면상에 형성되어 있다. 또한, 상기 복수의 반도체 칩 패키지는 각각의 기능부 및 실장부가 각각 수직 방향으로 일렬로 정렬되도록 적층되어 있다.
본 발명에 의하면, 반도체 칩 패키지의 전체 높이가 줄어들어 초박형 패키지를 형성할 수 있으며, 패키지 내에서 서로 다른 열팽창 계수를 가지는 구성 요소들이 각각 서로 다른 영역에 형성되어 있으므로 열적 스트레스가 완화되어 실장 신뢰도를 높일 수 있다. 또한, 실장부에 위치되는 금속 범프를 구성하는 솔더볼의 크기를 종래 기술에 비하여 비교적 크게 형성할 수 있으므로 실장 후 패키지의 내충격 특성을 강화할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 칩 패키지(100)의 평면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 칩 패키지(100)는 반도체 칩(110)이 실장되어 있는 기능부와 상기 반도체 칩(110)을 외부 단자에 전기적으로 접속시키기 위한 실장 부재, 즉 솔더볼로 구성된 금속 범프(130)가 형성되어 있는 실장부가 각각 제1 회로 기판(102)상의 동일 평면상에서 횡방향으로 배치되어 있다. 상기 반도체 칩(110)과 상기 금속 범프(130)는 금속 배선층(120)을 통하여 상호 전기적으로 연결되어 있다. 즉, 상기 반도체 칩(110)과 상기 금속 범프(130)는 상기 제1 회로 기판(102)상의 동일 표면 위에 형성되어 있으며, 상기 제1 회로 기판(102)은 그 길이 방향에 따라 기능부로 사용되는 제1 영역(102A)과 실장부로 사용되는 제2 영역(102B)이 구획되어 있다. 상기 반도체 칩(110)은 상기 제1 영역(102A) 위에 실장되어 있고, 상기 금속 범프(130)는 상기 제2 영역(102B) 위에 형성되어 있다.
도 3은 도 2에 도시한 제1 실시예에 따른 반도체 칩 패키지(100)가 외부 단자의 제2 회로 기판(140) 위에 적층되어 있는 상태를 보여주는 단면도로서, 도 2의 III - III’선 종단면도에 대응되는 도면이다.
도 3을 참조하면, 상기 반도체 칩 패키지(100)의 제1 회로 기판(102)은 그 연장 방향에 따라 상기 제1 영역(102A) 및 제2 영역(102B)으로 나누어져 있으며 상기 반도체 칩(110) 및 금속 범프(130)가 그 위에 형성되는 제1 표면(104)과, 그 반대측의 제2 표면(106)을 가진다.
상기 제1 회로 기판(102)은 예를 들면 단면 PCB(printed circuit board), 양면 PCB, 또는 다층 PCB로 이루어질 수 있다.
상기 제1 회로 기판(102)의 기능부인 제1 영역(102A)에서 절연 접착제(112)에 의하여 상기 제1 표면(104) 위에 접착되어 있는 상기 반도체 칩(110)은 본딩 와이어(114) 를 통하여 상기 제1 회로 기판(102)상의 금속 배선층(도시 생략)에 전기적으로 접속되어 있다. 상기 반도체 칩(110) 및 본딩 와이어(114)는 EMC와 같은 봉지 재료로 구성되는 몰딩부(116)에 의해 감싸여 있다.
상기 제2 회로 기판(140)은 상기 반도체 칩(110)을 사이에 두고 상기 제1 회로 기판(102)의 제1 표면(104)과 대면하는 실장면(144)을 구비한다.
상기 제1 회로 기판(102)의 실장부인 제2 영역(102B)에서 상기 제1 표면(104) 위에 형성되어 있는 상기 금속 범프(118)는 상기 실장면(144) 위에 형성되어 있는 콘택 패드(142)를 통하여 상기 제2 회로 기판(140)에 전기적으로 접속되어 있다. 상기 제2 회로 기판(140)의 실장면(144)은 상기 반도체 칩(110)이 위치하는 기능부인 제1 표면(102A)과 대면하는 영역과 상기 금속 범프(130)가 위치하는 실장부인 제2 표면(102B)과 대면하는 영역을 포함하게 된다.
도 4는 본 발명의 제2 실시예에 따른 반도체 칩 패키지(200)의 요부 구성을 도시한 종단면도이다. 도 4에 있어서, 제1 실시예에서와 동일한 구성 요소에 대하여는 도 3에서와 동일한 참조 부호로 표시하였다.
제2 실시예에 따른 반도체 칩 패키지(200)는 상기 제2 회로 기판(140)의 실장면(144)중 상기 제1 회로 기판(102)의 제1 영역(102A)과 대면하는 위치에 복수의 제1 수동 소자(passive component)(152)가 형성된 것을 제외하고, 제1 실시예에서와 동일한 구성을 가진다.
상기 반도체 칩 패키지(200)에서는 상기 반도체 칩(110)이 실장되어 있는 기능부가 시스템에 실장되어 있는 제1 수동 소자(152)들과 동일한 영역에서 수직으로 배치되어 있다. 보다 구체적으로 설명하면, 상기 제2 회로 기판(140)의 실장면(144)중 상기 제1 회로 기판(102)의 제1 표면(102A) 즉 기능부에 대면하는 영역에 복수의 제1 수동 소자(152)가 형성되어 있다. 상기 기능부를 구성하는 제1 표면(102A)상에서 상기 반도체 칩(110)과 상기 제1 수동 소자(152)와의 사이에는 상기 반도체 칩(110)을 봉지하기 위한 상기 몰딩부(116)가 개재되어 있다. 그리고, 상기 제2 회로 기판(140)의 실장면(144)중 상기 제1 회로 기판(102)의 제2 표면(102B) 즉 실장부에 대면하는 영역에서는 상기 콘택 패드(142)를 통하여 상기 금속 범프(118)가 접속된다.
상기 제1 수동 소자(152)는 개별형 수동 소자(discrete passive component)의 형태로 실장되어 있다. 예를 들면 상기 수동 소자는 커패시터, 인덕터, 또는 저항 등으로 구성될 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 칩 패키지(300)의 요부 구성을 도시한 종단면도이다. 도 5에 있어서, 제2 실시예에서와 동일한 구성 요소에 대하여는 도 4에서와 동일한 참조 부호로 표시하였다.
제3 실시예에 따른 반도체 칩 패키지(300)는 상기 반도체 칩(110)이 상기 제1 회로 기판(102)의 제1 영역(102A) 위에 플립칩(flip chip) 방식으로 실장되어 있는 것을 제외하고, 제2 실시예에서와 동일한 구성을 가진다. 즉, 상기 반도체 칩(110)은 범프(162)에 의하여 상기 제1 회로 기판(102)상의 전극(도시 생략)에 연결되어 있으며, 상기 제1 회로 기판(102)과 상기 반도체 칩(110)과의 사이의 갭(gap)에는 예를 들면 에폭시 수지와 같은 봉합 수지층(164)이 삽입되어 있다. 상기 봉합 수지층(164)에 의하여 상기 제1 회로 기판(102)과 상기 반도체 칩(110)이 상호 결합 상태를 유지하고 있다. 여기서, 상기 반도체 칩(110)은 플립칩 방식으로 실장되어 그 표면이 외부로 노출되어 있다. 따라서, 상기 반도체 칩(110)과 상기 제1 수동 소자(152)와의 단락을 방지하기 위하여, 상기 복수의 제1 수동 소자(152)와 상기 반도체 칩(110)과의 사이에는 절연층(160)이 개재되어 있다. 상기 절연층(160)은 상기 반도체 칩(110)과 직접 접해 있으며, 예를 들면 폴리이미드 테이프로 구성될 수 있다.
도 6은 본 발명의 제4 실시예에 따른 반도체 칩 패키지(400)의 요부 구성을 도시한 종단면도이다. 도 6에 있어서, 제2 실시예에서와 동일한 구성 요소에 대하여는 도 4에서와 동일한 참조 부호로 표시하였다.
제4 실시예에 따른 반도체 칩 패키지(400)는 상기 제1 회로 기판(102)이 유연성 기판(flexible PCB)(170), 예를 들면 폴리이미드 테이프로 구성된 것을 제외하고, 제2 실시예에서와 동일한 구성을 가진다. 상기 제1 회로 기판(102)이 유연성 기판(170)으로 구성됨으로써 복수의 반도체 칩 패키지(400)가 차례로 적층되어 반도체 칩 패키지 적층 모듈을 구성할 때 각각의 반도체 칩 패키지(400)가 단차에 따라 유연하게 적층됨으로써 고밀도의 집적회로 패키지 적층 모듈을 효과적으로 형성할 수 있다.
도 7은 본 발명의 제5 실시예에 따른 반도체 칩 패키지(500)의 요부 구성을 도시한 종단면도이다. 도 7에 있어서, 제2 실시예에서와 동일한 구성 요소에 대하여는 도 4에서와 동일한 참조 부호로 표시하였다.
제5 실시예에 따른 반도체 칩 패키지(500)는 상기 제1 회로 기판(102)의 제1 영역(102A)에서 상기 제2 표면(106) 위에 복수의 제2 수동 소자(154)가 실장되어 있는 것을 제외하고, 제2 실시예에서와 동일한 구성을 가진다.
상기 반도체 칩 패키지(500)에서는 상기 제1 회로 기판(102)의 기능부중 상기 반도체 칩(110)이 실장되어 있는 제1 표면(104)의 반대측 표면인 상기 제2 표면(106) 위에 상기 제2 수동 소자(154)가 형성됨으로써 상기 반도체 칩(110)이 상기 제1 회로 기판(102)의 기능부 영역에서 상기 제2 수동 소자(154)들과 수직으로 배치된다. 상기 제2 수동 소자(154)는 개별형 수동 소자의 형태로 실장되어 있으며, 예를 들면 커패시터, 인덕터, 또는 저항 등으로 구성될 수 있다.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지 적층 모듈(600)을 도시한 종단면도이다. 도 8에 있어서, 제2 실시예 및 제4 실시예에서와 동일한 구성 요소에 대하여는 도 4 및 도 6에서와 동일한 참조 부호로 표시하였으며, 이에 대한 상세한 설명은 생략한다.
도 8을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 칩 패키지 적층 모듈(600)은 복수의 반도체 칩 패키지(200, 400)가 차례로 적층되어 구성된다. 상기 복수의 반도체 칩 패키지(200, 400)는 각각 제1 회로 기판(102)상에서 반도체 칩(110)이 실장되어 있는 기능부(102A)와, 상기 반도체 칩(110)을 외부 단자에 전기적으로 접속시키기 위한 실장 부재 즉 금속 범프(130)가 형성되어 있는 실장부(102B)를 포함한다. 각각의 제1 회로 기판(102)의 기능부(102A)는 상기 반도체 칩 패키지 적층 모듈(600)의 기능부 영역(600A)에서 수직으로 일렬로 정렬되어 있고, 각각의 제1 회로 기판(102)의 실장부(102B)는 상기 반도체 칩 패키지 적층 모듈(600)의 실장부 영역(600B)에서 수직으로 일렬로 정렬되어 있다. 상기 반도체 칩 패키지 적층 모듈(600)의 기능부 영역(600A) 및 실장부 영역(600B)은 동일 평면상에서 수평 방향으로 상호 이격되어 횡 배치 되어있다.
여기서, 상기 반도체 칩 패키지 적층 모듈(600)을 구성하는 각각의 반도체 칩 패키지는 도 8에 도시한 바에 한정되지 않으며, 도 2 내지 도 7을 참조하여 설명한 바와 같은 반도체 칩 패키지(100, 200, 300, 400, 500)중에서 임의로 선택된 것, 또는 이들의 조합으로 구성된 복수개의 반도체 칩 패키지가 적층되어 구성될 수 있다.
본 발명에 따른 반도체 칩 패키지에서는 회로 기판에서 기능부 및 실장부가 동일 평면상에서 수평 방향으로 상호 이격되어 있고, 상기 반도체 칩 및 실장 부재가 상기 회로 기판상의 동일 평면상에 형성된다. 반도체 칩 패키지 적층 모듈에서는 반도체 칩 패키지 각각의 기능부 및 실장부가 각각 수직 방향으로 일렬로 정렬되어 있다. 따라서, 본 발명에 따른 반도체 칩 패키지는 전체 높이가 줄어들어 초박형 패키지를 형성하는 데 유리하며, 패키지 내에서 서로 다른 열팽창 계수를 가지는 구성 요소들이 각각 서로 다른 영역에 형성되어 있으므로 각 구성 요소들 사이에서 발생될 수 있는 열적 스트레스가 완화되어 실장 신뢰도를 높일 수 있다. 또한, 패키지의 높이 제한이 따르는 경우에도 실장부에 위치되는 금속 범프를 구성하는 솔더볼의 크기를 종래 기술에 비하여 비교적 크게 형성할 수 있으므로 실장 후 패키지의 내충격 특성을 강화할 수 있다. 따라서, 상기 반도체칩 패키지를 복수 개 적층하여 구성되는 본 발명에 따른 반도체 칩 패키지 적층 모듈은 높이 제한이 따르는 박형화된 전자 기기 제품에 유리하게 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 동일 평면상에서 길이 방향에 따라 구획되어 있는 제1 영역 및 제2 영역을 가지고, 상기 제1 영역 및 제2 영역에 걸쳐 연장되어 있는 제1 표면 및 그 반대측의 제2 표면을 가지는 제1 회로 기판과,
    상기 제1 회로 기판의 제1 표면상의 제1 영역 위에 실장되어 있는 반도체 칩과,
    상기 제1 회로 기판상의 반도체 칩을 외부 단자에 전기적으로 연결시키기 위하여 상기 제1 표면상의 제2 영역 위에 형성되어 있는 실장 부재와,
    상기 제1 회로 기판상의 반도체 칩을 사이에 두고 상기 제1 회로 기판의 제1 표면과 대면하는 실장면을 구비하고 상기 실장면 위에 형성된 콘택 패드를 통하여 상기 제1 회로 기판의 실장 부재와 전기적으로 연결 가능한 제2 회로 기판을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제1항에 있어서,
    상기 제1 회로 기판은 단면 PCB(printed circuit board), 양면 PCB, 다층 PCB, 또는 유연성 기판(flexible PCB)으로 이루어지는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩과 실장 부재는 상기 제1 표면 위에 연장되어 있는 금속 배선층을 통하여 상호 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1항에 있어서,
    상기 실장 부재는 금속 범프로 구성되는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩은 본딩 와이어(bonding wire)를 통하여 상기 제1 회로 기판에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩은 상기 제1 회로 기판의 제1 영역 위에 플립칩(flip chip) 방식으로 실장되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  7. 삭제
  8. 제1항에 있어서,
    상기 제2 회로 기판의 실장면중 상기 제1 회로 기판의 제1 영역과 대면하는 위치에 실장되어 있는 복수의 제1 수동 소자(passive component)를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  9. 제8항에 있어서,
    상기 제1 수동 소자는 개별형 수동 소자(discrete passive component)의 형태로 실장되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  10. 제8항에 있어서,
    상기 복수의 제1 수동 소자는 절연층을 사이에 두고 상기 반도체 칩과 상호 대향하고 있는 것을 특징으로 하는 반도체 칩 패키지.
  11. 제10항에 있어서,
    상기 절연층은 상기 반도체 칩을 봉지하기 위한 EMC(epoxy molding compound)로 구성되는 것을 특징으로 하는 반도체 칩 패키지.
  12. 제10항에 있어서,
    상기 절연층은 상기 반도체 칩과 상기 제1 수동 소자간의 단락을 방지하기 위하여 상기 반도체 칩과 직접 접해 있는 폴리이미드 테이프로 구성되는 것을 특징으로 하는 반도체 칩 패키지.
  13. 제1항에 있어서,
    상기 제1 회로 기판의 제1 영역에서 상기 제2 표면 위에 실장되어 있는 복수의 제2 수동 소자를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  14. 각각 반도체 칩이 실장되어 있는 기능부와, 상기 반도체 칩을 외부 단자에 전기적으로 접속시키기 위한 실장 부재가 형성되어 있는 실장부를 포함하는 복수의 회로 기판이 차례로 적층되어 이루어지고, 상기 복수의 회로 기판의 각 기능부 및 각 실장부가 동일 평면상에서 수평 방향으로 상호 이격되어 있고, 상기 복수의 회로 기판 각각은 상기 반도체 칩 및 실장 부재가 각 회로 기판상의 동일 평면상에 형성되어 있고,
    상기 복수의 회로 기판은 각각의 기능부 및 실장부가 각각 수직 방향으로 일렬로 정렬되도록 상호 평행하게 적층되어 있고,
    상기 복수의 회로 기판은 제1 회로 기판 및 제2 회로 기판을 포함하고, 상기 제2 회로 기판은 반도체 칩을 사이에 두고 상기 제1 회로 기판과 대면하는 실장면을 구비하고 상기 제2 회로 기판의 실장면 위에 형성된 콘택 패드를 통하여 상기 제1 회로 기판의 실장 부재와 전기적으로 연결 가능한 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  15. 제14항에 있어서,
    상기 제1 회로 기판은 단면 PCB(printed circuit board), 양면 PCB, 다층 PCB, 또는 유연성 기판(flexible PCB)으로 이루어지는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  16. 제14항에 있어서,
    상기 복수의 회로 기판 각각에서는 상기 반도체 칩과 실장 부재가 금속 배선층을 통하여 상호 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  17. 제14항에 있어서,
    상기 실장 부재는 금속 범프로 구성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  18. 제14항에 있어서,
    상기 제2 회로 기판은 상기 제1 회로 기판의 기능부와 상호 대향하고 있는 실장면 위에만 형성되어 있는 복수의 제1 수동 소자(passive component)를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  19. 제18항에 있어서, 상기 복수의 제1 수동 소자는 절연층을 사이에 두고 상기 반도체 칩과 상호 대향하고 있는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  20. 제14항에 있어서, 상기 제1 회로 기판은 상기 제1 회로 기판의 기능부에서 상기 반도체 칩이 형성된 표면의 반대측 표면에 형성되어 있는 복수의 제2 수동 소자를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
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