JP3012184B2 - 実装装置 - Google Patents
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- Power Engineering (AREA)
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- Combinations Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に所定数の
電子部品を実装する実装装置に関する。近年、コンピュ
ータ等の情報、通信の分野では高性能化が進み、搭載さ
れる実装基板に対して半導体チップ等の実装密度の向上
が望まれている。
電子部品を実装する実装装置に関する。近年、コンピュ
ータ等の情報、通信の分野では高性能化が進み、搭載さ
れる実装基板に対して半導体チップ等の実装密度の向上
が望まれている。
【０００２】
【従来の技術】従来、実装基板は搭載される機器の設置
スペースの制約を受けて許容される大きさの基板内に多
数の部品が最大限に実装状態とされる。そこで、図１１
に、従来の実装基板の構成図を示す。図１１（Ａ）に示
す実装基板１１は、例えばガラスエポキシ等で形成され
たプリント基板１２には両面に配線パターンが形成さ
れ、両面の配線パターンはスルーホールにより適宜電気
的導通が行われる。このプリント基板１２の両面に、配
線パターンに対応する半導体チップ１３が所定数のバン
プ１４でフリップチップにより所定数実装される。
スペースの制約を受けて許容される大きさの基板内に多
数の部品が最大限に実装状態とされる。そこで、図１１
に、従来の実装基板の構成図を示す。図１１（Ａ）に示
す実装基板１１は、例えばガラスエポキシ等で形成され
たプリント基板１２には両面に配線パターンが形成さ
れ、両面の配線パターンはスルーホールにより適宜電気
的導通が行われる。このプリント基板１２の両面に、配
線パターンに対応する半導体チップ１３が所定数のバン
プ１４でフリップチップにより所定数実装される。
【０００３】また、図１１（Ｂ）に示す実装基板１５
は、両面に配線パターンが形成されたプリント基板１６
の一方面に半導体チップ１３がバンプ１４でフリップチ
ップにより所定数実装された基板１７を所定数積み重
ね、隣接するプリント基板１６間をコネクタ１８で電気
的接続されたものである。なお、コネクタ１８に代えて
フレキシブル基板で電気的接続を行うことも知られてい
る。
は、両面に配線パターンが形成されたプリント基板１６
の一方面に半導体チップ１３がバンプ１４でフリップチ
ップにより所定数実装された基板１７を所定数積み重
ね、隣接するプリント基板１６間をコネクタ１８で電気
的接続されたものである。なお、コネクタ１８に代えて
フレキシブル基板で電気的接続を行うことも知られてい
る。
【０００４】上述のような実装基板１１，１５は、例え
ばマザーボードに接続され、又はＰＣカード（ＰＣＭＣ
ＩＡ （Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍ
ｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓ
ｓｏｃｉａｔｉｏｎ）に準じたＩＣカード）に、規格寸
法（ＴＹＰＥ Ｉで厚さ3.3 mm，ＴＹＰＥ IIで厚さ５
mm，ＴＹＰＥ III で厚さ１０mm）に応じて内蔵される
ものである。
ばマザーボードに接続され、又はＰＣカード（ＰＣＭＣ
ＩＡ （Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍ
ｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓ
ｓｏｃｉａｔｉｏｎ）に準じたＩＣカード）に、規格寸
法（ＴＹＰＥ Ｉで厚さ3.3 mm，ＴＹＰＥ IIで厚さ５
mm，ＴＹＰＥ III で厚さ１０mm）に応じて内蔵される
ものである。
【０００５】
【発明が解決しようとする課題】しかし、図１１
（Ａ），（Ｂ）に示すような実装では、設置スペースで
制約されたプリント基板の寸法内で搭載する電子部品
（半導体チップ）の個数に限度があり、さらなる高密度
実装を図ることが困難であるという問題がある。加え
て、プリント基板１２，１６がスルーホールで両面に配
線パターンを形成することは、スルーホールのランド部
分でパターン密度の向上の妨げとなるという問題があ
る。さらに、実装される半導体チップ１３等は高集積化
が進み、その発熱量が増大する中で効率よくかつ小型で
放熱することが困難であるという問題がある。
（Ａ），（Ｂ）に示すような実装では、設置スペースで
制約されたプリント基板の寸法内で搭載する電子部品
（半導体チップ）の個数に限度があり、さらなる高密度
実装を図ることが困難であるという問題がある。加え
て、プリント基板１２，１６がスルーホールで両面に配
線パターンを形成することは、スルーホールのランド部
分でパターン密度の向上の妨げとなるという問題があ
る。さらに、実装される半導体チップ１３等は高集積化
が進み、その発熱量が増大する中で効率よくかつ小型で
放熱することが困難であるという問題がある。
【０００６】そこで、本発明は上記課題に鑑みなされた
もので、高密度実装、低コスト化を図り、放熱性の向上
を図る実装装置を提供することを目的とする。
もので、高密度実装、低コスト化を図り、放熱性の向上
を図る実装装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次の手段を講じたことを特徴とするもの
である。請求項１記載の発明は、表裏面に電子部品がそ
れぞれ実装された可撓性基板を折曲させた実装装置にお
いて、 該可撓基板の表面に、配線パターンと、該配線パ
ターンに対応する第１の内部接続用端子とを形成し、 該
可撓基板の裏面に、配線パターンと、該配線パターンに
対応する第２の内部接続用端子とを形成し、 該可撓性基
板を輪状に折曲することで、該第１の内部接続用端子と
該第２の内部接続用端子とを接続させ、該表面に形成さ
れた配線パターンと該裏面に形成された配線パターンと
を電気的に接続したことを特徴とするものである。
に本発明では、次の手段を講じたことを特徴とするもの
である。請求項１記載の発明は、表裏面に電子部品がそ
れぞれ実装された可撓性基板を折曲させた実装装置にお
いて、 該可撓基板の表面に、配線パターンと、該配線パ
ターンに対応する第１の内部接続用端子とを形成し、 該
可撓基板の裏面に、配線パターンと、該配線パターンに
対応する第２の内部接続用端子とを形成し、 該可撓性基
板を輪状に折曲することで、該第１の内部接続用端子と
該第２の内部接続用端子とを接続させ、該表面に形成さ
れた配線パターンと該裏面に形成された配線パターンと
を電気的に接続したことを特徴とするものである。
【０００８】また、請求項２記載の発明は、 請求項１記
載の実装装置において、 前記表面には第３の内部接続用
端子が更に形成され、 前記裏面には第４の内部接続用端
子が当該裏面に実装される電子部品を挟んで更に形成さ
れ、 前記可撓性基板を輪状に折曲することで、該第３の
内部接続用端子と該第４の内部接続用端子とが接続され
ることを特徴とするものである。 更に、請求項３記載の
発明は、 請求項１記載の実装装置において、 前記可撓性
基板は捩じって輪状に折曲されていることを特徴とする
ものである。
載の実装装置において、 前記表面には第３の内部接続用
端子が更に形成され、 前記裏面には第４の内部接続用端
子が当該裏面に実装される電子部品を挟んで更に形成さ
れ、 前記可撓性基板を輪状に折曲することで、該第３の
内部接続用端子と該第４の内部接続用端子とが接続され
ることを特徴とするものである。 更に、請求項３記載の
発明は、 請求項１記載の実装装置において、 前記可撓性
基板は捩じって輪状に折曲されていることを特徴とする
ものである。
【０００９】請求項１乃至３の発明によれば、可撓性基
板の表面の配線パターンと裏面の配線パターンとが必要
に応じて各内部接続用端子により電気的接続されること
になる。これにより、特にスルーホールを形成する必要
がなくなり、パターン密度が向上され、またスルーホー
ル形成のための孔形成工程やめっき工程等を削減するこ
とができ、低コスト化を図ることができる。
板の表面の配線パターンと裏面の配線パターンとが必要
に応じて各内部接続用端子により電気的接続されること
になる。これにより、特にスルーホールを形成する必要
がなくなり、パターン密度が向上され、またスルーホー
ル形成のための孔形成工程やめっき工程等を削減するこ
とができ、低コスト化を図ることができる。
【００１０】
【００１１】
【００１２】
【発明の実施の形態】図１に、本発明の第１実施例の構
成図を示す。また、図２に図１のフレキシブル基板の構
成図を示す。図１に示す実装装置２１A は、実装基板で
あるマザーボード２２上に可撓性基板であるフレキシブ
ル基板２３A が所定形状で折曲されて搭載され、リード
部であるＩ／Ｏリード２４で電気的接続されて実装され
たものである。
成図を示す。また、図２に図１のフレキシブル基板の構
成図を示す。図１に示す実装装置２１A は、実装基板で
あるマザーボード２２上に可撓性基板であるフレキシブ
ル基板２３A が所定形状で折曲されて搭載され、リード
部であるＩ／Ｏリード２４で電気的接続されて実装され
たものである。
【００１３】フレキシブル基板２３A は、帯状のフィル
ムベースの両面に金（Ａｕ）等による所定の配線パター
ンが形成されたものであって、図２（Ｂ）に示すように
一端に所定数の外部接続用端子であるＩ／Ｏ端子２５
ａ，２５ｂ（２５ｂは裏面であり、図に表われず）が形
成されている。そして、図２（Ａ），（Ｂ）に示すよう
に、フレキシブル基板２３A の両面の所定配線パターン
上に電子部品としての半導体チップ２６が対応する所定
数のバンプ２７により所定数電気的接続されて２次元的
に実装される。
ムベースの両面に金（Ａｕ）等による所定の配線パター
ンが形成されたものであって、図２（Ｂ）に示すように
一端に所定数の外部接続用端子であるＩ／Ｏ端子２５
ａ，２５ｂ（２５ｂは裏面であり、図に表われず）が形
成されている。そして、図２（Ａ），（Ｂ）に示すよう
に、フレキシブル基板２３A の両面の所定配線パターン
上に電子部品としての半導体チップ２６が対応する所定
数のバンプ２７により所定数電気的接続されて２次元的
に実装される。
【００１４】図１に戻り、マザーボード２２は例えばガ
ラスエポキシ等で一方面に所定の配線パターンが形成さ
れたもので、このマザーボード２２にまずフレキシブル
基板２３A が横方向（半導体チップ２６がマザーボード
２２と平行となる方向）に折り重ねるように折曲して搭
載される。このとき、フレキシブル基板２３A の裏面
（マザーボード２２側の面）に形成されたＩ／Ｏ端子
（２５ｂ）がマザーボード２２上の配線パターンの所定
部分と直接に半田等により電気的接続される。そして、
フレキシブル基板２３A の表面のＩ／Ｏ端子２５ａが、
マザーボード２２上の配線パターンの所定部分とＩ／Ｏ
リード２４を介して半田等により電気的接続される。
ラスエポキシ等で一方面に所定の配線パターンが形成さ
れたもので、このマザーボード２２にまずフレキシブル
基板２３A が横方向（半導体チップ２６がマザーボード
２２と平行となる方向）に折り重ねるように折曲して搭
載される。このとき、フレキシブル基板２３A の裏面
（マザーボード２２側の面）に形成されたＩ／Ｏ端子
（２５ｂ）がマザーボード２２上の配線パターンの所定
部分と直接に半田等により電気的接続される。そして、
フレキシブル基板２３A の表面のＩ／Ｏ端子２５ａが、
マザーボード２２上の配線パターンの所定部分とＩ／Ｏ
リード２４を介して半田等により電気的接続される。
【００１５】Ｉ／Ｏリード２４は、例えばフレキシブル
基板２３A のＩ／Ｏ端子２５ａに対するパターンが形成
されたテープリードであり、各Ｉ／Ｏ端子２５ａごとに
介在される。なお、所定数のＩ／Ｏリード２４を一体と
したテープリードであってもよい。
基板２３A のＩ／Ｏ端子２５ａに対するパターンが形成
されたテープリードであり、各Ｉ／Ｏ端子２５ａごとに
介在される。なお、所定数のＩ／Ｏリード２４を一体と
したテープリードであってもよい。
【００１６】すなわち、半導体チップ２６は、マザーボ
ード２２上にフレキシブル基板２３ A を介して３次元的
な状態となり、高さ方向に寸法の許容される限度で２次
元的実装に比べて高密度実装を実現することができるも
のである。そして、適宜半導体チップ２６をマザーボー
ド２２上でモールド樹脂等により封止し、一般的な電子
機器に搭載され、又はＰＣカード等に内蔵されるもので
ある。
ード２２上にフレキシブル基板２３ A を介して３次元的
な状態となり、高さ方向に寸法の許容される限度で２次
元的実装に比べて高密度実装を実現することができるも
のである。そして、適宜半導体チップ２６をマザーボー
ド２２上でモールド樹脂等により封止し、一般的な電子
機器に搭載され、又はＰＣカード等に内蔵されるもので
ある。
【００１７】ところで、フレキシブル基板２３A は、上
述のように両面に形成する配線パターンはＩ／Ｏ端子２
５ａ，２５ｂで外部との接続を行うようにしていること
から、スルーホールを形成して両面の所定の配線パター
ンを接続する必要がなく、これによるランド等の形成が
不要となってパターン密度を向上させることができると
共に、スルーホールを形成するための孔形成工程やめっ
き工程等を削減することができ、フレキシブル基板２３
のコストダウンが図られ、結果的に低コスト化を図るこ
とができるものである。
述のように両面に形成する配線パターンはＩ／Ｏ端子２
５ａ，２５ｂで外部との接続を行うようにしていること
から、スルーホールを形成して両面の所定の配線パター
ンを接続する必要がなく、これによるランド等の形成が
不要となってパターン密度を向上させることができると
共に、スルーホールを形成するための孔形成工程やめっ
き工程等を削減することができ、フレキシブル基板２３
のコストダウンが図られ、結果的に低コスト化を図るこ
とができるものである。
【００１８】続いて、図３に、第１実施例の他の実施例
の構成図を示す。図３に示す実装装置２１B は、上述の
図２に示すフレキシブル基板２３をマザーボード２２上
で、半導体チップ２６がマザーボード２２と垂直方向に
なるように折り重ねて折曲して搭載させたもので、マザ
ーボード２２の所定の配線パターンに、フレキシブル基
板２３A の裏面のＩ／Ｏ端子（２５ｂ）を接続すると共
に、表面のＩ／Ｏ端子２５ａをＩ／Ｏリード２４を介し
て接続することは図１と同様である。
の構成図を示す。図３に示す実装装置２１B は、上述の
図２に示すフレキシブル基板２３をマザーボード２２上
で、半導体チップ２６がマザーボード２２と垂直方向に
なるように折り重ねて折曲して搭載させたもので、マザ
ーボード２２の所定の配線パターンに、フレキシブル基
板２３A の裏面のＩ／Ｏ端子（２５ｂ）を接続すると共
に、表面のＩ／Ｏ端子２５ａをＩ／Ｏリード２４を介し
て接続することは図１と同様である。
【００１９】次に、図４に、本発明の第２実施例の構成
図を示す。図４（Ａ）は平面図、図４（Ｂ）は側面図で
ある。図４に示す実装装置２１C は、例えば上述の図３
に示す実装装置２１B において、折曲したフレキシブル
基板２３A の各半導体チップ２６に接触される所定数の
フィン部２８ａを一体に形成した放熱部材である放熱板
２８を取り付けたものである。
図を示す。図４（Ａ）は平面図、図４（Ｂ）は側面図で
ある。図４に示す実装装置２１C は、例えば上述の図３
に示す実装装置２１B において、折曲したフレキシブル
基板２３A の各半導体チップ２６に接触される所定数の
フィン部２８ａを一体に形成した放熱部材である放熱板
２８を取り付けたものである。
【００２０】すなわち、折曲されたフレキシブル基板２
３A の両面に実装された半導体チップ２６は同一方向に
並ばせることができることから、その並び方向から放熱
板２８を取り出すことにより、複数個の半導体チップ２
６を単一の放熱板２８で一括で放熱することができるも
のである。これにより、複数個の放熱部材を取り付ける
必要がなくなり、部品点数の削減、組み立て工数の削減
が図られ、低コスト化とすることができるものである。
３A の両面に実装された半導体チップ２６は同一方向に
並ばせることができることから、その並び方向から放熱
板２８を取り出すことにより、複数個の半導体チップ２
６を単一の放熱板２８で一括で放熱することができるも
のである。これにより、複数個の放熱部材を取り付ける
必要がなくなり、部品点数の削減、組み立て工数の削減
が図られ、低コスト化とすることができるものである。
【００２１】なお、放熱板２８の取り付けは、図３に示
す場合に限らず、図１のような折曲形状であっても行う
ことができると共に、後述の第３〜第５実施例において
も適用することができるものである。次に、図５に、本
発明の第３実施例の構成図を示す。また、図６に、図５
のフレキシブル基板の構成図を示す。図５に示す実装装
置２１D は、マザーボード２２上で半導体チップ２６を
実装したフレキシブル基板２３B を輪状にして搭載し、
マザーボード２２の配線パターンと該フレキシブル基板
２３B とを所定数のＩ／Ｏリード２４で接続を行ったも
のである。
す場合に限らず、図１のような折曲形状であっても行う
ことができると共に、後述の第３〜第５実施例において
も適用することができるものである。次に、図５に、本
発明の第３実施例の構成図を示す。また、図６に、図５
のフレキシブル基板の構成図を示す。図５に示す実装装
置２１D は、マザーボード２２上で半導体チップ２６を
実装したフレキシブル基板２３B を輪状にして搭載し、
マザーボード２２の配線パターンと該フレキシブル基板
２３B とを所定数のＩ／Ｏリード２４で接続を行ったも
のである。
【００２２】ここで、図６（Ａ）〜（Ｃ）において、フ
レキシブル基板２３B には表面２３ａで図６（Ｂ）に示
すように、形成される所定の配線パターンに対して一方
端に外部接続用端子であるＩ／Ｏ端子２５ａが形成され
ると共に、他方端に所定の配線パターンに対する所定数
の第１の内部接続用端子２９が組として形成される。ま
た、フレキシブル基板２３B の裏面２３ｂにはＩ／Ｏ端
子２５ａに対する一方端側の該裏面に、形成された所定
の配線パターンに対応すると共に、第１の内部接続用端
子２９に対応する所定数の第２の内部接続用端子３０が
組として形成される。
レキシブル基板２３B には表面２３ａで図６（Ｂ）に示
すように、形成される所定の配線パターンに対して一方
端に外部接続用端子であるＩ／Ｏ端子２５ａが形成され
ると共に、他方端に所定の配線パターンに対する所定数
の第１の内部接続用端子２９が組として形成される。ま
た、フレキシブル基板２３B の裏面２３ｂにはＩ／Ｏ端
子２５ａに対する一方端側の該裏面に、形成された所定
の配線パターンに対応すると共に、第１の内部接続用端
子２９に対応する所定数の第２の内部接続用端子３０が
組として形成される。
【００２３】そして、フレキシブル基板２３B の両面で
半導体チップ２６がバンプ２７により所定数（図５及び
図６では各面で２個ずつ）実装されたものである。そこ
で、図５に戻り、フレキシブル基板２３B を輪状にする
場合に、第１の内部接続用端子２９と第２の内部接続用
端子３０とを接続する。これによって、フレキシブル基
板２３B の表面２３ａの配線パターンと裏面２３ｂの配
線パターンとが必要に応じて電気的接続されることにな
り、特にスルーホールを形成する必要がなく、上述のよ
うにパターン密度が向上され、またスルーホール形成の
ための孔形成工程やめっき工程等を削減することがで
き、低コスト化を図ることができる。
半導体チップ２６がバンプ２７により所定数（図５及び
図６では各面で２個ずつ）実装されたものである。そこ
で、図５に戻り、フレキシブル基板２３B を輪状にする
場合に、第１の内部接続用端子２９と第２の内部接続用
端子３０とを接続する。これによって、フレキシブル基
板２３B の表面２３ａの配線パターンと裏面２３ｂの配
線パターンとが必要に応じて電気的接続されることにな
り、特にスルーホールを形成する必要がなく、上述のよ
うにパターン密度が向上され、またスルーホール形成の
ための孔形成工程やめっき工程等を削減することがで
き、低コスト化を図ることができる。
【００２４】なお、フレキシブル基板２３B が多層構造
として専用の電源パターンやＧＮＤパターン（複数種の
電源系、ＧＮＤ系を有する）を有する場合は、電源パタ
ーンやＧＮＤパターンへの接続としてスルーホールが必
要となるが、少なくとも信号系のスルーホールは不要で
あり、パターン密度を向上させることができるものであ
る。
として専用の電源パターンやＧＮＤパターン（複数種の
電源系、ＧＮＤ系を有する）を有する場合は、電源パタ
ーンやＧＮＤパターンへの接続としてスルーホールが必
要となるが、少なくとも信号系のスルーホールは不要で
あり、パターン密度を向上させることができるものであ
る。
【００２５】次に、図７に、本発明の第４実施例の構成
図を示す。また、図８に、図７のフレキシブル基板の構
成図を示す。図７に示す実装装置２１E は、図５及び図
６の発展型であり、マザーボード２２上に実装されるフ
レキシブル基板２３C が例えば２ケ所でそれぞれの対応
する内部接続用端子同士を接続して輪状としたものであ
る。
図を示す。また、図８に、図７のフレキシブル基板の構
成図を示す。図７に示す実装装置２１E は、図５及び図
６の発展型であり、マザーボード２２上に実装されるフ
レキシブル基板２３C が例えば２ケ所でそれぞれの対応
する内部接続用端子同士を接続して輪状としたものであ
る。
【００２６】すなわち、図８（Ａ）〜（Ｃ）において、
フレキシブル基板２３C の表面２３ａには図６に示す外
に、第１の内部接続用端子２９の組より半導体チップ２
６を挟んで所定数の第３の内部接続用端子３１の組が形
成されると共に、裏面２３Bに上記第２の内部接続用端
子３０の組より半導体チップ２６を挟んで所定数の第４
の内部接続用端子３２の組が形成されたものである。
フレキシブル基板２３C の表面２３ａには図６に示す外
に、第１の内部接続用端子２９の組より半導体チップ２
６を挟んで所定数の第３の内部接続用端子３１の組が形
成されると共に、裏面２３Bに上記第２の内部接続用端
子３０の組より半導体チップ２６を挟んで所定数の第４
の内部接続用端子３２の組が形成されたものである。
【００２７】そして、図７に示すように、第１の内部接
続用端子２９の組と第４の内部接続用端子３２の組とを
電気的接続すると共に、第２の内部接続用端子３０の組
と第３の内部接続用端子３１の組とを電気的接続するも
のである。これによっても、第３実施例と同様にパター
ン密度の向上、低コスト化を図ることができるものであ
る。
続用端子２９の組と第４の内部接続用端子３２の組とを
電気的接続すると共に、第２の内部接続用端子３０の組
と第３の内部接続用端子３１の組とを電気的接続するも
のである。これによっても、第３実施例と同様にパター
ン密度の向上、低コスト化を図ることができるものであ
る。
【００２８】次に、図９に、本発明の第５実施例の構成
図を示す。また、図１０に、図９のフレキシブル基板の
構成図を示す。図９に示す実装装置２１F は、マザーボ
ード２２上で半導体チップ２６を所定数実装したフレキ
シブル基板２３D を１８０度捩じって輪状に折曲して実
装したものである。
図を示す。また、図１０に、図９のフレキシブル基板の
構成図を示す。図９に示す実装装置２１F は、マザーボ
ード２２上で半導体チップ２６を所定数実装したフレキ
シブル基板２３D を１８０度捩じって輪状に折曲して実
装したものである。
【００２９】そこで、図１０（Ａ）〜（Ｄ）において、
フレキシブル基板２３D の表面２３ａには図６（Ｂ）の
ように一方端にＩ／Ｏ端子２５ａの組と他方端に第１の
内部接続用端子２９の組とが形成されており、裏面２５
ｂにはＩ／Ｏ端子２５ａに対応する位置に第４の内部接
続用端子３２の組と他方端に所定数の第２のＩ／Ｏ端子
２５ｃの組が形成される（図１０（Ｂ），（Ｃ））。
フレキシブル基板２３D の表面２３ａには図６（Ｂ）の
ように一方端にＩ／Ｏ端子２５ａの組と他方端に第１の
内部接続用端子２９の組とが形成されており、裏面２５
ｂにはＩ／Ｏ端子２５ａに対応する位置に第４の内部接
続用端子３２の組と他方端に所定数の第２のＩ／Ｏ端子
２５ｃの組が形成される（図１０（Ｂ），（Ｃ））。
【００３０】そこで、フレキシブル基板２３D を図１０
（Ｄ）に示すように１８０°捩じり、図９に示すように
第１の内部接続用端子２９の組と、第２の内部接続用端
子の組とを電気的接続を行い、かつ第２のＩ／Ｏ端子２
５ｃをＩ／Ｏリード２４によりマザーボード２２の所定
の配線パターンに接続するものである。
（Ｄ）に示すように１８０°捩じり、図９に示すように
第１の内部接続用端子２９の組と、第２の内部接続用端
子の組とを電気的接続を行い、かつ第２のＩ／Ｏ端子２
５ｃをＩ／Ｏリード２４によりマザーボード２２の所定
の配線パターンに接続するものである。
【００３１】このように実装することによっても、上述
と同様にスルーホールの形成を不要としてパターン密度
の向上、低コスト化を図ることができるものである。上
述のように、複数の半導体チップ２６等のような電子部
品を小なる面積上に実装することができると共に、スル
ーホールを不要としてパターン密度の向上及び低コスト
化が図られ、また単一の放熱板２８で効率よくかつ低コ
ストで放熱を行うことができるものである。
と同様にスルーホールの形成を不要としてパターン密度
の向上、低コスト化を図ることができるものである。上
述のように、複数の半導体チップ２６等のような電子部
品を小なる面積上に実装することができると共に、スル
ーホールを不要としてパターン密度の向上及び低コスト
化が図られ、また単一の放熱板２８で効率よくかつ低コ
ストで放熱を行うことができるものである。
【００３２】
【発明の効果】以上のように請求項１乃至３の発明によ
れば、可撓性基板の表面の配線パターンと裏面の配線パ
ターンとが必要に応じて各内部接続用端子により電気的
接続されることになる。これにより、特にスルーホール
を形成する必要がなくなり、パターン密度が向上され、
またスルーホール形成のための孔形成工程やめっき工程
等を削減することができ、低コスト化を図ることができ
る。
れば、可撓性基板の表面の配線パターンと裏面の配線パ
ターンとが必要に応じて各内部接続用端子により電気的
接続されることになる。これにより、特にスルーホール
を形成する必要がなくなり、パターン密度が向上され、
またスルーホール形成のための孔形成工程やめっき工程
等を削減することができ、低コスト化を図ることができ
る。
【００３３】
【００３４】
【図１】本発明の第１実施例の構成図である。
【図２】図１のフレキシブル基板の構成図である。
【図３】第１実施例の他の実施例の構成図である。
【図４】本発明の第２実施例の構成図である。
【図５】本発明の第３実施例の構成図である。
【図６】図５のフレキシブル基板の構成図である。
【図７】本発明の第４実施例の構成図である。
【図８】図７のフレキシブル基板の構成図である。
【図９】本発明の第５実施例の構成図である。
【図１０】図９のフレキシブル基板の構成図である。
【図１１】従来の実装基板の構成図である。
２１A 〜２１F 実装装置 ２２ マザーボード ３３A 〜３３D フレキシブル基板 ２４，３３ Ｉ／Ｏリード ２５ａ〜２５ｃ Ｉ／Ｏ端子 ２６ 半導体チップ ２８ 放熱板 ２９ 第１の内部接続用端子 ３０ 第２の内部接続用端子 ３１ 第３の内部接続用端子 ３２ 第４の内部接続用端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角井 和久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平５−95080（ＪＰ，Ａ) 特開 平４−234157（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04
Claims (3)
- 【請求項１】 表裏面に電子部品がそれぞれ実装された
可撓性基板を折曲させた実装装置において、 該可撓基板の表面に、配線パターンと、該配線パターン
に対応する第１の内部接続用端子とを形成し、 該可撓基板の裏面に、配線パターンと、該配線パターン
に対応する第２の内部接続用端子とを形成し、 該可撓性基板を輪状に折曲することで、該第１の内部接
続用端子と該第２の内部接続用端子とを接続させ、該表
面に形成された配線パターンと該裏面に形成された配線
パターンとを電気的に接続したことを特徴とする 実装装
置。 - 【請求項２】 前記表面には第３の内部接続用端子が更
に形成され、 前記裏面には第４の内部接続用端子が当該裏面に実装さ
れる電子部品を挟んで更に形成され、 前記可撓性基板を輪状に折曲することで、該第３の内部
接続用端子と該第４の内部接続用端子とが接続されるこ
とを特徴とする請求項１に記載の 実装装置。 - 【請求項３】 前記可撓性基板は捩じって輪状に折曲さ
れていることを特徴とする請求項１に記載の実装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004331A JP3012184B2 (ja) | 1996-01-12 | 1996-01-12 | 実装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004331A JP3012184B2 (ja) | 1996-01-12 | 1996-01-12 | 実装装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199665A JPH09199665A (ja) | 1997-07-31 |
| JP3012184B2 true JP3012184B2 (ja) | 2000-02-21 |
Family
ID=11581474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8004331A Expired - Fee Related JP3012184B2 (ja) | 1996-01-12 | 1996-01-12 | 実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012184B2 (ja) |
Families Citing this family (7)
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| JP4072505B2 (ja) | 2003-02-28 | 2008-04-09 | エルピーダメモリ株式会社 | 積層型半導体パッケージ |
| KR100837276B1 (ko) | 2006-12-20 | 2008-06-11 | 삼성전자주식회사 | 인쇄 회로 기판 및 이를 사용하는 반도체 메모리 모듈 |
| JP5072584B2 (ja) | 2007-12-27 | 2012-11-14 | パナソニック株式会社 | 積層実装構造体 |
| US8344491B2 (en) * | 2008-12-31 | 2013-01-01 | Micron Technology, Inc. | Multi-die building block for stacked-die package |
| CN117410264B (zh) * | 2023-12-15 | 2024-03-19 | 北京七星华创微电子有限责任公司 | 一种倒装芯片封装结构 |
| CN117438390B (zh) * | 2023-12-20 | 2024-03-19 | 北京七星华创微电子有限责任公司 | 一种金属陶瓷全密封封装的过压过流保护开关和系统 |
-
1996
- 1996-01-12 JP JP8004331A patent/JP3012184B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09199665A (ja) | 1997-07-31 |
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