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JP4647243B2 - 半導体装置 - Google Patents

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Description

本発明は、配線基板に半導体チップを搭載したＣＳＰ（チップ・サイズ・パッケージ）形態等の半導体装置、特に配線基板上における配線引き回し形態に起因するノイズを改善するための技術に関し、例えばＤＤＲ（ダブル・データ・レート）形態でメモリ動作されるシンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等に適用して有効な技術に関する。
クロック同期型のメモリ例えばシンクロナスＳＲＡＭは、リードデータの確定タイミングをアクセス主体に知らせるためにデータ出力タイミングに同期するクロック信号を出力する。このようなクロック信号は、クロック同期動作のための入力クロック信号に対してエコークロックと称され、シンクロナスＳＲＡＭではフリーランニングエコークロックとして、読み出し及び書き込み動作にかかわらず常時出力動作される。エコークロックに関しては特許文献１に記載がある。
ＬＳＩの多ピン化、チップサイズの縮小に際してＬＳＩパッケージにはＢＧＡなどが採用されている。特許文献２には、ＢＧＡなどのＬＳＩパッケージにおけるクロストークによるノイズ発生を防止するのに、ノイズに弱い信号群、ノイズを放出し易い信号群などのように信号群を分割し、かつ相互に分離するように、端子の割り当てを行うＬＳＩパッケージ技術が開示される。
特許文献３にはＰＧＡ（ピン・グリッド・アレイ）パッケージにおいて、複数本の信号線間をグランドピンで取り囲んで、信号間のアイソレーションを行う技術が記載される。
特開２００３-３６７００号公報 特開平１１−９７６１３号公報 特開平７−２８３３４０号公報
本発明者はＢＧＡなどのＬＳＩパッケージを構成する配線基板における信号のクロストークについて検討した。シンクロナスＳＲＡＭにおいてフリーランニングエコークロックは書き込み動作時も出力動作され、そのクロック変化と書き込み入力データのクロストークにより不所望なデータエラーを生ずる虞にあることが本発明者により明らかにされた。要するに、配線基板上における配線やビアは不所望なインダクタンス成分や容量成分を持ち、フリーランニングエコークロック配線と書き込み入力データ配線との間のインダクタンス性カップリングなどによって書き込みデータにクロストークノイズが重畳されると、書き込みデータの論理値が不所望に変化されることがある。しかしながら、特許文献２に記載の技術を適用して、シンクロナスＳＲＡＭのデータ入出力端子とフリーランニングエコークロックの出力端子を完全に分離させることは実質的に難しい。そのような分離は信号相互間でのタイミングのずれ若しくはスキューの原因になる。複数ビットの出力データとフリーランニングエコークロックとの同期関係が望ましい状態になければ、リードデータの確定タイミングをアクセス主体に知らせるという本来の目的を達することができなくなるからである。また、特許文献３の如く、データ入出力端子とフリーランニングエコークロック出力端子をグランドピンで取り囲んで信号間のアイソレーションを行うことも可能であるが、パッケージの小型化に反することになる。
そのようなクロストークノイズはシンクロナスＳＲＡＭに限られず、シンクロナスＤＲＡＭ用のメモリインタフェース若しくはメモリコントローラにも考慮されるべきである。すなわち、シンクロナスＤＲＡＭコントローラは、書き込みデータの出力と共にデータストローブ信号を出力するが、シンクロナスＤＲＡＭのインタフェース仕様に従えば、シンクロナスＤＲＡＭコントローラは、先ずデータストローブ信号を立ち上がり変化させてから複数ビットの書き込みデータを出力する。データストローブ信号は、書き込みデータの複数ビット並列出力による電源ノイズの影響を受ける。それだけではなく、データ出力端子とデータストローブ信号の出力端子は信号相互間でのタイミングのずれ若しくはスキューを最小限にするために極端に分離できないから、上記同様、データストローブ信号は出力データとのクロストークノイズ、特にインダクタンス性のカップリングノイズの影響を受ける。双方のノイズの影響で全体として大きくレベル低下する虞がある。データ出力タイミングにおいてデータストローブ信号のレベルがノイズにより低下すると、実際に書き込みデータが確定する前にシンクロナスＤＲＡＭは書き込み動作を行って書き込みエラーを生ずることが懸念される。
また、本発明者はＢＧＡなどのＬＳＩパッケージを構成する配線基板におけるリターンカレントによるノイズの回り込みについて検討した。すなわち、複数の信号経路で１個のグランドビアにリターンカレントを担わせようとすると、当該グランドビアには複数の信号ピンの異なる信号状態に応じたリターンカレントが重畳し、これが信号経路の相互インダクタンスを大きくする方向に作用して、前記インダクタンス性のカップリングノイズを助長させる虞のあることが本発明者によって見出された。
本発明の目的は、一方が他方の同期信号になる関係を持つ信号間のクロストークノイズを抑制することにある。
本発明の別の目的は、一方が他方の同期信号になる関係を持つ信号間のクロストークノイズをリターンカレントの観点より抑制することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕半導体装置（１）は配線基板（２）に半導体チップ（３）を搭載する。前記配線基板は複数の配線層（Ｌ１〜Ｌ４）を有し、一面に前記半導体チップと接続される複数のチップ接続電極（５）を持ち、他面に前記半導体装置の外部接続電極（６）を複数個持ち、相互に対応するチップ接続電極と外部接続電極を結合するのに、配線層に形成された配線と、配線層間で配線を接続するビアとを有する。前記複数のチップ接続電極は、所定のタイミングで論理値が変化される第１信号のインタフェースに用いられる第１チップ接続電極（Ｐ（ＤＱ３），Ｐ（ＤＱ４）、Ｐ（ＤＱＳ））と、前記第１信号の変化タイミングの後に論理値が変化されるタイミングを持つ第２信号のインタフェースに用いられる第２チップ接続電極（Ｐ（ＣＱ）、Ｐ（ＤＱｄ））とを有する。前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路の配線引き回しを主に行う配線層（Ｌ１）と、前記第１チップ接続電極に隣接配置された前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路の配線引き回しを主に行う配線層（Ｌ４）とを相違させる。この配線層を相違させることにより、前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路の配線と、前記第１チップ接続電極に隣接配置された前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路の配線とが同一配線層で並列配置される状態を極力低減でき、これによって第１信号が第２信号の変化によるクロストークノイズの影響を受けることを抑制若しくは緩和することができる。
本発明の具体的な形態として、前記配線引き回しを行う前記相違される配線層（Ｌ１，Ｌ４）は、電源プレーンを有する配線層（Ｌ３）とグランドプレーンを有する配線層（Ｌ２）を挟んで配線基板の表面側と裏面側に各々配置される。
本発明の具体的な形態では層間での配線の重なり除去を考慮する。すなわち、配線層の間に配置されているグランドプレーンや電源プレーンは配線層のインダクタンス成分のバリア層として機能するが、実際には表裏の配線層を接続するための多数のビアが上記バリア層を貫通し、インダクタンス成分による磁束がその貫通孔を通る。そこで、一の配線層において前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路の配線と、他の配線層において前記第１チップ接続電極に隣接配置された前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路の配線とには、配線層間で交差する配置を採用する。交差する配置により、配線層が並列する部分は層間でも少なくなり、バリア層からの漏れ磁束の影響によるカップリングノイズについても抑えることができる。
本発明の更に具体的な形態では、リターンカレントによる影響を考慮する。すなわち、前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路のビア（ＴＨ（ＤＱ３），ＴＨ（ＤＱ４））と前記第１チップ接続電極に隣接配置された前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路のビア（ＴＨ（ＣＱ））とに、各々グランドプレーンに接続するビア（ＴＨ（ＶＳＳ））を個別に隣接させる。所定の第１信号と第２の信号の経路における各々のビアに対して隣接する個別のグランドビアでリターンカレントを担うから、個別のグランドビアには他の信号経路の信号状態に応じたリターンカレントは重畳し難く、これが各信号経路の相互インダクタンスを小さくする方向に作用し、前記インダクタンス性のカップリングノイズを抑えるように作用する。
本発明の別の観点による具体的な形態では、前記第１信号は入力データ、第２信号は出力クロックである。このとき、前記出力クロックはフリーランニングエコークロックであり、前記半導体チップはシンクロナスＳＲＡＭである。
別の具体的な形態では、前記第１信号は出力クロックであり、第２信号は出力データである。このとき、前記出力クロックはデータストローブ信号であり、前記半導体チップはシンクロナスＤＲＡＭインタフェースを有するデータプロセッサである。
本発明の更に具体的な形態では、半導体チップの端子配列を考慮する。すなわち、前記半導体チップは前記複数のチップ接続電極に接続される複数のバンプ電極を持ち、前記第２チップ接続電極に対応される第２バンプ電極（ＣＱ）は、前記第１チップ接続電極に対応される第１バンプ電極（ＤＱ）の配列の端部に位置される。半導体チップのバンプ電極若しくはチップ上のパッド電極からバンプ電極に至る再配置配線などによるクロストークの影響も緩和若しくは抑制できる。
〔２〕本発明の別の観点による半導体装置は、配線基板に半導体チップを搭載し、前記配線基板は複数の配線層を有し、一面に前記半導体チップと接続される複数のチップ接続電極を持ち、他面に前記半導体装置の外部接続電極を複数個持つ。前記複数のチップ接続電極は、所定のタイミングで論理値が変化される第１信号のインタフェースに用いられる第１チップ接続電極と、前記第１信号の変化タイミングの後に論理値が変化されるタイミングを持つ第２信号のインタフェースに用いられる第２チップ接続電極とを有する。前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路の配線と、前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路の配線とのうち、相互に隣接して並列する部分を有する配線は、同一配線層で相互に並列する部分に比べて相互に異なる配線層に設けられた部分の方が長くされている。上記同一配線層において相互に並列する配線部分を少なくすることは、前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路の配線と、前記第１チップ接続電極に隣接配置された前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路の配線とが同一配線層で並列配置される状態を極力低減でき、これによって第１信号が第２信号の変化によるクロストークノイズの影響を受けることを抑制若しくは緩和することができる。
本発明の具体的な形態では、前記第１信号は入力データ、第２信号は出力クロックである。このとき、前記出力クロックはフリーランニングエコークロックであり、前記半導体チップはシンクロナスＳＲＡＭである。別の具体的な形態では、前記第１信号は出力クロックであり、第２信号は出力データである。このとき、前記出力クロックはデータストローブ信号であり、前記半導体チップはシンクロナスＤＲＡＭインタフェースを有するデータプロセッサである。
〔３〕リターンカレントによる影響を主な着眼点とした発明では、半導体装置は配線基板に半導体チップを搭載し、前記配線基板は複数の配線層を有し、一面に前記半導体チップと接続される複数のチップ接続電極を持ち、他面に前記半導体装置の外部接続電極を複数個持ち、相互に対応するチップ接続電極と外部接続電極を結合するのに、配線層に形成された配線と、配線層間で配線を接続するビアとを有する。前記複数のチップ接続電極は、所定のタイミングで論理値が変化される第１信号のインタフェースに用いられる第１チップ接続電極と、前記第１信号の変化タイミングの後に論理値が変化されるタイミングを持つ第２信号のインタフェースに用いられる第２チップ接続電極とを有する。前記第１チップ接続電極からそれに対応する第１外部接続電極に至る経路のビアと前記第１チップ接続電極に隣接配置された前記第２チップ接続電極からそれに対応する第２外部接続電極に至る経路のビアとに、各々グランドプレーンに接続するビアが個別に隣接される。所定の第１信号と第２の信号の経路における各々のビアに対して、隣接する個別のグランドビアでリターンカレントを担うから、個別のグランドビアには他の信号経路の信号状態に応じたリターンカレントが重畳し難く、これが各信号経路の相互インダクタンスを小さくする方向に作用し、前記インダクタンス性のカップリングノイズを抑えるように作用する。
本発明の具体的な形態では、前記第１信号は入力データ、第２信号は出力クロックである。前記出力クロックはフリーランニングエコークロックであり、前記半導体チップはシンクロナスＳＲＡＭである。また別の具体的な形態では、前記第１信号は出力クロックであり、第２信号は出力データである。前記出力クロックはデータストローブ信号であり、前記半導体チップはシンクロナスＤＲＡＭインタフェースを有するデータプロセッサである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、一方が他方の同期信号になる関係を持つ信号間のクロストークノイズを抑制することができる。また、一方が他方の同期信号になる関係を持つ信号間のクロストークノイズをリターンカレントの観点より抑制することができる。
《半導体装置》
図１には本発明に係る半導体装置の断面図が例示される。半導体装置１は配線基板（パッケージ基板と称する）２に半導体チップ３を搭載したＣＳＰ形態を有し、半導体チップ３の表面は樹脂４でモールドされている。パッケージ基板２は、その一面には前記半導体チップ３と接続される複数のチップ接続電極、例えばパッド電極５が形成され、他面には複数の外部接続電極、例えば半田ボール電極６が形成されている。図においてパッケージ基板２は４層の配線層Ｌ１〜Ｌ４を有するセラミック基板とされ、パッド電極５を対応する半田ボール電極６に接続するのに、配線層Ｌ１〜Ｌ４に形成された所要の配線と、配線層Ｌ１〜Ｌ４の間で配線を接続するビア７を有する。配線層Ｌ２は殆どがグランドプレーンとされ、配線層Ｌ３は殆どが電源プレーンとされる。前記ビア７は、ビアホール若しくはスルーホールの内面に導電性メッキを施した導電部を総称する。半導体チップ３は前記パッド電極５に接続する複数のバンプ電極８を有する。
図２には半導体チップ３の一例が示される。図２示される半導体チップ３はシンクロナスＳＲＡＭでありＤＤＲ形態でアクセス可能にされる。半導体チップ３はＡ−ＢＹＴ、Ｂ−ＢＹＴ、Ｃ−ＢＹＴ、Ｄ−ＢＹＴの４個のメモリブロックから成り、各メモリブロックは相互に同一の構成を有し、各メモリブロックに共通のバンプ電極として電源端子、グランド端子、アドレス入力端子、同期アクセス制御端子及びシステムクロック入力端子等を有し、更に各々のメモリブロック毎に個別化されて、９ビットのデータ入出力端子ＤＱ及び１ビットのエコークロック出力端子ＣＱ（／ＣＱ）等に対応されるバンプ電極を有する。前記エコークロックは出力端子ＣＱ，／ＣＱからフリーランニングで出力される。前記メモリブロックＢ−ＢＹＴ、Ｃ−ＢＹＴはエコークロックＣＱを出力し、メモリブロックＡ−ＢＹＴ、Ｄ−ＢＹＴはエコークロック／ＣＱを出力する。エコークロック／ＣＱはエコークロックＣＱの反転クロックとされる。図２においてバンプ電極８は半導体チップ３の表面に比較的大きな間隔で規則的に分散配置され、丸記号で標記されている。
半導体チップ３は、所謂フリップチップで接続されるためのバンプ電極８を有する。チップの中央部に２列で配置されたボンディングパッド（小さな四角記号で標記）９から保護膜上に再配置配線１０が引き出され、再配置配線１０を介して対応するバンプ電極８に接続されている。
図３には一つのメモリブロックのデータ入出力端子ＤＱとエコークロック出力端子ＣＱに係る構成が概略的に示される。図にはデータ入出力端子ＤＱを１個代表的に示してある。メモリコア（ＭＣＯＲ）２０はスタティック型メモリセルのアレイ及びメモリセルの選択回路を２バンク有し、２バンクはシステムクロックに同期して並列動作するようになっている。バンク毎のリードデータは出力レジスタ（ＯＲＥＧ）１１、１２に並列にラッチされ、書込みデータは入力レジスタ（ＩＲＥＧ）１３，１４から並列に各バンクに供給される。ＣＫ１〜ＣＫ３はシステムクロックに同期する内部クロックである。出力レジスタ１１，１２はクロックＣＫ１の半サイクル毎に出力動作され、その出力は同じくクロックＣＫ１の半サイクル毎に入力が切り換えられるセレクタ１５で交互に選択され、出力バッファ１６を介してデータ入出力端子ＤＱから出力される。出力バッファ１６の出力イネーブル信号は図示を省略している。
入力レジスタ１３，１４は内部クロックＣＫ３の負相サイクルに同期してラッチ動作を行ない、一方の入力レジスタ１３の前段には正相サイクルに同期してラッチ動作を行なう入力レジスタ１７が配置され、データ入出力端子ＤＱにシステムクロックの半サイクル毎に供給される書込みデータは、入力バッファ１８を介して、クロックＣＫ３の負相サイクル毎に入力レジスタ１３，１４から夫々のメモリバンクに供給される。ＣＫ２は入力バッファ１８のイネーブルクロックである。
フリーランニングエコークロックの出力には“１”を保持する出力レジスタ２１と“０”を保持する出力レジスタ２２を用いる。一方の出力レジスタ２１はクロックＣＫ１の正相サイクルで出力動作され、他方の出力レジスタ２２はクロックＣＫ１の負相サイクルで出力動作され、その出力は同じくクロックＣＫ２の半サイクル毎に入力が切り換えられるセレクタ２３で交互に選択され、出力バッファ２４を介してエコークロック出力端子ＣＱから出力される。エコークロックはフリーランニング出力とされ、書込み動作と読み出し動作の区別無く出力される。エコークロックの１サイクルにリードデータの出力又はライトデータの入力を２サイクル発生させることができる。
図４にはエコークロックと出力データ波形の波形が例示される。端子ＣＱ、／ＣＱから出力されるエコークロックは、対応するデータ入出力端子ＤＱから出力されるリードデータの確定タイミングを立ち上がりエッジと立ち下がりエッジの夫々で示すという意義を本来有している。図４において時間ｔＤＶＫＣは、時刻ｔ１のＣＱ、／ＣＱ切り換えタイミングに対するデータ出力のセットアップ時間となる。
《クロストークについての考察》
パッケージ基板上におけるクロストークノイズの低減について説明する。先ず、着目すべきクロストークノイズの発生原因を明らかにするまでの考察過程について説明する。
図４において、端子ＤＱに対応するパッケージ基板上の外部端子Ｂ（ＤＱ）のローレベル（“０”若しくは“Ｌ”）入力データとハイレベル（“１”又は“Ｈ”）入力データの夫々に対し、端子ＤＱからのデータ入力タイミングを端子ＣＱ，／ＣＱの切り換えタイミングに徐々に近付けたとき、入力データの論理値がエラーとならない最小のセットアップ時間（ｔＤＶＫＣ）を測定した。このセットアップ時間（ｔＤＶＫＣ）が小さいほどマージンが大であり、そのセットアップ時間（ｔＤＶＫＣ）が大きいほどマージンは小となる。
図５はハイレベルデータ入力を期待値とするときの上記セットアップ時間（ｔＤＶＫＣ）の測定結果を示し、図６はローレベルデータ入力を期待値とするときの上記セットアップ時間（ｔＤＶＫＣ）の測定結果を示す。各図において縦軸は最小のセットアップ時間（ｔＤＶＫＣ）、横軸はメモリブロックＡ−ＢＹＴ〜Ｄ−ＢＹＴ毎の端子位置を示す。端子位置ｉ（ｉ＝０〜８）はＤＱｉを意味する。測定はＣＱの出力をオンにした場合と、オフにした場合の２通り行なった。この測定結果において上記セットアップ時間（ｔＤＶＫＣ）が大きいほどマージンが小さいから、図５ではＡ−ＢＹＴのＡ部分、Ｄ−ＢＹＴのＤ部分のマージンが特に小さいことが解る。図６ではＢ−ＢＹＴのＢ部分、Ｃ−ＢＹＴのＣ部分のマージンが特に小さいことが解る。Ａ部〜Ｄ部は夫々端子ＤＱ３、ＤＱ４の近傍である。端子ＤＱ３，ＤＱ４の近傍には端子ＣＱが配置され、端子ＣＱ出力のオン／オフでＡ部〜Ｄ部の夫々におけるセットアップ時間（ｔＤＶＫＣ）に差を生じている。このことより、Ａ部〜Ｄ部における低マージンの原因は端子ＣＱから出力されるエコークロックとのクロストークが原因であると考えられる。さらに、図５の“Ｈ” 入力期待ではＡ部及びＤ部、図６の“Ｌ” 入力期待ではＢ部及びＣ部が低マージンになるが、これは、端子ＣＱからの信号の変化方向と端子ＤＱへの信号の変化方向が同じ向きになっているという条件で共通する。要するに、Ａ部及びＤ部は端子／ＣＱからのエコークロックの立ち上がりタイミングに対する端子ＤＱの信号の立ち上がりセットアップ時間となり、Ｂ部及びＣ部は端子ＣＱからのエコークロックの立ち下がりタイミングに対する端子ＤＱの信号の立ち下がりセットアップ時間となり、クロストークノイズは同一方向への信号変化による方が大きくなるという性質に合致する。
これにより、クロック端子に隣接するデータ端子は当該クロック端子からクロストークノイズを受けてタイミングマージンが悪化する虞が大きいということがわかる。
図７ではそのようなクロストークノイズによる影響を入力データと出力データの各々に対して更に詳細に考察してある。図７のように端子ＣＱからのエコークロックがローレベルからハイレベルに切り替わる場合には、その周辺の端子ＤＱの配線には電圧負の向きのノイズが生じる。要するに容量性のカップリングノイズよりもインダクタンス性のカップリングノイズが多く発生する。このとき、端子ＤＱの信号の切替えタイミングが端子ＣＱのエコークロックの切替えタイミングに近いと、端子ＣＱのエコークロックによるクロストークノイズの影響で端子ＤＱの信号の電位が低下するため、タイミングマージンが減少し、端子ＤＱの信号のハイレベル確定が遅延すると考えられる。
特に、端子ＤＱへの信号入力時には、出力時に比べて端子ＤＱの入力信号の立上り時間（Ｔｒ）が長い分、ノイズの影響を受け易く、タイミングマージン減少量がより大きくなる。入力データは途中の配線負荷や寄生容量成分等により波形の変化が鈍り易くなっているからでる。
また、クロストークノイズは配線間隔が近い程大きく、端子ＣＱに隣接する端子ＤＱ３，ＤＱ４の信号対するクロストークノイズが他の端子ＤＱの信号に比べて大きくなることは、図５及び図６の結果からも明らかである。
《シンクロナスＳＲＡＭにおけるクロストークノイズ対策》
第１に、ＣＱに隣接するＤＱ３，ＤＱ４の配線を極力同一配線層で並列させないようにする。図８はＣＱ、ＤＱ３、ＤＱ４近傍の第１配線層Ｌ１を示し、図９は図８の第１配線層の真下の第４配線層Ｌ４の一部を示す。図１０は多数のビアが貫通する第２配線層Ｌ２のグランドプレーンの様子を示し、図１１は多数のビアが貫通する第３配線層Ｌ３の電源プレーンの様子を示す。図においてＰ（ｍ）端子に接続する電極パッド、ＴＨ（ｍ）は端子ｍに接続するビア、Ｌ（ｍ）は端子ｍに接続する配線、Ｂ（ｍ）は端子ｍに接続する半田ボール電極を意味する。
図８においてＰ（ＣＱ）、Ｐ（ＤＱ３）、Ｐ（ＤＱ４）は隣接されている。このうち、Ｐ（ＣＱ）はその直近でビアＴＨ（ＣＱ）を介してグランドプレーン及び電源プレーンを貫通し、図９の第４配線層Ｌ４の配線Ｌ（ＣＱ）に接続して対応する半田ボール電極Ｂ（ＣＱ）に導通される。一方、Ｐ（ＤＱ３）、Ｐ（ＤＱ４）は第１配線層Ｌ１上の配線をＬ（ＤＱ３）、Ｌ（ＤＱ４）を介して対応する半田ボール電極直上まで引き回しされ、その地点でビアＴＨ（ＤＱ３）、ＴＨ（ＤＱ４）を介してグランドプレーン及び電源プレーンを貫通し、図９の第４配線層Ｌ４の半田ボール電極Ｂ（ＤＱ３）、Ｂ（ＤＱ４）に導通される。
このように、Ｐ（ＣＱ）からそれに対応するＢ（ＣＱ）に至る経路の配線引き回しを主に行う配線層Ｌ４と、前記Ｐ（ＣＱ）に隣接配置されたＰ（ＤＱ３）、Ｐ（ＤＱ４）からそれに対応するＢ（ＤＱ３）、Ｂ（ＤＱ４）に至る経路の配線引き回しを主に行う配線層Ｌ１とを相違させることにより、Ｌ（ＣＱ）とＬ（ＤＱ３）、Ｌ（ＤＱ４）とのように、同一配線層で並列配置される状態を極力低減できる。配線引き回しを主に行う配線層とは、すなわち、Ｐ（ＣＱ）からＢ（ＣＱ）までを接続する配線は、各配線層Ｌ１〜Ｌ４に形成された配線によって構成されるが、これら配線層Ｌ１〜Ｌ４のなかで、Ｐ（ＣＱ）からＢ（ＣＱ）に至る配線経路に占める割合が最も大きい配線層、すなわち、Ｐ（ＣＱ）からＢ（ＣＱ）に至る配線のうち、最も長い配線を構成する配線層がＬ４層である。従ってＰ（ＣＱ）からＢ（ＣＱ）に至る経路の配線引き回しを主に行う配線層は、Ｌ４層であるということになる。これに比較して、Ｐ（ＤＱ３）からＢ（ＤＱ３）に至る配線経路に占める割合が最も大きい配線層、すなわち、Ｐ（ＤＱ３）からＢ（ＤＱ３）に至る配線のうち、最も長い配線を構成する配線層がＬ１層である。従ってＰ（ＤＱ３）からＢ（ＤＱ３）に至る経路の配線引き回しを主に行う配線層は、Ｌ１層であるということになる。
更に、Ｌ（ＣＱ）が配置される第４配線層と、Ｌ（ＤＱ３）、Ｌ（ＤＱ４）が配置される第１配線層との間には、電源プレーンやグランドプレーンが介在され、それらはシールド層として機能する。これによって端子ＤＱ３，ＤＱ４の入力データが端子ＣＱのエコークロックの変化によるクロストークノイズの影響を受けることを抑制若しくは緩和することができる。
第２はリターンカレントによる影響を考慮する。すなわち、クロストークを抑制する前記信号経路中の前記ビアＴＨ（ＣＱ）、ＴＨ（ＤＱ３）、ＴＨ（ＤＱ４）に、各々グランドプレーンに接続するビアＴＨ（ＶＳＳ）を個別に隣接させる。これにより、前記ビアＴＨ（ＣＱ）、ＴＨ（ＤＱ３）、ＴＨ（ＤＱ４）に対して隣接する個別のグランドビアＴＨ（ＶＳＳ）がリターンカレントを担うから、個別のグランドビアＴＨ（ＶＳＳ）には他の信号経路の信号状態に応じたリターンカレントは重畳し難く、これがＣＱ，ＤＱ３，ＤＱ４に係る各信号経路の相互インダクタンスを小さくする方向に作用し、前記インダクタンス性のカップリングノイズを抑えるように作用する。ビアＴＨ（ＣＱ）、ＴＨ（ＤＱ３）、ＴＨ（ＤＱ４）が一つのビアＴＨ（ＶＳＳ）を共有する場合にはリターンカレントを介してノイズが他の信号に回り込む虞が高くなる。
第３は配線層間での配線の重なり除去を考慮する。すなわち、配線層の間に配置されている第１配線層Ｌ２のグランドプレーンや第３配線層Ｌ３の電源プレーンは配線層のインダクタンス成分による磁束のシールド層として機能するが、実際には表裏の配線層Ｌ１とＬ４を接続するための多数のビアが上記Ｌ２，Ｌ３層を貫通し、インダクタンス成分による磁束がその貫通孔を通る。そこで、第１配線層Ｌ１における配線Ｌ（ＣＱ）と、第４配線層Ｌ４における配線Ｌ（ＤＱ３）、Ｌ（ＤＱ４）とには、配線層間で交差する配置を採用するのが望ましい。図８と図９の例では、配線Ｌ（ＣＱ）と配線Ｌ（ＤＱ４）は表裏方向に重なる配置とされているが、Ｌ（ＣＱ）は可能な限り屈曲され、配線Ｌ（ＣＱ）とＬ（ＤＱ４）が並列する部分は配線層間でも少なくなり、シールド層からの漏れ磁束の影響によるカップリングノイズについても抑えることができる。カップリングノイズを低減する事のみを目的とするのであれば、配線Ｌ（ＣＱ）の上部からは、データ入出力端子ＤＱと接続する配線を完全に遠ざけてしまうのが有効である。しかし、そのような構造を採ろうとする場合、データ入出力用配線Ｌ（ＤＱ）とエコークロック用配線Ｌ（ＣＱ）の等長性を維持するのが難しくなり、良好なタイミングマージンを得る事ができなくなる。そこで、上述のように配線Ｌ（ＣＱ）の引き回しを主に行う配線層Ｌ４と、配線Ｌ（ＤＱ３）や配線Ｌ（ＤＱ４）を主に行う配線Ｌ１とを異ならせたとしても、それぞれの配線Ｌ（ＤＱ３）、Ｌ（ＤＱ４）が配線Ｌ（ＣＱ）の真上もしくはその近傍に配置されないように設計するのは非常に困難になる。このような知見から配線Ｌ（ＣＱ）が、Ｌ（ＤＱ３）やＬ（ＤＱ４）の真下から十分遠ざけられないのであれば、それぞれの配線に及ぼすカップリングノイズの影響を分散するために、配線Ｌ（ＣＱ）はデータ入出力端子ＤＱと接続する配線のうち、複数の配線の近傍を通るように配置するのが有効である事を見いだした。特に、配線Ｌ（ＣＱ）が近接するデータ入出力用配線の本数が３本以上になるように配線レイアウトを決定する事により、それぞれのデータ入出力用配線に、カップリングノイズの影響が分散され、より好ましい。
図１２及び図１３には上記第３の観点である配線層間での配線の重なり除去を強化した例が示される。配線Ｌ（ＣＱ）に関しては、図９に比べて図１３の方が直上の配線Ｌ（ＤＱ４）を交差方向に大きく迂回する経路が設定されている。また、Ｌ（ＣＱ）は、データ入出力用配線Ｌ（ＤＱ３）、Ｌ（ＤＱ４）、Ｌ（ＤＱ５）に近接する事により、Ｌ（ＣＱ）から及ぼすカップリングノイズの影響を、配線Ｌ（ＤＱ３）、Ｌ（ＤＱ４）、Ｌ（ＤＱ５）に分散させる事ができ、それぞれの配線におけるカップリングノイズの影響を十分低い値に抑える事ができる。またこのように、ノイズ源となる配線Ｌ（ＣＱ）を、３本以上の配線Ｌ（ＤＱ３）、Ｌ（ＤＱ４）、Ｌ（ＤＱ５）に近接させて配置する構成は、配線Ｌ（ＣＱ）と配線Ｌ（ＤＱ３）、Ｌ（ＤＱ４）、Ｌ（ＤＱ５）との配線層を異ならせる事によってより容易になる物である。
図１４及び図１５には上記第３の観点である配線層間での配線の重なり除去が充分に実現できなかった場合の例が示される。配線Ｌ（ＣＱ）は図９に比べて図１５の方が直上の配線Ｌ（ＤＱ４）と並列になっている部分が大きくされている。
図１６及び図１７には上記第１乃至第３の観点の何れも考慮していない比較例に係る第１配線層Ｌ１及び第４配線層Ｌ４を示す。第１配線層Ｌ１において、配線Ｌ（ＣＱ）を挟んで配線Ｌ（ＤＱ３）とＬ（ＤＱ４）が隣接されている。
次に、図８及び図９で説明した構成（本発明例）によるクロストークノイズ改善効果をシミュレーションおよび実測に基づいて説明する。比較対象は図１６及び図１７の構成（比較例）とされる。
パッケージによるクロストークノイズの低減量を見積るために、クロストーク係数をシミュレーション比較した。図１８には本発明例と比較例のＬマトリクスが示され、図１９には本発明例と比較例のＣマトリクスが示される。図１８において対角上の値が自己インダクタンス、その他の値が相互インダクタンスを意味する。単位はナノヘンリー（ｎＨ）である。図１９において対角上の値が入力容量、その他の値が相互容量を意味する。単位はピコファラッド（ｐＦ）である。
図１８及び図１９のＬマトリクス及びＣマトリクスからＤＱ３，ＤＱ４、ＤＱ５のクロストーク係数を求める。クロストーク係数Ｋｂは、次式（１）
Ｋｂ＝Ｌｍ／Ｌ０＋Ｃｍ／Ｃ０…（１）
より求める。Ｌｍは相互インダクタンス、Ｌ０は自己インダクタンス、Ｃｍは相互容量、Ｃ０は入力容量である。図１８及び図１９のＬマトリクス及びＣマトリクスにおいてＣＱとＤＱのＬ０、Ｃ０は異なるので、式（１）におけるＬ０、Ｃ０は次式（２）、（３）
Ｌ０＝√｛Ｌ０（ＣＱ）×Ｌ０（ＤＱ）｝…（２）
Ｃ０＝√｛Ｃ０（ＣＱ）×Ｃ０（ＤＱ）｝…（３）
とした。
上記によるシミュレーション結果は図２０に例示される。本発明例におけるＤＱ３，ＤＱ４のクロストーク係数は比較例に対して１／３〜２／３に減少した。
次に上記本発明例と比較例に係るパッケージのクロストークノイズをＴＤＴ（Time Domain Transmission）測定により比較した結果を説明する。図２１にはＤＱ３，ＤＱ４、ＤＱ５の信号の立ち上がり時間がＴｒ＝２００ｐｓの場合のＴＤＴ波形を本発明例と比較例を対比して示す。図２１より、Ｔｒ＝２００ｐｓの時の半田ボール電極Ｂ（ＤＱ３）のノイズは約１／５に、半田ボール電極Ｂ（ＤＱ４）のノイズは約１／２に改善された。これにより、Ｔｒ＝２００ｐｓでＳＲＡＭを動作させた時には、本発明例のクロストークノイズは、比較例に比べて、その程度低減させることが可能であると考えられる。
上記シミュレーション及び実測結果から、ノイズ源であるＣＱ端子の配線をＬ４層とし、ＤＱ端子からシールドする上記構成は、端子ＣＱの信号と端子ＤＱの信号との間のクロストークノイズ低減に効果があることは明らかである。
以上ではパッケージ基板に対するクロストークノイズ対策を説明したが、半導体チップ３側での考慮について説明する。図２に例示されるように、前記半導体チップ３のバンプ電極８において、端子ＣＱに対応されるバンプ電極は、データ入出力端子ＤＱに対応されるバンプ電極配列の端部に位置される。更に端子ＣＱに対応されるバンプ電極の周りには複数の電源端子ＶＤＤ及びグランド端子のバンプ電極が配置される。したがって、半導体チップ上のパッド電極９からバンプ電極８に至る再配置配線１０などによるクロストークの影響も緩和若しくは抑制できる。
さらに、複数のデータ入出力端子ＤＱのバンプ電極の配列に対してクロック端子ＣＱのバンプ電極は比較的離れることになり、双方の信号経路に対して再配置配線やチップ内の配線による等長配線を極力維持することが良好なタイミングマージンを得るのには得策である。これを考慮すると、例えば図３において、データ入出力経路の不等長に対して、出力レジスタ１１，１２へのクロックＣＫ１経路の入力段に調整用の遅延手段を講ずることができる。遅延手段はゲート遅延であってもよいし、迂回配線経路であってもよい。
《シンクロナスＤＲＡＭコントローラにおけるクロストークノイズ対策》
上述のクロストークノイズ対策はシンクロナスＳＲＡＭに限られず、シンクロナスＤＲＡＭ用のメモリインタフェース若しくはメモリコントローラにも適用可能である。ここではシンクロナスＤＲＡＭコントローラを搭載したデータプロセッサを半導体チップ３として考える。図１で説明した通り、ＣＳＰ形態の半導体装置はパッケージ基板２に半導体チップ３としてデータプロセッサが搭載される。
図２２にはデータストローブ信号ＤＱＳと書き込みデータＤＱｄのシミュレーション波形が例示される。特にデータストローブ信号波形は、パッケージ基板の第４配線層Ｌ４の配線上における信号波形ＤＱＳ（Ｌ４）と、パッケージ基板の第１配線層Ｌ１の配線上における信号波形ＤＱＳ（Ｌ１）とを区別して図示している。
シンクロナスＤＲＡＭコントローラは、書き込みデータＤＱｄの出力と共にデータストローブ信号ＤＱＳを出力するが、シンクロナスＤＲＡＭのインタフェース仕様に従えば、シンクロナスＤＲＡＭコントローラは、先ずデータストローブ信号ＤＱＳを立ち上がり変化させてから複数ビットの書き込みデータＤＱｄを出力する。複数ビットの書き込みデータの並列出力による電源ノイズによって少なからずストローブ信号波形が影響される。それだけではなく、半導体チップ３上においてデータ出力端子とデータストローブ信号の出力端子は信号相互間でのタイミングのずれ若しくはスキューを最小限にするために極端に分離できないから、上記同様、データストローブ信号ＤＱＳは出力データＤＱｄとのクロストークノイズ、特にインダクタンス性のカップリングノイズの影響を受けると考えられる。図２２においてデータストローブ信号ＤＱＳのハイレベルが途中で下がっている。Ｖ１が電源ノイズによる影響、Ｖ２がクロストークによる影響を意味する。上記クロストークの影響は、図２３のデータ入出力用の電極パッドＰ（ＤＱｄ）から図２４のデータ入出力用の半田ボール電極Ｂ（ＤＱｄ）に至る経路の主な配線引き回しが第１配線層Ｌ１で行われ、同じく図２３のデータストローブ信号用の電極パッドＰ（ＤＱＳ）から図２４のデータストローブ信号用の半田ボール電極Ｂ（ＤＱＳ）に至る経路の主な配線引き回しが第１配線層Ｌ１で行われ、第１配線層Ｌ１において、データストローブ信号用の配線Ｌ（ＤＱＳ）の両側にデータ信号用の配線Ｌ（ＤＱｄ）が並列していることに起因すると考えられる。
図２５及び図２６には上記データストローブ信号用の配線Ｌ（ＤＱＳ）とデータ信号用の配線Ｌ（ＤＱｄ）との間のクロストークを抑制した配線層の構成が例示される。図２５の第１配線層Ｌ１において、データストローブ信号用の電極パッドＰ（ＤＱＳ）を短い配線Ｌ（ＤＱＳ）を介してデータ入出力用配線Ｌ（ＤＱｄ）の引き出し方向とは反対側に引き出してビアＴＨ（ＤＱＳ）に接続し、図２６の第４配線層Ｌ４において、前記ビアＴＨ（ＤＱＳ）を比較的長い配線Ｌ（ＤＱＳ）を介してデータストローブ信号用の半田ボール電極Ｂ（ＤＱＳ）に接続する。これにより、図２５のデータ入出力用の電極パッドＰ（ＤＱｄ）から図２６のデータ入出力用の半田ボール電極Ｂ（ＤＱｄ）に至る経路の主な配線引き回しが第１配線層Ｌ１で行われ、これに対し図２５のデータストローブ信号用の電極パッドＰ（ＤＱＳ）から図２６のデータストローブ信号用の半田ボール電極Ｂ（ＤＱＳ）に至る経路の主な配線引き回しが第４配線層Ｌ４で行われ、第１配線層Ｌ１と第４配線層Ｌ４において、データストローブ信号用の配線Ｌ（ＤＱＳ）の両側にデータ信号用の配線Ｌ（ＤＱｄ）が並列していない。これにより、データ出力タイミングにおいてノイズによるデータストローブ信号の不所望なレベル低下を生ぜず、シンクロナスＤＲＡＭにおける書き込みエラーの発生を未然に防止することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本発明はシンクロナスＳＲＡＭ又はシンクロナスＤＲＡＭコントローラに適用される場合に限定されず、その他のメモリやコントローラにも適用可能であり、データとそのストローブ信号若しくはタイミング信号のように同期化という点で互いに信号端子が近接配置される信号相互間のパッケージ上若しくは配線基板上の配線に広く適用することができる。ストローブ信号はフリーランニングクロック、又はエコークロックに限定されない。
また、配線基板は４層に限定されず適宜変更可能である。また、配線基板はグランドプレーン及び電源プレーンを持つ構成に限定されない。配線基板はセラミック基板に限定されない。半導体チップが搭載される配線基板はＣＳＰのパッケージ基板に限定されない。
本発明に係る半導体装置を例示する断面図である。 半導体チップのバンプ電極の配列を例示する平面図である。 半導体チップにおける一つのメモリブロックのデータ入出力端子とエコークロック出力端子に係る構成を概略的に例示するブロック図である。 エコークロックと出力データを例示する波形図である。 ハイレベルデータ出力を期待値とするときのセットアップ時間（ｔＤＶＫＣ）の測定結果を示す説明図である。 ローレベルデータ出力を期待値とするときのセットアップ時間（ｔＤＶＫＣ）の測定結果を示す説明図である。 クロストークノイズによる影響を入力データと出力データの各々に対して更に詳細に考察するための波形図である。 パッケージ基板におけるＰ（ＣＱ）、Ｐ（ＤＱ３）、Ｐ（ＤＱ４）近傍の第１配線層Ｌ１を示す配線パターン図である。 図８の第１配線層Ｌ１の下の第４配線層Ｌ４の一部を示す配線パターン図である。 多数のビアが貫通する第２配線層Ｌ２のグランドプレーンの様子を示すパターン図である。 多数のビアが貫通する第３配線層Ｌ３の電源プレーンの様子を示すパターン図である。 配線層間での配線の重なり除去を強化したときのパッケージ基板におけるＰ（ＣＱ）、Ｐ（ＤＱ３）、Ｐ（ＤＱ４）近傍の第１配線層Ｌ１を示す配線パターン図である。 図１２に対応される第４配線層Ｌ４の一部を示す配線パターン図である。 配線層間での配線の重なり除去が充分に実現できなかったときのパッケージ基板におけるＰ（ＣＱ）、Ｐ（ＤＱ３）、Ｐ（ＤＱ４）近傍の第１配線層Ｌ１を示す配線パターン図である。 図１４に対応される第４配線層Ｌ４の一部を示す配線パターン図である。 クロストークの抑制について何れも考慮していない比較例に係る第１配線層Ｌ１の一部を示す配線パターン図である。 図１６に対応される第４配線層Ｌ４の一部を示す配線パターン図である。 本発明例と比較例のＬマトリクスを例示する説明図である。 本発明例と比較例のＣマトリクスを例示する説明図である。 クロストークノイズ改善効果をクロストーク係数のシミュレーション結果によって表した説明図である。 ＤＱ３，ＤＱ４、ＤＱ５の立ち上がり時間Ｔｒ＝２００ｐｓの場合のＴＤＴ波形を本発明例と比較例を対比して例示する波形図である。 データストローブ信号ＤＱＳと書き込みデータＤＱの問題点を示すシミュレーション波形である。 シミュレーション波形の前提となるパッケージ基板の第１配線層Ｌ１に配線パターン図である。 シミュレーション波形の前提となるパッケージ基板の第４配線層Ｌ４に配線パターン図である。 データストローブ信号用の配線Ｌ（ＤＱＳ）とデータ信号用の配線Ｌ（ＤＱｄ）との間のクロストークを抑制したパッケージ基板の第１配線層Ｌ１の配線パターン図である。 データストローブ信号用の配線Ｌ（ＤＱＳ）とデータ信号用の配線Ｌ（ＤＱｄ）との間のクロストークを抑制したパッケージ基板の第４配線層Ｌ４の配線パターン図である。
符号の説明
１ 半導体装置
２ パッケージ基板
３ 半導体チップ
Ｌ１ 第１配線層
Ｌ２ 第２配線層
Ｌ３ 第３配線層
Ｌ４ 第４配線層
５ パッド電極
６ 半田ボール電極
７ ビア
８ バンプ電極
Ａ−ＢＹＴ、Ｂ−ＢＹＴ、Ｃ−ＢＹＴ、Ｄ−ＢＹＴ メモリブロック
ＤＱ 半導体チップのデータ入出力端子
ＣＱ，／ＣＱ 半導体チップのエコークロック出力端子
９ ボンディングパッド
１０ 再配置配線
１１，１２ データ用の出力レジスタ
１３，１４ データ用の入力レジスタ
ＣＫ１〜ＣＫ３ 内部クロック
１５ セレクタ
１６ 出力バッファ
１７ データ用の入力レジスタ
１８ 入力バッファ
２０ メモリコア
２１、２２ エコークロック用の出力レジスタ
２３ セレクタ
２４ 出力バッファ
Ｐ（ＣＱ） パッケージ基板上のＣＱ対応パッド電極
Ｐ（ＤＱ３） パッケージ基板上のＤＱ３対応パッド電極
Ｐ（ＤＱ４） パッケージ基板上のＤＱ４対応パッド電極
Ｌ（ＣＱ） パッケージ基板上のＣＱ対応配線
Ｌ（ＤＱ３） パッケージ基板上のＤＱ３対応配線
Ｌ（ＤＱ４） パッケージ基板上のＤＱ４対応配線
ＴＨ（ＣＱ） パッケージ基板上のＣＱ対応ビア
ＴＨ（ＤＱ３） パッケージ基板上のＤＱ３対応ビア
ＴＨ（ＤＱ４） パッケージ基板上のＤＱ４対応ビア
Ｂ（ＣＱ） パッケージ基板上のＣＱ対応半田ボール電極
Ｂ（ＤＱ３） パッケージ基板上のＤＱ３対応半田ボール電極
Ｂ（ＤＱ４） パッケージ基板上のＤＱ４対応半田ボール電極
ＤＱＳ データストローブ信号又はその出力端子
ＤＱ 入出力データ又はその入出力端子
Ｐ（ＤＱ） パッケージ基板上のＤＱ対応パッド電極
Ｐ（ＤＱＳ） パッケージ基板上のＤＱＳ対応パッド電極
Ｌ（ＤＱ） パッケージ基板上のＤＱ対応配線
Ｌ（ＤＱＳ） パッケージ基板上のＤＱＳ対応配線
ＴＨ（ＤＱ） パッケージ基板上のＤＱ対応ビア
ＴＨ（ＤＱＳ） パッケージ基板上のＤＱＳ対応ビア
Ｂ（ＤＱ） パッケージ基板上のＤＱ対応半田ボール電極
Ｂ（ＤＱＳ） パッケージ基板上のＤＱＳ対応半田ボール電極

Claims (5)

  1. 複数のチップ接続電極および複数の第１配線が形成された第１配線層、複数の外部接続電極および複数の第２配線が形成された第２配線層、前記第１配線層と前記第２配線層との間に形成された複数のビアホール、および前記複数のビアホールの内部に形成された複数の導電部を有する配線基板と、
    複数のボンディングパッドを有し、前記配線基板に搭載された半導体チップと、
    を含み、
    前記複数のチップ接続電極は、所定のタイミングで論理値が変化される第１信号のインタフェースに用いられる複数の第１チップ接続電極と、前記複数の第１チップ接続電極の近傍に配置され、かつ前記第１信号の変化タイミングの後に論理値が変化されるタイミングを持つ第２信号のインタフェースに用いられる第２チップ接続電極とを有しており、
    前記複数の外部接続電極は、前記複数の第１チップ接続電極とそれぞれ電気的に接続される複数の第１外部接続電極と、前記第２チップ接続電極と電気的に接続される第２外部接続電極とを有しており、
    前記第１配線層および前記第２配線層のうち、前記複数の第１チップ接続電極から前記複数の第１外部接続電極に至る複数の第１経路のそれぞれの配線引き回しを主に行う配線層は、前記第２チップ接続電極から前記第２外部接続電極に至る第２経路の配線引き回しを主に行う配線層と異なり、
    前記複数の第１配線および前記複数の第２配線のうち、前記第２経路の配線引き回しを主に行う配線層に形成された配線は、平面視において、前記複数の第１経路のそれぞれの配線引き回しを主に行う配線層に形成された複数の配線の近傍を通るように配置されており、
    前記複数の導体部のうち、前記複数の第１経路の複数の第１導体部および前記第２経路の第２導体部の隣には、グランドプレーンに接続する複数の第３導体部がそれぞれ配置されていることを特徴とする半導体装置。
  2. 前記配線基板は、さらに、前記第１配線層と前記第２配線層との間に配置され、かつ前記グランドプレーンが形成された第３配線層と、前記第１配線層と前記第２配線層との間に配置され、かつ電源プレーンが形成された第４配線層とを有していることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップは、前記複数のボンディングパッドとそれぞれ電気的に接続される複数のバンプ電極を有しており、
    前記複数のバンプ電極は、前記複数の第１チップ接続電極と電気的に接続される複数の第１バンプ電極と、前記第２チップ接続電極と電気的に接続される第２バンプ電極とを有しており、
    前記半導体チップは、前記複数のバンプ電極を介して前記配線基板に搭載されていることを特徴とする請求項２記載の半導体装置。
  4. 前記第２経路の配線引き回しを主に行う配線層に形成された配線は、平面視において、前記複数の第１経路のそれぞれの配線引き回しを主に行う配線層に形成された複数の配線と交差するように配置されていることを特徴とする請求項３記載の半導体装置。
  5. 前記複数の第１経路のそれぞれの配線引き回しを主に行う配線層は、前記第１配線層であり、
    前記第２経路の配線引き回しを主に行う配線層は、前記第２配線層であることを特徴とする請求項４記載の半導体装置。
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4906047B2 (ja) 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
KR100782483B1 (ko) * 2006-01-19 2007-12-05 삼성전자주식회사 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지
JP4662474B2 (ja) * 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 データ処理デバイス
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US7539034B2 (en) * 2007-02-01 2009-05-26 Qimonda North America Corp. Memory configured on a common substrate
KR100885417B1 (ko) * 2007-02-07 2009-02-24 삼성전자주식회사 반도체 소자를 이용한 적층 구조체 및 이를 포함하는 반도체 소자 패키지
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
JP2012069562A (ja) * 2010-09-21 2012-04-05 Panasonic Corp 半導体装置及び半導体装置の製造方法
KR101232645B1 (ko) * 2010-12-21 2013-02-13 한국과학기술원 전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법
JP2012203807A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc メモリモジュール
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9557370B2 (en) * 2012-02-10 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of improving bump allocation for semiconductor devices and semiconductor devices with improved bump allocation
JP5904856B2 (ja) 2012-04-23 2016-04-20 キヤノン株式会社 プリント配線板、半導体パッケージ及びプリント回路板
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
JP6200236B2 (ja) 2013-08-09 2017-09-20 ルネサスエレクトロニクス株式会社 電子装置
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
KR20150073350A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법
JP6671835B2 (ja) 2014-04-18 2020-03-25 キヤノン株式会社 プリント回路板
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP6543129B2 (ja) * 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
WO2020227033A1 (en) * 2019-05-07 2020-11-12 Rambus Inc. Crosstalk cancelation structures in semiconductor packages
JP2024068825A (ja) 2022-11-09 2024-05-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2024141357A (ja) * 2023-03-29 2024-10-10 富士通株式会社 多層基板および多層基板の配線設計プログラム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62133743A (ja) * 1985-12-06 1987-06-16 Nec Corp 多層配線基板
JP2001007518A (ja) * 1999-06-24 2001-01-12 Kyocera Corp 多層配線基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283340A (ja) 1994-04-08 1995-10-27 Hitachi Ltd 半導体チップ実装用パッケージおよびそれを有する半導体装置
JP3507300B2 (ja) 1997-09-19 2004-03-15 キヤノン株式会社 Ｉｃパッケージ、プリント基板、ｉｃパッケージが実装されたプリント基板
KR100387530B1 (ko) 2001-07-04 2003-06-18 삼성전자주식회사 에코 클럭 경로를 가지는 반도체 메모리 장치
JP3977049B2 (ja) * 2001-10-18 2007-09-19 株式会社ルネサステクノロジ 半導体装置及びその半導体装置を組み込んだ電子装置
JP4387076B2 (ja) * 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
US6545895B1 (en) * 2002-04-22 2003-04-08 High Connection Density, Inc. High capacity SDRAM memory module with stacked printed circuit boards
JP4671261B2 (ja) * 2003-11-14 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置
JP3793207B2 (ja) * 2004-03-18 2006-07-05 株式会社東芝 強誘電体記憶装置及びその製造方法
JP2006147676A (ja) * 2004-11-17 2006-06-08 Nec Corp 半導体集積回路パッケージ用配線基板とその配線基板を用いた半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62133743A (ja) * 1985-12-06 1987-06-16 Nec Corp 多層配線基板
JP2001007518A (ja) * 1999-06-24 2001-01-12 Kyocera Corp 多層配線基板

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KR20060047302A (ko) 2006-05-18
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