[go: up one dir, main page]

JP2002231880A - 半導体集積装置 - Google Patents

半導体集積装置

Info

Publication number
JP2002231880A
JP2002231880A JP2001025240A JP2001025240A JP2002231880A JP 2002231880 A JP2002231880 A JP 2002231880A JP 2001025240 A JP2001025240 A JP 2001025240A JP 2001025240 A JP2001025240 A JP 2001025240A JP 2002231880 A JP2002231880 A JP 2002231880A
Authority
JP
Japan
Prior art keywords
chip
nonvolatile memory
semiconductor integrated
integrated device
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001025240A
Other languages
English (en)
Inventor
Motonaga Nishimura
始修 西村
Michiharu Yomo
道治 四方
Atsushi Hori
敦 堀
Toshiya Nitta
敏也 新田
Takuo Akashi
拓夫 明石
Hiroaki Fujimoto
博昭 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001025240A priority Critical patent/JP2002231880A/ja
Publication of JP2002231880A publication Critical patent/JP2002231880A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 設備投資などに膨大な費用がかかり、おのず
と一定の限界がある微細化技術を伴うことなしに、トー
タルの記憶容量を増大させ、さらに、より高速動作が可
能な半導体集積装置を提供する。 【解決手段】 不揮発性メモリ内蔵マイコンチップ２０
１と不揮発性メモリチップ２０２と揮発性のＲＡＭチッ
プ２０３とを備え、前記３つのチップが互いに積層さ
れ、かつ、前記不揮発性メモリチップ２０２と前記ＲＡ
Ｍチップ２０３の少なくともいずれか一方と前記不揮発
性メモリ内蔵マイコンチップ２０１の接続用電極どうし
が電気的に接続されており、１つのパッケージ２１４に
封止している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵなどのプロ
セッサとともに不揮発性メモリを内蔵する半導体集積装
置にかかわり、特には、記憶容量の拡大の技術ならびに
処理の高速化の技術に関する。
【０００２】
【従来の技術】近年、各種の電化製品において、その開
発期間の短縮化が進んでいる。電化製品のシステム基板
に実装されるマイクロコンピュータ（本明細書では「マ
イコン」と略記する）に関して、実装後にプログラムの
書き込み、或いは書き換えを行えるようにするために、
フラッシュメモリなどの不揮発性メモリを内蔵するマイ
コンの開発が強く要望されている。さらに、システムの
高度化、高集積化に伴って、必要とされるメモリ容量が
年々増大している。このような事情で、１パッケージに
高集積メモリを内蔵したマイコンが必要となっている。
【０００３】以下、図１３、図１４、図１５を用いて、
従来の半導体集積装置の概要を説明する。
【０００４】図１３に示す半導体集積装置は、ダイパッ
ド部４０２の上に不揮発性メモリ内蔵マイコンチップ４
０１がダイボンドされ、その不揮発性メモリ内蔵マイコ
ンチップ４０１のパッド電極（図示せず）がワイヤ４０
４を介してリード端子４０３に電気的に接続され、リー
ド端子４０３の一部を除いて全体が樹脂４０５にて封止
され、１パッケージに構成されている。
【０００５】図１４に示す半導体集積装置は、配線基板
５０２の上に不揮発性メモリ内蔵マイコンチップ５０１
がダイボンドされ、その不揮発性メモリ内蔵マイコンチ
ップ５０１のパッド電極がワイヤ５０５を介して配線基
板５０２上の内部電極５０３に対して電気的に接続さ
れ、さらに配線基板５０２を通して内部電極５０３が外
部電極５０４に電気的に接続され、全体が樹脂５０６に
て封止されて１パッケージに構成されている。
【０００６】図１５に示す半導体集積装置は、配線基板
６０２の内部電極と不揮発性メモリ内蔵マイコンチップ
６０１のパッド電極とがバンプ電極６０４を介して電気
的に接続され、さらに配線基板６０２を通して内部電極
バンプ電極６０４が外部電極６０３に電気的に接続さ
れ、全体が樹脂６０５にて封止されて１パッケージに構
成されている。
【０００７】上記のように構成された半導体集積装置に
内蔵の不揮発性内蔵マイコンの構成を図１６に示す。こ
れは、図１３、図１４、図１５のいずれのタイプのつい
ても共通である。
【０００８】不揮発性メモリ内蔵マイコン７０１は、Ｃ
ＰＵ７０２、不揮発性メモリ７０３、ＲＡＭ（ランダム
アクセスメモリ）７０４、チップイネーブル制御回路
（ＣＥ制御回路）７０５を有し、これらがアドレスバス
７０６、データバス７０７およびチップイネーブル信号
ライン７０８を介して接続されている。
【０００９】動作について簡単に説明すると、ＣＰＵ７
０２は、アクセス対象として不揮発性メモリ７０３とＲ
ＡＭ７０４のいずれかを指示するための指令をＣＥ制御
回路７０５に対して与えるとともに、そのアクセス対象
のメモリに対してアドレスを出力する。ＣＥ制御回路７
０５は、与えられた指令に基づいてアクセスすべきメモ
リにチップイネーブル信号を出力する。チップイネーブ
ル信号を入力した不揮発性メモリ７０３またはＲＡＭ７
０４のいずれか一方は、アドレスバス、データバスによ
りデータの受け渡しを行う。
【００１０】
【発明が解決しようとする課題】１パッケージの半導体
集積装置における大容量化、高速化の要請への対応につ
いて、従来では、半導体製造プロセスの微細化に頼るこ
とが大きかった。しかしながら、微細化における限界が
見えてきたこと、および、微細化には設備投資等による
膨大なコストが掛かることから、別の解決方法が望まれ
ている。
【００１１】従来、マイコン機能のみを有するチップと
不揮発性メモリの機能のみを有するチップを積層すると
いう手法が公知として知られているが、記憶容量の不足
をきたしているのが実情である。
【００１２】また、従来にあっては、２つのチップを電
気的に接続する場合に、ワイヤーボンディング技術によ
り銀線などのワイヤを介して接続している。しかし、こ
の場合、ワイヤ間での寄生容量やワイヤの寄生抵抗が存
在し、チップ間でワイヤを介してデータ転送を行うとき
に比較的大きな遅延が発生する。
【００１３】本発明は、上記課題に鑑み、プロセスの微
細化技術を用いずに、記憶容量の充分な増大を図ること
を目的としている。また、高速処理が行えるようにする
ことを目的としている。
【００１４】
【課題を解決するための手段】半導体集積装置について
の本発明は、次のような手段を講じることにより、上記
の課題を解決する。
【００１５】すなわち、本発明による半導体集積装置に
おいては、不揮発性メモリ内蔵マイコンチップと不揮発
性メモリチップとを備え、前記両チップが互いに積層さ
れ、前記両チップの接続用電極どうしが電気的に接続さ
れている。
【００１６】また、本発明による半導体集積装置におい
ては、不揮発性メモリ内蔵マイコンチップと不揮発性メ
モリチップと揮発性のＲＡＭチップとの３つのチップを
備え、前記３つのチップが互いに積層され、前記不揮発
性メモリチップと前記ＲＡＭチップのうちの少なくとも
いずれか一方と前記不揮発性メモリ内蔵マイコンチップ
の接続用電極どうしが電気的に接続されている。
【００１７】上記において、不揮発性メモリ内蔵マイコ
ンチップも不揮発性メモリチップもともに不揮発性メモ
リを備えている点に特徴がある。したがって、そのトー
タルの記憶容量は大きなものとなる。
【００１８】不揮発性メモリ内蔵マイコンチップの単体
自体において不揮発性メモリの記憶容量の拡大を図ると
いう従来の考え方の場合には、半導体製造のプロセスに
おいてさらなる微細化を行う必要がある。これに対して
本発明の場合には、必要な記憶容量を分割し、一方の記
憶容量をマイコンチップ内蔵の不揮発性メモリに担わ
せ、他方の記憶容量はマイコンチップとは別体の不揮発
性メモリチップに担わせている。そして、そのような互
いに別体構成の２つないし３つのチップを積層し、１つ
のパッケージに構成している。
【００１９】したがって、このように１パッケージにお
いて、不揮発性メモリ内蔵マイコンチップとともに不揮
発性メモリチップを積層状態で、あるいは不揮発性メモ
リチップに加えてＲＡＭチップをも積層状態で有するよ
うに半導体集積装置を構成する本発明によれば、設備投
資などに膨大な費用がかかる微細化技術を必ずしも伴う
ことなしに、また、微細化おのずと一定の限界がある技
術を必ずしも伴うことなしに、トータルの記憶容量を増
大させることができる。さらに、２つまたは３つのチッ
プを積層していることから、面積において過剰な増加は
招かないですむ。
【００２０】上記した本発明の技術的思想は、これを、
不揮発性メモリ内蔵マイコンチップに代えて不揮発性メ
モリを内蔵しないタイプのマイコンチップを搭載する半
導体集積装置の場合に適用しても有効である。その場合
の構成は、不揮発性メモリ内蔵でないマイコンチップと
不揮発性メモリチップと揮発性のＲＡＭチップとを備
え、前記３つのチップが互いに積層されている。前記不
揮発性メモリチップと前記ＲＡＭチップの少なくともい
ずれか一方と前記マイコンチップの接続用電極どうしが
電気的に接続されている。
【００２１】マイコンチップのタイプには、不揮発性メ
モリを内蔵するタイプと内蔵しないタイプとがある。不
揮発性メモリを内蔵しないタイプのマイコンチップを搭
載する半導体集積装置は、そのマイコンチップにおける
ＣＰＵ機能部の有効面積の拡大化を可能とするが、この
ような半導体集積装置において、上記同様に、設備投資
などに膨大な費用がかかる微細化技術や、微細化におの
ずと一定の限界がある技術を必ずしも伴うことなしに、
トータルの記憶容量を増大させることができる。
【００２２】また、積層した両チップの接続をバンプ電
極を介しての接続にして、チップ間の距離を狭くし、接
続に必要なワイヤなどの導体の長さを短くすることによ
り、寄生容量や寄生抵抗を小さなものに抑え、遅延を抑
制し、アクセスを高速化することができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。
【００２４】本発明の第１の半導体集積装置において
は、不揮発性メモリ内蔵マイコンチップと不揮発性メモ
リチップとを備え、前記両チップが互いに積層され、か
つ、前記両チップの接続用電極どうしが電気的に接続さ
れている。したがって、過剰な面積の増加を招くことな
く、トータルの記憶容量を増加させることができる。
【００２５】本発明の第２の半導体集積装置において
は、上記第１の装置において、前記不揮発性メモリ内蔵
マイコンチップと前記不揮発性メモリチップとは、それ
ぞれの接続用電極どうしが向き合う状態で積層されてい
る。したがって、トータルの記憶容量の増加において、
過剰な面積の増加を抑制することができる。
【００２６】本発明の第３の半導体集積装置において
は、上記第１、第２の装置において、前記両チップの接
続用電極どうしの電気的接続は、バンプを介しての電気
的接続である。
【００２７】不揮発性メモリ内蔵マイコンチップと不揮
発性メモリチップとを積層した上で、両チップの接続用
電極どうしの接続をバンプ電極を介しての接続としてい
るので、チップ間の距離が非常に狭く、接続に必要なワ
イヤなどの導体の長さが充分に短いものとなり、その接
続用導体での寄生容量や寄生抵抗を小さなものに抑える
ことができる。すなわち、ワイヤーボンディングを介し
て接続する従来技術の場合に見られた遅延については、
これを抑制することができる。その結果として、不揮発
性メモリ内蔵マイコンチップと不揮発性メモリチップと
の間で行われる双方向のアクセスを高速に行うことがで
きる。また、電気的接続を確実なものにする。
【００２８】本発明の第４の装置においては、上記第１
〜第３の装置において、前記両チップにおける不揮発性
メモリは、フラッシュメモリである。比較的安価で充分
な記憶容量を確保する。
【００２９】本発明の第５の装置においては、上記第１
〜第４の装置において、前記両チップがパッケージに封
入されており、前記両チップのうちの少なくともいずれ
か一方の接続用電極が前記パッケージにおける内部電極
に接続されている。
【００３０】本発明の第６の半導体集積装置において
は、不揮発性メモリ内蔵マイコンチップと不揮発性メモ
リチップと揮発性のＲＡＭチップとを備え、前記３つの
チップが互いに積層され、かつ、前記不揮発性メモリチ
ップと前記ＲＡＭチップの少なくともいずれか一方と前
記不揮発性メモリ内蔵マイコンチップの接続用電極どう
しが電気的に接続されている。したがって、過剰な面積
の増加を招くことなく、トータルの記憶容量を増加させ
ることができる。
【００３１】本発明の第７の半導体集積装置において
は、上記第６の装置において、前記不揮発性メモリ内蔵
マイコンチップと前記不揮発性メモリチップまたは前記
ＲＡＭチップとは、それぞれの接続用電極どうしが向き
合う状態で積層されている。したがって、トータルの記
憶容量の増加において、過剰な面積の増加を抑制するこ
とができる。
【００３２】本発明第８の半導体集積装置においては、
上記第７の装置において、前記両チップの接続用電極ど
うしの電気的接続は、バンプを介しての電気的接続であ
る。電気的接続を確実なものにする。
【００３３】両チップを積層した上で、両チップの接続
用電極どうしの接続をバンプ電極を介しての接続として
いるので、チップ間の距離が非常に狭く、接続に必要な
ワイヤなどの導体の長さが充分に短いものとなり、その
接続用導体での寄生容量や寄生抵抗を小さなものに抑え
ることができる。すなわち、ワイヤーボンディングを介
して接続する従来技術の場合に見られた遅延について
は、これを抑制することができる。その結果として、両
チップ間で行われる双方向のアクセスを高速に行うこと
ができる。また、電気的接続を確実なものにする。
【００３４】本発明の第９の半導体集積装置において
は、上記第６〜８の装置において、前記両チップにおけ
る不揮発性メモリは、フラッシュメモリである。比較的
安価で充分な記憶容量を確保する。
【００３５】本発明の第１０の半導体集積装置において
は、不揮発性メモリを内蔵しないマイコンチップと不揮
発性メモリチップと揮発性のＲＡＭチップとを備え、前
記３つのチップが互いに積層され、かつ、前記不揮発性
メモリチップと前記ＲＡＭチップの少なくともいずれか
一方と前記マイコンチップの接続用電極どうしが電気的
に接続されている。したがって、過剰な面積の増加を招
くことなく、トータルの記憶容量を増加させることがで
きる。
【００３６】本発明の第１１の装置においては、上記第
１０の装置において、前記不揮発性メモリを内蔵しない
マイコンチップと前記不揮発性メモリチップまたは前記
ＲＡＭチップとは、それぞれの接続用電極どうしが向き
合う状態で積層されている。したがって、トータルの記
憶容量の増加において、過剰な面積の増加を抑制するこ
とができる。
【００３７】本発明の第１２の半導体集積装置において
は、上記第１１の装置において、前記両チップの接続用
電極どうしの電気的接続は、バンプを介しての電気的接
続である。電気的接続を確実なものにする。
【００３８】マイコンチップと不揮発性メモリチップま
たはＲＡＭチップとを積層した上で、両チップの接続用
電極どうしの接続をバンプ電極を介しての接続としてい
るので、チップ間の距離が非常に狭く、接続に必要なワ
イヤなどの導体の長さが充分に短いものとなり、その接
続用導体での寄生容量や寄生抵抗を小さなものに抑える
ことができる。すなわち、ワイヤーボンディングを介し
て接続する従来技術の場合に見られた遅延については、
これを抑制することができる。その結果として、両チッ
プ間で行われる双方向のアクセスを高速に行うことがで
きる。また、電気的接続を確実なものにする。
【００３９】本発明の第１３の半導体集積装置において
は、上記第１０〜１２の装置において、前記両チップに
おける不揮発性メモリは、フラッシュメモリである。比
較的安価で充分な記憶容量を確保する。
【００４０】本発明の第１４の半導体集積装置において
は、上記第６〜１３の装置において、前記３つのチップ
のうち少なくとも１つのチップの接続用電極がパッケー
ジの内部電極と電気的に接続され、前記３つのチップが
前記パッケージに封入されている。
【００４１】本発明の第１５の半導体集積装置において
は、マイコンチップと不揮発性メモリチップとＲＡＭチ
ップを積層してなる半導体集積装置であって、前記マイ
コンチップは、全体の制御を司るＣＰＵと、前記複数の
メモリ間でデータ授受を相補的に許可・禁止するチップ
イネーブル制御回路(ＣＥ制御回路)とを具備し、前記チ
ップイネーブル制御回路は、前記ＣＰＵから出力される
アドレス信号に依存して切り替え信号を出力するように
構成されている。
【００４２】したがって、ＣＥ制御回路を持たない不揮
発性メモリチップと同じくＣＥ制御回路を持たないＲＡ
Ｍチップとマイコンチップに内蔵の不揮発性メモリと
を、互いに別空間のメモリとして動作させることが可能
な、すなわち、前述のように、大きな記憶容量をもち、
高速処理が可能なシステムＬＳＩを１パッケージで実現
することができる。
【００４３】本発明の第１６の半導体集積装置において
は、マイコンチップと不揮発性メモリチップとＲＡＭチ
ップを積層してなる半導体集積装置であって、前記マイ
コンチップ、前記不揮発性メモリチップおよび前記ＲＡ
Ｍチップのいずれもが、前記複数のメモリ間でデータ授
受を相補的に許可・禁止するチップイネーブル制御回路
を具備し、前記チップイネーブル制御回路は、前記マイ
コンチップに内蔵のＣＰＵから出力されるアドレス信号
に依存して切り替え信号を出力するように構成されてい
る。したがって、不揮発性メモリチップがＣＥ制御回路
を内蔵しているとともにＲＡＭチップもＣＥ制御回路を
内蔵していることから、チップの選択において、より高
速な動作が可能となる。
【００４４】本発明の第１７の半導体集積装置において
は、上記第１５・１６の装置において、前記マイコンチ
ップは、不揮発性メモリを内蔵するマイコンチップであ
る。
【００４５】本発明の第１８の半導体集積装置において
は、上記第１５・１６の装置において、前記マイコンチ
ップは、不揮発性メモリを内蔵しないマイコンチップで
ある。
【００４６】（具体的な実施の形態）以下、本発明にか
かわる半導体集積装置の具体的な実施の形態を図面に基
づいて説明する。
【００４７】（実施の形態１）図１は本発明の実施の形
態１の半導体集積装置における基本的な構成要素である
チップ積層体の概要を示す概略断面図である。図２は前
記のチップ積層体を封止してパッケージ化した状態の半
導体集積装置を示す概略断面図である。
【００４８】本実施形態１の半導体集積装置は、不揮発
性メモリ内蔵マイコンチップ１０１と不揮発性メモリチ
ップ１０２とを積層し、バンプ電極１０３を介して電気
的に接続した構成のチップ積層体１０４を備えている。
不揮発性メモリ内蔵マイコンチップ１０１と不揮発性メ
モリチップ１０２とは、互いに別体構成の２つのチップ
である。不揮発性メモリ内蔵マイコンチップ１０１は、
マイコン（マイクロコンピュータ）とフラッシュメモリ
などの不揮発性メモリとを同一チップ上に搭載した構成
となっている。不揮発性メモリチップ１０２は、当然に
不揮発性メモリを有している。
【００４９】不揮発性メモリ内蔵マイコンチップ１０１
と不揮発性メモリチップ１０２とが対面した状態で、不
揮発性メモリチップ１０２の複数のバンプ電極１０３と
不揮発性メモリ内蔵マイコンチップ１０１のパッド電極
（図示せず）とが直接に対接され、電気的に接続されて
いる。
【００５０】図２に示すように、前記のチップ積層体１
０４がリードフレームにおけるダイパッド１０５上にマ
ウントされ、不揮発性メモリ内蔵マイコンチップ１０１
におけるパッド電極（図示せず）がリード端子１０６に
対してワイヤ１０７を介して電気的に接続されている。
そして、リード端子１０６の外端部分を残して全体が樹
脂のパッケージ１０８によってモールドされて封止され
ている。図２に示す半導体集積装置は、ＱＦＰ（Ｑuad
Ｆlatpack Ｐackage）タイプとなっている。
【００５１】以上のように、不揮発性メモリ内蔵マイコ
ンチップ１０１と不揮発性メモリチップ１０２とを、積
層状態で、バンプ電極１０３を介して電気的に接続する
ことにより、次のような効果が得られる。
【００５２】すなわち、本実施形態の半導体集積装置に
あっては、不揮発性メモリ内蔵マイコンチップ１０１も
不揮発性メモリチップ１０２もともに不揮発性メモリを
備えている。したがって、トータルの記憶容量が充分に
大きなものとなる。また、記憶容量増大のために２つの
チップを用いているが、その２つのチップは積層してい
るので、面積において過剰な増加は招かないですむ。
【００５３】また、不揮発性メモリ内蔵マイコンチップ
１０１と不揮発性メモリチップ１０２とを積層した上
で、両チップの接続用電極どうしの接続をバンプ電極１
０３を介しての接続としているので、チップ間の距離が
非常に狭く、接続に必要な導体の長さが充分に短いもの
となり、その接続用導体での寄生容量や寄生抵抗を小さ
なものに抑えることができる。すなわち、ワイヤーボン
ディングを介して接続する従来技術の場合に見られた遅
延については、これを抑制することができる。その結果
として、不揮発性メモリ内蔵マイコンチップ１０１と不
揮発性メモリチップ１０２との間で行われる双方向のア
クセスを高速に行うことができる。
【００５４】（実施の形態２）図３は本発明の実施の形
態２の半導体集積装置を示す概略断面図である。
【００５５】本実施形態２の半導体集積装置は、図１で
示した前記のチップ積層体１０４が配線基板（インター
ポーザ基板）１０９にマウントされ、不揮発性メモリ内
蔵マイコンチップ１０１におけるパッド電極（図示せ
ず）が配線基板１０９上の内部端子１１０に対してワイ
ヤ１１１を介して電気的に接続されている。配線基板１
０９の内部端子１１０と外部端子１１２とはスルーホー
ルを介して接続されている。そして、外部端子１１２を
残して全体が樹脂のパッケージ１１３によってモールド
されて封止されている。図３に示す半導体集積装置は、
ＦＢＧＡ（Ｆinepitch Ｂall Ｇrid Ａrray）タイプと
なっている。
【００５６】図３の半導体集積装置の場合も図２の半導
体集積装置と同様の効果が得られる。すなわち、充分に
大きな記憶容量を確保することができるとともに、各メ
モリに対するアクセスを高速に行うことができる半導体
集積装置を１パッケージで実現している。
【００５７】（実施の形態３）ところで、実施の形態１
の場合の図１で示す構成にさらにＲＡＭチップを加える
ことにより、より大規模なシステムＬＳＩを実現するこ
とが可能となる。以下に、ＲＡＭチップを加えてなる実
施の形態３における半導体集積装置の構成について説明
する。
【００５８】図４は本発明の実施の形態３の半導体集積
装置における基本的な構成要素であるチップ積層体の概
要を示す概略断面図である。
【００５９】図４に示す半導体集積装置は、不揮発性メ
モリ内蔵マイコンチップ２０１と不揮発性メモリチップ
２０２とＲＡＭチップ２０３との互いに別体構成の３つ
のチップを備えている。図1と同様に、不揮発性メモリ
内蔵マイコンチップ２０１と不揮発性メモリチップ２０
２とを積層し、バンプ電極２０４を介して双方のチップ
を直接に対接させて電気的に接続している。さらに、不
揮発性メモリチップ２０２に対してＲＡＭチップ２０３
を積層し、３層からなるチップ積層体２０５を構成して
いる。
【００６０】図４に示すような構成の半導体集積装置に
おいては、ＲＡＭチップ２０３でワークデータを処理
し、マイコンチップ２０１における不揮発性メモリある
いは不揮発性メモリチップ２０２における不揮発性メモ
リに大容量の情報を保存することができる。その不揮発
性メモリに対するデータの書き込みおよび読み出しを高
速処理することができる。すなわち、充分に大きな記憶
容量をもち、かつ高速処理が可能な大規模システムＬＳ
Ｉを実現できる。
【００６１】（実施の形態４）図５は本発明の実施の形
態４の半導体集積装置における基本的な構成要素である
チップ積層体の概要を示す概略断面図である。
【００６２】図５に示す半導体集積装置は、図４の場合
と同様に、不揮発性メモリ内蔵マイコンチップ２０１と
不揮発性メモリチップ２０２とＲＡＭチップ２０３の３
つのチップを備え、不揮発性メモリ内蔵マイコンチップ
２０１と不揮発性メモリチップ２０２とを積層し、バン
プ電極２０４を介して双方のチップを直接に対接させて
電気的に接続している。さらに、不揮発性メモリ内蔵マ
イコンチップ２０１に対してＲＡＭチップ２０３を積層
している。以上のようにしてチップ積層体２０５を構成
している。
【００６３】図４と図５の違いについて説明する。図４
の場合は、不揮発性メモリチップ２０２を挟んでその両
側に不揮発性メモリ内蔵マイコンチップ２０１とＲＡＭ
チップ２０３が配置されているのに対して、図５の場合
には、不揮発性メモリ内蔵マイコンチップ２０１を挟ん
でその両側に不揮発性メモリチップ２０２とＲＡＭチッ
プ２０３が配置されている。
【００６４】上記同様に、ＲＡＭチップ２０３でワーク
データを処理し、マイコンチップ２０１における不揮発
性メモリあるいは不揮発性メモリチップ２０２における
不揮発性メモリに大容量の情報を保存することができ
る。その不揮発性メモリに対するデータの書き込みおよ
び読み出しを高速処理することができる。すなわち、充
分に大きな記憶容量をもち、かつ高速処理が可能な大規
模システムＬＳＩを実現できる。
【００６５】図６は実施の形態４の場合の半導体集積装
置を示す概略断面図であり、これは図５に示すチップ積
層体を封止してパッケージ化したものである。
【００６６】図６に示すように、チップ積層体２０５が
リードフレームにおけるダイパッド２０６上にマウント
され、不揮発性メモリ内蔵マイコンチップ２０１および
不揮発性メモリチップ２０２における各パッド電極（図
示せず）がリード端子２０７に対してワイヤ２０８，２
０９を介して電気的に接続されている。そして、リード
端子２０７の外端部分を残して全体が樹脂のパッケージ
２１０によってモールドされて封止されている。図６に
示す半導体集積装置は、ＱＦＰタイプとなっている。
【００６７】このように１パッケージに不揮発性メモリ
内蔵マイコンチップ２０１とともに不揮発性メモリチッ
プ２０２に加えてＲＡＭチップ２０３をも積層状態で有
するように半導体集積装置を構成しているので、設備投
資などに膨大な費用がかかる微細化技術を必ずしも伴う
ことなしに、また、おのずと一定の限界がある微細化技
術を必ずしも伴うことなしに、トータルの記憶容量を飛
躍的に増大させることができる。さらに、３つのチップ
を積層していることから、面積において過剰な増加は招
かないですむ。
【００６８】（実施の形態５）図７は実施の形態５の場
合の半導体集積装置を示す概略断面図である。これは、
図５に示すチップ積層体を封止してパッケージ化したも
のである。
【００６９】図７に示すように、前記のチップ積層体２
０５が配線基板２１１にマウントされ、不揮発性メモリ
内蔵マイコンチップ２０１およびＲＡＭチップ２０３に
おける各パッド電極（図示せず）が配線基板２１１上の
内部端子２１２に対してワイヤ２１３，２１４を介して
電気的に接続されている。配線基板２１１の内部端子２
１２と外部端子２１５とはスルーホールを介して接続さ
れている。そして、外部端子２１５を残して全体が樹脂
のパッケージ２１６によってモールドされて封止されて
いる。図７に示す半導体集積装置は、ＦＢＧＡタイプと
なっている。
【００７０】（実施の形態６）図８は実施の形態６の場
合のＦＢＧＡタイプの半導体集積装置を示す概略断面図
である。これは、図７の変形である。図７の場合には、
ＲＡＭチップ２０３のパッド電極がワイヤ２１４を介し
て内部電極２１２に接続されているが、図８の場合に
は、ＲＡＭチップ２０３に設けたバンプ電極２１７が配
線基板２１１のスルーホールを介して外部電極２１５に
接続されている。その他の構成については図７の場合と
同様であるので、同一部分に同一符号を付すにとどめ、
説明を省略する。
【００７１】上記の図７、図８の半導体集積装置の場合
も図６の半導体集積装置と同様の効果が得られる。すな
わち、充分に大きな記憶容量を確保することができると
ともに、各メモリに対するアクセスを高速に行うことが
できる半導体集積装置を１パッケージで実現できる。
【００７２】上記において図６、図７、図８は図５に示
すタイプのチップ積層体２０５を搭載するものである
が、図４に示すタイプのチップ積層体を適用してもよ
い。
【００７３】（実施の形態７）図９は本発明の実施の形
態７にかかわり、図４ないし図８に示す半導体集積装置
を平面的に展開して示すブロック図である。
【００７４】不揮発性メモリ内蔵マイコンチップ２０１
は、不揮発性メモリ２２１、ＣＰＵ２２２およびチップ
イネーブル（ＣＥ）制御回路２２３から構成されてい
る。不揮発性メモリチップ２０２およびＲＡＭチップ２
０３は、不揮発性メモリ内蔵マイコンチップ２０１に対
してアドレスバス２２４、データバス２２５、チップイ
ネーブル信号ライン２２６を介して接続されている。
【００７５】動作について簡単に説明すると、ＣＰＵ２
２２は、アクセス対象として内部の不揮発性メモリ２２
１と外部の不揮発性メモリチップ２０２とＲＡＭチップ
２０３のいずれかを指示するための指令をＣＥ制御回路
２２３に対して与えるとともに、そのアクセス対象のメ
モリに対してアドレスを出力する。ＣＥ制御回路２２３
は、与えられた指令に基づいてアクセスすべきメモリに
チップイネーブル信号を出力する。このとき、複数のメ
モリすなわち不揮発性メモリ内蔵マイコンチップ２０１
に内蔵の不揮発性メモリ２２１と不揮発性メモリチップ
２０２とＲＡＭチップ２０３との間でデータ授受を相補
的に許可・禁止する。すなわち、いずれか１つのみのメ
モリに対してアクセスを許容する。また、ＣＥ制御回路
２２３は、ＣＰＵ２２２から出力されるアドレス信号に
依存して切り替え信号を出力する。チップイネーブル信
号を入力した内部の不揮発性メモリ２２１または不揮発
性メモリチップ２０２またはＲＡＭチップ２０３は、ア
ドレスバス、データバスによりデータの受け渡しを行
う。
【００７６】以上のような構成により、ＣＥ制御回路を
持たない不揮発性メモリチップ２０２と同じくＣＥ制御
回路を持たないＲＡＭチップ２０３と不揮発性メモリ内
蔵マイコンチップ２０１に内蔵の不揮発性メモリ２２１
とを、互いに別空間のメモリとして動作させることが可
能な大規模システムＬＳＩを実現している。すなわち、
前述のように、高速かつ大容量の不揮発性メモリを搭載
したマイコンを１パッケージで実現できる。
【００７７】（実施の形態８）図１０は本発明の実施の
形態８にかかわり、図４ないし図８に示す半導体集積装
置を平面的に展開して示すブロック図である。本実施形
態８の半導体集積装置は、図９に示す半導体集積装置を
更に発展させたものに相当する。
【００７８】不揮発性メモリチップ２０２はＣＥ制御回
路２２７を内蔵するものとして構成され、ＲＡＭチップ
２０３はＣＥ制御回路２２８を内蔵するものとして構成
されている。また、不揮発性メモリ内蔵マイコンチップ
２０１に内蔵の不揮発性メモリ２２１にもＣＥ制御回路
２２３が内蔵されている。各ＣＥ制御回路２２３，２２
７，２２８はアドレスバス２２４を介してＣＰＵ２２２
に接続され、また、ＣＥ制御回路２２３，２２７，２２
８どうしが接続されている。この場合も、複数のメモリ
すなわち不揮発性メモリ内蔵マイコンチップ２０１に内
蔵の不揮発性メモリ２２１と不揮発性メモリチップ２０
２とＲＡＭチップ２０３との間でデータ授受を相補的に
許可・禁止する。また、各ＣＥ制御回路２２３，２２
７，２２８は、ＣＰＵ２２２からアドレスバス２２４を
介して出力されるアドレス信号に依存して切り替え信号
を出力する。その他の構成については図９の場合と同様
であるので、同一部分に同一符号を付すにとどめ、説明
を省略する。
【００７９】本実施形態８においては、不揮発性メモリ
チップ２０２がＣＥ制御回路２２７を内蔵しているとと
もに、ＲＡＭチップ２０３もＣＥ制御回路２２８を内蔵
していることから、図９に示す半導体集積装置に比べて
チップの選択において、より高速な動作が可能となる。
【００８０】（実施の形態９）本発明にかかわる実施の
形態９は、上述した３チップ積層構造の半導体集積装置
において、その不揮発性メモリ内蔵マイコンチップに代
えて、不揮発性メモリを内蔵しないタイプのマイコンを
使用するものである。
【００８１】図１１は実施の形態９の半導体集積装置に
おけるチップ積層体の概要を示す概略断面図である。不
揮発性メモリを内蔵しないマイコンチップ３０１と不揮
発性メモリチップ３０２とＲＡＭチップ３０３との互い
に別体構成の３つのチップを備えている。図４と同様
に、不揮発性メモリを内蔵しないマイコンチップ３０１
と不揮発性メモリチップ３０２とを積層し、バンプ電極
３０４を介して双方のチップを電気的に接続している。
さらに、不揮発性メモリチップ３０２に対してＲＡＭチ
ップ３０３を積層し、３層からなるチップ積層体３０５
を構成している。
【００８２】（実施の形態１０）図１２は実施の形態１
０の半導体集積装置におけるチップ積層体の概要を示す
概略断面図である。この図１２に示す半導体集積装置
は、図１１の場合と同様に、不揮発性メモリを内蔵しな
いマイコンチップ３０１と不揮発性メモリチップ３０２
とＲＡＭチップ３０３の３つのチップを備え、マイコン
チップ３０１と不揮発性メモリチップ３０２とを積層
し、バンプ電極３０４を介して双方のチップを電気的に
接続している。さらに、不揮発性メモリを内蔵しないマ
イコンチップ３０１に対してＲＡＭチップ３０３を積層
している。図１１では不揮発性メモリチップ３０２を挟
んでその両側にマイコンチップ３０１とＲＡＭチップ３
０３が配置されているのに対して、図１２の場合には、
マイコンチップ３０１を挟んでその両側に不揮発性メモ
リチップ３０２とＲＡＭチップ３０３が配置されてい
る。
【００８３】マイコンチップのタイプには、図４や図５
の場合のように不揮発性メモリを内蔵するタイプと、図
１１や図１２のように不揮発性メモリを内蔵しないタイ
プとがある。不揮発性メモリを内蔵しないマイコンチッ
プ３０１を搭載する半導体集積装置においては、マイコ
ンチップ３０１におけるＣＰＵ機能部の有効面積の拡大
化を図ることができるとともに、設備投資などに膨大な
費用がかかる微細化技術や、おのずと一定の限界がある
微細化技術を必ずしも伴うことなしに、トータルの記憶
容量を増大させることができる。また、高速動作も可能
である。
【００８４】
【発明の効果】本発明によれば、１パッケージに不揮発
性メモリ内蔵マイコンチップとともに不揮発性メモリチ
ップを積層状態で、あるいは不揮発性メモリチップに加
えてＲＡＭチップをも積層状態で有するように半導体集
積装置を構成するので、設備投資などに膨大な費用がか
かり、また、おのずと一定の限界がある微細化技術を必
ずしも伴うことなしに、トータルの記憶容量を増大させ
ることができる。さらに、２つまたは３つのチップを積
層していることから、面積において過剰な増加は招かな
いですむ。
【００８５】また、積層した両チップの接続をバンプ電
極を介しての接続にして、チップ間の距離を狭くし、接
続に必要なワイヤなどの導体の長さを短くすることによ
り、寄生容量や寄生抵抗を小さなものに抑え、遅延を抑
制し、アクセスを高速化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体集積装置にお
ける基本的な構成要素であるチップ積層体の概要を示す
概略断面図
【図２】 本発明の実施の形態１の場合の図１のチップ
積層体を封止してパッケージ化した状態の半導体集積装
置を示す概略断面図
【図３】 本発明の実施の形態２の半導体集積装置を示
す概略断面図
【図４】 本発明の実施の形態３の半導体集積装置にお
ける基本的な構成要素であるチップ積層体の概要を示す
概略断面図
【図５】 本発明の実施の形態４の半導体集積装置にお
ける基本的な構成要素であるチップ積層体の概要を示す
概略断面図
【図６】 本発明の実施の形態４の場合の図５のチップ
積層体を封止してパッケージ化した状態の半導体集積装
置を示す概略断面図
【図７】 本発明の実施の形態５の場合のパッケージ化
した状態の半導体集積装置を示す概略断面図
【図８】 本発明の実施の形態６の場合のパッケージ化
した状態の半導体集積装置を示す概略断面図
【図９】 本発明の実施の形態７にかかわり、図４ない
し図８に示す半導体集積装置を平面的に展開して示すブ
ロック図
【図１０】 本発明の実施の形態８にかかわり、図４な
いし図８に示す半導体集積装置を平面的に展開して示す
ブロック図
【図１１】 本発明の実施の形態９の半導体集積装置に
おける基本的な構成要素であるチップ積層体の概要を示
す概略断面図
【図１２】 本発明の実施の形態１０の半導体集積装置
における基本的な構成要素であるチップ積層体の概要を
示す概略断面図
【図１３】 従来の技術にかかわる半導体集積装置の概
略断面図
【図１４】 別の従来の技術にかかわる半導体集積装置
の概略断面図
【図１５】 さらに別の従来の技術にかかわる半導体集
積装置の概略断面図
【図１６】 従来の技術にかかわる半導体集積装置を平
面的に展開して示すブロック図
【符号の説明】
１０１，２０１…不揮発性メモリ内蔵マイコンチップ １０２，２０２，３０２…不揮発性メモリチップ １０３，２０４，２１７，３０４…バンプ電極 １０４，２０５，３０５…チップ積層体 １０５，２０６…ダイパッド １０６，２０７…リード端子 １０７，１１１，２０８，２０９，２１３，２１４…ワ
イヤ １０８，１１３，２１０，２１６…パッケージ １０９，２１１…配線基板 １１０，２１２…内部端子 １１２，２１５…外部端子 ２０３，３０３…ＲＡＭチップ ２２１…内蔵された不揮発性メモリ ２２２…ＣＰＵ ２２３，２２７，２２８…ＣＥ（チップイネーブル）制
御回路 ３０１…不揮発性メモリを内蔵しないマイコンチップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 新田 敏也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 明石 拓夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤本 博昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性メモリ内蔵マイコンチップと不
    揮発性メモリチップとを備え、前記両チップが互いに積
    層され、かつ、前記両チップの接続用電極どうしが電気
    的に接続されていることを特徴とする半導体集積装置。
  2. 【請求項２】 前記不揮発性メモリ内蔵マイコンチップ
    と前記不揮発性メモリチップとは、それぞれの接続用電
    極どうしが向き合う状態で積層されている請求項１に記
    載の半導体集積装置。
  3. 【請求項３】 前記両チップの接続用電極どうしの電気
    的接続は、バンプを介しての電気的接続である請求項２
    に記載の半導体集積装置。
  4. 【請求項４】 前記両チップにおける不揮発性メモリ
    は、フラッシュメモリである請求項１から請求項３まで
    のいずれかに記載の半導体集積装置。
  5. 【請求項５】 前記両チップがパッケージに封入されて
    おり、前記両チップのうちの少なくともいずれか一方の
    接続用電極が前記パッケージにおける内部電極に接続さ
    れている請求項１から請求項４までのいずれかに記載の
    半導体集積装置。
  6. 【請求項６】 不揮発性メモリ内蔵マイコンチップと不
    揮発性メモリチップと揮発性のＲＡＭチップとを備え、
    前記３つのチップが互いに積層され、かつ、前記不揮発
    性メモリチップと前記ＲＡＭチップの少なくともいずれ
    か一方と前記不揮発性メモリ内蔵マイコンチップの接続
    用電極どうしが電気的に接続されていることを特徴とす
    る半導体集積装置。
  7. 【請求項７】 前記不揮発性メモリ内蔵マイコンチップ
    と前記不揮発性メモリチップまたは前記ＲＡＭチップと
    は、それぞれの接続用電極どうしが向き合う状態で積層
    されている請求項６に記載の半導体集積装置。
  8. 【請求項８】 前記両チップの接続用電極どうしの電気
    的接続は、バンプを介しての電気的接続である請求項７
    に記載の半導体集積装置。
  9. 【請求項９】 前記両チップにおける不揮発性メモリ
    は、フラッシュメモリである請求項６から請求項８まで
    のいずれかに記載の半導体集積装置。
  10. 【請求項１０】 不揮発性メモリを内蔵しないマイコン
    チップと不揮発性メモリチップと揮発性のＲＡＭチップ
    とを備え、前記３つのチップが互いに積層され、かつ、
    前記不揮発性メモリチップと前記ＲＡＭチップの少なく
    ともいずれか一方と前記マイコンチップの接続用電極ど
    うしが電気的に接続されていることを特徴とする半導体
    集積装置。
  11. 【請求項１１】 前記不揮発性メモリを内蔵しないマイ
    コンチップと前記不揮発性メモリチップまたは前記ＲＡ
    Ｍチップとは、それぞれの接続用電極どうしが向き合う
    状態で積層されている請求項１０に記載の半導体集積装
    置。
  12. 【請求項１２】 前記両チップの接続用電極どうしの電
    気的接続は、バンプを介しての電気的接続である請求項
    １１に記載の半導体集積装置。
  13. 【請求項１３】 前記両チップにおける不揮発性メモリ
    は、フラッシュメモリである請求項１０から請求項１２
    までのいずれかに記載の半導体集積装置。
  14. 【請求項１４】 前記３つのチップのうち少なくとも１
    つのチップの接続用電極がパッケージの内部電極と電気
    的に接続され、前記３つのチップが前記パッケージに封
    入されていることを特徴とする請求項６から請求項１３
    までのいずれかに記載の半導体集積装置。
  15. 【請求項１５】 マイコンチップと不揮発性メモリチッ
    プとＲＡＭチップを積層してなる半導体集積装置であっ
    て、前記マイコンチップは、全体の制御を司るＣＰＵ
    と、前記複数のメモリ間でデータ授受を相補的に許可・
    禁止するチップイネーブル制御回路とを具備し、前記チ
    ップイネーブル制御回路は、前記ＣＰＵから出力される
    アドレス信号に依存して切り替え信号を出力するように
    構成されていることを特徴とする半導体集積装置。
  16. 【請求項１６】 マイコンチップと不揮発性メモリチッ
    プとＲＡＭチップを積層してなる半導体集積装置であっ
    て、前記マイコンチップ、前記不揮発性メモリチップお
    よび前記ＲＡＭチップのいずれもが、前記複数のメモリ
    間でデータ授受を相補的に許可・禁止するチップイネー
    ブル制御回路を具備し、前記チップイネーブル制御回路
    は、前記マイコンチップに内蔵のＣＰＵから出力される
    アドレス信号に依存して切り替え信号を出力するように
    構成されていることを特徴とする半導体集積装置。
  17. 【請求項１７】 前記マイコンチップは、不揮発性メモ
    リを内蔵するマイコンチップである請求項１５または請
    求項１６に記載の半導体集積装置。
  18. 【請求項１８】 前記マイコンチップは、不揮発性メモ
    リを内蔵しないマイコンチップである請求項１５または
    請求項１６に記載の半導体集積装置。
JP2001025240A 2001-02-01 2001-02-01 半導体集積装置 Pending JP2002231880A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001025240A JP2002231880A (ja) 2001-02-01 2001-02-01 半導体集積装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001025240A JP2002231880A (ja) 2001-02-01 2001-02-01 半導体集積装置

Publications (1)

Publication Number Publication Date
JP2002231880A true JP2002231880A (ja) 2002-08-16

Family

ID=18890272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001025240A Pending JP2002231880A (ja) 2001-02-01 2001-02-01 半導体集積装置

Country Status (1)

Country Link
JP (1) JP2002231880A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156909A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp マルチチップモジュール
US7834440B2 (en) 2008-09-29 2010-11-16 Hitachi, Ltd. Semiconductor device with stacked memory and processor LSIs

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156909A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp マルチチップモジュール
US7834440B2 (en) 2008-09-29 2010-11-16 Hitachi, Ltd. Semiconductor device with stacked memory and processor LSIs
US7977781B2 (en) 2008-09-29 2011-07-12 Hitachi, Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
US6768660B2 (en) Multi-chip memory devices and modules including independent control of memory chips
CN100592509C (zh) 半导体装置及胶囊型半导体封装
KR101766725B1 (ko) 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
KR100536482B1 (ko) 반도체장치및그제조방법
US9455217B2 (en) Semiconductor package including multiple chips and separate groups of leads
CN100433324C (zh) 具有小型、薄型化封装的叠层大规模集成电路半导体器件
KR100689350B1 (ko) 패키징 방법 및 멀티칩 모듈
KR101924388B1 (ko) 재배선 구조를 갖는 반도체 패키지
TW571420B (en) Stack semiconductor chip package and lead frame suitable for such a stack package
CN104167406B (zh) 半导体封装件
TW200414501A (en) Semiconductor device
KR20140080136A (ko) 반도체 패키지
WO2005053025A1 (ja) 半導体集積回路装置
KR20090043898A (ko) 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
CN102376670B (zh) 半导体封装件
CN104576546A (zh) 半导体封装件及其制造方法
KR20160025945A (ko) 전자부품이 내장된 반도체 패키지
US6442040B2 (en) Embedded memory assembly
KR101934917B1 (ko) 반도체 패키지 및 그 제조 방법
KR20100104910A (ko) 반도체 패키지
JPH0992781A (ja) 統合した回路を有するマルチチップ半導体構造およびその製造方法
JP3669889B2 (ja) 半導体集積回路装置
JP2002231880A (ja) 半導体集積装置
US6707142B2 (en) Package stacked semiconductor device having pin linking means
JP2007134426A (ja) マルチチップモジュール

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040413