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JP2003007963A - 半導体記憶装置および製造方法 - Google Patents

半導体記憶装置および製造方法

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Publication number
JP2003007963A
JP2003007963A JP2001186288A JP2001186288A JP2003007963A JP 2003007963 A JP2003007963 A JP 2003007963A JP 2001186288 A JP2001186288 A JP 2001186288A JP 2001186288 A JP2001186288 A JP 2001186288A JP 2003007963 A JP2003007963 A JP 2003007963A
Authority
JP
Japan
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chip
semiconductor memory
terminal
state
package
Prior art date
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Pending
Application number
JP2001186288A
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English (en)
Inventor
Kazuki Honma
和樹 本間
Shin Ito
紳 伊藤
Masashi Wada
正志 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Akita Electronics Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP2001186288A priority Critical patent/JP2003007963A/ja
Publication of JP2003007963A publication Critical patent/JP2003007963A/ja
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Abstract

(57)【要約】 【課題】 従来のマルチチップスタック型の半導体記憶
装置は、チップイネーブル用端子が複数個あるため、こ
れを１つの半導体装置として見たときにはワンチップの
半導体装置に比べて端子数が増えることとなり、パッケ
ージが大型化するとともに、従来の製品との互換性がな
くなるという課題があった。 【解決手段】 第１の電源電圧端子または第２の電源電
圧端子のいずれかに接続される第１端子部（ＣＡＤ）
と、該第１端子部の状態と複数のアドレス入力端子部の
うちいずれか１または２以上の端子部（例えば最上位ビ
ットＡ２２の入力パッド）の状態に基づいて内部のチッ
プ選択信号を制御するチップ選択制御回路（１７，２
０）とを備え、該チップ選択制御回路は、上記第１端子
部の設定状態と、外部からのチップ選択信号が有効にさ
れた状態で入力されたアドレス信号のいずれか１または
２以上のビットとに基づいて内部のチップ選択信号（Ｃ
ＥＢ）を有効状態または無効状態に制御するように構成
した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置さ
らには複数の半導体メモリチップが１つのパッケージに
収納されたマルチチップスタック型の半導体記憶装置に
適用して有効な技術に関し、例えばフラッシュメモリの
ような不揮発性半導体記憶装置の大容量化に利用して有
効な技術に関する。
【０００２】
【従来の技術】従来、半導体集積回路の分野では、１つ
のパッケージ内に複数の半導体チップを積層収納して実
装密度の向上を図るようにした技術があり、半導体メモ
リにおいてもかかる技術により大容量化を図るようにし
たものが実用化されつつある。このようなマルチチップ
スタック型の半導体記憶装置においては、アドレス信号
や制御信号など大部分の入力信号に関しては、パッケー
ジの端子を複数のチップ間で共有することで端子数を減
らすことができる。また、データを入出力するＩ／Ｏ端
子についてもチップ間で共有することによりパッケージ
の端子数を減らすことができる。
【０００３】しかしながら、Ｉ／Ｏ端子を共有させた場
合には、各チップを別々に選択して所望のチップに対し
てデータのリード／ライトを行なえるようにするため
に、一般にチップイネーブル信号／ＣＥと呼ばれるチッ
プ選択信号に関しては、チップごとにパッケージの別の
端子を割り当てそれぞれのチップのＣＥ信号用のパッド
とパッケージのＣＥ信号用端子とをボンディングワイヤ
等で接続するように構成せざるを得なかった。
【０００４】
【発明が解決しようとする課題】そのため、従来のマル
チチップスタック型の半導体記憶装置は、チップイネー
ブル用端子が複数個あるため、これを１つの半導体装置
として見たときにはワンチップの半導体装置に比べて端
子数が増えることとなり、パッケージが大型化するとと
もに、従来の製品との互換性がなくなる。つまり、チッ
プイネーブル用端子を複数個有しているため、メモリを
使用したシステムを新たに開発したり、従来のメモリチ
ップに代えてマルチチップスタック型の半導体記憶装置
を用いたメモリモジュールを構成したりする場合に、す
でにある基板の設計データの利用が図れず、新たに基板
を設計し直す必要が生じる。
【０００５】また、１つのパッケージに複数のＣＥ信号
用端子があるとアドレス信号をデコードして複数のチッ
プイネーブル信号のいずれか１つを有効レベルにするた
めのデコーダ回路を外付け回路として設けたり、メモリ
をアクセスするためアドレスを出力する装置の側で複数
のチップイネーブル信号を生成して出力できるように構
成したりしなくてはならず、ユーザの設計負担が大きく
なるといった不具合があった。
【０００６】そこで、チップイネーブル端子を２つのチ
ップで共有し、アドレス信号（最上位ビット）によって
チップを選択できるようにしたマルチチップスタック型
の半導体記憶装置の発明が提案されている（特願平１１
−２０７７０１号）。ただし、この先願発明において
は、マルチチップスタック型の半導体記憶装置の概略構
成およびデバイス構造は開示されているものの、アドレ
ス最上位ビットによっていずれかのチップを選択できる
ようにする具体的な回路構成や具体的なボンディングの
仕方など製造技術については開示されていない。
【０００７】この発明の目的は、チップイネーブル端子
を複数のチップで共有し、アドレス信号によってチップ
を選択できるようにしたマルチチップスタック型の半導
体記憶装置を提供することにある。
【０００８】この発明の他の目的は、チップイネーブル
端子を複数のチップで共有し、アドレス信号によってチ
ップを選択できるようにしたマルチチップスタック型の
半導体記憶装置の有効な製造方法を提供することにあ
る。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係る半導体記憶装置
は、第１の電源電圧端子または第２の電源電圧端子のい
ずれかに接続される第１端子部と、該第１端子部の状態
と複数のアドレス入力端子部のうちいずれか１または２
以上の端子部の状態に基づいて内部のチップ選択信号を
制御するチップ選択制御回路とを備え、該チップ選択制
御回路は、上記第１端子部の設定状態と、外部からのチ
ップ選択信号が有効にされた状態で入力されたアドレス
信号のいずれか１または２以上のビットとに基づいて内
部のチップ選択信号を有効状態または無効状態に制御す
るように構成したものである。
【００１１】上記した手段によれば、複数のメモリチッ
プを組み合わせたときに、第１端子部の設定状態を変え
ることでアドレス信号に応じてチップが選択される記憶
装置として動作したり、第１端子部の設定状態とアドレ
ス端子部の設定状態の組合せにより入出力ビット数が異
なる記憶装置としても動作したりすることができるよう
になる。
【００１２】また、複数の半導体メモリチップが１つの
パッケージに収納され各チップの端子部は対応するもの
同士がパッケージの対応する端子に共通に接続されてな
る半導体記憶装置において、上記複数の半導体メモリチ
ップは、各々異なる状態に設定可能な第１端子部と、該
第１端子部の状態と複数のアドレス入力端子部のうちい
ずれか１または２以上の端子部の状態に基づいて内部の
チップ選択信号を制御するチップ選択制御回路とを備
え、上記複数の半導体メモリチップ内の各チップ選択制
御回路は、上記第１端子部が各々異なる状態に設定され
ている場合には、外部からのチップ選択信号が有効にさ
れた状態で入力されたアドレス信号が同一であってもい
ずれか１のチップにおいて内部のチップ選択信号を有効
にするように構成した。
【００１３】これにより、複数のメモリチップを組み合
わせたときに、第１端子部の設定状態を変えることでア
ドレス信号に応じてチップが選択される記憶装置として
動作することができ、チップが複数個あってもチップ選
択信号は共通化することができ、装置にとっての外部端
子数を減らすことができるとともに、通常の１個のメモ
リチップと同一に扱うことができるため、メモリを使用
したシステムを開発する場合に既存の設計基板を利用す
ることができるようになる。
【００１４】さらに、複数の半導体メモリチップが１つ
のパッケージに収納され、データ入出力端子部以外の各
チップの端子部は対応するもの同士がパッケージの対応
する端子に共通に接続されてなる半導体記憶装置におい
て、上記複数の半導体メモリチップは、各々異なる状態
に設定可能な第１端子部と、該第１端子部の状態と複数
のアドレス入力端子部のうちいずれか１または２以上の
端子部の状態に基づいて内部のチップ選択信号を制御す
るチップ選択制御回路とを備え、上記複数の半導体メモ
リチップ内の各チップ選択制御回路は、上記第１端子部
が同一の状態に設定されかつアドレス入力端子部のうち
所定の１または２以上の端子部が同一の電位に固定され
ている場合には、外部からのチップ選択信号が有効にさ
れたことに応じてそれぞれ内部のチップ選択信号を有効
にするように構成した。
【００１５】これにより、複数のメモリチップを組み合
わせたときに、各チップの第１端子部の設定状態と所定
のアドレス入力端子部の設定状態を一致させることによ
り、チップが複数個あっても入出力データのビット数が
２倍である通常の１個のメモリチップと同一に扱うこと
ができるため、メモリを使用したシステムを開発する場
合に既存の設計基板を利用することができるようにな
る。
【００１６】また、望ましくは、上記アドレス信号のい
ずれか１または２以上のビットは、アドレスの最上位ビ
ットまたは最上位側から２ビット以上とする。これによ
り、従来のメモリチップのマット構成やアドレスデコー
ダの構成を変えずにアドレス信号に応じてチップが選択
されるマルチチップスタック型の半導体記憶装置を実現
することができる。
【００１７】さらに、本願の他の発明は、複数の半導体
メモリチップが１つのパッケージに収納され、該パッケ
ージには各チップに対応してデータ入出力用の端子が設
けられ各チップのデータ入出力端子部はパッケージの対
応する上記端子に別々に接続されてなるとともに、パッ
ケージには所定の端子が設けられている半導体記憶装置
において、上記複数の半導体メモリチップは、各々異な
る状態に設定可能な第１端子部と、該第１端子部の状態
と複数のアドレス入力端子部のうちいずれか１または２
以上の端子部の状態に基づいて内部のチップ選択信号を
制御するチップ選択制御回路とを備え、上記複数の半導
体メモリチップ内の各チップ選択制御回路は、上記第１
端子部が同一の状態に設定されかつアドレス入力端子部
のうち所定の１または２以上の端子部が同一の電位に固
定されている場合には、外部からのチップ選択信号が有
効にされたことに応じてそれぞれ内部のチップ選択信号
を有効にするように構成され、上記複数の半導体メモリ
チップのいずれかの上記第１端子部は上記パッケージの
上記所定の端子に接続され、他の半導体メモリチップの
上記第１端子部は上記パッケージのいずれかの電源電圧
端子に接続されるようにした。これにより、ユーザは上
記所定の端子に印加される電圧を適宜設定することによ
って、当該半導体記憶装置の入出力データのビット数を
選択することができる。
【００１８】また、望ましくは、上記複数の半導体メモ
リチップは、それぞれ同一方向に端子部が現われるよう
に積層され、各チップ間はこれらのチップの上記端子部
よりも内側の部位に介在された接着剤層によって互いに
接合されるようにする。これにより、各チップの端子部
とパッケージ側の対応する端子との電気的接続をボンデ
ィングワイヤで行なう場合に、それぞれのチップの端子
部が同一方向に現われるように積層してもワイヤボンデ
ィング処理を行なうことができる。
【００１９】本発明に係る半導体記憶装置の製造方法
は、複数の半導体メモリチップが１つのパッケージに収
納され各チップの端子部は対応するもの同士がパッケー
ジの対応する端子に共通に接続されてなる半導体記憶装
置の製造方法において、前工程終了後にウェハ状態で上
記複数の半導体メモリチップのテストを行ない、該テス
トにより良品と判定された半導体メモリチップに対して
ウェハ状態でトリミング処理を行なった後、ウェハを切
断して各チップに分割し、上記各半導体メモリチップの
上記第１端子部に対する設定および各チップの端子部と
パッケージの端子との接続を行なってからパッケージに
封止するようにしたものである。これにより、状態を設
定する必要があるメモリチップを使用しながらその端子
設定を、各チップの端子部とパッケージの端子とを接続
する工程で行なうことができるため、従来の半導体メモ
リのプロセスを全く変更することなくマルチチップスタ
ック型の半導体記憶装置を製造することができる。上記
トリミング処理とともに不良ビットの救済処理を行うよ
うにしても良い。
【００２０】また、上記第１端子部に対する設定は、該
第１端子部をパッケージに設けられているいずれか一の
電源電圧端子にボンディングワイヤで接続する処理とす
る。ワイヤボンディング技術はきわめて信頼性の高い技
術であるので、これを用いて第１端子部に対する設定を
行なうことにより、設定ミスを防止できるとともに、従
来の半導体メモリのプロセスを全く変更することなくマ
ルチチップスタック型の半導体記憶装置を製造すること
ができる。
【００２１】さらに、上記複数の半導体メモリチップは
それぞれ同一方向に端子部が現われるように積層され、
上記ボンディングワイヤで接続する処理は各チップを接
着剤で接合する処理の後に各チップ毎に行なわれるよう
にする。これにより、それぞれのチップの端子部が同一
方向に現われるように積層しても既存の装置を用いてワ
イヤボンディング処理を行なうことができる。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明を適用したマル
チチップスタック型半導体記憶装置のパッケージ構造
を、また図２は回路のブロック構成図を示す。
【００２３】図１に示されているように、この実施例の
マルチチップスタック型半導体記憶装置は、２個のメモ
リチップ１０Ａ，１０Ｂが積層されてパッケージ１００
内に封入されている。この実施例でパッケージ１００内
に封入されるメモリチップ１０Ａ，１０Ｂは、例えば電
気的にデータを書き込むことが可能でありかつデータを
所定の単位で電気的に一括消去可能なフラッシュメモリ
のような不揮発性メモリである。
【００２４】特に制限されるものでないが、メモリチッ
プ１０Ａと１０Ｂは、これらのチップよりも小さな絶縁
体からなるスペーサ２０を挟んで互いに電気的に絶縁さ
れた状態で積層されている。スペーサ２０を設けている
のは、２つのチップはサイズが同じであるため、直接重
ねると下のチップのボンディングパッド部分が隠れてし
まいワイヤボンディングができなくなるためである。メ
モリチップ１０Ａおよび１０Ｂとスペーサ２０とはペレ
ット接着剤１７０により結合される。メモリチップ１０
Ａ，１０Ｂは、１つのメモリセルに１ビットのデータを
記憶可能な２値メモリであっても良いし、１つのメモリ
セルに２ビット以上のデータを記憶可能ないわゆる多値
メモリであっても良い。
【００２５】１１０はセラミックなどからなる絶縁基板
で、この絶縁基板１１０の一面（内面）にはチップの外
延に沿って複数のボンディング用電極端子１２０が所定
の間隔で配置され、また各ボンディング用電極端子１２
０に対応して絶縁基板１１０には当該基板を貫通するよ
うに埋設された導電性プラグ１３０が設けられている。
これらの導電性プラグ１３０は、一方の端部（図では上
端）が上記いずれか一つのパッド１２０の下面に接触さ
れ、また他端すなわち基板１１０の他面（外面）に露出
した部位（図では下端）には、半田ボール１４０がそれ
ぞれ溶着されている。メモリチップ１０Ｂは絶縁基板１
１０上にペレット接着剤１７０により結合される。
【００２６】また、上記基板側のボンディング用電極端
子１２０にボンディングワイヤ１５０の一端が結合さ
れ、該ボンディングワイヤ１５０の他端はメモリチップ
１０Ａ，１０Ｂの対応するボンディングパッドに結合さ
れて、基板側のボンディング用電極端子１２０とメモリ
チップ１０Ａ，１０Ｂの対応するボンディングパッドと
が電気的に接続されている。そして、絶縁基板１１０上
にメモリチップ１０Ａと１０Ｂがボンディングワイヤ１
５０で接続された状態で樹脂１６０によりモールドされ
てパッケージ１００が構成されている。
【００２７】図２に示されているように、各メモリチッ
プ１０Ａ，１０Ｂは、複数のメモリセルがマトリックス
状に配置されたメモリアレイ１１と、入力されたＸ系ア
ドレスをデコードしてメモリアレイ１１内の一本のワー
ド線を選択レベルにするＸデコーダ１２と、入力された
Ｙ系アドレスをデコードしてメモリアレイ１１内の対応
するビット線を選択するＹデコーダ１３と、入力された
Ｘ系アドレスおよびＹ系アドレスを取り込んで上記Ｘデ
コーダ１２およびＹデコーダ１３に供給するアドレスバ
ッファ１４と、選択されたビット線に読み出された信号
を増幅したり書込みデータに応じてビット線の電位を与
えるセンスアンプ＆書込み回路１５と、読出しデータを
出力したり書込みデータをチップ外部から取り込む入出
力回路１６と、チップ外部から入力されるチップイネー
ブル信号／ＣＥを取り込んで内部制御信号を生成するチ
ップイネーブル制御回路１７と、ライトイネーブル信号
／ＷＥやリセット信号ＲＥＳ、アウトイネーブル信号／
ＯＥなどの外部制御信号を取り込む入力バッファ１８
と、取り込まれた制御信号に応じてチップ内部の制御信
号を生成して内部を制御するコントロール回路１９など
により構成されている。
【００２８】チップイネーブル信号／ＣＥは当該チップ
が選択状態にされることを示す信号、ライトイネーブル
信号／ＷＥは当該チップが書込み状態にされることを示
す信号、リセット信号ＲＥＳはチップ内部をリセット状
態にする信号、アウトイネーブル信号／ＯＥは読出しデ
ータ信号が出力される状態にあることを示す信号であ
る。これらの制御信号およびアドレス信号が入力される
パッドのうち、以下に述べる２つのパッド（ＣＡＤ，Ａ
２２）以外のパッドに関しては、メモリチップ１０Ａ，
１０Ｂの対応するパッド同士が、それぞれボンディング
ワイヤでパッケージに設けられている対応する電極端子
に共通に接続されている。また、各チップのデータ入力
用パッドＩ／Ｏ０〜Ｉ／Ｏ１５もパッケージに設けられ
ている対応する電極端子に共通に接続されている。
【００２９】この実施例のメモリチップ１０Ａ，１０Ｂ
には、通常のメモリには設けられていないチップアドレ
スデータ設定用パッドＣＡＤがそれぞれ設けられてい
る。また、各メモリチップ１０Ａ，１０Ｂには、チップ
外部から供給される例えば２３ビットのようなアドレス
信号Ａ０〜Ａ２２のうち最上位ビットＡ２２と、上記チ
ップアドレスデータ設定用パッドＣＡＤに印加される電
位とに応じて、上記チップイネーブル制御回路１７を有
効にするアドレスビット比較回路２０がそれぞれ設けら
れている。そして、メモリチップ１０Ａのチップアドレ
スデータ設定用パッドＣＡＤとメモリチップ１０Ｂのチ
ップアドレスデータ設定用パッドＣＡＤは、それぞれ一
方がパッケージの第１の電源電圧端子Ｖｃｃに、また他
方がパッケージの第２の電源電圧端子Ｖｓｓに接続され
る。
【００３０】図３には、チップイネーブル制御回路１７
とアドレスビット比較回路２０の具体的な構成例が示さ
れている。チップイネーブル制御回路１７は、チップイ
ネーブル信号／ＣＥとリセット信号ＲＥＳを入力とする
ＡＮＤゲートＧ１と、該ＡＮＤゲートＧ１の出力を反転
してアドレスビット比較回路２０に供給するインバータ
Ｇ２と、ＡＮＤゲートＧ１の出力信号とアドレスビット
比較回路２０からの信号とに基づいて内部チップイネー
ブル信号ＣＥＢを生成するＮＡＮＤゲートＧ３とからな
る。
【００３１】一方、アドレスビット比較回路２０は、チ
ップイネーブル制御回路１７の上記インバータＧ２の出
力信号とアドレス最上位ビットＡ２２とを入力とするＮ
ＯＲゲートＧ１１と、上記チップアドレスデータ設定用
パッドＣＡＤに印加される電位に応じた信号を生成する
インバータＧ１２と、該インバータＧ１２の出力信号と
上記ＮＯＲゲートＧ１１の出力信号を入力とするイクス
クルーシブＯＲゲートＧ１３と、該イクスクルーシブＯ
ＲゲートＧ１３の出力を反転してチップイネーブル制御
回路１７のＮＡＮＤゲートＧ３に供給するインバータＧ
２４とからなる。
【００３２】以下、図３の回路の動作を説明する。リセ
ット信号ＲＥＳはハイレベルが有効レベルの信号であ
り、リセット信号ＲＥＳがロウレベルのときにチップイ
ネーブル制御回路１７はチップイネーブル信号／ＣＥを
有効にする。すなわち、リセット信号ＲＥＳがロウレベ
ルのときにＡＮＤゲートＧ１の出力がチップイネーブル
信号／ＣＥに応じて変化する。チップイネーブル信号／
ＣＥは、ロウレベルが有効レベルつまりチップ選択状態
を示す信号であり、リセット信号ＲＥＳとチップイネー
ブル信号／ＣＥが共にロウレベルのときに、ＡＮＤゲー
トＧ１の出力がハイレベルとなる。
【００３３】そして、ＡＮＤゲートＧ１の出力はインバ
ータＧ２により反転されてアドレスビット比較回路２０
のＮＯＲゲートＧ１１に供給されるため、リセット信号
ＲＥＳとチップイネーブル信号／ＣＥが共にロウレベル
のときに、ＮＯＲゲートＧ１１の他方の入力であるアド
レス最上位ビットＡ２２に応じてＮＯＲゲートＧ１１が
変化する。リセット信号ＲＥＳまたはチップイネーブル
信号／ＣＥのいずれか一方がハイレベルのときは、ＮＯ
ＲゲートＧ１１の出力はロウレベルに固定される。ま
た、リセット信号ＲＥＳまたはチップイネーブル信号／
ＣＥのいずれか一方がハイレベルのときは、チップイネ
ーブル制御回路１７の出力段のＮＡＮＤゲートＧ３の出
力がハイレベルに固定され、内部チップイネーブル信号
ＣＥＢはチップ非選択状態を示すこととなる。
【００３４】リセット信号ＲＥＳとチップイネーブル信
号／ＣＥが共にロウレベルのとき、アドレスビット比較
回路２０のＮＯＲゲートＧ１１はアドレス最上位ビット
Ａ２２を入力信号とするインバータとして動作し、アド
レス最上位ビットＡ２２がロウレベルのときにはＮＯＲ
ゲートＧ１１の出力がハイレベルに、またアドレス最上
位ビットＡ２２がハイレベルのときにはＮＯＲゲートＧ
１１の出力がロウレベルになる。そして、このＮＯＲゲ
ートＧ１１の出力信号を入力とするイクスクルーシブＯ
ＲゲートＧ１３は排他的論理和回路であるので、チップ
アドレスデータ設定用パッドＣＡＤに印加される電位に
応じた信号を出力するバッファＧ１２の出力論理レベル
とＮＯＲゲートＧ１１の出力論理レベルが同じである時
はイクスクルーシブＯＲゲートＧ１３の出力はロウレベ
ルに、またＧ１１とＧ１２の出力論理レベルが異なる時
はイクスクルーシブＯＲゲートＧ１３の出力はハイレベ
ルとなる。
【００３５】そして、イクスクルーシブＯＲゲートＧ１
３の出力はインバータＧ１４により反転してチップイネ
ーブル制御回路１７の出力段のＮＡＮＤゲートＧ３に供
給されるため、Ｇ１１とＧ１２の出力論理レベルが異な
る時はＮＡＮＤゲートＧ３の出力である内部チップイネ
ーブル信号ＣＥＢはチップ非選択状態を示すハイレベル
にされる。一方、Ｇ１１とＧ１２の出力論理レベルが同
じである時は、ＮＡＮＤゲートＧ３がインバータとして
動作し、その出力である内部チップイネーブル信号ＣＥ
Ｂは、ＮＡＮＤゲートＧ３の他方の入力信号（このとき
ハイレベル）に応じてチップ選択状態を示すロウレベル
にされる。
【００３６】以上のように、図３の回路はアドレス最上
位ビットＡ２２とチップアドレスデータ設定用パッドＣ
ＡＤに印加される電位に応じて内部チップイネーブル信
号ＣＥＢをチップ選択状態にしたり、非選択状態にした
りする。次の表１に、図３の実施例回路を搭載したメモ
リップを２個使用した半導体記憶装置におけるアドレス
最上位ビットＡ２２とチップアドレスデータ設定用パッ
ドＣＡＤに印加される電位との組合せと、チップの動作
状態との関係を整理して示す。
【００３７】
【表１】
【００３８】表１に示されているように、チップアドレ
スデータ設定用パッドＣＡＤに印加される電位がＶｓｓ
であるチップ（１）は、アドレス最上位ビットＡ２２に
応じて、Ａ２２がハイレベルのときは／ＣＥのいかんに
かかわらず内部チップイネーブル信号ＣＥＢがハイレベ
ルとなってチップは非選択状態となり、Ａ２２がロウレ
ベルのときは／ＣＥがロウレベルとされると内部チップ
イネーブル信号ＣＥＢがロウレベルとなってチップは選
択状態となる。
【００３９】一方、チップアドレスデータ設定用パッド
ＣＡＤに印加される電位がＶｃｃであるチップ（２）
は、アドレス最上位ビットＡ２２に応じて、Ａ２２がハ
イレベルのときは／ＣＥがロウレベルとされると内部チ
ップイネーブル信号ＣＥＢがロウレベルとなってチップ
は選択状態となり、Ａ２２がロウレベルのときは／ＣＥ
のいかんにかかわらず内部チップイネーブル信号ＣＥＢ
がハイレベルとなってチップは非選択状態となる。
【００４０】さらに、表１の（３）のように、アドレス
最上位ビットＡ２２とチップアドレスデータ設定用パッ
ドＣＡＤに印加される電位が共にＶｃｃ（または共にＶ
ｓｓ）のときは、チップは外部からのチップイネーブル
信号／ＣＥに応じて内部チップイネーブル信号ＣＥＢが
同じように変化される。そのため、２チップともチップ
アドレスデータ設定用パッドＣＡＤに印加される電位
と、アドレス最上位ビットＡ２２が入力されるべき端子
をＶｃｃに固定することにより、２つのチップを同時に
選択状態にさせることができる。
【００４１】従って、１つのパッケージに封入される２
つのチップのデータ入出力パッドに対応してそれぞれ別
のデータ入出力用電極端子をパッケージに設けるととも
に、チップアドレスデータ設定用パッドＣＡＤとアドレ
ス最上位ビットＡ２２が入力されるべきパッドをＶｃｃ
に固定することにより、２倍のデータ幅を有するメモリ
（×２ｎ）として動作させることができる。例えば、２
つのチップがそれぞれ６４Ｍビットの記憶容量を有し１
６ビットのデータを並列入出力するものであれば、１２
８Ｍビットの記憶容量を有し３２ビットのデータを並列
入出力する半導体記憶装置として構成することができ
る。
【００４２】ただし、この場合、チップのアドレスＡ２
２入力用パッドはパッケージ内でＶｃｃ端子に接続され
るので、パッケージにはアドレス最上位ビットＡ２２に
対応した電極端子は不要である。図２に示すような構成
を有するチップは、マルチチップとしてではなく１つの
チップを１つのパッケージに収納した半導体記憶装置と
して構成した場合には、アドレス最上位ビットＡ２２と
チップアドレスデータ設定用パッドＣＡＤに印加される
電位を共にパッケージ内部でＶｃｃに固定することによ
り、６４Ｍビットの記憶容量を有し１６ビットのデータ
を並列入出力する通常の半導体記憶装置として構成する
こともできる。
【００４３】一方、表１（１），（２）の場合は、２つ
のチップがそれぞれ６４Ｍビットの記憶容量を有し１６
ビットのデータを並列入出力するものであれば、１２８
Ｍビットの記憶容量を有し１６ビットのデータを並列入
出力する半導体記憶装置として構成され、各チップはア
ドレス最上位ビットＡ２２によって選択的にアクセスさ
れる。
【００４４】なお、図３の実施例においては、チップイ
ネーブル制御回路１７からアドレスビット比較回路２０
のＮＯＲゲートＧ１１にチップイネーブル信号／ＣＥに
応じた制御信号を、インバータＧ２により送ってアドレ
スＡ２２の取り込みを制御しているが、この信号は必ず
しも必要なものではなく、省略することも可能である。
この制御信号によりＮＯＲゲートＧ１１を制御すること
で、チップ非選択状態においてＮＯＲゲートＧ１１の入
力であるアドレスＡ２２が変化することで内部回路に貫
通電流が流れて消費電量が増加するのを防止する効果が
ある。
【００４５】従って、アドレスＡ２２以外のビットＡ０
〜Ａ２１をチップ内部に取り込むバッファに関しても、
同様にインバータＧ２によりチップ非選択状態では動作
しないように制御するのが望ましい。また、図３の実施
例においては、チップイネーブル制御回路１７にリセッ
ト信号ＲＥＳに応じてチップイネーブル信号／ＣＥの入
力を制御するＡＮＤゲートＧ１が設けられているが、こ
のＡＮＤゲートＧ１も省略することが可能である。
【００４６】図４には、チップイネーブル制御回路１７
とアドレスビット比較回路２０の他の構成例が示されて
いる。図４は、４つのチップを１組として半導体記憶装
置を構成する場合に適した回路構成例である。この実施
例においては、２つのチップアドレスデータ設定用パッ
ドＣＡＤ１，ＣＡＤ２と、アドレス信号Ａ２３の入力端
子が設けられている。そして、これに対応して、アドレ
スビット比較回路２０には、論理ゲートＧ１１〜Ｇ１３
と同様な論理ゲートＧ２１〜Ｇ２３が設けられていると
ともに、インバータＧ１４の代わりにＡＮＤゲートＧ２
４が設けられている。そして、ＮＯＲゲートＧ２１には
アドレス信号Ａ２３とチップイネーブル制御回路１７の
インバータＧ２の出力が入力され、イクスクルーシブＯ
ＲゲートＧ２３にはＮＯＲゲートＧ２１の出力とチップ
アドレスデータ設定用パッドＣＡＤ２に印加される電位
に応じた信号を生成するインバータＧ２２の出力が入力
されている。
【００４７】さらに、イクスクルーシブＯＲゲートＧ１
３とＧ２３の出力がＡＮＤゲートＧ２４に入力されてい
る。チップイネーブル制御回路１７は、図３の実施例と
同じである。この実施例においては、４つのチップにお
いて、それぞれチップアドレスデータ設定用パッドＣＡ
Ｄ１，ＣＡＤ２に印加される電圧Ｖｃｃ，Ｖｓｓの組合
せが異なるように設定（ボンディングワイヤの接続）が
なされることにより、アドレス信号Ａ２２，Ａ２３に応
じていずれか１つのチップの内部イネーブル信号ＣＥＢ
がロウレベルにされて、４つのうち１つのチップのみが
選択状態とされる。ただし、図３の実施例と同様に、す
べてのチップのチップアドレスデータ設定用パッドＣＡ
Ｄ１，ＣＡＤ２とアドレス信号Ａ２２，Ａ２３の入力パ
ッドに印加される電圧をＶｃｃとすることにより、４倍
のデータ幅を有するメモリとして動作させることができ
る。
【００４８】表２に、図４の実施例回路を搭載したメモ
リップを４個使用した半導体記憶装置におけるアドレス
最上位ビットＡ２２，Ａ２３とチップアドレスデータ設
定用パッドＣＡＤ１，ＣＡＤ２に印加される電位との組
合せと、チップの動作状態との関係を整理して示す。
【００４９】
【表２】
【００５０】図５には、図３に示されているアドレスビ
ット比較回路２０の他の構成例が示されている。図３に
おいては、アドレス信号の最上位ビットＡ２２とチップ
アドレスデータ設定用パッドＣＡＤの状態とを比較する
イクスクルーシブＯＲゲートＧ１３を用いているが、図
５においては、イクスクルーシブＯＲゲートＧ１３の代
わりにセレクタＳＥＬを設け、このセレクタＳＥＬをチ
ップアドレスデータ設定用パッドＣＡＤに印加される電
位に応じた信号を生成するバッファＧ１２の出力で制御
するように構成されている。
【００５１】また、図５の実施例では、図３のＮＯＲゲ
ートＧ１１の代わりにＯＲゲートＧ１１’を用いてい
る。ＯＲゲートＧ１１’の入力はＮＯＲゲートＧ１１の
入力と同じく、アドレスＡ２２とチップイネーブル制御
回路１７からの信号であり、ＯＲゲートＧ１１’はチッ
プイネーブル制御回路１７からの信号に応じてアドレス
Ａ２２を通過させたり遮断したりする伝送ゲートとして
作用する。
【００５２】上記セレクタＳＥＬのデータ入力端子に
は、ＯＲゲートＧ１１’の出力と、該ＯＲゲートＧ１
１’の出力をインバータＧ１６で反転した信号が入力さ
れている。このようにして、パッドＣＡＤの電位に応じ
てＯＲゲートＧ１１’を通過したアドレス最上位ビット
Ａ２２またはその反転信号をセレクタＳＥＬで選択して
チップイネーブル制御回路１７に供給することにより、
同一のアドレスＡ２２が入力された場合でも、パッドＣ
ＡＤの電位に応じて一方は内部チップイネーブル信号Ｃ
ＥＢが有効レベルとされ、他方は内部チップイネーブル
信号ＣＥＢが無効レベルとされる。その結果、アドレス
Ａ２２によってチップを選択することができるようにな
る。
【００５３】なお、図５の実施例においては、パッドＣ
ＡＤに印加される電位に応じた信号を生成するバッファ
Ｇ１２の出力でセレクタＳＥＬを制御してアドレスＡ２
２またはその反転信号のいずれか一方を選択するように
しているが、逆にアドレスＡ２２すなわちＯＲゲートＧ
１１’の出力でセレクタＳＥＬを制御してバッファＧ１
２の出力またはその反転信号のいずれか一方を選択して
出力するように構成しても良い。
【００５４】また、本実施例のアドレスビット比較回路
２０は、４つのチップを１組として半導体記憶装置を構
成する場合に適した図４に示されている実施例に対して
も適用することができる。具体的には、図４のイクスク
ルーシブＯＲゲートＧ１３，Ｇ２３の代わりにセレクタ
を用いてアドレスビット比較回路２０を構成すれば良
い。
【００５５】図６は、本発明の他の実施例を示す。この
実施例は、図１および図２に示されている２つのフラッ
シュメモリチップを積層した半導体記憶装置の変形例で
あって、フラッシュメモリチップ１０Ａ，１０Ｂの構成
は、図２と同一である。図２と異なるのは、パッケージ
にビット構成切換え端子ＢＣが設けられメモリチップ１
０Ａと１０Ｂのうち一方のチップ（例えば１０Ａ）のチ
ップアドレス設定用端子ＣＡＤがこのビット構成切換え
端子ＢＣに接続されている点と、パッケージのデータ入
出端子が１６本（Ｉ／Ｏ０〜Ｉ／Ｏ１５）でなく３２本
（Ｉ／Ｏ０〜Ｉ／Ｏ３１）とされ一方のチップ（例えば
１０Ａ）のデータ入出力パッドはパッケージのデータ入
出端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続され、他方のチップ
（例えば１０Ｂ）のデータ入出力パッドはパッケージの
データ入出端子Ｉ／Ｏ１６〜Ｉ／Ｏ３１に接続されてい
る点である。
【００５６】この実施例の半導体記憶装置は、ユーザが
１６ビット並列入出力のメモリとしても３２ビット並列
入出力のメモリとしても利用できる点に特徴がある。具
体的には、メモリチップ１０Ａのチップアドレス設定用
端子ＣＡＤが接続されているビット構成切換え端子ＢＣ
を電源電圧Ｖｓｓに接続すると、図２の実施例の半導体
記憶装置と同様にアドレス最上位ビットＡ２２によって
チップが選択され１６ビットのデータを並列に入出力す
るメモリとして動作する。従って、この場合には、パッ
ケージのデータ入出端子Ｉ／Ｏ０〜Ｉ／Ｏ１５とＩ／Ｏ
１６〜Ｉ／Ｏ３１は、同一の１６ビットのバスに共通に
接続される。
【００５７】一方、メモリチップ１０Ａのチップアドレ
ス設定用端子ＣＡＤが接続されているビット構成切換え
端子ＢＣを電源電圧Ｖｃｃに接続すると、２つのチップ
はチップイネーブル信号ＣＥによって同時に選択状態と
され、３２ビットのデータを並列に入出力するメモリと
して動作する。従って、この場合には、パッケージのデ
ータ入出端子Ｉ／Ｏ０〜Ｉ／Ｏ１５とＩ／Ｏ１６〜Ｉ／
Ｏ３１は、３２ビットのバスの別の信号線に接続され
る。
【００５８】図７および図８は、本発明のさらに他の実
施例を示す。この実施例は、図１および図２に示されて
いる２つのフラッシュメモリチップを積層した半導体記
憶装置の発展形態であって、積層された２つのフラッシ
ュメモリチップ１０Ａ，１０Ｂの上にさらにスタティッ
クＲＡＭチップ１０Ｃを積層したものである。フラッシ
ュメモリチップ１０Ａ，１０Ｂの構成は、図２と同一で
ある。この実施例では、スタティックＲＡＭチップ１０
Ｃのサイズがフラッシュメモリチップ１０Ａ，１０Ｂの
サイズよりも小さくフラッシュメモリチップ１０Ａの上
にスタティックＲＡＭチップ１０Ｃを重ねてもフラッシ
ュメモリチップ１０Ａのボンディングパッドが隠れない
ため、フラッシュメモリチップ１０Ａの保護膜の上にペ
レット接着剤１７０によりスタティックＲＡＭチップ１
０Ｃが接合されている。
【００５９】これらのチップ１０Ａ，１０Ｂ，１０Ｃに
設けられているパッドのうちライトイネーブル信号／Ｗ
Ｅが入力されるパッドおよびアドレス信号Ａ０〜Ａ１８
の入力パッドは、図７に示すように、ボンディングワイ
ヤ１５０を介してパッケージ１００に設けられている対
応する電極端子１２０に共通に接続されている。
【００６０】また、図８に示すように、各チップのデー
タ入力用パッドＩ／Ｏ０〜Ｉ／Ｏ１５もパッケージに設
けられている対応する端子に共通に接続されている。チ
ップイネーブル信号／ＣＥに関しては、フラッシュメモ
リチップ１０Ａ，１０Ｂのパッドは前記実施例と同様
に、パッケージに設けられている対応する端子ＰCE-Fに
共通に接続されているが、ＳＲＡＭチップ１０Ｃのチッ
プイネーブル信号／ＣＥが入力されるパッドは、パッケ
ージに設けられている専用の端子ＰCE-Sに接続されてい
る。
【００６１】スタティックＲＡＭチップ１０Ｃは、メモ
リアレイ１１、Ｘデコーダ１２、Ｙデコーダ１３、アド
レスバッファ１４、センスアンプ＆書込み回路１５、デ
ータ入出力回路１６、ライトイネーブル信号／ＷＥなど
制御信号の入力バッファ１８、コントロール回路１９な
どを備えた汎用のＳＲＡＭと同じ構成にされており、前
記実施例のフラッシュメモリチップ１０Ａ，１０Ｂに設
けられているようなチップアドレスデータ設定用パッド
ＣＡＤやチップイネーブル制御回路１７、アドレスビッ
ト比較回路２０は設けられていない。
【００６２】本実施例の半導体記憶装置は１つのパッケ
ージ内に２つのフラッシュメモリと１つのＳＲＡＭが積
層収納されているため、別々のパッケージに収納されて
いるものを使用する場合に比べてシステムの実装密度を
さらに高めることができ、装置の小型化を図ることがで
きる。
【００６３】次に、上記実施例のマルチチップスタック
型の半導体記憶装置の開発から製造までの手順の一例
を、図９を用いて説明する。まず、前記実施例で説明し
たチップアドレスデータ設定用パッドＣＡＤやチップイ
ネーブル制御回路１７、アドレスビット比較回路２０を
設けたメモリチップの論理設計とシミュレーションによ
る論理動作の確認を行なう（ステップＳ２００）。次
に、上記論理設計データに基づいてレイアウトツールと
呼ばれる設計支援プログラムを用いてレイアウト設計を
行なう（ステップＳ２０１）。それから、このレイアウ
ト設計データに基づいてプロセスに使用するマスクを作
成する（ステップＳ２０２）。
【００６４】次に、上記マスクを用いて半導体ウェハ上
に複数のメモリチップを形成する前工程を行なう（ステ
ップＳ２０３）。そして、テスタによりウェハ状態で各
チップのパッドにプローブを当てて試験するウェハテス
トを行なう（ステップＳ２０４）。このウェハテストで
不良と判定されたチップはマーキングが付されて各チッ
プに切断されてから不良品として廃棄される。一方、ス
テップＳ２０４で良品と判定されたチップは、冗長回路
による欠陥ビットの救済情報や内部電源回路の電圧値の
トリミング情報をチップ上に設けられているヒューズや
不揮発性記憶素子に設定する処理が行なわれる（ステッ
プＳ２０５）。
【００６５】ウェハ上のすべてのチップについてプロー
ブ検査および救済等の処理が終了すると、ウェハは各チ
ップに切断される（ステップＳ２０６）。それから、チ
ップを絶縁基板に搭載して、チップのパッドと対応する
基板側の電極端子とを接続するワイヤボンディングと樹
脂でモールドするパッケージング処理を行なう（ステッ
プＳ２０７）。このボンディング＆パッケージング処理
では、先ず下側のメモリチップ１０Ｂを絶縁基板１１０
上に接着剤ペレット１７０で接合してワイヤボンディン
グを行なった後、上側のメモリチップ１０Ａを接着剤ペ
レット１７０で下側のメモリチップ１０Ｂ上に接合して
このチップ１０Ａに対してワイヤボンディングを行なう
ようにするのが良い。
【００６６】そして、この実施例においては、上記ワイ
ヤボンディングの際に、各チップのチップアドレスデー
タ設定用パッドＣＡＤをパッケージに設けられているい
ずれか一方の電源電圧端子に接続する処理を行なう。こ
れにより、チップアドレスデータ設定用パッドＣＡＤに
対する設定処理を何ら新たな工程を追加することなく行
なうことができる。また、上側のメモリチップ１０Ａを
接着剤ペレット１７０で下側のメモリチップ１０Ｂ上に
接合してから２つのチップ１０Ａ，１０Ｂに対してまと
めてワイヤボンディングを行なおうとすると、上のチッ
プが邪魔になって下のチップに対するワイヤボンディン
グが困難になるが、下のチップ１０Ｂに対するワイヤボ
ンディングを行なった後、上側のメモリチップ１０Ａを
接合してワイヤボンディングを行なうことにより、既存
装置でワイヤボンディング処理を行なうことができる。
【００６７】なお、チップアドレスデータ設定用パッド
ＣＡＤをいずれかの電源電圧端子に接続する方法として
は、ワイヤボンディングの他に、予めチップアドレスデ
ータ設定用パッドＣＡＤを電源電圧ＶｃｃまたはＶｓｓ
に接続するヒューズを設けておいて、パッケージング処
理の前にヒューズを切断する方法が考えられるが、ヒュ
ーズの場合にはチップアドレスデータ設定用パッドＣＡ
Ｄを電源電圧Ｖｃｃに接続したチップとＶｓｓに接続し
たチップの２つが生じるので、各チップを個々に管理す
る必要があるが、前記実施例のようにパッケージング処
理のワイヤボンディングで設定するようにすれば、チッ
プを別々に管理する必要がないので、その分コストの低
減が可能となる。
【００６８】上記パッケージング処理の後は、各デバイ
スをテスタでテストする出荷前テストが実行される（ス
テップＳ２０８）。このテストで不良と判定されたチッ
プはマーキングが付されて後の選別工程で不良品として
廃棄される一方、ステップＳ２０８で良品と判定された
デバイスは製品として出荷される。
【００６９】図１０には、第１の実施例（図１および図
２参照）の半導体記憶装置の応用例としてのメモリカー
ドの構成を示す。図１０において、ＣＤは絶縁材料で形
成されたカード本体、ＦＬＭ０〜ＦＬＭ３は該カード本
体に内蔵された不揮発性記憶装置、ＣＮＴはデータバス
ＤＢ，アドレスバスＡＢおよび制御バスＣＢを介してこ
れらの不揮発性記憶装置ＦＬＭ０〜ＦＬＭ３に接続され
たコントローラである。不揮発性記憶装置ＦＬＭ０〜Ｆ
ＬＭ３は各々図２に示すような構成を有する２つのチッ
プを内蔵し、または１のチップのみを内蔵していても３
以上のチップを内蔵していても良い。コントローラＣＮ
Ｔはシリアル入出力端子ＳＩＯを介して外部のマイクロ
プロセッサなどの制御装置と接続されて、制御装置から
の指令に応じて、カード内部の不揮発性記憶装置ＦＬＭ
０〜ＦＬＭ３に対するデータの書込みや読出しを行な
う。
【００７０】コントローラＣＮＴは各不揮発性記憶装置
ＦＬＭ０〜ＦＬＭ３に対してそれぞれ専用の選択信号／
ＣＥ０，／ＣＥ１，／ＣＥ２，／ＣＥ３を生成していず
れか１つを選択状態にする。各不揮発性記憶装置ＦＬＭ
０〜ＦＬＭ３は、図２の実施例で説明したように、一方
メモリチップ（１０Ａ）のチップアドレスデータ設定用
パッドＣＡＤはパッケージの第１の電源電圧Ｖｓｓに接
続され、他方のメモリチップ（１０Ｂ）のチップアドレ
スデータ設定用パッドＣＡＤはパッケージの第２の電源
電圧端子Ｖｃｃに接続されており、アドレス最上位ビッ
ト（例えばＡ２２）に応じていずれか一方のチップが選
択状態にされる。
【００７１】この応用例からも分かるように、前記実施
例の半導体記憶装置を使用すると、従来の半導体メモリ
と全く同等に扱えしかも記憶容量が２倍のメモリカード
を構成することができる。なお、この応用例のメモリカ
ードにおいては、図１に示されている絶縁基板１１０
を、各記憶装置ＦＬＭ０〜ＦＬＭ３とコントローラＣＮ
Ｔに共通の基板として構成して、全体を樹脂等でモール
ドして１つのパッケージに封入しても良い。つまり、図
１に示されているような構造を有する半導体記憶装置と
して製造されたものを使用してメモリカードを構成する
とパッケージが２重構造となるが、各記憶装置ＦＬＭ０
〜ＦＬＭ３とコントローラＣＮＴを共通の基板上に搭載
すれば、１つのパッケージに封入させることができる。
【００７２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図１
の実施例においては、複数のメモリチップが積層状態で
パッケージに封入されているものについて説明したが、
複数のメモリチップが１枚の絶縁基板上に横に並べた状
態でパッケージに封入されている場合にも適用すること
ができる。また、チップの選択のためのアドレスビット
は、アドレス最上位ビットに限定されるものでなく、他
のビット例えば最下位ビット等であってもよい。
【００７３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを主体とするマルチチップスタック型の半導
体記憶装置について説明したが、フラッシュメモリ以外
の例えばＥＥＰＲＯＭを複数個内蔵した半導体記憶装置
などにも利用することができる。
【００７４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、チップイネーブル端子を複
数のチップで共有し、アドレス信号によってチップを選
択できるようになり、これによって半導体記憶装置とし
ての外部端子数を減らすことができるとともに、通常の
１個の半導体メモリと同等に扱うことができるため、メ
モリを使用したシステムを開発する場合に既存の設計基
板を利用することができるようなマルチチップスタック
型の半導体記憶装置を実現できる。さらに、そのような
半導体記憶装置を、従来の半導体メモリの製造プロセス
を変更したり製造装置を改造したりすることなく製造す
ることができる。
【図面の簡単な説明】
【図１】本発明を適用したマルチチップスタック型半導
体記憶装置の一実施例のパッケージ構造を示す断面図で
ある。
【図２】本発明を適用したマルチチップスタック型半導
体記憶装置の一実施例を示すブロック構成図である。
【図３】チップイネーブル信号制御回路およびアドレス
ビット比較回路の具体例を示す論理構成図である。
【図４】チップイネーブル信号制御回路およびアドレス
ビット比較回路の他の具体例を示す論理構成図である。
【図５】チップイネーブル信号制御回路およびアドレス
ビット比較回路のさらに他の具体例を示す論理構成図で
ある。
【図６】本発明を適用したマルチチップスタック型半導
体記憶装置の他の実施例を示すブロック構成図である。
【図７】本発明を適用したマルチチップスタック型半導
体記憶装置のさらに他の実施例のパッケージ構造を示す
断面図である。
【図８】図７の実施例の半導体記憶装置のうちＳＲＡＭ
の構成例を示すブロック構成図である。
【図９】本発明に係るマルチチップスタック型半導体記
憶装置の製造方法の一例を工程順に示すフローチャート
である。
【図１０】本発明に係る半導体記憶装置の応用例として
のメモリカードの構成例を示すブロック図である。
【符号の説明】
１０Ａ，１０Ｂ フラッシュメモリチップ １０Ｃ ＳＲＡＭチップ １７ チップイネーブル信号制御回路 ２０ アドレスビット比較回路 １００ パッケージ １１０ 絶縁基板 １２０ 電極端子 １３０ 導電性プラグ １４０ 半田ボール １５０ ボンディングワイヤ １６０ モールド樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 紳 秋田県南秋田郡天王町字長沼64 アキタ電 子株式会社内 (72)発明者 和田 正志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B025 AD13 AD16 AE02 AE09 5L106 AA10 CC04 CC05 CC08 CC09 CC13 CC21 CC31 GG00 GG06

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源電圧端子または第２の電源電
    圧端子のいずれかに接続される第１端子部と、該第１端
    子部の状態と複数のアドレス入力端子部のうちいずれか
    １または２以上の端子部の状態に基づいて内部のチップ
    選択信号を制御するチップ選択制御回路とを備え、該チ
    ップ選択制御回路は、上記第１端子部の設定状態と、外
    部からのチップ選択信号が有効にされた状態で入力され
    たアドレス信号のいずれか１または２以上のビットとに
    基づいて内部のチップ選択信号を有効状態または無効状
    態に制御するように構成されていることを特徴とする半
    導体記憶装置。
  2. 【請求項２】 複数の半導体メモリチップが１つのパッ
    ケージに収納され各チップの端子部は対応するもの同士
    がパッケージの対応する端子に共通に接続されてなる半
    導体記憶装置であって、上記複数の半導体メモリチップ
    は、各々異なる状態に設定可能な第１端子部と、該第１
    端子部の状態と複数のアドレス入力端子部のうちいずれ
    か１または２以上の端子部の状態に基づいて内部のチッ
    プ選択信号を制御するチップ選択制御回路とを備え、上
    記複数の半導体メモリチップ内の各チップ選択制御回路
    は、上記第１端子部が各々異なる状態に設定されている
    場合には、外部からのチップ選択信号が有効にされた状
    態で入力されたアドレス信号が同一であってもいずれか
    １のチップにおいて内部のチップ選択信号を有効にする
    ように構成されていることを特徴とする半導体記憶装
    置。
  3. 【請求項３】 複数の半導体メモリチップが１つのパッ
    ケージに収納され、データ入出力端子部以外の各チップ
    の端子部は対応するもの同士がパッケージの対応する端
    子に共通に接続されてなる半導体記憶装置であって、上
    記複数の半導体メモリチップは、各々異なる状態に設定
    可能な第１端子部と、該第１端子部の状態と複数のアド
    レス入力端子部のうちいずれか１または２以上の端子部
    の状態に基づいて内部のチップ選択信号を制御するチッ
    プ選択制御回路とを備え、上記複数の半導体メモリチッ
    プ内の各チップ選択制御回路は、上記第１端子部が同一
    の状態に設定されかつアドレス入力端子部のうち所定の
    １または２以上の端子部が同一の電位に固定されている
    場合には、外部からのチップ選択信号が有効にされたこ
    とに応じてそれぞれ内部のチップ選択信号を有効にする
    ように構成されていることを特徴とする半導体記憶装
    置。
  4. 【請求項４】 上記アドレス信号のいずれか１または２
    以上のビットは、アドレスの最上位ビットまたは最上位
    側２ビット以上であることを特徴とする請求項２または
    ３に記載の半導体記憶装置。
  5. 【請求項５】 複数の半導体メモリチップが１つのパッ
    ケージに収納され、該パッケージには各チップに対応し
    てデータ入出力用の端子が設けられ各チップのデータ入
    出力端子部はパッケージの対応する上記端子に別々に接
    続されてなるとともに、パッケージには所定の端子が設
    けられている半導体記憶装置であって、上記複数の半導
    体メモリチップは、各々異なる状態に設定可能な第１端
    子部と、該第１端子部の状態と複数のアドレス入力端子
    部のうちいずれか１または２以上の端子部の状態に基づ
    いて内部のチップ選択信号を制御するチップ選択制御回
    路とを備え、上記複数の半導体メモリチップ内の各チッ
    プ選択制御回路は、上記第１端子部が同一の状態に設定
    されかつアドレス入力端子部のうち所定の１または２以
    上の端子部が同一の電位に固定されている場合には、外
    部からのチップ選択信号が有効にされたことに応じてそ
    れぞれ内部のチップ選択信号を有効にするように構成さ
    れ、上記複数の半導体メモリチップのいずれかの上記第
    １端子部は上記パッケージの上記所定の端子に接続さ
    れ、他の半導体メモリチップの上記第１端子部は上記パ
    ッケージのいずれかの電源電圧端子に接続されているこ
    とを特徴とする半導体記憶装置。
  6. 【請求項６】 上記複数の半導体メモリチップは、それ
    ぞれ同一方向に端子部が現われるように積層され、各チ
    ップ間はこれらのチップの上記端子部よりも内側の部位
    に介在された接着剤層によって互いに接合されているこ
    とを特徴とする請求項５に記載の半導体記憶装置。
  7. 【請求項７】 複数の半導体メモリチップが１つのパッ
    ケージに収納され各チップの端子部は対応するもの同士
    がパッケージの対応する端子に共通に接続され、上記複
    数のメモリチップ毎に各々異なる状態に設定可能な第１
    端子部を有してなる半導体記憶装置の製造方法であっ
    て、前工程終了後にウェハ状態で上記複数の半導体メモ
    リチップのテストを行ない、該テストにより良品と判定
    された半導体メモリチップに対してウェハ状態でトリミ
    ング処理を行なった後、ウェハを切断して各チップに分
    割し、上記各半導体メモリチップの上記第１端子部に対
    する設定および各チップの端子部とパッケージの端子と
    の接続を行なってからパッケージに封止することを特徴
    とする半導体記憶装置の製造方法。
  8. 【請求項８】 上記第１端子部に対する設定は、該第１
    端子部をパッケージに設けられているいずれか一の電源
    電圧端子にボンディングワイヤで接続する処理であるこ
    とを特徴とする請求項７に記載の半導体記憶装置の製造
    方法。
  9. 【請求項９】 上記複数の半導体メモリチップはそれぞ
    れ同一方向に端子部が現われるように積層され、上記ボ
    ンディングワイヤで接続する処理は各チップを接着剤で
    接合する処理の後に各チップ毎に行なわれることを特徴
    とする請求項８に記載の半導体記憶装置の製造方法。
  10. 【請求項１０】 上記ウェハ状態でのトリミング処理と
    共に上記テストにより検出された不良メモリセルを置換
    する救済処理を行なうことを特徴とする請求項７に記載
    の半導体記憶装置の製造方法。
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Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311016A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd マルチチップでマルチセクタ消去動作モードを支援する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法
JP2005196739A (ja) * 2003-12-29 2005-07-21 Samsung Electronics Co Ltd デュアルチップパッケージ
US7009303B2 (en) 2003-11-17 2006-03-07 Renesas Technology Corp. Multi-chip module
JP2006156909A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp マルチチップモジュール
KR100630761B1 (ko) 2005-08-23 2006-10-02 삼성전자주식회사 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
JP2006268827A (ja) * 2005-03-21 2006-10-05 Samsung Electronics Co Ltd マルチチップパッケージデバイス
KR100697270B1 (ko) * 2004-12-10 2007-03-21 삼성전자주식회사 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법
US7212422B2 (en) 2004-01-21 2007-05-01 Seiko Epson Corporation Stacked layered type semiconductor memory device
JP2007149919A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp マルチチップモジュール
US7235425B2 (en) 2004-02-24 2007-06-26 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method for the same
JP2008077635A (ja) * 2006-07-31 2008-04-03 Qimonda Ag メモリシステム
JP2008140501A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd 半導体メモリ
JP2008251917A (ja) * 2007-03-30 2008-10-16 Renesas Technology Corp 半導体装置
US7486569B2 (en) 2005-12-14 2009-02-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2009025830A (ja) * 2008-09-26 2009-02-05 Brother Ind Ltd 感光カートリッジ、現像カートリッジおよびプロセスカートリッジ
US7518409B2 (en) 2005-02-11 2009-04-14 Samsung Electronics Co., Ltd. Input stage of semiconductor device with multiple pads of common function, and multi-chip package having the same
KR100923819B1 (ko) * 2007-11-30 2009-10-27 주식회사 하이닉스반도체 멀티 칩 패키지 장치
US7688109B2 (en) 2007-06-18 2010-03-30 Nec Electronics Corporation Semiconductor memory device
JP2011222084A (ja) * 2010-04-09 2011-11-04 Toshiba Corp メモリチップおよびマルチチップパッケージ
JP2012505491A (ja) * 2008-10-07 2012-03-01 マイクロン テクノロジー， インク． スタック型デバイスの再マッピングおよび補修
US8516188B1 (en) 2004-03-05 2013-08-20 Netlist, Inc. Circuit for memory module
JP2013533571A (ja) * 2010-06-25 2013-08-22 シンボリック・ロジック・リミテッド メモリデバイス
JP2013200595A (ja) * 2012-03-23 2013-10-03 Toshiba Corp マルチチップパッケージおよびメモリシステム
US8626998B1 (en) 2004-01-05 2014-01-07 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US8706945B2 (en) 2006-08-18 2014-04-22 Fujitsu Limited Memory control device
JP2014102867A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 半導体記憶装置及びその制御方法
US8756364B1 (en) 2004-03-05 2014-06-17 Netlist, Inc. Multirank DDR memory modual with load reduction
US8782350B2 (en) 2008-04-14 2014-07-15 Netlist, Inc. Circuit providing load isolation and noise reduction
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US9318160B2 (en) 2010-11-03 2016-04-19 Netlist, Inc. Memory package with optimized driver load and method of operation
US9543271B2 (en) 2015-03-09 2017-01-10 Kabushiki Kaisha Toshiba Semiconductor device having a sealing layer covering a semiconductor memory unit and a memory controller
US9606907B2 (en) 2009-07-16 2017-03-28 Netlist, Inc. Memory module with distributed data buffers and method of operation
US10324841B2 (en) 2013-07-27 2019-06-18 Netlist, Inc. Memory module with local synchronization
US10878933B2 (en) 2013-03-15 2020-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
CN113821473A (zh) * 2020-06-20 2021-12-21 科尔奇普投资公司 基于mac-table快取在单晶片系统或交换机上解决uni端口信息的方法和系统
JP7615380B2 (ja) 2022-02-02 2025-01-16 キオクシア株式会社 システム

Cited By (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4615241B2 (ja) * 2003-04-08 2011-01-19 三星電子株式会社 マルチチップでマルチセクタ消去動作モードを実行する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法
JP2004311016A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd マルチチップでマルチセクタ消去動作モードを支援する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法
US7009303B2 (en) 2003-11-17 2006-03-07 Renesas Technology Corp. Multi-chip module
JP4555053B2 (ja) * 2003-12-29 2010-09-29 三星電子株式会社 デュアルチップパッケージ
US8209460B2 (en) 2003-12-29 2012-06-26 Samsung Electronics Co., Ltd. Dual memory chip package operable to access heterogeneous memory chips
JP2005196739A (ja) * 2003-12-29 2005-07-21 Samsung Electronics Co Ltd デュアルチップパッケージ
US8626998B1 (en) 2004-01-05 2014-01-07 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US8990489B2 (en) 2004-01-05 2015-03-24 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US10755757B2 (en) 2004-01-05 2020-08-25 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7212422B2 (en) 2004-01-21 2007-05-01 Seiko Epson Corporation Stacked layered type semiconductor memory device
US7235425B2 (en) 2004-02-24 2007-06-26 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method for the same
US9037774B2 (en) 2004-03-05 2015-05-19 Netlist, Inc. Memory module with load reducing circuit and method of operation
US8516188B1 (en) 2004-03-05 2013-08-20 Netlist, Inc. Circuit for memory module
US12222878B2 (en) 2004-03-05 2025-02-11 Netlist, Inc. Memory module with data buffering
US11093417B2 (en) 2004-03-05 2021-08-17 Netlist, Inc. Memory module with data buffering
US8756364B1 (en) 2004-03-05 2014-06-17 Netlist, Inc. Multirank DDR memory modual with load reduction
US9858215B1 (en) 2004-03-05 2018-01-02 Netlist, Inc. Memory module with data buffering
US10489314B2 (en) 2004-03-05 2019-11-26 Netlist, Inc. Memory module with data buffering
US7352068B2 (en) 2004-12-01 2008-04-01 Renesas Technology Corp. Multi-chip module
JP2006156909A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp マルチチップモジュール
KR100697270B1 (ko) * 2004-12-10 2007-03-21 삼성전자주식회사 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법
US7379380B2 (en) 2004-12-10 2008-05-27 Samsung Electronics Co., Ltd. Low power multi-chip semiconductor memory device and chip enable method thereof
US7236423B2 (en) 2004-12-10 2007-06-26 Samsung Electronics Co., Ltd. Low power multi-chip semiconductor memory device and chip enable method thereof
US7864622B2 (en) 2004-12-10 2011-01-04 Samsung Electronics Co., Ltd. Low power multi-chip semiconductor memory device and chip enable method thereof
US7518409B2 (en) 2005-02-11 2009-04-14 Samsung Electronics Co., Ltd. Input stage of semiconductor device with multiple pads of common function, and multi-chip package having the same
JP2006268827A (ja) * 2005-03-21 2006-10-05 Samsung Electronics Co Ltd マルチチップパッケージデバイス
KR100630761B1 (ko) 2005-08-23 2006-10-02 삼성전자주식회사 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
JP2007149919A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp マルチチップモジュール
US7965556B2 (en) 2005-12-14 2011-06-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7755947B2 (en) 2005-12-14 2010-07-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7486569B2 (en) 2005-12-14 2009-02-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2008077635A (ja) * 2006-07-31 2008-04-03 Qimonda Ag メモリシステム
US8706945B2 (en) 2006-08-18 2014-04-22 Fujitsu Limited Memory control device
JP2008140501A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd 半導体メモリ
JP2008251917A (ja) * 2007-03-30 2008-10-16 Renesas Technology Corp 半導体装置
US7688109B2 (en) 2007-06-18 2010-03-30 Nec Electronics Corporation Semiconductor memory device
US7885139B2 (en) 2007-11-30 2011-02-08 Hynix Semiconductor Inc. Multi-chip package
KR100923819B1 (ko) * 2007-11-30 2009-10-27 주식회사 하이닉스반도체 멀티 칩 패키지 장치
US9037809B1 (en) 2008-04-14 2015-05-19 Netlist, Inc. Memory module with circuit providing load isolation and noise reduction
US8782350B2 (en) 2008-04-14 2014-07-15 Netlist, Inc. Circuit providing load isolation and noise reduction
JP4513916B2 (ja) * 2008-09-26 2010-07-28 ブラザー工業株式会社 感光カートリッジ、現像カートリッジおよびプロセスカートリッジ
JP2009025830A (ja) * 2008-09-26 2009-02-05 Brother Ind Ltd 感光カートリッジ、現像カートリッジおよびプロセスカートリッジ
JP2012505491A (ja) * 2008-10-07 2012-03-01 マイクロン テクノロジー， インク． スタック型デバイスの再マッピングおよび補修
US8787101B2 (en) 2008-10-07 2014-07-22 Micron Technology, Inc. Stacked device remapping and repair
US11994982B2 (en) 2009-07-16 2024-05-28 Netlist, Inc. Memory module with distributed data buffers
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US10949339B2 (en) 2009-07-16 2021-03-16 Netlist, Inc. Memory module with controlled byte-wise buffers
US9606907B2 (en) 2009-07-16 2017-03-28 Netlist, Inc. Memory module with distributed data buffers and method of operation
JP2011222084A (ja) * 2010-04-09 2011-11-04 Toshiba Corp メモリチップおよびマルチチップパッケージ
JP2013533571A (ja) * 2010-06-25 2013-08-22 シンボリック・ロジック・リミテッド メモリデバイス
US10290328B2 (en) 2010-11-03 2019-05-14 Netlist, Inc. Memory module with packages of stacked memory chips
US10902886B2 (en) 2010-11-03 2021-01-26 Netlist, Inc. Memory module with buffered memory packages
US9318160B2 (en) 2010-11-03 2016-04-19 Netlist, Inc. Memory package with optimized driver load and method of operation
US9659601B2 (en) 2010-11-03 2017-05-23 Netlist, Inc. Memory module with packages of stacked memory chips
US8929117B2 (en) 2012-03-23 2015-01-06 Kabushiki Kaisha Toshiba Multi-chip package and memory system
JP2013200595A (ja) * 2012-03-23 2013-10-03 Toshiba Corp マルチチップパッケージおよびメモリシステム
US9355685B2 (en) 2012-03-23 2016-05-31 Kabushiki Kaisha Toshiba Multi-chip package and memory system
USRE48449E1 (en) 2012-03-23 2021-02-23 Toshiba Memory Corporation Multi-chip package and memory system
US11762788B2 (en) 2012-07-27 2023-09-19 Netlist, Inc. Memory module with timing-controlled data buffering
US10860506B2 (en) 2012-07-27 2020-12-08 Netlist, Inc. Memory module with timing-controlled data buffering
US10268608B2 (en) 2012-07-27 2019-04-23 Netlist, Inc. Memory module with timing-controlled data paths in distributed data buffers
JP2014102867A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 半導体記憶装置及びその制御方法
US9659652B2 (en) 2012-11-20 2017-05-23 Kabushiki Kaisha Toshiba Semiconductor storage device and control method thereof
US10089257B2 (en) 2012-11-20 2018-10-02 Toshiba Memory Corporation Semiconductor storage device and control method thereof
US9977752B2 (en) 2012-11-20 2018-05-22 Toshiba Memory Corporation Semiconductor storage device and control method thereof
US10878933B2 (en) 2013-03-15 2020-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
US10324841B2 (en) 2013-07-27 2019-06-18 Netlist, Inc. Memory module with local synchronization
US9543271B2 (en) 2015-03-09 2017-01-10 Kabushiki Kaisha Toshiba Semiconductor device having a sealing layer covering a semiconductor memory unit and a memory controller
CN113821473A (zh) * 2020-06-20 2021-12-21 科尔奇普投资公司 基于mac-table快取在单晶片系统或交换机上解决uni端口信息的方法和系统
CN113821473B (zh) * 2020-06-20 2024-02-20 美商光禾科技股份有限公司 基于mac-table快取在单晶片系统或交换机上解决uni端口信息的方法和系统
JP7615380B2 (ja) 2022-02-02 2025-01-16 キオクシア株式会社 システム

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