[go: up one dir, main page]

JP5779670B2 - 半導体装置及び表示装置 - Google Patents

半導体装置及び表示装置 Download PDF

Info

Publication number
JP5779670B2
JP5779670B2 JP2014003915A JP2014003915A JP5779670B2 JP 5779670 B2 JP5779670 B2 JP 5779670B2 JP 2014003915 A JP2014003915 A JP 2014003915A JP 2014003915 A JP2014003915 A JP 2014003915A JP 5779670 B2 JP5779670 B2 JP 5779670B2
Authority
JP
Japan
Prior art keywords
transistor
electrode
line
terminal
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014003915A
Other languages
English (en)
Other versions
JP2014112241A (ja
Inventor
英明 宍戸
英明 宍戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014003915A priority Critical patent/JP5779670B2/ja
Publication of JP2014112241A publication Critical patent/JP2014112241A/ja
Application granted granted Critical
Publication of JP5779670B2 publication Critical patent/JP5779670B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、トランジスタを有する表示装置の構成に関する。本発明は特に、ガラス、プ
ラスチック等の絶縁体上に作製される薄膜トランジスタを有するアクティブマトリクス型
表示装置の構成に関する。また、このような表示装置を表示部に用いた電子機器に関する
。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型
の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子と
しては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎ
ｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍ
ｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイ
などに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため
、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い
等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。
また、近年、画素ごとに発光素子と、該発光素子の発光を制御するトランジスタが設け
られたアクティブマトリクス型表示装置の開発が進められている。アクティブマトリクス
型表示装置は、パッシブマトリクス型表示装置では困難な、高精細、大画面の表示も可能
であるだけでなく、パッシブマトリクス型表示装置を上回る低消費電力動作を実現し、か
つ高信頼性を有し、実用化が求められている。
アクティブマトリクス型表示装置における画素の駆動方法としては、画素に入力する信
号の種類で分類すると、電圧入力方式と電流入力方式が挙げられる。前者の電圧入力方式
は、画素に入力するビデオ信号（電圧）を駆動用素子のゲート端子に入力して、該駆動用
素子を用いて発光素子の輝度を制御する方式である。また後者の電流入力方式では、設定
された信号電流を発光素子に流すことにより、該発光素子の輝度を制御する方式である。
ここで、電圧入力方式を適用した表示装置における画素構成の一例とその駆動方式につ
いて、図６４を用いて簡単に説明する。なお、代表的な表示装置として、ＥＬ表示装置を
例に挙げて説明する。
図６４は、電圧入力方式を適用した表示装置における画素構成の一例を示す図である（
特許文献１参照）。図６４に示した画素は、駆動用トランジスタ６４０１、スイッチング
用トランジスタ６４０２、保持容量６４０３、信号線６４０４、走査線６４０５、第１の
電源線６４０６及び第２の電源線６４０７、発光素子６４０８を有する。
なお、本明細書中において、トランジスタがオンしているとは、トランジスタのゲート
とソースの間の電圧がその閾値電圧を超え、ソースとドレインの間に電流が流れる状態を
指し、トランジスタがオフしているとは、トランジスタのゲートとソースの間の電圧がそ
の閾値電圧以下であり、ソースとドレインの間に電流が流れていない状態を指す。
走査線６４０５の電位が変化してスイッチング用トランジスタ６４０２がオンすると、
信号線６４０４に入力されているビデオ信号は、駆動用トランジスタ６４０１のゲートへ
と入力される。入力されたビデオ信号の電位に従って、駆動用トランジスタ６４０１のゲ
ートとソースの間の電圧が決定し、駆動用トランジスタ６４０１のソースとドレインの間
を流れる電流が決定する。この電流は発光素子６４０８に供給され、該発光素子６４０８
は発光する。
このように、電圧入力方式とは、ビデオ信号の電位により駆動用トランジスタ６４０１
のゲートとソースの間の電圧及びソースとドレインの間を流れる電流を設定し、この電流
に応じた輝度で発光素子６４０８を発光させる方式をいう。
発光素子を駆動する半導体素子としては、ポリシリコン（ｐ−Ｓｉ）トランジスタが用
いられる。しかし、ポリシリコントランジスタは、結晶粒界における欠陥に起因して、閾
値電圧やオン電流、移動度等の電気的特性にばらつきが生じやすい。図６４に示した画素
において、駆動用トランジスタ６４０１の特性が画素ごとにばらつくと、同じビデオ信号
を入力した場合にも、それに応じた駆動用トランジスタ６４０１のドレイン電流の大きさ
が異なるため、発光素子６４０８の輝度はばらついてしまう。
また、従来の画素回路（図６４）では、保持容量を駆動用トランジスタのゲート・ソー
ス間に接続しているが、この保持容量をＭＯＳトランジスタで形成した場合、該ＭＯＳト
ランジスタのゲート・ソース間電圧が該ＭＯＳトランジスタの閾値電圧とほぼ等しくなる
と、該ＭＯＳトランジスタにチャネル領域が誘起されなくなるため、該ＭＯＳトランジス
タが保持容量として機能しなくなる。その結果、ビデオ信号を正しく保持できなくなる。
特開２００１−１４７６５９号公報
このように、従来の電圧入力方式では、トランジスタの電気的特性のばらつきによって
輝度のばらつきが生じてしまう。
本発明はこのような問題点に鑑み、トランジスタの閾値電圧のばらつきを補償すること
ができ、輝度のばらつきの低減が可能となる表示装置、及びそれを用いた駆動方法を提供
することを目的とする。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、保持容量と、電源線と、容量線と、を有する表示装置であって、第１のトランジ
スタは、ゲート端子が保持容量の第１の電極に接続され、第１端子が第１の電源線に接続
され、保持容量は、第２の電極が容量線に接続され、第１のトランジスタは、発光素子に
電流を供給する機能を有し、第２のトランジスタは、第１のトランジスタをダイオード接
続の状態にするスイッチとしての機能を有し、第２のトランジスタを導通状態として第１
のトランジスタをダイオード接続の状態にすることにより、保持容量に、第１のトランジ
スタの閾値電圧に基づいた電圧が保持されることを特徴とする表示装置である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、保持容量と、第１の電源線と、第２の電源線と、走査線と、容量線と有する表示
装置であって、第１のトランジスタは、ゲート端子が第２のトランジスタの第１端子及び
、保持容量の第１の電極に接続され、第１端子が第１の電源線に接続され、第２端子が第
２のトランジスタの第２端子及び、発光素子の第１の電極に接続され、第２のトランジス
タは、ゲート端子が走査線に接続され、保持容量は、第２の電極が容量線に接続され、発
光素子は、第２の電極が第２の電源線に接続され、第１のトランジスタは、発光素子に電
流を供給する機能を有し、第２のトランジスタは、第１のトランジスタをダイオード接続
の状態にするスイッチとしての機能を有し、第２のトランジスタを導通状態として第１の
トランジスタをダイオード接続の状態にすることにより、保持容量に第１のトランジスタ
の閾値電圧に基づいた電圧が保持されることを特徴とする表示装置である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第１の保持容量と、第２の保持
容量と、第１の電源線と、第２の電源線と、信号線と、容量線と、を有する表示装置であ
って、第１のトランジスタは、ゲート端子が第１の保持容量の第１の電極及び、第２の保
持容量の第２の電極に接続され、第１端子が第１の電源線に接続され、第２端子が発光素
子の第１の電極に接続され、第２の保持容量は、第２の電極が容量線に接続され、発光素
子は、第２の電極が第２の電源線に接続され、第１のトランジスタは、発光素子に電流を
供給する機能を有し、第２のトランジスタは、第１の保持容量の第２の電極と信号線とを
接続するスイッチとしての機能を有し、第３のトランジスタは、第１の保持容量の第２の
電極と容量線とを接続するスイッチとしての機能を有し、第４のトランジスタは、第１の
トランジスタをダイオード接続の状態にするスイッチとしての機能を有し、第４のトラン
ジスタを導通状態として、第１のトランジスタをダイオード接続の状態にすることにより
、第１及び第２の保持容量に、第１のトランジスタの閾値電圧に基づいた電圧が保持され
ることを特徴とする表示装置である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第１の保持容量と、第２の保持
容量と、第１の電源線と、第２の電源線と、第１の走査線と、第２の走査線と、信号線と
、容量線と、を有する表示装置であって、第１のトランジスタは、ゲート端子が第４のト
ランジスタの第２端子と、第１の保持容量の第１の電極及び、第２の保持容量の第１の電
極に接続され、第１端子が第１の電源線に接続され、第２端子が第４のトランジスタの第
１端子及び、発光素子の第１の電極に接続され、第２のトランジスタは、ゲート端子が第
１の走査線に接続され、第１端子が第１の保持容量の第２の電極及び、第３のトランジス
タの第１端子に接続され、第２端子が信号線に接続され、第３のトランジスタは、ゲート
端子が第２の走査線に接続され、第２端子が容量線に接続され、第４のトランジスタは、
ゲート端子が第３の走査線に接続され、第２の保持容量は、第２の電極が容量線に接続さ
れ、発光素子は、第２の電極が第２の電源線に接続され、第１のトランジスタは、発光素
子に電流を供給する機能を有し、第２のトランジスタは、第１の保持容量の第２の電極と
信号線とを接続するスイッチとしての機能を有し、第３のトランジスタは、第１の保持容
量の第２の電極と容量線とを接続するスイッチとしての機能を有し、第４のトランジスタ
は、第１のトランジスタをダイオード接続の状態にするスイッチとしての機能を有し、第
４のトランジスタを導通状態として、第１のトランジスタをダイオード接続の状態にする
ことにより、第１及び第２の保持容量に、第１のトランジスタの閾値電圧に基づいた電圧
が保持されることを特徴とする表示装置である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の
保持容量と、第２の保持容量と、第１の電源線と、第２の電源線と、信号線と、容量線と
、を有する表示装置であって、第１のトランジスタは、ゲート端子が第１の保持容量の第
１の電極及び、第２の保持容量の第１の電極に接続され、第１端子が第１の電源線に接続
され、第２の保持容量は、第２の電極が容量線に接続され、発光素子は、第２の電極が第
２の電源線に接続され、第１のトランジスタは、発光素子に電流を供給する機能を有し、
第２のトランジスタは、第１の保持容量の第２の電極と信号線とを接続するスイッチとし
ての機能を有し、第３のトランジスタは、第１の保持容量の第２の電極と容量線とを接続
するスイッチとしての機能を有し、第４のトランジスタは、第１のトランジスタをダイオ
ード接続の状態にするスイッチとしての機能を有し、第５のトランジスタは、発光素子へ
の電流の供給を制御するスイッチとしての機能を有し、第４のトランジスタを導通状態と
して、第１のトランジスタをダイオード接続の状態にすることにより、第１及び第２の保
持容量に、第１のトランジスタの閾値電圧に基づいた電圧が保持されることを特徴とする
表示装置である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の
保持容量と、第２の保持容量と、第１の電源線と、第２の電源線と、第１の走査線と、第
２の走査線と、第３の走査線と、第４の走査線と、信号線と、容量線とを有する表示装置
であって、第１のトランジスタは、ゲート端子が第４のトランジスタの第２端子と、第１
の保持容量の第１の電極及び、第２の保持容量の第１の電極に接続され、第１端子が第１
の電源線に接続され、第２端子が第４のトランジスタの第１端子及び、第５のトランジス
タの第１端子に接続され、第２のトランジスタは、ゲート端子が第１の走査線に接続され
、第１端子が第１の保持容量の第２の電極及び、第３のトランジスタの第１端子に接続さ
れ、第２端子が信号線に接続され、第３のトランジスタは、ゲート端子が第２の走査線に
接続され、第２端子が容量線に接続され、第４のトランジスタは、ゲート端子が第３の走
査線に接続され、第５のトランジスタは、ゲート端子が第４の走査線に接続され、第２端
子が発光素子の第１の電極に接続され、第２の保持容量は、第２の電極が容量線に接続さ
れ、発光素子は、第２の電極が第２の電源線に接続され、第１のトランジスタは、発光素
子に電流を供給する機能を有し、第２のトランジスタは、第１の保持容量の第２の電極と
信号線とを接続するスイッチとしての機能を有し、第３のトランジスタは、第１の保持容
量の第２の電極と容量線とを接続するスイッチとしての機能を有し、第４のトランジスタ
は、第１のトランジスタをダイオード接続の状態にするスイッチとしての機能を有し、第
５のトランジスタは、発光素子への電流の供給を制御するスイッチとしての機能を有し、
第４のトランジスタを導通状態として、第１のトランジスタをダイオード接続の状態にす
ることにより、第１及び第２の保持容量に、第１のトランジスタの閾値電圧に基づいた電
圧が保持されることを特徴とする表示装置である。
本発明において、前記トランジスタのうち、少なくとも２個のトランジスタのゲート端
子が、同一の走査線に接続される構成であってもよい。
本発明において、前記第４のトランジスタは、Ｎチャネル型であってもよい。
また本発明において、走査線のいずれか１つを、容量線の代わりとして用いることがで
きる。
本発明において、表示装置は、第６のトランジスタを有し、第６のトランジスタは、ゲ
ート端子が第５の走査線に接続され、第１端子が第１のトランジスタの第２端子と、第４
のトランジスタの第１端子及び、第５のトランジスタの第１端子に接続され、第２端子が
第２のトランジスタの第２端子と、第３のトランジスタの第１端子及び、第１の保持容量
の第２の電極に接続され、第６のトランジスタは、第１のトランジスタの第２端子に初期
電位を印加するためのスイッチとしての機能を有していてもよい。
本発明において、表示装置は、初期化線を有し、初期化線は、第６のトランジスタの第
２端子に接続されていてもよい。
なお、本発明の表示装置において、表示装置は、リファレンス線を有し、容量線は、第
２の保持容量の第２の電極に接続され、リファレンス線は、第３のトランジスタの第２端
子に接続されていてもよい。
なお、本発明の表示装置において、容量線を別に設ける代わりに他の配線を容量線とし
て用いてもよい。
なお、本発明の表示装置において、それぞれのトランジスタが有するチャネル長Ｌとチ
ャネル幅Ｗの比Ｗ／Ｌの値の中で、第１のトランジスタが有するＷ／Ｌの値が最大となる
ようにしてもよい。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、保持容量と、電源線と、容量線と、を有し、第１のトランジスタは、ゲート端子
が保持容量の第１の電極に接続され、第１端子が第１の電源線に接続され、保持容量は、
第２の電極が容量線に接続され、第１のトランジスタは、発光素子に電流を供給する機能
を有し、第２のトランジスタは、第１のトランジスタをダイオード接続の状態にするスイ
ッチとしての機能を有することを特徴とする表示装置の駆動方法であって、第１の期間で
は、発光素子に電流を流すことにより、保持容量に初期電圧が保持され、第２の期間では
、第２のトランジスタを導通状態として、第１のトランジスタをダイオード接続の状態に
することにより、保持容量に、第１のトランジスタの閾値電圧に基づいた電圧が保持され
、第３の期間では、信号線にビデオ信号が入力され、保持容量に、当該信号線に入力され
たビデオ信号と第１のトランジスタの閾値電圧とに基づいた電圧が保持され、第４の期間
では、第３の期間において、保持容量に保持された電圧が、第１のトランジスタのゲート
端子に印加され、第１のトランジスタを介して発光素子に電流を供給し、発光素子を発光
させることを特徴とする表示装置の駆動方法である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、保持容量と、第１の電源線と、第２の電源線と、走査線と、容量線と有し、第１
のトランジスタは、ゲート端子が第２のトランジスタの第１端子及び、保持容量の第１の
電極に接続され、第１端子が第１の電源線に接続され、第２端子が第２のトランジスタの
第２端子及び、発光素子の第１の電極に接続され、第２のトランジスタは、ゲート端子が
走査線に接続され、保持容量は、第２の電極が容量線に接続され、発光素子は、第２の電
極が第２の電源線に接続され、第１のトランジスタは、発光素子に電流を供給する機能を
有し、第２のトランジスタは、第１のトランジスタをダイオード接続の状態にするスイッ
チとしての機能を有することを特徴とする表示装置の駆動方法であって、第１の期間では
、発光素子に電流を流すことにより、保持容量に初期電圧が保持され、第２の期間では、
第２のトランジスタを導通状態として、第１のトランジスタをダイオード接続の状態にす
ることにより、保持容量に第１のトランジスタの閾値電圧に基づいた電圧が保持され、第
３の期間では、信号線にビデオ信号が入力され、保持容量に当該信号線に入力されたビデ
オ信号と第１のトランジスタの閾値電圧とに基づいた電圧が保持され、第４の期間では、
第３の期間において、保持容量に保持された電圧が、第１のトランジスタのゲート端子に
印加され、第１のトランジスタを介して発光素子に電流を供給し、発光素子を発光させる
ことを特徴とする表示装置の駆動方法である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第１の保持容量と、第２の保持
容量と、第１の電源線と、第２の電源線と、信号線と、容量線と、を有し、第１のトラン
ジスタは、ゲート端子が第１の保持容量の第１の電極及び、第２の保持容量の第２の電極
に接続され、第１端子が第１の電源線に接続され、第２端子が発光素子の第１の電極に接
続され、第２の保持容量は、第２の電極が容量線に接続され、発光素子は、第２の電極が
第２の電源線に接続され、第１のトランジスタは、発光素子に電流を供給する機能を有し
、第２のトランジスタは、第１の保持容量の第２の電極と信号線とを接続するスイッチと
しての機能を有し、第３のトランジスタは、第１の保持容量の第２の電極と容量線とを接
続するスイッチとしての機能を有し、第４のトランジスタは、第１のトランジスタをダイ
オード接続の状態にするスイッチとしての機能を有することを特徴とする表示装置の駆動
方法であって、第１の期間では、発光素子に電流を流すことにより、第１の保持容量に初
期電圧が保持され、第２の期間では、第４のトランジスタを導通状態として、第１のトラ
ンジスタをダイオード接続の状態にすることにより、第１及び第２の保持容量に第１のト
ランジスタの閾値電圧に基づいた電圧が保持され、第３の期間では、信号線にビデオ信号
が入力され、第１及び第２の保持容量に当該信号線に入力されたビデオ信号と第１のトラ
ンジスタの閾値電圧とに基づいた電圧が保持され、第４の期間では、第３の期間において
、第１及び第２の保持容量に保持された電圧が、第１のトランジスタのゲート端子に印加
され、第１のトランジスタを介して発光素子に電流を供給し、発光素子を発光させること
を特徴とする表示装置の駆動方法である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第１の保持容量と、第２の保持
容量と、第１の電源線と、第２の電源線と、第１の走査線と、第２の走査線と、信号線と
、容量線と、を有する表示装置であって、第１のトランジスタは、ゲート端子が第４のト
ランジスタの第２端子と、第１の保持容量の第１の電極及び、第２の保持容量の第１の電
極に接続され、第１端子が第１の電源線に接続され、第２端子が第４のトランジスタの第
１端子及び、発光素子の第１の電極に接続され、第２のトランジスタは、ゲート端子が第
１の走査線に接続され、第１端子が第１の保持容量の第２の電極及び、第３のトランジス
タの第１端子に接続され、第２端子が信号線に接続され、第３のトランジスタは、ゲート
端子が第２の走査線に接続され、第２端子が容量線に接続され、第４のトランジスタは、
ゲート端子が第３の走査線に接続され、第２の保持容量は、第２の電極が容量線に接続さ
れ、発光素子は、第２の電極が第２の電源線に接続され、第１のトランジスタは、発光素
子に電流を供給する機能を有し、第２のトランジスタは、第１の保持容量の第２の電極と
信号線とを接続するスイッチとしての機能を有し、第３のトランジスタは、第１の保持容
量の第２の電極と容量線とを接続するスイッチとしての機能を有し、第４のトランジスタ
は、第１のトランジスタをダイオード接続の状態にするスイッチとしての機能を有するこ
とを特徴とする表示装置の駆動方法であって、第１の期間では、発光素子に電流を流すこ
とにより、第１及び第２の保持容量に初期電圧が保持され、第２の期間では、第４のトラ
ンジスタを導通状態として、第１のトランジスタをダイオード接続の状態にすることによ
り、第１及び第２の保持容量に第１のトランジスタの閾値電圧に基づいた電圧が保持され
、第３の期間では、信号線にビデオ信号が入力され、第１及び第２の保持容量に当該信号
線に入力されたビデオ信号と第１のトランジスタの閾値電圧とに基づいた電圧が保持され
、第４の期間では、第３の期間において、第１及び第２の保持容量に保持された電圧が、
第１のトランジスタのゲート端子に印加され、第１のトランジスタを介して発光素子に電
流を供給し、発光素子を発光させることを特徴とする表示装置の駆動方法である。
なお、本発明の表示装置の駆動方法において、第１及び第４の期間と、第２及び第３の
期間とで、第２の電源線に印加される電圧が異なってもよい。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の
保持容量と、第２の保持容量と、第１の電源線と、第２の電源線と、信号線と、容量線と
を有し、第１のトランジスタは、ゲート端子が第１の保持容量の第１の電極及び、第２の
保持容量の第１の電極に接続され、第１端子が第１の電源線に接続され、第２の保持容量
は、第２の電極が容量線に接続され、発光素子は、第２の電極が第２の電源線に接続され
、第１のトランジスタは、発光素子に電流を供給する機能を有し、第２のトランジスタは
、第１の保持容量の第２の電極と信号線とを接続するスイッチとしての機能を有し、第３
のトランジスタは、第１の保持容量の第２の電極と容量線とを接続するスイッチとしての
機能を有し、第４のトランジスタは、第１のトランジスタをダイオード接続の状態にする
スイッチとしての機能を有し、第５のトランジスタは、発光素子への電流の供給を制御す
るスイッチとしての機能を有することを特徴とする表示装置の駆動方法であって、第１の
期間では、発光素子に電流を流すことにより、第１のトランジスタの電極に初期電圧が印
加され、第２の期間では、第４のトランジスタを導通状態として、第１のトランジスタを
ダイオード接続の状態にすることにより、第１及び第２の保持容量に第１のトランジスタ
の閾値電圧に基づいた電圧が保持され、第３の期間では、信号線にビデオ信号が入力され
、第１及び第２の保持容量に信号線に入力されたビデオ信号と第１のトランジスタの閾値
電圧に基づいた電圧が保持され、第４の期間では、第３の期間において、第１及び第２の
保持容量に保持された電圧が、第１のトランジスタのゲート端子に印加され、第５のトラ
ンジスタを導通状態とすることにより、第１のトランジスタを介して発光素子に電流を供
給し、発光素子を発光させることを特徴とする表示装置の駆動方法である。
本発明の一は、発光素子が備えられた画素と、第１のトランジスタと、第２のトランジ
スタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の
保持容量と、第２の保持容量と、第１の電源線と、第２の電源線と、第１の走査線と、第
２の走査線と、第３の走査線と、第４の走査線と、信号線と、容量線と、を有し、第１の
トランジスタは、ゲート端子が第４のトランジスタの第２端子と、第１の保持容量の第１
の電極及び、第２の保持容量の第１の電極に接続され、第１端子が第１の電源線に接続さ
れ、第２端子が第４のトランジスタの第１端子及び、第５のトランジスタの第１端子に接
続され、第２のトランジスタは、ゲート端子が第１の走査線に接続され、第１端子が第１
の保持容量の第２の電極及び、第３のトランジスタの第１端子に接続され、第２端子が信
号線に接続され、第３のトランジスタは、ゲート端子が第２の走査線に接続され、第２端
子が容量線に接続され、第４のトランジスタは、ゲート端子が第３の走査線に接続され、
第５のトランジスタは、ゲート端子が第４の走査線に接続され、第２端子が発光素子の第
１の電極に接続され、第２の保持容量は、第２の電極が容量線に接続され、発光素子は、
第２の電極が第２の電源線に接続され、第１のトランジスタは、発光素子に電流を供給す
る機能を有し、第２のトランジスタは、第１の保持容量の第２の電極と信号線とを接続す
るスイッチとしての機能を有し、第３のトランジスタは、第１の保持容量の第２の電極と
容量線とを接続するスイッチとしての機能を有し、第４のトランジスタは、第１のトラン
ジスタをダイオード接続の状態にするスイッチとしての機能を有し、第５のトランジスタ
は、発光素子への電流の供給を制御するスイッチとしての機能を有することを特徴とする
表示装置の駆動方法であって、第１の期間では、発光素子に電流を流すことにより、第１
及び第２の保持容量に初期電圧が保持され、第２の期間では、第４のトランジスタを導通
状態として、第１のトランジスタをダイオード接続の状態にすることにより、第１の保持
容量及び第２の保持容量に第１のトランジスタの閾値電圧に基づいた電圧が保持され、第
３の期間では、信号線にビデオ信号が入力され、第１及び第２の保持容量に信号線に入力
されたビデオ信号と第１のトランジスタの閾値電圧に基づいた電圧が保持され、第４の期
間では、第３の期間において、第１及び第２の保持容量に保持された電圧が、第１のトラ
ンジスタのゲート端子に印加され、第５のトランジスタを導通状態とすることにより、第
１のトランジスタを介して発光素子に電流を供給し、発光素子を発光させることを特徴と
する表示装置の駆動方法である。
また本発明において、表示装置は、第６のトランジスタを有し、第６のトランジスタは
、ゲート端子が第５の走査線に接続され、第１端子が第１のトランジスタの第２端子と、
第４のトランジスタの第１端子及び、第５のトランジスタの第１端子に接続され、第２端
子が第２のトランジスタの第２端子と、第３のトランジスタの第１端子及び、第１の保持
容量の第２の電極に接続され、第６のトランジスタは、第１のトランジスタに初期電位を
印加するためのスイッチとしての機能を有し、第１の期間において、第６のトランジスタ
を導通状態とさせることにより、第１のトランジスタの第２端子に、初期電位として容量
線の電位が印加される構成であってもよい。
また本発明において、表示装置は、初期化線を有し、初期化線は、第６のトランジスタ
の第２端子に接続され、第１の期間において、第６のトランジスタを導通状態とさせるこ
とにより、第１のトランジスタの第２端子に、初期電位として初期化線の電位が印加され
る構成であってもよい。
本発明の一は、上記記載の表示装置を有する電子機器である。
本発明の一は、上記記載の駆動方法を用いた表示装置を有する電子機器である。
なお、トランジスタはその構造上、ソースとドレインの区別が困難である。さらに、回
路の動作によっては、電位の高低が入れ替わる場合もある。したがって、本明細書中では
、ソースとドレインは特に特定せず、第１端子、第２端子と記述する。例えば、第１端子
がソースである場合には、第２端子とはドレインを指し、逆に第１端子がドレインである
場合には、第２端子とはソースを指すものとする。
なお、本発明においては、１画素とは、１つの色要素を示すものとする。従って、Ｒ（
赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、
Ｒの画素とＧの画素とＢの画素との３画素から構成されるものとする。なお、色要素は、
３色に限定されず、３色以上用いてもよいし、ＲＧＢ以外の色を用いてもよい。例えば、
白色（Ｗ）を加えてＲＧＢＷとしてもよい。また、ＲＧＢに、例えば、イエロー、シアン
、マゼンダなど１色以上を追加してもよい。
また、例えば、ＲＧＢの中の少なくとも１色について、類似した色を追加してもよい。
例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、波
長が異なっている。このような色要素を用いることにより、より実物に近い表示を行うこ
とができたり、消費電力を低減することができる。なお、１つの色要素について、複数の
領域を用いて明るさを制御してもよい。この場合は、１つの色要素を１画素とし、その明
るさを制御する各領域をサブ画素とする。よって、例えば、面積階調方式を行う場合、１
つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけで
あるが、明るさを制御する各領域をサブ画素とする。よって、その場合は、１つの色要素
は、複数のサブ画素で構成されることとなる。また、その場合、サブ画素によって、表示
に寄与する領域の大きさが異なっている場合がある。また、１つの色要素につき複数の明
るさを制御する領域において、つまり、１つの色要素を構成する複数のサブ画素において
、各々に供給する信号をわずかに異ならせるようにして、視野角を広げるようにしてもよ
い。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合がある。
ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向におい
て、画素が直線上に配置されている場合や、ギザギザな線上に配置されている場合を含む
。よって、例えば３色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストラ
イプ配置されている場合や、３つの色要素のドットがデルタ配置されている場合も含む。
さらに、ベイヤー配置されている場合も含む。
なお、本発明のトランジスタとして、様々な形態のトランジスタを適用させることがで
きる。よって、用いるトランジスタの種類に限定はない。例えば、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用
いることができる。これらにより、製造温度を低くできたり、低コストで製造できたり、
大型基板上に製造できたり、透明基板上に製造できたり、透光性を有するトランジスタを
製造できたり、トランジスタを用いて表示素子での光の透過を制御することができる。ま
た、半導体基板やＳＯＩ基板を用いてトランジスタを形成できる。また、ＭＯＳ型トラン
ジスタ、接合型トランジスタ、バイポーラトランジスタなどを本明細書のトランジスタと
して用いることができる。これらにより、特性のバラツキが少なく、電流供給能力が高く
、サイズの小さいトランジスタとなり、これらトランジスタより消費電力の少ない回路を
構成することができる。
また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有する
トランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを用いることができ
る。これらにより、製造温度を低くできたり、室温で製造できたり、耐熱性の低い基板、
例えばプラスチック基板やフィルム基板に直接トランジスタを形成することができる。ま
た、インクジェットや印刷法を用いて作成したトランジスタなどを用いることができる。
これらにより、室温で製造でき、また低真空度で製造でき、大型基板上に製造することが
できる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トラ
ンジスタのレイアウトを容易に変更することができる。また、有機半導体やカーボンナノ
チューブを有するトランジスタ、その他のトランジスタを用いることができる。これらに
より、曲げることが可能な基板上にトランジスタを形成することができる。
なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トラン
ジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限
定されることはない。形成されている基板と例えば、単結晶基板、ＳＯＩ基板、ガラス基
板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・ス
チル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。また、
ある基板でトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板
上にトランジスタを配置するようにしてもよい。これらの基板を用いることにより、特性
のよいトランジスタを形成でき、また消費電力の小さいトランジスタを形成でき、壊れに
くい装置にできたり、耐熱性を持たせることができる。
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、
電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるもので
あればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トラ
ンジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショッ
トキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよ
いし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを
用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの
極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ
電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトラン
ジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等があ
る。
また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（
ＶＳＳ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソー
ス端子の電位が、高電位側電源（ＶＤＤなど）に近い状態で動作する場合はＰチャネル型
を用いることが望ましい。なぜなら、ゲート及びソース間電圧の絶対値を大きくできるた
め、スイッチとして、機能させやすい。なお、Ｎチャネル型とＰチャネル型の両方を用い
て、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型
またはＮチャネル型のスイッチが導通すれば電流を流すことができるため、スイッチとし
て機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合で
も、適切に電圧を出力させることができる。また、スイッチをオンまたはオフさせるため
の信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることもできる
。
なお、本発明において、Ａの上にＢ、あるいは、Ａ上にＢ、という記載については、Ａ
上に直接Ｂが接していることに限定されない。直接接してはいない場合、つまり、ＡとＢ
の間に別のものが介在する場合も含むものとする。従って例えば、層Ａの上に（もしくは
層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成さ
れている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されてい
て、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、Ａの上方
にＢ、という記載についても同様であり、Ａの上に直接Ｂが接していることに限定されず
、ＡとＢの間に別のものが介在する場合も含むものとする。従って例えば、層Ａの上方に
、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場
合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上
に直接接して層Ｂが形成されている場合とを含むものとする。なお、Ａの下にＢ、あるい
は、Ａの下方にＢという記載についても、同様であり、直接接している場合と、接してい
ない場合とを含むこととする。
なお、本発明の表示装置は、様々な形態を用いたり、様々な表示素子を有することがで
きる。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子または有機物及び無機物を含むＥ
Ｌ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ
）、プラズマディスプレイ（ＰＤＰ）、デジタル・マイクロミラー・デバイス（ＤＭＤ）
、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコ
ントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装
置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッ
ションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃ
ｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、
液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過
型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電
子ペーパーがある。
なお、本発明における発光素子とは、素子に流れる電流値によって発光輝度を制御する
ことが可能な素子のことを指す。代表的にはＥＬ素子を適用することができる。ＥＬ素子
以外にも、例えば、フィールドエミッションディスプレイ（ＦＥＤ）で用いる素子、ＦＥ
Ｄの一種であるＳＥＤ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅ
ｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などの発光素子を適用することができる。
なお、本発明において、接続されているとは、電気的に接続されていることと同義である
。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的
な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されていてもよ
い。
本発明の表示装置は、発光素子に流れる電流がトランジスタの閾値電圧に依存しない形
で決定されるため、トランジスタの閾値電圧のばらつきを補償することができる。これに
より、発光素子の輝度のばらつきを低減させることができ、画質を向上させることができ
る。
本発明の表示装置における画素の基本構成の一例を示す図。 本発明の表示装置における画素の基本構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素回路の動作について説明する図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成のレイアウトの一例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置における信号線駆動回路の構成例を示す図。 本発明の表示装置における走査線駆動回路の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置の構成例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置に用いるトランジスタの構造を示す図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの断面構造を示す図。 本発明の表示装置に用いるトランジスタの上面図。 本発明の表示装置に用いるトランジスタのマスクパターンの一例を示す図。 本発明の表示装置に用いるトランジスタのマスクパターンの一例を示す図。 本発明の表示装置に用いるトランジスタのマスクパターンの一例を示す図。 本発明の駆動方式を制御するハードウェアの一例を示す図。 本発明の駆動方式を用いたＥＬモジュールの一例を示す図。 本発明の駆動方式を用いた表示パネルの構成例を示す図。 本発明の駆動方式を用いた表示パネルの構成例を示す図。 本発明の駆動方式を用いたＥＬテレビ受像機の一例を示す図。 本発明の駆動方式が適用される電子機器の一例を示す図。 従来の画素構成を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置における画素構成の一例を示す図。 本発明の表示装置に用いる表示パネルの構成の一例を示す図。 本発明の表示装置に用いる発光素子の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多
くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱するこ
となくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。し
たがって、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
まず、本実施形態の表示装置における画素回路の基本的構成について、図１を用いて説
明する。なお、発光素子として、ＥＬ素子を例に挙げて説明する。
図１は、本実施形態の画素構成の中で、トランジスタの閾値電圧を取得するための最小限
の回路構成を示した図である。図１は、第１のトランジスタ１０１及び第２のトランジス
タ１０２、保持容量１０３、走査線１０４、第１の電源線１０５及び第２の電源線１０６
、容量線１０７、発光素子１０８から構成されている。
なお、図１では、第１のトランジスタ１０１及び第２のトランジスタ１０２は、Ｐチャ
ネル型としている。
第１のトランジスタ１０１は、ゲート端子が、第２のトランジスタの第２の電極、及び
保持容量１０３の第１の電極に接続され、第１端子は、第１の電源線１０５に接続され、
第２の電極は、第２のトランジスタ１０２の第１端子に接続されている。第２のトランジ
スタ１０２は、ゲート端子が、走査線１０４に接続されている。保持容量１０３は、第２
の電極が、容量線１０７に接続されている。発光素子は、第２の電極が、第２の電源線１
０６に接続されている。
また、第１の電源線１０５には、電源電位ＶＤＤが印加され、第２の電源線１０６には
、電源電位ＶＳＳが印加され、容量線１０７には、電位ＶＣＬが印加される。なお、電位
の大小関係は、ＶＤＤ＞ＶＳＳ、ＶＤＤ＞ＶＣＬとする。
ここで、第１のトランジスタ１０１は、発光素子１０８に電流を供給する機能を有する
。また、第２のトランジスタは、第１のトランジスタ１０１をダイオード接続の状態にす
るスイッチとしての機能を有する。
なお、本明細書中で、ダイオード接続とは、トランジスタのゲート端子と第１もしくは第
２の電極とが接続された状態を指す。
図１に示した画素回路において、第２のトランジスタ１０２をオンさせることにより、
第１のトランジスタ１０１はダイオード接続の状態となり、保持容量１０３に電流が流れ
、保持容量１０３が充電される。保持容量１０３の充電は、保持容量１０３に保持される
電圧が、電源電位ＶＤＤと第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜と容量線１０
７の電位ＶＣＬとの差ＶＤＤ−｜Ｖｔｈ｜−ＶＣＬになるまで続き、保持容量１０３に保
持される電圧がＶＤＤ−｜Ｖｔｈ｜−ＶＣＬになると第１のトランジスタ１０１はオフし
、保持容量１０３に電流が流れなくなる。
以上の動作により、保持容量１０３に第１のトランジスタ１０１の閾値電圧｜Ｖｔｈ｜
に基づいた電圧を保持することができる。
また、第１のトランジスタがＮチャネル型の場合において、第１のトランジスタの閾値電
圧を取得するための最小限の回路構成を図２に示す。
図２は、第１のトランジスタ２０１及び第２のトランジスタ２０２、保持容量２０３、
走査線２０４、第１の電源線２０５及び第２の電源線２０６、容量線２０７、発光素子２
０８から構成されている。
なお、図２では、第２のトランジスタ２０２は、Ｎチャネル型としている。
なお、第１の電源線２０５には、電源電位ＶＳＳが印加され、第２の電源線２０６には
、電源電位ＶＤＤが印加され、容量線２０７には、電位ＶＣＬが印加される。なお、電位
の大小関係は、ＶＤＤ＞ＶＳＳ、ＶＣＬ＞ＶＳＳとする。
図２に示した画素回路において、第２のトランジスタ２０２をオンさせることにより、
第１のトランジスタ２０１はダイオード接続の状態となり、保持容量２０３に電流が流れ
、保持容量２０３が充電される。保持容量２０３の充電は、保持容量２０３に保持される
電圧が、容量線２０７の電位ＶＣＬと電源電位ＶＳＳと第１のトランジスタ２０１の閾値
電圧｜Ｖｔｈ｜との差ＶＣＬ−ＶＳＳ−｜Ｖｔｈ｜になるまで続き、保持容量２０３に保
持される電圧がＶＣＬ−ＶＳＳ−｜Ｖｔｈ｜になると第１のトランジスタ２０１はオフし
、保持容量２０３に電流が流れなくなる。
以上の動作により、保持容量２０３に第１のトランジスタ２０１の閾値電圧｜Ｖｔｈ｜
に基づいた電圧を保持することができる。
次に、図１もしくは図２に示した基本的な回路構成を有する本実施形態の画素構成につ
いて、図３を用いて説明する。なお、発光素子として、ＥＬ素子を例に挙げて説明する。
図３は、本実施形態の画素回路を示す図である。本実施形態の画素回路は、第１のトラ
ンジスタ３０１〜第５のトランジスタ３０５、第１の保持容量３０６及び第２の保持容量
３０７、信号線３０８、第１の走査線３０９〜第４の走査線３１２、第１の電源線３１３
及び第２の電源線３１４、容量線３１５、発光素子３１６から構成されている。
ここで、第１のトランジスタ３０１は、発光素子３１６に電流を供給するトランジスタ
として用いられ、第２のトランジスタ３０２〜第５のトランジスタ３０５は、配線を接続
するかしないかを選択するスイッチとして用いられる。
第１のトランジスタ３０１は、ゲート端子が、第４のトランジスタ３０４の第２端子、
及び第１の保持容量３０６の第１の電極、及び第２の保持容量３０７の第１の電極に接続
され、第１端子が、第１の電源線３１３に接続され、第２端子が、第４のトランジスタ３
０４の第１端子、及び第５のトランジスタ３０５の第１端子に接続されている。第２のト
ランジスタ３０２は、ゲート端子が、第１の走査線３０９に接続され、第１端子が、信号
線３０８に接続され、第２端子が、第３のトランジスタ３０３の第１端子、及び第１の保
持容量３０６の第２の電極に接続されている。第３のトランジスタ３０３は、ゲート端子
が、第２の走査線３１０に接続され、第２端子が、容量線３１５に接続されている。第４
のトランジスタ３０４は、ゲート端子が、第３の走査線３１１に接続されている。第５の
トランジスタ３０５は、ゲート端子が、第４の走査線３１２に接続され、第２端子が、発
光素子３１６の第１の電極に接続されている。第２の保持容量３０７は、第２の電極が、
容量線３１５に接続されている。発光素子３１６は、第２の電極が、第２の電源線３１４
に接続されている。
また、第１の電源線３１３には、電源電位ＶＤＤが印加され、第２の電源線３１４には
、電源電位ＶＳＳが印加され、容量線３１５には、電位ＶＣＬが印加される。なお、電位
の大小関係は、ＶＤＤ＞ＶＳＳ、ＶＤＤ＞ＶＣＬとする。
なお、図３に示した画素回路では、第１のトランジスタ３０１〜第５のトランジスタ３
０５は全てＰチャネル型としている。
なお、図３における第４のトランジスタ３０４は、図１における第２のトランジスタ１
０２に対応し、図３における第２の保持容量３０７は、図１における保持容量１０３に対
応する。
次に、本実施形態の画素回路の動作について、図４〜図８を用いて説明する。
図４は、信号線３０８及び第１の走査線３０９〜第４の走査線３１２に入力されるビデ
オ信号電圧及びパルスのタイミングチャートを示しており、図５〜図８に示す画素回路の
各動作に合わせて、第１の期間Ｔ１〜第４の期間Ｔ４の４つの期間に分割している。
また、図５〜図８は、各期間における本実施形態の画素回路の接続状態を示す図である
。なお、図５〜図８において、実線で示した箇所は導通しており、破線で示した箇所は導
通していないことを示す。
まず、第１の期間Ｔ１における画素回路の動作について、図５を用いて説明する。図５
は、第１の期間Ｔ１における画素回路の接続状態を示す図である。第１の期間Ｔ１では、
第２の走査線３１０〜第４の走査線３１２がＬレベルとなり、第３のトランジスタ３０３
〜第５のトランジスタ３０５がオンする。また、第１の走査線３０９がＨレベルとなり、
第２のトランジスタ３０２がオフする。これにより、第１のトランジスタ３０１はダイオ
ード接続の状態となり、発光素子３１６に電流が流れる。その結果、第１のトランジスタ
３０１の第２端子、及び第１の保持容量３０６の第１の電極、及び第２の保持容量３０７
の第１の電極の電位が下降し、第１の保持容量３０６及び第２の保持容量３０７に、ある
初期電圧が保持される。
以上の動作により、第１の期間Ｔ１では、第１の保持容量３０６及び第２の保持容量３
０７に、ある初期電圧を保持する。本明細書中では、この動作を初期化と呼ぶ。
次に、第２の期間Ｔ２における画素回路の動作について、図６を用いて説明する。図６
は、第２の期間Ｔ２における画素回路の接続状態を示す図である。第２の期間Ｔ２では、
第２の走査線３１０及び第３の走査線３１１がＬレベルとなり、第３のトランジスタ３０
３及び第４のトランジスタ３０４がオンする。また、第１の走査線３０９及び第４の走査
線３１２がＨレベルとなり、第２のトランジスタ３０２及び第５のトランジスタ３０５が
オフする。これにより、第１のトランジスタ３０１はダイオード接続の状態となり、並列
接続された第１の保持容量３０６及び第２の保持容量３０７に電流が流れ、第１の保持容
量３０６及び第２の保持容量３０７がともに充電される。第１の保持容量３０６及び第２
の保持容量３０７の充電は、第１の保持容量３０６及び第２の保持容量３０７に保持され
る電圧が、電源電位ＶＤＤと第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜と容量線３
１５の電位ＶＣＬとの差ＶＤＤ−｜Ｖｔｈ｜−ＶＣＬになるまで続き、第１の保持容量３
０６及び第２の保持容量３０７に保持される電圧がＶＤＤ−｜Ｖｔｈ｜−ＶＣＬになると
第１のトランジスタ３０１はオフし、第１の保持容量３０６及び第２の保持容量３０７に
電流が流れなくなる。
以上の動作により、第２の期間Ｔ２では、第１の保持容量３０６及び第２の保持容量３
０７に第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持する。
なお、第２の期間Ｔ２で、第１の保持容量３０６及び第２の保持容量３０７に第１のト
ランジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持させるためには、予め、第
１のトランジスタ３０１の第２端子の電位を、電源電位ＶＤＤと第１のトランジスタ３０
１の閾値電圧｜Ｖｔｈ｜との差ＶＤＤ−｜Ｖｔｈ｜よりも低くしておかなければならない
。したがって、第１の期間Ｔ１で発光素子３１６に電流を流すことにより、第１のトラン
ジスタ３０１の第２端子の電位を確実にＶＤＤ−｜Ｖｔｈ｜よりも低くすることができ、
閾値電圧の取得を確実に行うことができるようになる。
次に、第３の期間Ｔ３における画素回路の動作について、図７を用いて説明する。図７
は、第３の期間Ｔ３における画素回路の接続状態を示す図である。第３の期間Ｔ３では、
第１の走査線３０９がＬレベルとなり、第２のトランジスタ３０２がオンする。また、第
２の走査線３１０〜第４の走査線３１２がＨレベルとなり、第３のトランジスタ３０３〜
第５のトランジスタ３０５がオフする。また、信号線３０８には、ビデオ信号電圧Ｖｄａ
ｔａが印加される。これにより、第１の保持容量３０６及び第２の保持容量３０７が直列
に接続され、それぞれの保持容量の容量比に基づいた電圧が、第１の保持容量３０６及び
第２の保持容量３０７のそれぞれに保持される。このとき、第１の保持容量３０６及び第
２の保持容量３０７のそれぞれに保持される電圧をＶＣ１（Ｔ３）、ＶＣ２（Ｔ３）とす
ると、ＶＣ１（Ｔ３）、ＶＣ２（Ｔ３）は以下の（１）式、（２）式のように表される。
Figure 0005779670
Figure 0005779670
なお、Ｃ１は第１の保持容量３０６の容量値、Ｃ２は第２の保持容量３０７の容量値を
表す。
以上の動作により、第３の期間Ｔ３では、第１の保持容量３０６及び第２の保持容量３
０７に、ビデオ信号電圧Ｖｄａｔａ及び第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜
に基づいた電圧を保持する。
次に、第４の期間Ｔ４における画素回路の動作について、図８を用いて説明する。図８
は、第４の期間Ｔ４における画素回路の接続状態を示す図である。第４の期間Ｔ４では、
第４の走査線３１２がＬレベルとなり、第５のトランジスタ３０５がオンする。また、第
１の走査線３０９〜第３の走査線３１１がＨレベルとなり、第２のトランジスタ３０２〜
第４のトランジスタ３０４がオフする。これにより、第１のトランジスタ３０１のゲート
電極には、第２の保持容量３０７に保持される電圧ＶＣ２（Ｔ３）と容量線３１５の電位
ＶＣＬとの和ＶＣ２（Ｔ３）＋ＶＣＬが加えられるため、期間Ｔ４での第１のトランジス
タ３０１のゲート・ソース間電圧をＶｇｓ（Ｔ４）とすると、Ｖｇｓ（Ｔ４）は以下の（
３）式のように表される。
Figure 0005779670
したがって、第１のトランジスタ３０１のドレインとソースの間に流れる電流ＩＯＬＥ
Ｄは以下の（４）式のように表され、この電流が第５のトランジスタ３０５を通って発光
素子３１６に流れ、発光素子３１６が発光する。
Figure 0005779670
ただし、βは、トランジスタの移動度やサイズ、酸化膜による容量などで与えられる定
数である。
以上の動作により、第４の期間Ｔ４では、発光素子３１６にビデオ信号電圧Ｖｄａｔａ
に依存した電流ＩＯＬＥＤが流れ、発光素子３１６が発光する。
ここで、図３に示した画素回路の動作過程において、第１のトランジスタ３０１〜第５
のトランジスタ３０５が有する機能を改めて説明する。
第１のトランジスタ３０１は、第４の期間Ｔ４で発光素子３１６に電流を供給する機能
を有する。
第２のトランジスタ３０２は、第３の期間Ｔ３でビデオ信号電圧Ｖｄａｔａを画素に入
力するために、第１の保持容量３０６の第２の電極と信号線３０８とを接続するスイッチ
として機能する。
第３のトランジスタ３０３は、第２の期間Ｔ２で第１の保持容量３０６に第１のトラン
ジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持するために、第１の保持容量３
０６の第２の電極と容量線３１５とを接続するスイッチとして機能する。
第４のトランジスタ３０４は、第２の期間Ｔ２で第１の保持容量３０６及び第２の保持
容量３０７に第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持する
ために、第１のトランジスタ３０１をダイオード接続の状態にするスイッチとして機能す
る。
第５のトランジスタ３０５は、第２の期間Ｔ２及び第３の期間Ｔ３では発光素子３１６
に電流を流さずに、第１の期間Ｔ１及び第４の期間Ｔ４で発光素子３１６に電流を流すよ
うに制御する、つまり、発光素子３１６への電流の供給を制御するためのスイッチとして
機能する。
以上のような動作過程によって、発光素子３１６に電流ＩＯＬＥＤを供給し、発光素子
３１６を電流ＩＯＬＥＤに応じた輝度で発光させることができる。このとき、（４）式に
示したように、発光素子３１６に流れる電流ＩＯＬＥＤは、第１のトランジスタ３０１の
閾値電圧｜Ｖｔｈ｜に依存しない形で表されるため、トランジスタの閾値電圧のばらつき
を補償することができる。
なお、第４の期間Ｔ４で第１のトランジスタ３０１をオンさせるために、ビデオ信号電
圧Ｖｄａｔａを容量線３１５の電位ＶＣＬ以下に設定する。
なお、容量線３１５の電位ＶＣＬは、電源電位ＶＤＤと第１のトランジスタ３０１の閾
値電圧｜Ｖｔｈ｜との差ＶＤＤ−｜Ｖｔｈ｜よりも低い電位であればよい。なお、第１の
保持容量３０６、及び第２の保持容量３０７に、第１のトランジスタ３０１の閾値電圧｜
Ｖｔｈ｜やビデオ信号電圧Ｖｄａｔａなどに基づいた電圧を確実に保持できるようにする
ために、容量線３１５の電位ＶＣＬは、より低い方が望ましい。しかし、ビデオ信号電圧
Ｖｄａｔａを容量線３１５の電位ＶＣＬ以下に設定するため、容量線３１５の電位ＶＣＬ
をあまりに低くしすぎると、ビデオ信号電圧Ｖｄａｔａをさらに低くしなければならなく
なる。したがって、容量線３１５の電位ＶＣＬをある適当な範囲内で設定するのが、より
望ましい。例えば、容量線３１５の電位ＶＣＬの範囲を、−（ＶＤＤ＋ＶＳＳ）／２≦Ｖ
ＣＬ≦（ＶＤＤ＋ＶＳＳ）／２と設定してもよい。
図３で示した画素回路では、第１のトランジスタ３０１をＰチャネル型としているが、
第１のトランジスタ３０１をＮチャネル型としてもよい。ここで、第１のトランジスタを
Ｎチャネル型とした場合の画素構成を、図９に示す。
図９の画素回路は、第１のトランジスタ９０１〜第５のトランジスタ９０５、第１の保
持容量９０６及び第２の保持容量９０７、信号線９０８、第１の走査線９０９〜第４の走
査線９１２、第１の電源線９１３及び第２の電源線９１４、容量線９１５、発光素子９１
６から構成されている。
なお、図９の画素回路では、第２のトランジスタ９０２〜第５のトランジスタ９０５を
全てＮチャネル型としている。
ここで、第１のトランジスタ９０１は、発光素子９１６に電流を供給するトランジスタ
として用いられ、第２のトランジスタ９０２〜第５のトランジスタ９０５は、配線を接続
するかしないかを選択するスイッチとして用いられる。
第１のトランジスタ９０１は、ゲート電極が、第４のトランジスタ９０４の第２端子、
及び第１の保持容量９０６の第１の電極、及び第２の保持容量９０７の第１の電極に接続
され、第１端子が、第１の電源線９１３に接続され、第２端子が、第４のトランジスタ９
０４の第１端子、及び第５のトランジスタ９０５の第１端子に接続されている。第２のト
ランジスタ９０２は、ゲート端子が、第１の走査線９０９に接続され、第１端子が、信号
線９０８に接続され、第２端子が、第３のトランジスタ９０３の第１端子、及び第１の保
持容量９０６の第２の電極に接続されている。第３のトランジスタ９０３は、ゲート端子
が、第２の走査線９１０に接続され、第２端子が、容量線９１５に接続されている。第４
のトランジスタ９０４は、ゲート端子が、第３の走査線９１１に接続されている。第５の
トランジスタ９０５は、ゲート端子が、第４の走査線９１２に接続され、第２端子が、発
光素子９１６の第２の電極に接続されている。第２の保持容量９０７は、第２の電極が、
容量線９１５に接続されている。発光素子９１６は、第１の電極が、第２の電源線９１４
に接続されている。
また、第１の電源線９１３には、電源電位ＶＳＳが印加され、第２の電源線９１４には
、電源電位ＶＤＤが印加され、容量線９１５には、電位ＶＣＬが印加される。なお、電位
の大小関係は、ＶＤＤ＞ＶＳＳ、ＶＣＬ＞ＶＳＳとする。
なお、図９における第４のトランジスタ９０４は、図２における第２のトランジスタ２
０２に対応し、図９における第２の保持容量９０７は、図２における保持容量２０３に対
応する。
次に、本実施形態の画素回路の動作について、図１０を用いて説明する。
図１０は、信号線９０８及び第１の走査線９０９〜第４の走査線９１２に入力されるビ
デオ信号電圧及びパルスのタイミングチャートを示す。第１〜第５のトランジスタが全て
Ｎチャネル型となったため、第１の走査線９０９〜〜第４の走査線９１２に入力されるパ
ルスのタイミングについては、全てのトランジスタがＰチャネル型である場合（図４）に
対してＨレベル及びＬレベルが反転している。また、画素回路の各動作に合わせて、第１
の期間Ｔ１〜第４の期間Ｔ４の４つの期間に分割している。
第１の期間Ｔ１〜第４の期間Ｔ４における図９の画素回路の動作は、図３に示した画素
回路の動作と同じである。つまり、第１の期間Ｔ１では、第１の保持容量９０６及び第２
の保持容量９０７に、ある初期電圧を保持する。つまり、初期化を行う。次に、第２の期
間Ｔ２では、第１の保持容量９０６及び第２の保持容量９０７に第１のトランジスタ９０
１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持する。次に、第３の期間Ｔ３では、第１の
保持容量９０６及び第２の保持容量９０７に、ビデオ信号電圧Ｖｄａｔａ及び第１のトラ
ンジスタ９０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持する。そして、第４の期間Ｔ
４では、発光素子９１６にビデオ信号電圧Ｖｄａｔａに依存した電流ＩＯＬＥＤが流れ、
発光素子９１６が発光する。なお、発光素子９１６に流れる電流ＩＯＬＥＤは、図３の画
素回路と同様に（４）式で表される。
なお、第２の期間Ｔ２で、第１の保持容量９０６及び第２の保持容量９０７に第１のト
ランジスタ９０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持させるためには、予め、第
１のトランジスタ９０１の第２端子の電位を、電源電位ＶＳＳと第１のトランジスタ９０
１の閾値電圧｜Ｖｔｈ｜との和ＶＳＳ＋｜Ｖｔｈ｜よりも高くしておかなければならない
。したがって、第１の期間Ｔ１で発光素子９１６に電流を流すことにより、第１のトラン
ジスタ９０１の第２端子の電位を確実にＶＳＳ＋｜Ｖｔｈ｜よりも高くすることができ、
閾値電圧の取得及び補償を確実に行うことができるようになる。
なお、図９に示した画素回路の動作過程において、第１のトランジスタ９０１〜第５の
トランジスタ９０５が有する機能は、それぞれ、図３に示した画素回路における第１のト
ランジスタ３０１〜第５のトランジスタ３０５と同じ機能を有する。
以上のような動作過程によって、発光素子９１６に電流ＩＯＬＥＤを供給し、発光素子
９１６を電流ＩＯＬＥＤに応じた輝度で発光させることができる。このとき、（４）式に
示したように、発光素子９１６に流れる電流ＩＯＬＥＤは、第１のトランジスタ９０１の
閾値電圧Ｖｔｈに依存しない形で表されるため、トランジスタの閾値電圧のばらつきを補
償することができる。
なお、第４の期間Ｔ４で第１のトランジスタ９０１をオンさせるために、ビデオ信号電
圧Ｖｄａｔａを容量線９１５の電位ＶＣＬ以上に設定する。
なお、容量線９１５の電位ＶＣＬは、電源電位ＶＳＳと第１のトランジスタ９０１の閾
値電圧｜Ｖｔｈ｜の和ＶＳＳ＋｜Ｖｔｈ｜よりも高い電位であればよい。なお、第１の保
持容量９０６及び第２の保持容量９０７に、第１のトランジスタ９０１の閾値電圧｜Ｖｔ
ｈ｜やビデオ信号電圧Ｖｄａｔａなどに基づいた電圧を確実に保持できるようにするため
に、容量線９１５の電位ＶＣＬは、より高い方が望ましい。しかし、ビデオ信号電圧Ｖｄ
ａｔａを容量線９１５の電位ＶＣＬ以上に設定するため、容量線９１５の電位ＶＣＬをあ
まりに高くしすぎると、ビデオ信号電圧Ｖｄａｔａをさらに高くしなければならなくなる
。したがって、容量線９１５の電位ＶＣＬをある適当な範囲内で設定するのが、より望ま
しい。例えば、容量線９１５の電位ＶＣＬの範囲を、（ＶＤＤ＋ＶＳＳ）／２≦ＶＣＬ≦
３×（ＶＤＤ＋ＶＳＳ）／２と設定してもよい。
以上より、本実施形態の画素構成によって、トランジスタの閾値電圧のばらつきを補償
し、輝度のばらつきを低減させることができるため、画質を向上させることができる。
また、本実施形態の画素回路において、（４）式に示したように、発光素子に流れる電
流ＩＯＬＥＤは、第１及び第２の保持容量の容量比に依存し、容量比が一定であればＩＯ
ＬＥＤも一定となる。ここで、第１及び第２の保持容量は、通常は同一工程で作成される
ことから、仮に製造時におけるマスクパターンの位置合わせにずれが生じたとしても、容
量の誤差は第１及び第２の保持容量においてほぼ等しい割合となる。したがって、製造誤
差が生じた場合であっても［Ｃ１／（Ｃ１＋Ｃ２）］の値はほぼ一定の値を維持すること
が可能であり、ＩＯＬＥＤもほぼ一定の値を維持することが可能である。
また、多くの画素が同時に発光すると、電源電位ＶＤＤが印加されている電源線での電
圧降下の影響により、電源線に印加されている電源電位ＶＤＤの大きさが画素の配置位置
ごとに変化し、ばらついてしまうが、本実施形態の画素回路において、（４）式に示した
ように、発光素子に流れる電流ＩＯＬＥＤは、電源電位ＶＤＤに依存しない形で表される
ため、電源線での電圧降下による電源電位ＶＤＤのばらつきの影響を排除することができ
る。
なお、本実施形態において、第１及び第２の保持容量は、金属で形成してもよいし、Ｍ
ＯＳトランジスタで形成してもよい。
例えば、図３に示した画素回路において、第１及び第２の保持容量をＭＯＳトランジス
タで形成した場合の例を図１１、図１２に示す。
図１１は、第１の保持容量３０６及び第２の保持容量３０７を、Ｐチャネル型トランジ
スタで形成した場合を示している。Ｐチャネル型トランジスタで保持容量を形成する場合
、電荷を保持するために、該Ｐチャネル型トランジスタにチャネル領域を誘起させる必要
があるため、該Ｐチャネル型トランジスタのゲート端子の電位を、該Ｐチャネル型トラン
ジスタの第１及び第２端子の電位よりも低くしなければならない。図３に示した画素回路
の場合、第１の保持容量３０６及び第２の保持容量３０７において、第１の電極の方が第
２の電極よりも電位が高くなるため、該Ｐチャネル型トランジスタを保持容量として機能
させるために、該Ｐチャネル型トランジスタの第１及び第２端子を、第１の保持容量３０
６及び第２の保持容量３０７の第１の電極として接続し、該Ｐチャネル型トランジスタの
ゲート端子を、第１の保持容量３０６及び第２の保持容量３０７の第２の電極として接続
する。
図１２は、第１の保持容量３０６及び第２の保持容量３０７を、Ｎチャネル型トランジ
スタで形成した場合を示している。Ｎチャネル型トランジスタで保持容量を形成する場合
、電荷を保持するために、該Ｎチャネル型トランジスタにチャネル領域を誘起させる必要
があるため、該Ｎチャネル型トランジスタのゲート端子の電位を、該Ｎチャネル型トラン
ジスタの第１及び第２端子の電位よりも高くしなければならない。したがって、該Ｎチャ
ネル型トランジスタを保持容量として機能させるために、該Ｎチャネル型トランジスタの
ゲート端子を、第１の保持容量３０６及び第２の保持容量３０７の第１の電極として接続
し、該Ｎチャネル型トランジスタの第１及び第２端子を、第１の保持容量３０６及び第２
の保持容量３０７の第２の電極として接続する。
また、別の例として、図９に示した画素回路において、第１及び第２の保持容量をＭＯ
Ｓトランジスタで形成した場合の例を図１３、図１４に示す。
図１３は、第１の保持容量９０６及び第２の保持容量９０７を、Ｎチャネル型トランジ
スタで形成した場合を示している。図９に示した画素回路の場合、第１の保持容量３０６
及び第２の保持容量３０７において、第２の電極の方が第１の電極よりも電位が高くなる
ため、該Ｎチャネル型トランジスタを保持容量として機能させるために、該Ｎチャネル型
トランジスタの第１及び第２端子を、第１の保持容量９０６及び第２の保持容量９０７の
第１の電極として接続し、該Ｎチャネル型トランジスタのゲート端子を、第１の保持容量
９０６及び第２の保持容量９０７の第２の電極として接続する。
図１４は、第１の保持容量９０６及び第２の保持容量９０７を、Ｐチャネル型トランジ
スタで形成した場合を示している。Ｐチャネル型トランジスタを保持容量として機能させ
るために、該Ｐチャネル型トランジスタのゲート端子を、第１の保持容量９０６及び第２
の保持容量９０７の第１の電極として接続し、該Ｐチャネル型トランジスタの第１及び第
２端子を、第１の保持容量９０６及び第２の保持容量９０７の第２の電極として接続する
。
なお、図１１〜図１４において、第１及び第２の保持容量を同じ導電形式のトランジス
タで形成したが、これに限定されない。互いに異なる導電形式のトランジスタで形成して
もよい。
本実施形態のように、第１及び第２の保持容量を第１のトランジスタのゲート端子と容
量線との間に接続することにより、特に第１及び第２の保持容量をＭＯＳトランジスタで
形成した場合、該ＭＯＳトランジスタのゲート・ソース間に、常に該ＭＯＳトランジスタ
の閾値電圧よりも大きい電圧がかかるため、該ＭＯＳトランジスタに常にチャネル領域を
誘起させることができ、常に保持容量として機能させることができる。したがって、画素
回路の動作過程の中で、保持容量に所望の電圧を正しく保持することが可能となる。
また、本実施形態の画素構成において、第１〜第５のトランジスタのそれぞれが有する
チャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの値の中で、第１のトランジスタが有するＷ／Ｌ
の値が最大となるようにすると、第１のトランジスタのドレインとソースの間を流れる電
流をより大きくすることができる。これにより、第１の期間Ｔ１で第１のトランジスタの
閾値電圧｜Ｖｔｈ｜に基づいた電圧を取得するときに、より大きな電流によって動作を行
うことができるため、より迅速な動作ができるようになる。また、第４の期間Ｔ４で発光
素子に流れる電流ＩＯＬＥＤをより大きくすることができ、輝度をより高くすることが可
能となる。
なお、本実施形態では、第２の走査線と第３の走査線とに入力されるパルスのタイミン
グが同じであるため、第３のトランジスタと第４のトランジスタを、第２の走査線もしく
は第３の走査線のいずれか一方の走査線で制御してもよい。
例えば、図３に示した画素回路において、第３のトランジスタ３０３及び第４のトラン
ジスタ３０４を第２の走査線３１０によって制御する場合の例を図１５に示す。なお、図
１５では、第３のトランジスタ３０３のゲート端子、及び第４のトランジスタ３０４のゲ
ート端子が、第２の走査線３１０に接続されている。
また、別の例として、図９に示した画素回路において、第３のトランジスタ９０３及び
第４のトランジスタ９０４を第２の走査線９１０によって制御する場合の例を図１６に示
す。なお、図１６では、第３のトランジスタ９０３のゲート端子、及び第４のトランジス
タ９０４のゲート端子が、第２の走査線９１０に接続されている。
このように、第３及び第４のトランジスタを同一の走査線で制御することにより、走査
線の本数を減らすことができ、画素の開口率を上げることができる。
なお、本実施形態では、第２〜第５のトランジスタをすべてＰチャネル型、もしくはす
べてＮチャネル型というように、同じ導電形式のトランジスタとしていたが、これに限定
されない。Ｐチャネル型とＮチャネル型とを両方とも用いて回路を構成してもよい。
例えば、図３において、第４のトランジスタ３０４をＮチャネル型とし、第４のトラン
ジスタ３０４以外のトランジスタをＰチャネル型としてもよい。この画素回路を図１７に
示す。また、信号線３０８及び第１の走査線３０９〜第４の走査線３１２に入力されるビ
デオ信号電圧及びパルスのタイミングチャートを図１８に示す。
このように、第４のトランジスタ３０４をＮチャネル型とすると、第４のトランジスタ
３０４での漏れ電流がＰチャネル型トランジスタの場合よりも小さくなるため、第１の保
持容量３０６及び第２の保持容量３０７に保持した電荷の漏れが少なくなり、第１の保持
容量３０６及び第２の保持容量３０７で保持した電圧の変動が小さくなる。これにより、
特に発光期間（Ｔ４）において、第１のトランジスタ３０１のゲート端子に常に一定の電
圧が印加されるため、発光素子３１６に一定の電流を供給することができる。その結果、
発光素子３１６を一定の輝度で発光させることができ、輝度ムラを低減させることができ
る。
なお、第２のトランジスタ〜第５のトランジスタがどちらの導電形式であるかについて
は、上記の内容に限定されない。
（実施の形態２）
実施の形態１では、容量線を別に設けていたが、既存の他の配線を容量線の代わりとし
て用いてもよい。例えば、第１〜第４の走査線のいずれか１つを容量線の代わりとして用
いることにより、容量線を削除することが可能である。本実施形態では、容量線の代わり
として第１〜第４の走査線のいずれか１つを用いた場合について説明する。なお、発光素
子として、ＥＬ素子を例に挙げて説明する。
例えば、図３において、容量線の代わりとして前行の第１の走査線を用いた場合の画素
回路の例を図１９に示す。図１９では、あるｉ行目の画素Ｐｉｘｅｌ（ｉ）の容量線の代
わりに、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１の走査線１９０９を用いてお
り、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の第３のトランジスタ１９２３の第２端子、及び第２
の保持容量１９２７の第２端子が、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１の
走査線１９０９に接続されている。
また、信号線１９０８、及び（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１の走査
線１９０９〜第４の走査線１９１２、及びｉ行目の画素Ｐｉｘｅｌ（ｉ）の第１の走査線
１９２９〜第４の走査線１９３２に入力されるビデオ信号電圧及びパルスのタイミングチ
ャートを図２０に示す。なお、図２０に記載の期間Ｔ１〜Ｔ４は、ｉ行目の画素Ｐｉｘｅ
ｌ（ｉ）の動作に対応したものである。
図１９に示すような画素構成にすると、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の第３のトラン
ジスタ１９２３の第２端子、及び第２の保持容量１９２７の第２端子には、（ｉ−１）行
目の画素Ｐｉｘｅｌ（ｉ−１）の第１の走査線１９０９に印加される電位が印加される。
したがって、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の第３のトランジスタ１９２３の第２端子、
及び第２の保持容量１９２７の第２の電極には、期間Ｔ２ではＬレベルの電位が印加され
、期間Ｔ１、Ｔ３、Ｔ４ではＨレベルの電位が印加される。これにより、各期間でｉ行目
の画素Ｐｉｘｅｌ（ｉ）の第３のトランジスタ１９２３の第２端子、及び第２の保持容量
１９２７の第２の電極に一定の電位を印加することができるため、実施の形態１で説明し
たような画素回路の動作を行うことができる。
また、別の例として、図９において、容量線の代わりとして前行の第１の走査線を用い
た場合の例を図２１に示す。図２１では、あるｉ行目の画素Ｐｉｘｅｌ（ｉ）の容量線の
代わりに、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１の走査線２１０９を用いて
おり、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の第３のトランジスタ２１２３の第２端子、及び第
２の保持容量２１２７の第２の電極が、（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第
１の走査線２１０９に接続されている。
また、信号線２１０８、及び（ｉ−１）行目の画素Ｐｉｘｅｌ（ｉ−１）の第１の走査
線２１０９〜第４の走査線２１１２、及びｉ行目の画素Ｐｉｘｅｌ（ｉ）の第１の走査線
２１２９〜第４の走査線２１３２に入力されるビデオ信号電圧及びパルスのタイミングチ
ャートを図２２に示す。なお、図２２に記載の期間Ｔ１〜Ｔ４は、ｉ行目の画素Ｐｉｘｅ
ｌ（ｉ）の動作に対応したものである。
図２１に示すような画素構成にすると、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の第３のトラン
ジスタ２１２３の第２端子、及び第２の保持容量２１２７の第２の電極には、（ｉ−１）
行目の画素Ｐｉｘｅｌ（ｉ−１）の第１の走査線２１０９に印加される電位が印加される
。したがって、ｉ行目の画素Ｐｉｘｅｌ（ｉ）の第３のトランジスタ２１２３の第２端子
、及び第２の保持容量２１２７の第２の電極には、期間Ｔ２ではＨレベルの電位が印加さ
れ、期間Ｔ１、Ｔ３、Ｔ４ではＬレベルの電位が印加される。これにより、各期間でｉ行
目の画素Ｐｉｘｅｌ（ｉ）の第３のトランジスタ２１２３の第２端子、及び第２の保持容
量２１２７の第２の電極に一定の電位を印加することができるため、実施の形態１で説明
したような画素回路の動作を行うことができる。
このように、容量線の代わりとして前行の第１の走査線を用いることにより、容量線を
新たに設ける必要がなくなるため、配線の本数を減らすことができ、画素の開口率を上げ
ることができる。また、容量線に印加する電圧を新たに生成する必要がなくなるため、そ
のための回路を削減することができるとともに、消費電力も削減することができる。
なお、容量線の代わりとして用いる走査線は、前行の第１の走査線に限定されない。容
量線の代わりとして前行の第２〜第４の走査線のいずれか１つを用いてもよい。また、次
行の第１〜第４の走査線のいずれか１つを用いてもよい。なお、当行の画素の発光期間（
Ｔ４）中、前行の第１の走査線及び前行の第４の走査線には一定の電位が印加されるため
、当行の画素の発光期間中に発光素子に流れる電流を一定値に保つことができ、発光素子
を一定の輝度で発光させることができる。したがって、容量線の代わりとして、前行の第
１の走査線もしくは前行の第４の走査線を用いることが望ましい。
なお、本実施形態で述べた内容は、実施の形態１で述べた内容と自由に組み合わせて実
施することができる。
（実施の形態３）
実施の形態１及び実施の形態２において、初期化を行うときに発光素子に電流を流して
いたが、これまで示してきた画素回路に、新たに初期化用トランジスタを追加することに
より、初期化を行うことも可能である。本実施形態では、初期化用トランジスタを用いて
初期化を行う方法について説明する。なお、発光素子として、ＥＬ素子を例に挙げて説明
する。
初期化を行うためには、第１のトランジスタの第２端子を、ある初期電位に設定する必
要がある。このとき、第１のトランジスタの第２端子と他の素子の電極もしくは他の配線
とを、初期化用トランジスタを介して接続し、初期化用トランジスタをオンさせることに
より、第１のトランジスタの第２端子を、接続先の電極もしくは配線が有する電位に設定
することができる。
つまり、初期化用トランジスタは、第１のトランジスタの第２端子の電位をある初期電
位に設定するために、第１のトランジスタの第２端子と他の素子の電極もしくは他の配線
とを接続するスイッチとして機能する。
例えば、図３に示した画素回路の場合、第１の保持容量３０６及び第２の保持容量３０
７に第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持させるために
は、予め、第１のトランジスタ３０１の第２端子の電位を、電源電位ＶＤＤと第１のトラ
ンジスタ３０１の閾値電圧｜Ｖｔｈ｜との差ＶＤＤ−｜Ｖｔｈ｜よりも低くしておかなけ
ればならない。そこで、第１の期間Ｔ１で、第１のトランジスタ３０１の第２端子と他の
素子の電極もしくは他の配線とを、初期化トランジスタを介して接続することにより、第
１のトランジスタ３０１の第２端子の電位をＶＤＤ−｜Ｖｔｈ｜よりも低い初期電圧に設
定することができる。
ここで、図３に示した画素回路に、初期化用トランジスタを設けた場合の例を図２３に
示す。図２３では、図３に示した画素回路に、新たに初期化用トランジスタである第６の
トランジスタ２３１７と第５の走査線２３１８を加えている。なお、第６のトランジスタ
２３１７は、ゲート端子が、第５の走査線２３１８に接続され、第１端子が、第１のトラ
ンジスタ３０１の第２端子、及び第４のトランジスタ３０４の第１端子、及び第５のトラ
ンジスタ３０５の第１端子に接続され、第２端子が、第２のトランジスタ３０２の第２端
子、及び第３のトランジスタ３０３の第１端子、及び第１の保持容量３０６の第２の電極
に接続されている。
次に、図２３に示した画素回路の動作について、図２４、図２５を用いて説明する。
図２４は、信号線３０８及び第１の走査線３０９〜第５の走査線２３１８に入力される
ビデオ信号電圧及びパルスのタイミングチャートを示しており、画素回路の各動作に合わ
せて、Ｔ１〜Ｔ４の４つの期間に分割している。
第１の期間Ｔ１における画素回路の動作について、図２５を用いて説明する。期間Ｔ１
では、第２の走査線３１０、第３の走査線３１１、第５の走査線２３１８がＬレベルとな
り、第３のトランジスタ３０３、第４のトランジスタ３０４、第６のトランジスタ２３１
７がオンする。また、第１の走査線３０９及び第４の走査線３１２がＨレベルとなり、第
２のトランジスタ３０２及び第５のトランジスタ３０５がオフする。これにより、第１の
トランジスタ３０１の第２端子と容量線３１５が接続されるため、第１のトランジスタ３
０１の第２端子、及び第１の保持容量３０６の第１の電極、及び第２の保持容量３０７の
第１の電極の電位が、容量線３１５の電位ＶＣＬと等しくなる。
以上の動作により、期間Ｔ１では、第１のトランジスタ３０１の第２端子、及び第１の
保持容量３０６の第１の電極、及び第２の保持容量３０７の第１の電極の電位を、初期電
位として、容量線３１５の電位ＶＣＬに設定する。
このように、期間Ｔ１で、第１のトランジスタ３０１の第２端子の電位を、ＶＤＤ−｜
Ｖｔｈ｜よりも低い電位である容量線３１５の電位ＶＣＬに設定することにより、第１の
トランジスタ３０１の第２端子の電位を確実にＶＤＤ−｜Ｖｔｈ｜よりも低くすることが
でき、閾値電圧の補償を確実に行うことができるようになる。
なお、期間Ｔ２〜Ｔ４においては、第５の走査線２３１８をＨレベルとし、第６のトラ
ンジスタ２３１７をオフとする。そして、図３に示した画素回路と同じ動作を行う。
なお、第６のトランジスタ２３１７は、初期化を行う期間Ｔ１に、第１のトランジスタ
３０１の第２端子が、ＶＤＤ−｜Ｖｔｈ｜よりも低い電位に設定されるように接続すれば
よい。
例えば、図２６に示すように、第６のトランジスタ２３１７の第１端子を、第１のトラ
ンジスタ３０１のゲート端子、及び第４のトランジスタ３０４の第２端子、及び第１の保
持容量３０６の第１の電極、及び第２の保持容量３０７の第１の電極に接続してもよい。
また、図２７に示すように、第６のトランジスタ２３１７の第２端子を、容量線３１５に
接続してもよい。また、図６５に示すように、第６のトランジスタ２３１７の第２端子を
、第２の走査線３１０に接続してもよいし、図６６に示すように、第６のトランジスタ２
３１７の第２端子を、第３の走査線３１１に接続してもよい。
また、第１のトランジスタ３０１の第２端子を、ある初期電位に設定するために、新た
に初期化線（初期化用電源線）を設けてもよい。
例えば、図３に示した画素回路に初期化用トランジスタと初期化線を設けた場合の例を
図２８に示す。図２８では、図３に示した画素回路に、新たに初期化用トランジスタであ
る第６のトランジスタ２３１７、第５の走査線２３１８、初期化線２８１９を加えている
。なお、第６のトランジスタ２３１７は、ゲート端子が、第５の走査線２３１８に接続さ
れ、第１端子が、第１のトランジスタ３０１の第２端子、及び第４のトランジスタ３０４
の第１端子、及び第５のトランジスタ３０５の第１端子に接続され、第２端子が、初期化
線２８１９に接続されている。
また、初期化線２８１９には、初期化電位Ｖｉｎｉが印加される。なお、電位の大小関
係は、Ｖｉｎｉ＜ＶＤＤ−｜Ｖｔｈ｜とする。
図２８に示した画素回路の第１の期間Ｔ１での動作を、図２９に示す。期間Ｔ１では、
第１のトランジスタ３０１はダイオード接続の状態となり、初期化線２８１９に電流が流
れる。その結果、第１のトランジスタ３０１の第２端子、及び第１の保持容量３０６の第
１の電極、及び第２の保持容量３０７の第１の電極の電位が初期化線２８１９の電位と等
しくなり、第１の保持容量３０６及び第２の保持容量３０７に、初期化電位Ｖｉｎｉと容
量線３１５の電位ＶＣＬとの差Ｖｉｎｉ−ＶＣＬが保持される。
以上の動作により、期間Ｔ１では、第１の保持容量３０６及び第２の保持容量３０７に
初期電圧として、初期化線２８１９の電位と容量線３１５の電位との差に相当する電圧を
保持する。
このように、初期化線２８１９を設け、第１のトランジスタ３０１の第２端子の電位を
、ＶＤＤ−｜Ｖｔｈ｜よりも低い電位である初期化電位Ｖｉｎｉと容量線３１５の電位Ｖ
ＣＬとの差Ｖｉｎｉ−ＶＣＬに設定することにより、第１のトランジスタ３０１の第２端
子の電位を確実にＶＤＤ−｜Ｖｔｈ｜よりも低くすることができ、閾値電圧の補償を確実
に行うことができるようになる。
なお、第６のトランジスタ２３１７は、第１のトランジスタ３０１の第２端子が、初期
化電位Ｖｉｎｉに設定されるように接続すればよい。例えば、図３０に示すように、第６
のトランジスタ２３１７の第１端子を、第１のトランジスタ３０１のゲート端子、及び第
４のトランジスタ３０４の第２端子、及び第１の保持容量３０６の第１の電極、及び第２
の保持容量３０７の第１の電極に接続してもよい。
このように、新たに初期化用トランジスタ及び初期化線を追加することによって初期化
を行うことにより、第１のトランジスタの閾値電圧の取得及び補償を、より確実に行うこ
とができるようになる。
また、実施の形態１で説明した初期化の方法では、初期化を行っている最中に発光素子
に電流が流れるため、期間Ｔ１で発光素子が発光していたが、この方法では、初期化を行
っている最中に発光素子に電流が流れないため、期間Ｔ１で発光素子が発光せず、発光期
間以外での発光素子の発光を抑えることができる。
なお、本実施形態では、初期化用トランジスタである第６のトランジスタをＰチャネル
型としたが、これに限定されない。Ｎチャネル型でもよい。
なお、本実施形態では、第１のトランジスタがＰチャネル型である場合（図３）の場合
の実施例のみを説明したが、本実施形態の内容を、図９に示した画素回路のような、第１
のトランジスタがＮチャネル型である場合にも同様に適用することができる。
なお、図９に示した画素回路に初期化用トランジスタを追加する場合、第１のトランジ
スタの第２端子の電位が、電源電位ＶＳＳと第１のトランジスタの閾値電圧｜Ｖｔｈ｜と
の和ＶＳＳ＋｜Ｖｔｈ｜よりも高い電位に設定されるように接続する。また、初期化線を
追加する場合、初期化線に印加する電位Ｖｉｎｉは、電源電位ＶＳＳと第１のトランジス
タの閾値電圧｜Ｖｔｈ｜との和ＶＳＳ＋｜Ｖｔｈ｜よりも高い電位に設定する。
なお、本実施形態では、初期化線を別に設けていたが、既存の他の配線を初期化線の代
わりとして用いてもよい。例えば、第１〜第５の走査線のいずれか１つを初期化線の代わ
りに用いてもよい。なお、初期化線の代わりとして用いる配線は、当行の画素が有するい
ずれかの配線に限定されない。他行の画素が有するいずれかの配線でもよい。これにより
、初期化線を新たに設ける必要がないため、配線の本数を減らすことができ、画素の開口
率を上げることができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態２で述べた内容と自由に
組み合わせて実施することができる。
（実施の形態４）
実施の形態１〜実施の形態３では、第２の電源線の電位を固定電位としているが、第１
〜第４の期間に応じて、第２の電源線の電位を変えてもよい。本実施形態では、第１〜第
４の期間に応じて、第２の電源線の電位を変える場合について説明する。なお、発光素子
として、ＥＬ素子を例に挙げて説明する。
例えば、図３に示した画素回路において、第２の期間Ｔ２及び第３の期間Ｔ３では、第
５のトランジスタ３０５をオフとすることにより、発光素子３１６に電流を流さないよう
にしているが、例えば、第５のトランジスタ３０５を削除して、第１のトランジスタ３０
１の第２端子と発光素子３１６の第１端子を直接接続し、第２の期間Ｔ２及び第３の期間
Ｔ３で第２の電源線３１４の電位を、発光素子３１６の第１端子の電位よりも高くするこ
とにより、発光素子３１６に電流を流さなくすることができる。なぜならば、第２の電源
線３１４の電位を発光素子３１６の第１端子の電位よりも高くすることにより、発光素子
３１６に逆方向のバイアスがかかるためである。この場合の例を図３１、図３２に示す。
図３１では、図３に示した画素回路に対して、第１のトランジスタ３０１の第２端子が
発光素子３１６の第１端子と接続されている。また、図３２は、信号線３０８及び第１の
走査線３０９〜第３の走査線３１１、第２の電源線３１４に入力されるビデオ信号電圧及
びパルスのタイミングチャートを示している。なお、第１の走査線３０９〜第３の走査線
３１１に入力されるパルスのタイミングは、図３に示した画素回路と同じである。
なお、第２の期間Ｔ２及び第３の期間Ｔ３では、第２の電源線３１４の電位を、電源電
位ＶＤＤと第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜との差ＶＤＤ−｜Ｖｔｈ｜以
上にすることにより、発光素子３１６に逆方向のバイアスがかかり、第２の期間Ｔ２及び
第３の期間Ｔ３で発光素子３１６に電流を流さなくすることができる。
なお、初期化の方法として、実施の形態３で説明した、初期化用トランジスタを用いて
初期化を行う方法を用いてもよい。この場合、期間Ｔ１では、第２の電源線３１４の電位
を第１のトランジスタの第２端子の電位よりも高くすることにより、発光素子３１６に電
流を流さずに初期化を行うことが可能となる。
また、初期化の方法として、実施の形態３で説明した、初期化用トランジスタと初期化
線を用いて初期化を行う方法を用いてもよい。この場合、期間Ｔ１では、第２の電源線３
１４の電位を初期化電位Ｖｉｎｉ以上にすることにより、発光素子３１６に電流を流さず
に初期化を行うことが可能となる。
また、別の例として、図９に示した画素回路において第２の電源線の電位を変化させる
場合の例を図３３、図３４に示す。
図３３では、図９に示した画素回路に対して、第１のトランジスタ９０１の第２端子が
発光素子９１６の第２の電極と接続されている。また、図３４は、信号線９０８及び第１
の走査線９０９〜第３の走査線９１１、第２の電源線９１４に入力されるビデオ信号電圧
及びパルスのタイミングチャートを示している。なお、第１の走査線９０９〜第３の走査
線９１１に入力されるパルスのタイミングは、図９に示した画素回路と同じである。
第２の期間Ｔ２及び第３の期間Ｔ３で第２の電源線９１４の電位を、発光素子９１６の
第２の電極の電位よりも低くすることにより、発光素子９１６に逆方向のバイアスがかか
るため、期間Ｔ２、Ｔ３で発光素子９１６に電流を流さなくすることができる。
なお、第２の期間Ｔ２及び第３の期間Ｔ３では、第２の電源線９１４の電位を、電源電
位ＶＳＳと第１のトランジスタ９０１の閾値電圧｜Ｖｔｈ｜との和ＶＳＳ＋｜Ｖｔｈ｜以
下にすることにより、上記の動作を行うことができる。
なお、初期化の方法として、実施の形態３で説明した、初期化用トランジスタを用いて
初期化を行う方法を用いてもよい。この場合、期間Ｔ１では、第２の電源線９１４の電位
を第１のトランジスタの第２端子の電位よりも低くすることにより、発光素子９１６に電
流を流さずに初期化を行うことが可能となる。
また、初期化の方法として、実施の形態３で説明した、初期化用トランジスタと初期化
線を用いて初期化を行う方法を用いてもよい。この場合、期間Ｔ１では、第２の電源線９
１４の電位を初期化電位Ｖｉｎｉ以下にすることにより、発光素子９１６に電流を流さず
に初期化を行うことが可能となる。
このように、第２の電源線の電位を期間によって変化させることにより、発光期間（Ｔ
４）以外の期間に発光素子に電流を流さなくすることができるため、発光期間以外の期間
での発光素子の発光を抑えることができる。また、第５のトランジスタ及び第４の走査線
を設ける必要がなくなるため、画素の開口率を上げることができる。また、走査線駆動回
路の数を減らすことができるため、消費電力を削減することができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態３で述べた内容と自由に
組み合わせて実施することができる。
（実施の形態５）
実施の形態１〜実施の形態４では、第３のトランジスタの第２端子、及び第２の保持容
量の第２の電極を、共通の容量線に接続していたが、第３のトランジスタの第２端子、及
び第２の保持容量の第２の電極を、それぞれ別々の配線に接続してもよい。本実施形態で
は、新たにリファレンス線を設け、第２の保持容量の第２の電極を容量線に、第３のトラ
ンジスタの第２端子をリファレンス線にそれぞれ接続した場合について説明する。なお、
発光素子として、ＥＬ素子を例に挙げて説明する。
例えば、図３に示した画素回路において、第２の保持容量の第２の電極を容量線に、第
３のトランジスタの第２端子をリファレンス線にそれぞれ接続した場合の例を図３５に示
す。図３５では、図３に示した画素回路に、新たにリファレンス線３５１７を追加してい
る。そして、第２の保持容量３０７の第２の電極を、容量線３１５に接続し、第３のトラ
ンジスタ３０３の第２端子を、リファレンス線３５１７に接続している。
また、リファレンス線３５１７には、参照電位Ｖｒｅｆが印加される。
図３５に示した画素回路の動作過程は、図３に示した画素回路の動作過程とほぼ同じで
ある。図３に示した画素回路の動作過程と異なる点は、各期間において、第１の保持容量
３０６及び第２の保持容量３０７に保持される電圧の大きさ、及び発光期間（Ｔ４）で発
光素子３１６に流れる電流ＩＯＬＥＤの大きさである。
まず、期間Ｔ１では、初期化を行う。
次に、期間Ｔ２では、第１の保持容量３０６及び第２の保持容量３０７に第１のトラン
ジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保持する。このとき、第１の保持容
量３０６には、電源電位ＶＤＤと第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜と参照
電位Ｖｒｅｆとの差ＶＤＤ−｜Ｖｔｈ｜−Ｖｒｅｆが保持される。また、第２の保持容量
３０７には、電源電位ＶＤＤと第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜と容量線
３１５の電位ＶＣＬとの差ＶＤＤ−｜Ｖｔｈ｜−ＶＣＬが保持される。
次に、期間Ｔ３では、第１の保持容量３０６及び第２の保持容量３０７に、ビデオ信号
電圧Ｖｄａｔａ及び第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜に基づいた電圧を保
持する。このとき、第１の保持容量３０６及び第２の保持容量３０７のそれぞれに保持さ
れる電圧をＶＣ１（Ｔ３）、ＶＣ２（Ｔ３）とすると、ＶＣ１（Ｔ３）、ＶＣ２（Ｔ３）
は以下の（５）式、（６）式のように表される。
Figure 0005779670
Figure 0005779670
そして、期間Ｔ４では、発光素子３１６にビデオ信号電圧Ｖｄａｔａに依存した電流Ｉ
ＯＬＥＤが流れ、発光素子３１６が発光する。このとき、第１のトランジスタ３０１のゲ
ート・ソース間電圧をＶｇｓ（Ｔ４）とすると、Ｖｇｓ（Ｔ４）は以下の（７）式のよう
に表されるため、発光素子３１６に流れる電流ＩＯＬＥＤは以下の（８）式のように表さ
れる。
Figure 0005779670
Figure 0005779670
なお、期間Ｔ４で、第１のトランジスタ３０１をオンさせるために、ビデオ信号電圧Ｖ
ｄａｔａを参照電位Ｖｒｅｆ以下に設定する。
また、別の例として、図９に示した画素回路において、第２の保持容量の第２の電極を
容量線に、第３のトランジスタの第２端子をリファレンス線にそれぞれ接続した場合の例
を図３６に示す。図３６では、図９に示した画素回路に、新たにリファレンス線３６１７
を追加している。そして、第２の保持容量９０７の第２の電極を、容量線９１５に接続し
、第３のトランジスタ９０３の第２端子を、リファレンス線３６１７に接続している。
また、リファレンス線３６１７には、参照電位Ｖｒｅｆが印加される。
図３６に示した画素回路の動作過程は、図９に示した画素回路の動作過程とほぼ同じで
ある。図９に示した画素回路の動作過程と異なる点は、各期間において、第１の保持容量
９０６及び第２の保持容量９０７に保持される電圧の大きさ、及び発光期間（Ｔ４）で発
光素子９１６に流れる電流ＩＯＬＥＤの大きさである。発光期間（Ｔ４）で発光素子９１
６に流れる電流ＩＯＬＥＤは、図３５に示した画素回路と同様に、（８）式のように表さ
れる。
なお、期間Ｔ４で、第１のトランジスタ９０１をオンさせるために、ビデオ信号電圧Ｖ
ｄａｔａを参照電位Ｖｒｅｆ以上に設定する。
このように、図３５、図３６に示した画素回路において、発光素子に流れる電流ＩＯＬ
ＥＤは、（８）式に示したように、ビデオ信号電圧Ｖｄａｔａと参照電位Ｖｒｅｆとの差
に依存する。
なお、図３５、図３６に示した画素回路において、参照電位Ｖｒｅｆの取り得る範囲に
特に限定はない。
このように、容量線とリファレンス線とを別々に設けることにより、容量線及びリファ
レンス線の電位を別々に制御することができる。また、実施の形態１〜実施の形態４で示
した画素構成では、ビデオ信号電圧Ｖｄａｔａの取り得る範囲は容量線の電位ＶＣＬに依
存していたが、本実施形態の画素構成では、ビデオ信号電圧Ｖｄａｔａの取り得る範囲が
参照電位Ｖｒｅｆに依存するため、容量線の電位ＶＣＬを適切な値に固定し、参照電位Ｖ
ｒｅｆを適切な範囲内で設定することにより、ビデオ信号電圧Ｖｄａｔａの取り得る範囲
を、適切な範囲に設定することができる。
なお、本実施形態では、リファレンス線を別に設けていたが、既存の他の配線をリファ
レンス線の代わりとして用いてもよい。例えば、第１〜第５の走査線のいずれか１つをリ
ファレンス線の代わりに用いてもよい。なお、リファレンス線の代わりとして用いる配線
は、当行の画素が有するいずれかの配線に限定されない。他行の画素が有するいずれかの
配線でもよい。これにより、リファレンス線を新たに設ける必要がないため、配線の本数
を減らすことができ、画素の開口率を上げることができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態４で述べた内容と自由に
組み合わせて実施することができる。
（実施の形態６）
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例えば
、図３に示した画素回路について、そのレイアウト図を図３７に示す。なお、図３７に付
した番号は、図３に付した番号と一致する。なお、レイアウト図は、図３７に限定されな
い。
図３に示した画素回路は、第１のトランジスタ３０１〜第５のトランジスタ３０５、第
１の保持容量３０６及び第２の保持容量３０７、信号線３０８、第１の走査線３０９〜第
４の走査線３１２、第１の電源線３１３及び第２の電源線３１４、容量線３１５、発光素
子３１６から構成されている。
第１の走査線３０９〜第４の走査線３１２は、第１配線によって形成され、信号線３０
８、第１の電源線３１３及び第２の電源線３１４、容量線３１５は、第２配線によって形
成されている。
トップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１配線、層間絶縁膜、
第２配線、の順で膜が構成される。また、ボトムゲート構造の場合は、基板、第１配線、
ゲート絶縁膜、半導体層、層間絶縁膜、第２配線、の順で膜が構成される。
なお、本実施形態の画素構成において、第１のトランジスタ３０１〜第５のトランジス
タ３０５のそれぞれが有するチャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌの値の中で、第１の
トランジスタ３０１が有するＷ／Ｌの値を最大にすると、第１のトランジスタ３０１のド
レインとソースの間を流れる電流をより大きくすることができる。これにより、第３の期
間Ｔ３でビデオ信号電圧Ｖｄａｔａ及び第１のトランジスタ３０１の閾値電圧｜Ｖｔｈ｜
に基づいた電圧を取得するときに、より大きな電流によって動作を行うことができるため
、より迅速な動作ができるようになる。また、期間Ｔ４で発光素子に流れる電流ＩＯＬＥ
Ｄをより大きくすることができ、輝度をより高くすることが可能となる。そこで、第１の
トランジスタ３０１が有するＷ／Ｌの値が最大となるようにするために、図３７では、第
１のトランジスタ３０１〜第５のトランジスタ３０５の中で、第１のトランジスタ３０１
が有するチャネル幅Ｗを最大にしている。
なお、本実施形態では、第１のトランジスタ３０１〜第５のトランジスタ３０５をシン
グルゲート構造で記載したが、これに限定されない。第１のトランジスタ３０１〜第５の
トランジスタ３０５の構造は、様々な形態をとることができる。例えば、ゲート電極が２
個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャ
ネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続さ
れたような構成となる。マルチゲート構造にすることにより、オフ電流を低減され、トラ
ンジスタの耐圧を向上させて信頼性が向上し、飽和領域で動作する時に、ドレインとソー
スの間電圧が変化しても、ドレインとソースの間電流があまり変化せず、フラットな特性
にすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい
。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が
増えるため、電流値が大きくなり、空乏層ができやすくなってＳ値を小さくすることがで
きる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続さ
れたような構成となる。
また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲ
ート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構
造でもよいし、チャネル領域が複数の領域に分かれてもよいし、並列に接続されてもよい
し、直列に接続されてもよい。また、チャネル（もしくはその一部）にソース電極やドレ
イン電極が重なってもよい。チャネル（もしくはその一部）にソース電極やドレイン電極
が重なっている構造にすることにより、チャネルの一部に電荷が溜まって不安定になるこ
とを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることによ
り、オフ電流を低減し、また、トランジスタの耐圧を向上させて信頼性が良くなり、飽和
領域で動作する時に、ドレインとソースの間電圧が変化しても、ドレインとソースの間電
流があまり変化せず、フラットな特性にすることができる。
なお、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケ
ル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ
）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコ
ン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム
（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つまたは複数の元素、
もしくは、群から選ばれた一つまたは複数の元素を成分とする化合物や合金材料（例えば
、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加し
たインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎ
ｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた
物質などを有して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例
えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒
素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成され
る。
なお、シリコン（Ｓｉ）には、Ｎ型不純物（リンなど）やＰ型不純物（ボロンなど）を
多く含んでいてもよい。これらの不純物を含むことにより、導電率が向上し、通常の導体
と同様な振る舞いをするので、配線や電極として利用しやすくなる。なお、シリコンは、
単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモルファスシリコン
）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗を小さくするこ
とが出来る。非晶質シリコンを用いることにより、簡単な製造工程で作ることが出来る。
なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減することができ、エッチ
ングしやすいので、パターニングしやすく、微細加工を行うことが出来る。
なお、銅は、導電率が高いため、信号遅延を低減することが出来る。なお、モリブデン
は、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こす
などの問題が生じることなく製造できたり、パターニングやエッチングがしやすかったり
、耐熱性が高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や
、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり
、耐熱性が高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい。
なお、ネオジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウムと
の合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、望
ましい。なお、シリコンは、トランジスタが有する半導体層と同時に形成できたり、耐熱
性が高いため、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物
（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）
、シリコン（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用いるこ
とができるため、望ましい。たとえば、画素電極や共通電極として用いることができる。
なお、これらが単層で配線や電極を形成していてもよいし、多層構造になっていてもよ
い。単層構造で形成することにより、製造工程を簡略化することができ、工程日数を少な
くでき、コストを低減することが出来る。また、多層構造にすることにより、それぞれの
材料のメリットを生かし、デメリットを低減させ、性能の良い配線や電極を形成すること
が出来る。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むように
することにより、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むよ
うにすれば、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料
で挟むような積層構造にすることにより、配線や電極全体として、耐熱性を高くすること
が出来る。
例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような形にし
た積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するような部分
がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料の中
に入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造するとき
に、問題が生じて、正常に製造できなくなったりすることがある。そのような場合、ある
層を別の層で挟んだり、覆ったりすることにより、問題を解決することが出来る。例えば
、インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、チタン
やモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させたい場合
は、間に、チタンやモリブデンを挟むことが望ましい。
本実施の形態に係る画素によれば、図３に示した画素回路と同様に、第４のトランジス
タ３０４をＮチャネル型とすると、第４のトランジスタ３０４での漏れ電流がＰチャネル
型トランジスタの場合よりも小さくなるため、第１の保持容量３０６及び第２の保持容量
３０７に保持した電荷の漏れが少なくなり、第１の保持容量３０６及び第２の保持容量３
０７で保持した電圧の変動が小さくなる。これにより、特に発光期間において、第１のト
ランジスタ３０１のゲート電極に常に一定の電圧が印加されるため、発光素子に一定の電
流を供給することができる。その結果、発光素子を一定の輝度で発光させることができ、
輝度ムラを低減させることができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態５で述べた内容と自由に
組み合わせて実施することができる。
（実施の形態７）
本実施形態では、表示装置における信号線駆動回路や走査線駆動回路などの構成とその
動作について説明する。
例えば、図３や図９に示したような、信号線と第１〜第４の走査線とを用いて動作を制
御する画素回路を有する表示装置は、図３８に示すような構成となっている。図３８に示
した表示装置は、画素部３８０１、第１の走査線駆動回路３８０２〜第４の走査線駆動回
路３８０５、信号線駆動回路３８０６を有している。
ここで、第１の走査線駆動回路３８０２〜第４の走査線駆動回路３８０５は、それぞれ
、第１の走査線３８０７〜第４の走査線３８１０に順次選択信号を出力するための駆動回
路である。
まずは、信号線駆動回路について説明する。信号線駆動回路３８０６は、信号線３８１
１を介して画素部３８０１にビデオ信号を順次出力する。画素部３８０１では、ビデオ信
号に従って、画素の発光状態を制御することにより、画像を表示する。
信号線駆動回路３８０６の構成の一例を図３９に示す。図３９（Ａ）は、線順次駆動で
画素に信号を供給する場合の信号線駆動回路３８０６の一例を示している。この場合の信
号線駆動回路３８０６は、主に、シフトレジスタ３９０１、第１のラッチ回路３９０２、
第２のラッチ回路３９０３、増幅回路３９０４から構成されている。なお、増幅回路３９
０４には、デジタル信号をアナログに変換する機能を有していたり、ガンマ補正を行う機
能を有していてもよい。
ここで、図３９（Ａ）に示した信号線駆動回路３８０６の動作を簡単に説明する。シフ
トレジスタ３９０１には、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、
クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順
次サンプリングパルスが出力される。
シフトレジスタ３９０１より出力されたサンプリングパルスは、第１のラッチ回路３９
０２に入力される。第１のラッチ回路３９０２には、ビデオ信号線より、ビデオ信号が電
圧Ｖｄａｔａで入力されており、サンプリングパルスが入力されるタイミングに従って、
それぞれの第１のラッチ回路３９０２においてビデオ信号を保持していく。
それぞれの第１のラッチ回路３９０２において、ビデオ信号の保持が完了すると、水平
帰線期間中に、ラッチ制御線よりラッチ信号が入力され、第１のラッチ回路３９０２に保
持されていたビデオ信号は、一斉に第２のラッチ回路３９０３に転送される。その後、第
２のラッチ回路３９０３に保持されたビデオ信号は、１行分が同時に増幅回路３９０４へ
と入力される。そして、増幅回路３９０４にて、ビデオ信号電圧Ｖｄａｔａの振幅が増幅
され、ビデオ信号が各信号線から画素部３８０１へ入力される。
第２のラッチ回路３９０３に保持されたビデオ信号が増幅回路３９０４に入力され、そ
して、画素部３８０１に入力されている間、シフトレジスタ３９０１においては再びサン
プリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順
次駆動が可能となる。以後、この動作を繰り返す。
なお、点順次駆動で画素に信号を供給する場合もある。その場合の信号線駆動回路３８
０６の一例を図３９（Ｂ）に示す。この場合の信号線駆動回路３８０６は、シフトレジス
タ３９０１とサンプリング回路３９０５から構成されている。シフトレジスタ３９０１か
ら、サンプリングパルスがサンプリング回路３９０５に出力される。また、サンプリング
回路３９０５には、ビデオ信号線より、ビデオ信号が電圧Ｖｄａｔａで入力され、サンプ
リングパルスに応じて、順次画素部３８０１へビデオ信号が出力される。これにより、点
順次駆動が可能となる。
次に、走査線駆動回路について説明する。第１の走査線駆動回路３８０２〜第４の走査
線駆動回路３８０５は、画素部３８０１に選択信号を順次出力する。第１の走査線駆動回
路３８０２〜第４の走査線駆動回路３８０５の構成の一例を図４０に示す。走査線駆動回
路は、主に、シフトレジスタ４００１や増幅回路４００２などから構成されている。
次に、図４０に示した第１の走査線駆動回路３８０２〜第４の走査線駆動回路３８０５
の動作を簡単に説明する。シフトレジスタ４００１には、クロック信号（Ｇ−ＣＬＫ）、
スタートパルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力され、これらの
信号のタイミングに従って、順次サンプリングパルスが出力される。出力されたサンプリ
ングパルスは、増幅回路４００２で増幅され、各走査線から画素部３８０１へ入力される
。
なお、増幅回路４００２の構成として、バッファ回路を有してもよいし、レベルシフタ
回路を有してもよい。また、走査線駆動回路には、シフトレジスタ４００１や増幅回路４
００２の他に、パルス幅制御回路などが配置されてもよい。
以上のような信号線駆動回路及び走査線駆動回路を用いることにより、本発明の画素回
路を駆動させることができる。
なお、例えば、図１７に示した画素回路のように、第３のトランジスタと第４のトラン
ジスタを互いに異なる導電形式にした場合においては、第２及び第３の走査線には互いに
反転した選択信号が入力される。よって、第２及び第３の走査線駆動回路のいずれか一方
を用いて、第２及び第３の走査線のいずれか一方に入力される選択信号を制御し、他方の
走査線には、その反転信号を入力してもよい。この場合の表示装置の構成例を図４１に示
す。図４１では、第２の走査線駆動回路３８０３を用いて第２の走査線３８０８に入力さ
れる選択信号を制御する。また、第２の走査線３８０８に入力された選択信号の反転信号
を、インバータ３８１２を用いて生成し、第３の走査線３８０９に入力する。
また、例えば、図３や図９に示した画素回路のように、第３のトランジスタと第４のト
ランジスタを同じ導電形式にした場合においては、第２及び第３の走査線には同一の選択
信号が入力される。よって、図１５や図１６に示した画素回路のように、第３及び第４の
トランジスタを同一の走査線を用いて制御してもよい。この場合の表示装置の構成例を図
４２に示す。図４２は、第３のトランジスタ及び第４のトランジスタを第２の走査線３８
０８を用いて制御する場合で、第２の走査線３８０８を第２の走査線駆動回路３８０３で
制御する。
なお、信号線駆動回路や走査線駆動回路などの構成は、図３８〜図４２に限定されない
。
なお、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、
どのような基板上に形成されていてもよい。したがって、図３８〜図４２で示したような
回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されてい
てもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよ
いし、どのような基板上に形成されていてもよい。あるいは、図３８〜図４２における回
路の一部が、ある基板に形成されており、図３８〜図４２における回路の別の一部が、別
の基板に形成されていてもよい。つまり、図３８〜図４２における回路の全てが同じ基板
上に形成されていなくてもよい。例えば、図３８〜図４２において、画素部と走査線駆動
回路とは、ガラス基板上にトランジスタを用いて形成し、信号線駆動回路（もしくはその
一部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓ
ｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔ
ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接
続してもよい。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態６で述べた内容と自由に
組み合わせて実施することができる。
（実施の形態８）
本実施形態では、本発明の表示装置に用いる表示パネルについて図６７などを用いて説
明する。なお、図６７（ａ）は、表示パネルを示す上面図、図６７（ｂ）は図６７（ａ）
をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６
７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また
、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空
間６７０７になっている。
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６
及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端
子となるＦＰＣ６７０９からビデオ信号、クロック信号、スタート信号等を受け取る。Ｆ
ＰＣ６７０９と表示パネルとの接合部上にはＩＣチップ６７１９、ＩＣチップ６７２０（
メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ Ｏｎ
Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、こ
のＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていてもよい。
次に、断面構造について図６７（ｂ）を用いて説明する。基板６７１０上には画素部６
７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７
０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７
０１と、画素部６７０２が示されている。
なお、信号線駆動回路６７０１は、トランジスタ６７２１やトランジスタ６７２２など
複数のトランジスタで構成されている。また、本実施形態では、基板上に周辺駆動回路を
一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部もしく
は一部をＩＣチップなどに形成し、ＣＯＧなどで実装してもよい。
また、画素部６７０２は、スイッチング用トランジスタ６７１１と、駆動用トランジス
タ６７１２とを含む画素を構成する複数の回路を有している。なお、駆動用トランジスタ
６７１２のソース電極は第１の電極６７１３と接続されている。また、第１の電極６７１
３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル
樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物６７１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、光によっ
てエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解性とな
るポジ型のいずれも使用することができる。
第１の電極６７１３上には、有機化合物を含む層６７１６、及び第２の電極６７１７が
それぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料
としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム
錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングス
テン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜
との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等
を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオー
ミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることと
する。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される、陰極である第２の電極６７１７
に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれら
の合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよ
い。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場
合には、第２の電極６７１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（
インジウム錫酸化物））、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜
鉛（ＺｎＯ）等）との積層を用いるのがよい。
さらに、シール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることによ
り、基板６７１０、封止基板６７０４、及びシール材６７０５で囲まれた空間６７０７に
発光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含む
ものとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。
図６７に示すように、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回
路６７０３及び第２の走査線駆動回路６７０６を一体形成することで、表示装置の低コス
ト化が図れる。なお、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路
６７０３及び第２の走査線駆動回路６７０６に用いられるトランジスタを単極性とするこ
とで作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路
６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６
７０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさ
らなる低コスト化を図ることができる。
なお、表示パネルの構成としては、図６７（ａ）に示したように信号線駆動回路６７０
１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６
を一体形成した構成に限定されず、信号線駆動回路６７０１をＩＣチップ上に形成して、
ＣＯＧ等で表示パネルに実装した構成としてもよい。
つまり、高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップ
に形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップと
することで、より高速動作且つ低消費電力化を図れる。
そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。なお、
この走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コス
ト化が図れる。画素部の有する画素の構成としては実施の形態３で示した構成を適用する
ことができる。また、トランジスタの半導体層にアモルファスシリコンを用いることで、
作製工程が簡略化し、さらなる低コスト化が図れる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ６７０９と基板６７
１０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装す
ることで基板面積を有効利用することができる。
また、図６７（ａ）の信号線駆動回路６７０１、第１の走査線駆動回路６７０３及び第
２の走査線駆動回路６７０６をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装し
た構成としてもよい。この場合には高精細な表示装置をより低消費電力にすることが可能
である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトラン
ジスタの半導体層にはポリシリコンを用いることが望ましい。
また、画素部６７０２のトランジスタの半導体層にアモルファスシリコンを用いること
により低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能
となる。
なお、走査線駆動回路及び信号線駆動回路は、画素の行方向及び列方向に設けることに
限定されない。
次に、発光素子６７１８に適用可能な発光素子の例を図６８に示す。
基板６８０１の上に陽極６８０２、正孔注入材料からなる正孔注入層６８０３、その上
に正孔輸送材料からなる正孔輸送層６８０４、発光層６８０５、電子輸送材料からなる電
子輸送層６８０６、電子注入材料からなる電子注入層６８０７、そして陰極６８０８を積
層させた素子構造である。ここで、発光層６８０５は、一種類の発光材料のみから形成さ
れることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は
、この構造に限定されない。
また、図６８で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、
発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエ
ーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発
光領域を２つの領域に分けることによって得られる白色発光素子などにも応用可能である
。
次に、図６８に示す本発明の素子作製方法について説明する。まず、陽極６８０２（Ｉ
ＴＯ（インジウム錫酸化物））を有する基板６８０１に正孔注入材料、正孔輸送材料、発
光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極６８０８
を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に
好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン
（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効
である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、
正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子
化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」
と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や
、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有
効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も
用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）
の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼ
ン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェ
ニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−
トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミ
ノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳
香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、トリス（８−キノリノラト）アルミ
ニウム（以下、「Ａｌｑ３」と記す）、ＢＡｌｑ、トリス（４−メチル−８−キノリノラ
ト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］
−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベン
ゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニ
ル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（
２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記
す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属
錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１
，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジア
ゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェ
ニル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡ
Ｚ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」
と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フ
ッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチ
ウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチ
ウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−
リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯ
Ｘ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素と
しては、青色の４，４’−ビス（２，２−ジフェニル−ビニル）−ビフェニルや、赤橙色
の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ
−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中
心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン
）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナ
トイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、２，３，７，８，１２，１
３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている
。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作
製することができる。
また、図６８とは逆の順番に層を形成した発光素子を用いることもできる。つまり、基
板６８０１の上に陰極６８０８、電子注入材料からなる電子注入層６８０７、その上に電
子輸送材料からなる電子輸送層６８０６、発光層６８０５、正孔輸送材料からなる正孔輸
送層６８０４、正孔注入材料からなる正孔注入層６８０３、そして陽極６８０２を積層さ
せた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極または陰極の一方が透明であれ
ばよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発
光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板と
は反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はど
の射出構造の発光素子にも適用することができる。
まず、上面射出構造の発光素子について、図６９（ａ）を用いて説明する。
基板６９００上に駆動用トランジスタ６９０１が形成され、駆動用トランジスタ６９０
１のソース電極に接して第１の電極６９０２が形成され、その上に有機化合物を含む層６
９０３と第２の電極６９０４が形成されている。
また、第１の電極６９０２は発光素子の陽極である。そして、第２の電極６９０４は発
光素子の陰極である。つまり、第１の電極６９０２と第２の電極６９０４とで有機化合物
を含む層６９０３が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第１の電極６９０２に用いる材料としては、仕事関
数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステ
ン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜
を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極６９０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ム錫酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用
いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を
透過させることが可能な陰極を形成することができる。
こうして、図６９（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが
可能になる。つまり、図６７の表示パネルに適用した場合には、封止基板６７０４側に光
が射出することになる。従って、上面射出構造の発光素子を表示装置に用いる場合には、
封止基板６７０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板６７０４に光学フィルムを設ければよ
い。
なお、第１の電極６９０２を、陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の
仕事関数の小さい材料からなる金属膜を用いて形成することもできる。この場合には、第
２の電極６９０４にはＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ
）などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過
率を高くすることができる。
次に、下面射出構造の発光素子について、図６９（ｂ）を用いて説明する。射出構造以
外は図６９（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極６９０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極６９０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光
を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図６９（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが
可能になる。つまり、図６７の表示パネルに適用した場合には、基板６７１０側に光が射
出することになる。従って、下面射出構造の発光素子を表示装置に用いる場合には、基板
６７１０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板６７１０に光学フィルムを設ければよい。
次に、両面射出構造の発光素子について、図６９（ｃ）を用いて説明する。射出構造以
外は図６９（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極６９０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極６９０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ム錫酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ
）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜
を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図６９（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが
可能になる。つまり、図６７の表示パネルに適用した場合には、基板６７１０側と封止基
板６７０４側に光が射出することになる。従って、両面射出構造の発光素子を表示装置に
用いる場合には、基板６７１０及び封止基板６７０４は、ともに光透過性を有する基板を
用いる。
また、光学フィルムを設ける場合には、基板６７１０及び封止基板６７０４の両方に光
学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置に
も本発明を適用することが可能である。
図７０に示すように、基板７０００上に下地膜７００２が形成され、下地膜７００２の
上に駆動用トランジスタ７００１が形成され、駆動用トランジスタ７００１のソース電極
に接して第１の電極７００３が形成され、その上に有機化合物を含む層７００４と第２の
電極７００５が形成されている。
また、第１の電極７００３は発光素子の陽極である。そして、第２の電極７００５は発
光素子の陰極である。つまり、第１の電極７００３と第２の電極７００５とで有機化合物
を含む層７００４が挟まれているところが発光素子となる。図７０の構成では白色光を発
光する。そして、発光素子の上部に赤色のカラーフィルター７００６Ｒ、緑色のカラーフ
ィルター７００６Ｇ、青色のカラーフィルター７００６Ｂを設けられており、フルカラー
表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリク
ス７００７（ＢＭともいう）が設けられている。
上述した発光素子の構成は組み合わせて用いることができ、本発明の表示装置に適宜用
いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、上述し
た構成と異なる他の構成を有する表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について
、図７１、図７２及び図７３を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成
膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含
む半導体膜（微結晶半導体膜を含む）であればよい。さらに非晶質シリコンゲルマニウム
膜などの非晶質構造を含む化合物半導体膜でもよい。
そして、アモルファスシリコン膜をレーザー結晶化法や、ＲＴＡやファーネスアニール
炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶
化させる。もちろん、これらを組み合わせて行ってもよい。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターンを形成し
て、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半
導体層に用いる。
図７１（ａ）に示すように、基板７１０１上に下地膜７１０２が形成され、その上に半
導体層が形成されている。半導体層は、駆動用トランジスタ７１１８のチャネル形成領域
７１０３、ＬＤＤ領域７１０４及びソース領域またはドレイン領域となる不純物領域７１
０５、並びに容量素子７１１９の下部電極となるチャネル形成領域７１０６、ＬＤＤ領域
７１０７及び不純物領域７１０８を有する。なお、チャネル形成領域７１０３及びチャネ
ル形成領域７１０６はチャネルドープが行われていてもよい。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地
膜７１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上には、ゲート絶縁膜７１０９を介してゲート電極７１１０及び容量素子７１
１９の上部電極７１１１が形成されている。
容量素子７１１９及び駆動用トランジスタ７１１８を覆って層間絶縁膜７１１２が形成
され、層間絶縁膜７１１２上に、コンタクトホールを介して配線７１１３が不純物領域７
１０５と接している。配線７１１３に接して画素電極７１１４が形成され、画素電極７１
１４の端部及び配線７１１３を覆って絶縁物７１１５が形成されている。ここでは、ポジ
型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極７１１４上に
有機化合物を含む層７１１６及び対向電極７１１７が形成され、画素電極７１１４と対向
電極７１１７とで有機化合物を含む層７１１６が挟まれた領域に、発光素子７１２０が形
成されている。
また、図７１（ｂ）に示すように、容量素子７１１９の下部電極の一部を構成するＬＤ
Ｄ領域が、容量素子７１１９の上部電極７１１１と重なるような領域７１２１を設けても
よい。なお、図７１（ａ）と共通する箇所は共通の符号を用い、説明は省略する。
また、図７２（ａ）に示すように、容量素子７１２３は、駆動用トランジスタ７１１８
の不純物領域７１０５と接する配線７１１３と同じ層に形成された第２の上部電極７１２
２を有していてもよい。第２の上部電極７１２２は不純物領域７１０８と接しているため
、上部電極７１１１とチャネル形成領域７１０６とでゲート絶縁膜７１０９を挟みこんで
構成される第１の容量素子と、上部電極７１１１と第２の上部電極７１２２とで層間絶縁
膜７１１２を挟みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素
子と第２の容量素子からなる容量素子７１２３が形成される。この容量素子７１２３の容
量は、第１の容量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面
積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素
子として用いるとより開口率の向上が図れる。
また、図７２（ｂ）に示すような容量素子の構成としてもよい。基板７２０１上に下地
膜７２０２が形成され、その上に半導体層が形成されている。半導体層は、駆動用トラン
ジスタ７２１８のチャネル形成領域７２０３、ＬＤＤ領域７２０４、ソース領域またはド
レイン領域となる不純物領域７２０５を有する。なお、チャネル形成領域７２０３はチャ
ネルドープが行われていてもよい。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地
膜７２０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上には、ゲート絶縁膜７２０６を介してゲート電極７２０７及び第１の電極７
２０８が形成されている。
駆動用トランジスタ７２１８及び第１の電極７２０８を覆って第１の層間絶縁膜７２０
９が形成され、第１の層間絶縁膜７２０９上に、コンタクトホールを介して配線７２１０
が不純物領域７２０５と接している。また、配線７２１０と同層に、配線７２１０と同じ
材料からなる第２の電極７２１１が形成される。
さらに、配線７２１０及び第２の電極７２１１を覆うように第２の層間絶縁膜７２１２
が形成され、第２の層間絶縁膜７２１２上に、コンタクトホールを介して配線７２１０と
接して画素電極７２１３が形成されている。また、画素電極７２１３と同層に、画素電極
７２１３と同じ材料からなる第３の電極７２１４が形成されている。ここで、第１の電極
７２０８、第２の電極７２１１及び第３の電極７２１４からなる容量素子７２１９が形成
される。
画素電極７２１３上に有機化合物を含む層７２１６及び対向電極７２１７が形成され、
画素電極７２１３と対向電極７２１７とで有機化合物を含む層７２１６が挟まれた領域に
、発光素子７２２０が形成されている。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図７１及び
図７２に示したような構成が挙げられる。なお、図７１及び図７２に示したトランジスタ
の構造は、トップゲート構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート
電極と重なっていてもよいし、ゲート電極と重なってなくてもよいし、またはＬＤＤ領域
の一部の領域が重なってもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電
極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲート
電極は２つに限定されず、３つ以上のマルチゲート構造でもよいし、１つのゲート電極で
もよい。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やド
レイン領域など）に結晶性半導体膜を用いることで、走査線駆動回路及び信号線駆動回路
を画素部と一体形成することが容易になる。また、信号線駆動回路の一部を画素部と一体
形成し、一部はＩＣチップ上に形成して図６７の表示パネルに示すようにＣＯＧ等で実装
してもよい。このような構成とすることで、製造コストの削減を図ることができる。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、
基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が
位置するボトムゲート構造のトランジスタを適用してもよい。ここで、ボトムゲート構造
のトランジスタを適用した表示パネルの画素部の部分断面図を図７３に示す。
図７３（ａ）に示すように、基板７３０１上に下地膜７３０２が形成されている。さら
に下地膜７３０２上にゲート電極７３０３が形成されている。また、ゲート電極７３０３
と同層に、ゲート電極７３０３と同じ材料からなる第１の電極７３０４が形成されている
。ゲート電極７３０３の材料には、リンが添加された多結晶シリコンを用いることができ
る。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
ゲート電極７３０３及び第１の電極７３０４を覆うように、ゲート絶縁膜７３０５が形
成されている。ゲート絶縁膜７３０５としては、酸化珪素膜や窒化珪素膜などが用いられ
る。
ゲート絶縁膜７３０５上に、半導体層が形成されている。半導体層は駆動用トランジス
タ７３２２のチャネル形成領域７３０６、ＬＤＤ領域７３０７及びソース領域またはドレ
イン領域となる不純物領域７３０８、並びに容量素子７３２３の第２の電極となるチャネ
ル形成領域７３０９、ＬＤＤ領域７３１０及び不純物領域７３１１を有する。なお、チャ
ネル形成領域７３０６及びチャネル形成領域７３０９はチャネルドープが行われていても
よい。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地
膜７３０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層を覆って第１の層間絶縁膜７３１２が形成され、第１の層間絶縁膜７３１２上
に、コンタクトホールを介して配線７３１３が不純物領域７３０８と接している。また、
配線７３１３と同層に、配線７３１３と同じ材料で第３の電極７３１４が形成されている
。第１の電極７３０４、第２の電極、第３の電極７３１４によって容量素子７３２３が構
成されている。
また、第１の層間絶縁膜７３１２には開口部７３１５が形成されている。駆動用トラン
ジスタ７３２２、容量素子７３２３及び開口部７３１５を覆うように第２の層間絶縁膜７
３１６が形成され、第２の層間絶縁膜７３１６上に、コンタクトホールを介して画素電極
７３１７が形成されている。また、画素電極７３１７の端部を覆って絶縁物７３１８が形
成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、
画素電極７３１７上に有機化合物を含む層７３１９及び対向電極７３２０が形成され、画
素電極７３１７と対向電極７３２０とで有機化合物を含む層７３１９が挟まれた領域に、
発光素子７３２１が形成されている。そして、発光素子７３２１の下部に開口部７３１５
が位置している。つまり、発光素子７３２１からの発光を基板側から取り出すときには、
開口部７３１５を有するため、透過率を高めることができる。
また、図７３（ａ）において、画素電極７３１７と同層に、同じ材料を用いて第４の電
極７３２４を形成して、図７３（ｂ）のような構成としてもよい。すると、第１の電極７
３０４、第２の電極、第３の電極７３１４及び第４の電極７３２４によって構成される容
量素子７３２５を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場
合について、図４３、図４４及び図４５を用いて説明する。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図
４３（Ａ）に示す。に示すように、基板４３０１上に下地膜４３０２が形成されている。
さらに下地膜４３０２上に画素電極４３０３が形成されている。また、画素電極４３０３
と同層に同じ材料からなる第１の電極４３０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地
膜４３０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜４３０２上に配線４３０５及び配線４３０６が形成され、画素電極４３０
３の端部が配線４３０５で覆われている。配線４３０５及び配線４３０６の上部にＮ型の
導電型を有するＮ型半導体層４３０７及びＮ型半導体層４３０８が形成されている。また
、配線４３０５と配線４３０６の間であって、下地膜４３０２上に半導体層４３０９が形
成されている。そして、半導体層４３０９の一部はＮ型半導体層４３０７及びＮ型半導体
層４３０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−
Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されて
いる。また、半導体層４３０９上にゲート絶縁膜４３１０が形成されている。また、ゲー
ト絶縁膜４３１０と同層の同じ材料からなる絶縁膜４３１１が第１の電極４３０４上にも
形成されている。なお、ゲート絶縁膜４３１０としては酸化珪素膜や窒化珪素膜などが用
いられる。
また、ゲート絶縁膜４３１０上に、ゲート電極４３１２が形成されている。また、ゲー
ト電極と同層に同じ材料でなる第２の電極４３１３が第１の電極４３０４上に絶縁膜４３
１１を介して形成されている。第１の電極４３０４及び第２の電極４３１３で絶縁膜４３
１１を挟まれた容量素子４３１９が形成されている。また、画素電極４３０３の端部、駆
動トランジスタ４３１８及び容量素子４３１９を覆い、層間絶縁膜４３１４が形成されて
いる。
層間絶縁膜４３１４及びその開口部に位置する画素電極４３０３上に有機化合物を含む
層４３１５及び対向電極４３１６が形成され、画素電極４３０３と対向電極４３１６とで
有機化合物を含む層４３１５が挟まれた領域では発光素子４３１７が形成されている。
また、図４３（Ａ）に示す第１の電極４３０４を図４３（Ｂ）に示すように第１の電極
４３２０で形成してもよい。第１の電極４３２０は配線４３０５及び４３０６と同層の同
一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用
いた表示装置のパネルの部分断面を図４４に示す。
基板４４０１上にゲート電極４４０３が形成されている。また、ゲート電極４４０３と
同層に同じ材料からなる第１の電極４４０４が形成されている。ゲート電極４４０３の材
料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、
金属とシリコンの化合物であるシリサイドでもよい。基板４４０１はガラス基板、石英基
板、セラミック基板などを用いることができる。
また、ゲート電極４４０３及び第１の電極４４０４を覆うようにゲート絶縁膜４４０５
が形成されている。ゲート絶縁膜４４０５としては酸化珪素膜や窒化珪素膜などが用いら
れる。
また、ゲート絶縁膜４４０５上に、半導体層４４０６が形成されている。また、半導体
層４４０６と同層に同じ材料からなる半導体層４４０７が形成されている。
半導体層４４０６上にはＮ型の導電性を有するＮ型半導体層４４０８、４４０９が形成
され、半導体層４４０７上にはＮ型半導体層４４１０が形成されている。
Ｎ型半導体層４４０８、４４０９上にはそれぞれ配線４４１１、４４１２が形成され、
Ｎ型半導体層４４１０上には配線４４１１及び４４１２と同層の同一材料からなる導電層
４４１３が形成されている。
半導体層４４０７、Ｎ型半導体層４４１０及び導電層４４１３からなる第２の電極が構
成される。なお、この第２の電極と第１の電極４４０４でゲート絶縁膜４４０５を挟み込
んだ構造の容量素子４４２０が形成されている。
また、配線４４１１の一方の端部は延在し、その延在した配線４４１１上部に接して画
素電極４４１４が形成されている。
また、画素電極４４１４の端部、駆動トランジスタ４４１９及び容量素子４４２０を覆
うように絶縁物４４１５が形成されている。
画素電極４４１４及び絶縁物４４１５上には有機化合物を含む層４４１６及び対向電極
４４１７が形成され、画素電極４４１４と対向電極４４１７とで有機化合物を含む層４４
１６が挟まれた領域では発光素子４４１８が形成されている。
容量素子の第２の電極の一部となる半導体層４４０７及びＮ型半導体層４４１０は設け
なくてもよい。つまり第２の電極は導電層４４１３とし、第１の電極４４０４と導電層４
４１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図４４（Ａ）において、配線４４１１を形成する前に画素電極４４１４を形成す
ることで、図４４（Ｂ）に示すような、画素電極４４１４からなる第２の電極４４２１と
第１の電極４４０４でゲート絶縁膜４４０５が挟まれた構造の容量素子４４２２を形成す
ることができる。
なお、図４４では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが
、もちろんチャネル保護構造のトランジスタでもよい。チャネル保護構造のトランジスタ
の場合について、図４５（Ａ）、（Ｂ）を用いて説明する。
図４５（Ａ）に示すチャネル保護型構造のトランジスタは図４４（Ａ）に示したチャネ
ルエッチ構造の駆動トランジスタ４４１９の半導体層４４０６のチャネルが形成される領
域上にエッチングのマスクとなる絶縁物４５０１が設けられている点が異なり、他の共通
しているところは共通の符号を用いている。
また、同様に、図４５（Ｂ）に示すチャネル保護型構造のトランジスタは図４４（Ｂ）
に示したチャネルエッチ構造の駆動トランジスタ４４１９の半導体層４４０６のチャネル
が形成される領域上にエッチングのマスクとなる絶縁物４５０１が設けられている点が異
なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やド
レイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる
。
なお、本発明の画素構成に適用することができるトランジスタの構造や、容量素子の構
造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造
のものを用いることができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態７で述べた内容と自由に
組み合わせて実施することができる。すなわち、本実施の形態に係る表示装置は、発光素
子に流れる電流がトランジスタの閾値電圧に依存しない形で決定されるため、トランジス
タの閾値電圧のばらつきを補償することができる。これにより、発光素子の輝度のばらつ
きを低減させることができ、画質を向上させることができる。
（実施の形態９）
本実施形態では、トランジスタを始めとする表示装置を作製する方法として、プラズマ
処理を用いて表示装置を作製する方法について説明する。
図４６は、トランジスタを含む表示装置の構造例を示した図である。なお、図４６にお
いて、図４６（Ｂ）は図４６（Ａ）のａ−ｂ間の断面図に相当し、図４６（Ｃ）は図４６
（Ａ）のｃ−ｄ間の断面図に相当する。
図４６に示す表示装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体
膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４
６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた絶縁膜
４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域またはドレイン領
域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。
なお、図４６においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャ
ネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いた
Ｐチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られ
ない。例えば、図４６では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ（低濃度ドレ
イン）領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていない
が、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。
なお、本実施形態では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａおよ
び４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６または絶縁膜４６０７のうち少な
くともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜
または絶縁膜を酸化または窒かすることによって、図４６に示した表示装置を作製する。
このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによ
って、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した
絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を
抑制し表示装置の特性等を向上させることが可能となる。
なお、本実施形態では、上記図４６における半導体膜４６０３ａおよび４６０３ｂまた
はゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３
ｂまたはゲート絶縁膜４６０４を酸化または窒化することによって表示装置を作製する方
法について図面を参照して説明する。
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を
直角に近い形状で設ける場合について示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４７（
Ａ−１、Ａ−２））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあら
かじめ形成された絶縁膜４６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等
）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選
択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は
、レーザ結晶化法、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助
長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の公知の結晶
化法により行うことができる。なお、図４７（Ａ−１、Ａ−２）では、島状の半導体膜４
６０３ａ、４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化すること
によって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ絶縁膜４６２１ａ、４
６２１ｂ（酸化膜または窒化膜）を形成する（図４７（（Ｂ−１、Ｂ−２）））。例えば
、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａおよび絶
縁膜４６２１ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される
。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プ
ラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６
０３ｂに接して酸化珪素（ＳｉＯｘ）が形成され、当該酸化珪素の表面に窒化酸化珪素（
ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する
場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘ
ｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または
一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導
体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、
Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下
またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを
用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁
膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、
Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、
４６２１ｂにＡｒが含まれている。
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−
３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅ
Ｖ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理
物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理
物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１
×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化ま
たは窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等によ
り形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる
。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と
比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点
温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を
行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．
４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラ
ズマ処理として上記条件を用いて行うものとする。
次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（
図４７（Ｃ―１、Ｃ−２））。ゲート絶縁膜４６０４は、公知の手段（スパッタ法、ＬＰ
ＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ
）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ
）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けること
ができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理に
より当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁
膜４６２１ａ、４６２１ｂとして酸化珪素を形成した場合、当該絶縁膜４６２１ａ、４６
２１ｂ上にゲート絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。また、上記図４７（Ｂ
−１、Ｂ−２）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化ま
たは窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である
場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能で
ある。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の
半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することがで
きる（図４７（Ｄ−１、Ｄ−２））。
このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に
、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化すること
によって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４
の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つま
り、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、
ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導
体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが
、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによっ
て、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
また、上記図４７（Ｃ―１、Ｃ−２）において、ゲート絶縁膜４６０４を形成した後に
プラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化または窒化させてもよい
。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６
０４（図４８（Ａ―１、Ａ−２））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化
または窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２３（酸化膜ま
たは窒化膜）を形成する（図４８（Ｂ―１、Ｂ−２））。プラズマ処理の条件は、上記図
４７（Ｂ―１、Ｂ−２）と同様に行うことができる。また、絶縁膜４７２３は、プラズマ
処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４７２３にＡｒが
含まれている。
また、図４８（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲー
ト絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより
窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化珪素（ＳｉＯｘ
）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接
して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上
にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３
ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トラ
ンジスタ４６１０ｂを有する表示装置を作製することができる（図４８（Ｃ―１、Ｃ−２
））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の
表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成す
ることができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッ
タ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジス
タの特性を向上させることができる。
なお、図４８においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理
を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化させ
た場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶
縁膜４６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲー
ト電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート
絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導
体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被
覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体
膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化ま
たは窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因する
ゲート電極と半導体膜のショート等を防止することができる。
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテー
パー形状（θ＝３０〜８５°）で設ける場合について示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図４９（
Ａ―１、Ａ−２））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあら
かじめ形成された絶縁膜４６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等
）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡま
たはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結
晶化法などの公知の結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去
することにより設けることができる。なお、図４９（Ａ―１、Ａ−２）では、島状の半導
体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する
（図４９（Ｂ―１、Ｂ−２））。ゲート絶縁膜４６０４は、公知の手段（スパッタ法、Ｌ
ＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮ
ｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞
ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けるこ
とができる。
次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化または窒化することによって、
当該ゲート絶縁膜４６０４の表面にそれぞれ絶縁膜４６２４（酸化膜または窒化膜）を形
成する（図４９（Ｃ―１、Ｃ−２））。なお、プラズマ処理の条件は上記と同様に行うこ
とができる。例えば、ゲート絶縁膜４６０４として酸化珪素（ＳｉＯｘ）または酸化窒化
珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲー
ト絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ
法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形
成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を
窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化珪
素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズ
マ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプ
ラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４６２４は、プラズマ処理
に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含
まれている。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状
の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジス
タ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することが
できる（図４９（Ｄ―１、Ｄ―２））。
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸
化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる
。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ法やスパッタ
法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トラン
ジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とするこ
とによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半
導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処
理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することがで
きる。
次に、図４９とは、異なる表示装置の作製方法に関して図面を参照して説明する。具体
的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関し
て示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図５０（
Ａ―１、Ａ−２））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあら
かじめ形成された絶縁膜４６０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等
）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４６
２５ａ、４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設ける
ことができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡまたはファー
ネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法また
はこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。
次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去
する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に
酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞ
れ絶縁膜４６２６（酸化膜または窒化膜）を形成する（図５０（Ｂ−１、Ｂ−２））。プ
ラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた
希ガスを含んでいる。
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する
（図５０（Ｃ―１、Ｃ−２））。ゲート絶縁膜４６０４は、上記と同様に設けることがで
きる。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状
の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジス
タ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することが
できる（図５０（Ｄ―１、Ｄ２））。
半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０
３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテー
パー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため
、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によ
りチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半
導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへ
の影響を低減することができる。
なお、図５０では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理によ
り酸化または窒化を行った例を示したが、もちろん上記図４９（Ｃ−１、Ｃ−２）で示し
たようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化または窒化させることも可
能である（図５２（Ａ―１、Ａ−２））。
次に、上記とは異なる表示装置の作製方法に関して図面を参照して説明する。具体的に
は、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成す
る（図５１（Ａ―１、Ａ−２））。
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化すること
によって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ絶縁膜４６２７ａ、４
６２７ｂ（酸化膜または窒化膜）を形成する（図５１（Ｂ―１、Ｂ―２））。プラズマ処
理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３
ｂとしてＳｉを用いた場合、絶縁膜４６２７ａおよび絶縁膜４６２７ｂとして、酸化珪素
（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導
体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒
化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化珪素（ＳｉＯ
ｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化珪素の表面に
窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、
４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うこ
とにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化または窒化される。
次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（
図５１（Ｃ―１、Ｃ―２））。ゲート絶縁膜４６０４は、公知の手段（スパッタ法、ＬＰ
ＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ
）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ
）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けること
ができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理に
より酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２
７ａ、４６２７ｂとして酸化珪素を形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上
にゲート絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状
の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジス
タ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する表示装置を作製することが
できる（図５１（Ｄ―１、Ｄ―２））。
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領
域の端部４６５３ａ、４６５３ｂもテーパー形状となるため、半導体素子の特性に影響を
及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することに
よって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を
低減することができる。
なお、図５１では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化
または窒化を行った例を示したが、もちろん上記図４９で示したようにゲート絶縁膜４６
０４にプラズマ処理を行って酸化または窒化させることも可能である（図５２（Ｂ））。
この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸
化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。こ
の場合、半導体膜４６０３ａ、４６０３ｂ型に酸化珪素（ＳｉＯｘ）または酸化窒化珪素
（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化珪素（Ｓ
ｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表
面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。その結果、
絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半
導体素子の微細化および高性能化を実現することが達成できる。
なお、本実施形態では、上記図４６における半導体膜４６０３ａおよび４６０３ｂまた
はゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３
ｂまたはゲート絶縁膜４６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化
または窒化を行う層は、これに限定されない。例えば、基板４６０１または絶縁膜４６０
２にプラズマ処理を行ってもよいし、絶縁膜４６０６または絶縁膜４６０７にプラズマ処
理を行ってもよい。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態８で述べた内容と自由に
組み合わせて実施することができる。すなわち、本実施の形態に係るプロセスにより作製
される表示装置は、低電圧でトランジスタを駆動することができ、閾値電圧の変動を少な
くできるので、発光素子に流れる電流がトランジスタの閾値電圧に依存しないという効果
と相まって、発光素子の輝度のばらつきを低減させることができ、画質を向上させること
ができる。
（実施の形態１０）
本実施形態では、トランジスタを含む表示装置を作製する方法として、ハーフトーン方
式について説明する。
図５３はトランジスタ、容量素子、抵抗素子を含む表示装置の断面構造を示す図である
。図５３は、Ｎチャネル型トランジスタ５３０１、Ｎチャネル型トランジスタ５３０２、
容量素子５３０４、抵抗素子５３０５、Ｐチャネル型トランジスタ５３０３が示されてい
る。各トランジスタは半導体層５４０５、絶縁層５４０８、ゲート電極５４０９を備えて
いる。ゲート電極５４０９は、第１導電層５４０３と第２導電層５４０２の積層構造で形
成されている。また、図５４（Ａ）〜（Ｅ）は、図５３で示すトランジスタ、容量素子、
抵抗素子に対応する上面図であり、合わせて参照することができる。
図５３において、Ｎチャネル型トランジスタ５３０１は、チャネル領域の両側に低濃度
ドレイン（ＬＤＤ）とも呼ばれ、配線５４０４とコンタクトを形成するソース領域及びド
レイン領域を形成する不純物領域５４０６の不純物濃度よりも低濃度にドープされた不純
物領域５４０７が半導体層５４０５に形成されている。不純物領域５４０６と不純物領域
５４０７には、Ｎチャネル型トランジスタ５３０１を構成する場合、Ｎ型を付与する不純
物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果
を抑制する手段として形成される。
図５４（Ａ）で示すように、Ｎチャネル型トランジスタ５３０１のゲート電極５４０９
において、第１導電層５４０３は、第２導電層５４０２の両側に広がって形成されている
。この場合において、第１導電層５４０３の膜厚は、第２導電層の膜厚よりも薄く形成さ
れている。第１導電層５４０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種
を通過させることが可能な厚さに形成されている。不純物領域５４０７はゲート電極５４
０９の第１導電層５４０３と重なるように形成されている。すなわち、ゲート電極５４０
９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極５４０９に
おいて、第２導電層５４０２をマスクとして、第１導電層５４０３を通して一導電型の不
純物を添加することにより、自己整合的に不純物領域５４０７を形成している。すなわち
、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
図５３において、Ｎチャネル型トランジスタ５３０２は、チャネル領域の片側に不純物
領域５４０６の不純物濃度よりも低濃度にドープされた不純物領域５４０７が半導体層５
４０５に形成されている。図５４（Ｂ）で示すように、Ｎチャネル型トランジスタ５３０
２のゲート電極５４０９において、第１導電層５４０３は、第２導電層５４０２の片側に
広がって形成されている。この場合も同様に、第２導電層５４０２をマスクとして、第１
導電層５４０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを
形成することができる。
チャネル領域の片側にＬＤＤを有するトランジスタは、ソース電極及びドレイン電極間
に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的
には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構
成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を
構成するトランジスタに適用すればよい。
図５３において、容量素子５３０４は、第１導電層５４０３と半導体層５４０５とで絶
縁層５４０８を挟んで形成されている。容量素子５３０４を形成する半導体層５４０５に
は、不純物領域５４１０と不純物領域５４１１を備えている。不純物領域５４１１は、半
導体層５４０５において第１導電層５４０３と重なる位置に形成される。また、不純物領
域５４１０は配線５４０４とコンタクトを形成する。不純物領域５４１１は、第１導電層
５４０３を通して一導電型の不純物を添加することができるので、不純物領域５４１０と
不純物領域５４１１に含まれる不純物濃度は同じにすることもできるし、異ならせること
も可能である。いずれにしても、容量素子５３０４において、半導体層５４０５は電極と
して機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。ま
た、第１導電層５４０３は、図５４（Ｃ）に示すように、第２導電層５４０２を補助的な
電極として利用することにより、電極として十分に機能させることができる。このように
、第１導電層５４０３と第２導電層５４０２を組み合わせた複合的な電極構造とすること
により、容量素子５３０４を自己整合的に形成することができる。
図５３において、抵抗素子５３０５は、第１導電層５４０３によって形成されている。
第１導電層５４０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適
宜設定して抵抗素子を構成することができる。
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成す
ればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して
、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。抵抗素子
５３０５の上面図を図５４（Ｄ）に示す。
図５３において、Ｐチャネル型トランジスタ５３０３は、半導体層５４０５に不純物領
域５４１２を備えている。この不純物領域５４１２は、配線５４０４とコンタクトを形成
するソース領域及びドレイン領域を形成する。ゲート電極５４０９の構成は第１導電層５
４０３と第２導電層５４０２が重畳した構成となっている。Ｐチャネル型トランジスタ５
３０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。Ｐチャネル型ト
ランジスタ５３０３を形成する場合、不純物領域５４１２にはＰ型を付与する不純物とし
て硼素などが添加される。一方、不純物領域５４１２にリンを添加すればシングルドレイ
ン構造のＮチャネル型トランジスタとすることもできる。Ｐチャネル型トランジスタ５３
０３の上面図を図５４（Ｅ）に示す。
半導体層５４０５及びゲート絶縁層５４０８の一方もしくは双方に対してマイクロ波で
励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１
〜１０１３ｃｍ−３程度である高密度プラズマ処理によって酸化または窒化処理してもよ
い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）また
は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層５４０５とゲート絶
縁層５４０８の界面の欠陥準位を低減することができる。ゲート絶縁層５４０８対してこ
の処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥
の生成を抑えトランジスタの閾値電圧の変動を抑えることができる。また、トランジスタ
を３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化もしくは窒化され
た絶縁層をゲート絶縁層５４０８として適用することができる。また、トランジスタの駆
動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層５４０５の表面に形成した絶
縁層とＣＶＤ法（プラズマＣＶＤ法もしくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わ
せてゲート絶縁層５４０８を形成することができる。また、同様にこの絶縁層は、容量素
子５３０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形
成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容
量を持つ容量素子を形成することができる。
図５３及び図５４を参照して説明したように、膜厚の異なる導電層を組み合わせること
により、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領
域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜
からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを
用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレ
ジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスク
の厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリッ
トを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００
℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい
。
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを
設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される
領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる
。図５４（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に
形成することができる。このような領域は、半導体層上において有効であるが、それ以外
の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスクもしくはレ
チクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、
配線密度を実質的に高めることができる。
図５３及び図５４の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タ
ンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、
または高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する
。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タ
ンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、または高融点金属を主成
分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電
層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチング
レートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層と
してタングステン膜を用いることができる。
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助
パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジス
タ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができること
を示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすこ
となく作り込み、集積化することができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態９で述べた内容と自由に
組み合わせて実施することができる。すなわち、本実施の形態に係る表示装置は、回路の
特性に応じて形態の異なる素子を工程を増やすことなく作り込むことができるので、発光
素子に流れる電流がトランジスタの閾値電圧に依存しないとういう効果と相まって、発光
素子の輝度のばらつきを低減させることができ、画質を向上させることができる。
（実施の形態１１）
本実施形態では、トランジスタを含む表示装置を作製する際のマスクパターンの例につい
て、図５５〜図５７を参照して説明する。
図５５（Ａ）で示す半導体層５５１０、５５１１はシリコンもしくはシリコンを成分と
する結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールな
どによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも
半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用するこ
とも可能である。
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面もしくは一部
（トランジスタの半導体領域として画定されるよりも広い面積を有する領域）に形成する
。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する
。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジス
タのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層
５５１０、５５１１を形成する。その半導体層５５１０、５５１１はレイアウトの適切さ
を考慮して決められる。
図５５（Ａ）で示す半導体層５５１０、５５１１を形成するためのフォトマスクは、図
５５（Ｂ）に示すマスクパターン５５３０を備えている。このマスクパターン５５３０は
、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジ
ストを用いる場合には、図５５（Ｂ）で示すマスクパターン５５３０は、遮光部として作
製される。マスクパターン５５３０は、多角形の頂部Ａを削除した形状となっている。ま
た、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状
となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角
三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
図５５（Ｂ）で示すマスクパターン５５３０は、その形状が、図５５（Ａ）で示す半導
体層５５１０、５５１１に反映される。フォトリソグラフィーの際、マスクパターン５５
３０と相似の形状が転写されてもよいが、マスクパターン５５３０の角部がさらに丸みを
帯びるように転写されていてもよい。すなわち、マスクパターン５５３０よりもさらにパ
ターン形状をなめらかにした、丸め部を設けてもよい。
半導体層５５１０、５５１１の上には、酸化シリコンもしくは窒化シリコンを少なくと
も一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層であ
る。そして、図５６（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５６
１２、５６１３、５６１４を形成する。ゲート配線５６１２は半導体層５５１０に対応し
て形成される。ゲート配線５６１３は半導体層５５１０、５５１１に対応して形成される
。また、ゲート配線５６１４は半導体層５５１０、５５１１に対応して形成される。ゲー
ト配線は、金属層または導電性の高い半導体層を成膜し、フォトリソグラフィー技術によ
ってその形状を絶縁層上に作り込む。
このゲート配線を形成するためのフォトマスクは、図５６（Ｂ）に示すマスクパターン
５６３１を備えている。このマスクパターン５６３１は、角部であって、（直角三角形）
の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさ
に角部を削除している。図５６（Ｂ）で示すマスクパターン５６３１は、その形状が、図
５６（Ａ）で示すゲート配線５６１２、５６１３、５６１４に反映される。マスクパター
ン５６３１と相似の形状が転写されてもよいが、マスクパターン５６３１の角部がさらに
丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５６３１よりもさ
らにパターン形状をなめらかにした、丸め部を設けてもよい。すなわち、ゲート配線５６
１２、５６１３、５６１４の角部は、１０μｍ以下、又は配線の線幅の１／２以下であっ
て１／５以上にコーナー部に丸みをおびさせる。凸部に丸みをもたせると、プラズマによ
るドライエッチの際、異常放電による微粉の発生を抑え、凹部に丸みをもたせると、洗浄
のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果とし
て歩留まり向上が実現できるという効果を有する。
層間絶縁層はゲート配線５６１２、５６１３、５６１４の次に形成される層である。層
間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使っ
た有機絶材料を使って形成する。この層間絶縁層とゲート配線５６１２、５６１３、５６
１４の間には窒化シリコンもしくは窒化酸化シリコンなどの絶縁層を介在させてもよい。
また、層間絶縁層上にも窒化シリコンもしくは窒化酸化シリコンなどの絶縁層を設けても
よい。この絶縁層は、外因性の金属イオンや水分などトランジスタにとってはよくない不
純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や
半導体層に対応して設けられる。金属もしくは金属化合物の一層もしくは複数層で形成さ
れる配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチン
グ加工により所定のパターンに形成される。そして、図５７（Ａ）で示すように、半導体
層と一部が重なるように配線５７１５〜５７２０を形成する。配線はある特定の素子間を
連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈
曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタ
クト部では、コンタクトホールが配線幅と同等もしくは大きい場合には、その部分で配線
幅が広がるように変化する。
この配線５７１５〜５７２０を形成するためのフォトマスクは、図５７（Ｂ）に示すマ
スクパターン５７３２を備えている。この場合においても、配線は、そのコーナー部であ
って（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の
１／５以上の大きさに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。
このような配線は、凸部に丸みをもたせると、プラズマによるドライエッチの際、異常放
電による微粉の発生を抑え、凹部に丸みをもたせると、洗浄のときに、たとえできた微粉
であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が実現できる
という効果を有する。配線の角部がラウンドをとることにより、配線の角に電界が集中す
るのを防ぐことができる。それにより、配線が切れにくくなる。また、複数の平行配線で
は、ゴミを洗い流すのにはきわめて好都合である。
図５７（Ａ）には、Ｎチャネル型トランジスタ５７２１〜５７２４、Ｐチャネル型トラ
ンジスタ５７２５、５７２６が形成されている。Ｎチャネル型トランジスタ５７２３とＰ
チャネル型トランジスタ５７２５及びＮチャネル型トランジスタ５７２４とＰチャネル型
トランジスタ５７２６はインバータ５７２７、５７２８を構成している。これらのトラン
ジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態１０で述べた内容と自由
に組み合わせて実施することができる。すなわち、本実施の形態に係る表示装置は、配線
形成時におけるゴミの除去を効果的に行うことができるので、ゴミ等の異物が残存するこ
とによる発光素子の不良を低減することができ、発光素子に流れる電流がトランジスタの
閾値電圧に依存しないという特徴と相まって、発光素子の輝度のばらつきを低減させるこ
とができ、画質を向上させることができる。
（実施の形態１２）
本実施形態では、実施の形態１から実施の形態７までで述べた駆動方法を制御するハー
ドウェアについて述べる。
大まかな構成図を図５８に示す。基板５８０１の上に、画素部５８０４が配置されてい
る。信号線駆動回路５８０６や走査線駆動回路５８０５が配置されている場合が多い。そ
れ以外にも、電源回路やプリチャージ回路やタイミング生成回路などが配置されているこ
ともある。また、信号線駆動回路５８０６や走査線駆動回路５８０５が配置されていない
場合もある。その場合は、基板５８０１に配置されていないものは、ＩＣに形成されるこ
とが多い。そのＩＣは、基板５８０１の上に、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）に
よって配置されている場合も多い。あるいは、周辺回路基板５８０２と基板５８０１とを
接続する接続基板５８０７の上に、ＩＣが配置される場合もある。
周辺回路基板５８０２には、信号５８０３が入力される。そして、コントローラ５８０
８が制御して、メモリ５８０９、５８１０などに信号が保存される。信号５８０３がアナ
ログ信号の場合は、アナログ・デジタル変換を行った後、そして、メモリ５８０９、５８
１０などに保存されることが多い。そして、コントローラ５８０８がメモリ５８０９、５
８１０などに保存された信号を用いて、基板５８０１に信号を出力する。
実施の形態１〜実施の形態７で述べた駆動方法を実現するために、コントローラ５８０
８が、サブフレームの出現順序などを制御して、基板５８０１に信号を出力する。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態１１で述べた内容と自由に
組み合わせて実施することができる。
（実施の形態１３）
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構
成例について説明する。
図５９は表示パネル５９０１と、回路基板５９０２を組み合わせたＥＬモジュールを示
している。表示パネル５９０１は画素部５９０３、走査線駆動回路５９０４及び信号線駆
動回路５９０５を有している。回路基板５９０２には、例えば、コントロール回路５９０
６や信号分割回路５９０７などが形成されている。表示パネル５９０１と回路基板５９０
２は接続配線５９０８によって接続されている。接続配線にはＦＰＣ等を用いることがで
きる。
コントロール回路５９０６が、実施の形態１２における、コントローラ５８０８やメモ
リ５８０９、５８１０などに相当する。主に、コントロール回路５９０６において、サブ
フレームの出現順序などを制御している。
表示パネル５９０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（
複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチ
ップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル５９０１に実装するとよ
い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリ
ント基板を用いて表示パネル５９０１に実装してもよい。
また、走査線や信号線に設定する信号をバッファによりインピーダンス変換することで
、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供
することができる。
また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部
を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは
全ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配
置し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。この
場合の表示パネルの構成を図６０に示す。
図６０では、画面全体を４つの領域に分割し、８個のＩＣチップを用いて駆動させる例
である。表示パネルの構成は、基板６０１０、画素部６０１１、ＦＰＣ６０１２ａ〜６０
１２ｈ、ＩＣチップ６０１３ａ〜６０１３ｈを有する。８個のＩＣチップのうち、６０１
３ａ〜６０１３ｄには信号線駆動回路を形成しており、６０１３ｅ〜６０１３ｈには走査
線駆動回路を形成している。そして、任意のＩＣチップを駆動させることにより、４つの
画面領域のうち任意の画面領域のみを駆動させることが可能となる。例えば、ＩＣチップ
６０１３ａと６０１３ｅのみを駆動させると、４つの画面領域のうち、左上の領域のみを
駆動させることができる。このようにすることにより、消費電力を低減させることが可能
となる。
また、別の構成を有している表示パネルの例を図６１に示す。図６１の表示パネルは基
板６１２０上に、画素６１３０が複数配列された画素部６１２１、走査線６１３３の信号
を制御する走査線駆動回路６１２２、信号線６１３１の信号を制御する信号線駆動回路６
１２３を有している。また、画素６１３０に含まれる発光素子の輝度変化を補正するため
のモニタ回路６１２４が設けられていてもよい。画素６１３０に含まれる発光素子とモニ
タ回路６１２４に含まれる発光素子は同じ構造を有している。発光素子の構造は一対の電
極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。
基板６１２０の周辺部には、走査線駆動回路６１２２に外部回路から信号を入力する入
力端子６１２５、信号線駆動回路６１２３に外部回路から信号を入力する入力端子６１２
６、モニタ回路６１２４に信号を入力する入力端子６１２９を有している。
画素６１３０に設けた発光素子を発光させるためには、外部回路から電力を供給する必
要がある。画素部６１２１に設けられる電源線６１３２は、入力端子６１２７で外部回路
と接続される。電源線６１３２はその配線の長さにより抵抗損失が生じるので、入力端子
６１２７は基板６１２０の周辺部に複数箇所設けることが好ましい。入力端子６１２７は
基板６１２０の両端部に設け、画素部６１２１の面内で輝度ムラが目立たないように配置
されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防い
でいる。また、一対の電極を備えた発光素子の、電源線６１３２と接続する電極とは反対
側の電極は、複数の画素６１３０で共有する共通電極として形成されるが、この電極の抵
抗損失も低くするために、端子６１２８を複数個備えている。
このような表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に
画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場
合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上と
なる。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗
材料を配線として用いることが好ましい。また、配線遅延を考慮すると、同様にして信号
線や走査線を形成してもよい。
上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させ
ることができる。図６２は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チ
ューナ６２０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路６２０
２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号
処理回路６２０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール
回路５９０６により処理される。コントロール回路５９０６は、走査線側と信号線側にそ
れぞれ信号が出力する。デジタル駆動する場合には、信号線駆動回路５９０５の手前に信
号分割回路５９０７を設け、入力デジタル信号をＭ個に分割して供給する構成としてもよ
い。
チューナ６２０１で受信した信号のうち、音声信号は音声信号増幅回路６２０４に送ら
れ、その出力は音声信号処理回路６２０５を経てスピーカー６２０６に供給される。制御
回路６２０７は受信局（受信周波数）や音量の制御情報を入力部６２０８から受け、チュ
ーナ６２０１や音声信号処理回路６２０５に信号を送出する。
ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモ
ジュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備
えられている。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
このように、本発明の表示装置、およびその駆動法を用いることにより、発光素子に流
れる電流がトランジスタの閾値電圧に依存しない形で決定されるため、トランジスタの閾
値電圧のばらつきを補償することができる。これにより、発光素子の輝度のばらつきを低
減させることができ、画質を向上させることができる。
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態１２で述べた内容と自由
に組み合わせて実施することができる。
（実施の形態１４）
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装
置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携
帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒
体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（
ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が
挙げられる。それらの電子機器の具体例を図６３に示す。
図６３（Ａ）は発光装置であり、筐体６３０１、支持台６３０２、表示部６３０３、ス
ピーカー部６３０４、ビデオ入力端子６３０５等を含む。本発明は、表示部６３０３を構
成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗
な画像を見ることができるようになる。発光装置は自発光型であるためバックライトが必
要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パ
ーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置
が含まれる。
図６３（Ｂ）はデジタルスチルカメラであり、本体６３０６、表示部６３０７、受像部
６３０８、操作キー６３０９、外部接続ポート６３１０、シャッター６３１１等を含む。
本発明は、表示部６３０７を構成する表示装置に用いることができ、本発明により、輝度
のばらつきが低減された、綺麗な画像を見ることができるようになる。
図６３（Ｃ）はノート型パーソナルコンピュータであり、本体６３１２、筐体６３１３
、表示部６３１４、キーボード６３１５、外部接続ポート６３１６、ポインティングデバ
イス６３１７等を含む。本発明は、表示部６３１４を構成する表示装置に用いることがで
き、本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるように
なる。
図６３（Ｄ）はモバイルコンピュータであり、本体６３１８、表示部６３１９、スイッ
チ６３２０、操作キー６３２１、赤外線ポート６３２２等を含む。本発明は、表示部６３
１９を構成する表示装置に用いることができ、本発明により、輝度のばらつきが低減され
た、綺麗な画像を見ることができるようになる。
図６３（Ｅ）は記憶媒体装置を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装
置）であり、本体６３２３、筐体６３２４、表示部Ａ６３２５、表示部Ｂ６３２６、記憶
媒体（ＤＶＤ等）読み込み部６３２７、操作キー６３２８、スピーカー部６３２９等を含
む。表示部Ａ６３２５は主に画像情報を表示し、表示部Ｂは主に文字情報を表示する。本
発明は、表示部Ａ６３２５、表示部Ｂ６３２６を構成する表示装置に用いることができ、
本発明により、輝度のばらつきが低減された、綺麗な画像を見ることができるようになる
。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
図６３（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体
６３３０、表示部６３３１、アーム部６３３２等を含む。本発明は、表示部６３３１を構
成する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗
な画像を見ることができるようになる。
図６３（Ｇ）はビデオカメラであり、本体６３３３、表示部６３３４、筐体６３３５、
外部接続ポート６３３６、リモコン受信部６３３７、受像部６３３８、バッテリー６３３
９、音声入力部６３４０、操作キー６３４１等を含む。本発明は、表示部６３３４を構成
する表示装置に用いることができ、本発明により、輝度のばらつきが低減された、綺麗な
画像を見ることができるようになる。
図６３（Ｈ）は携帯電話であり、本体６３４２、筐体６３４３、表示部６３４４、音声
入力部６３４５、音声出力部６３４６、操作キー６３４７、外部接続ポート６３４８、ア
ンテナ６３４９等を含む。本発明は、表示部６３４４を構成する表示装置に用いることが
できる。なお、表示部６３４４は黒色の背景に白色の文字を表示することで携帯電話の消
費電流を抑えることができる。また本発明により、輝度のばらつきが低減された、綺麗な
画像を見ることができるようになる。
なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡
大投影してフロント型もしくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施形態の電子機器は、実施の形態１〜実施の形態１３に示したい
ずれの構成の表示装置を用いてもよい。
１０１ 第１のトランジスタ
１０２ 第２のトランジスタ
１０３ 保持容量
１０４ 走査線
１０５ 第１の電源線
１０６ 第２の電源線
１０７ 容量線
１０８ 発光素子
１１５ 容量線
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 保持容量
２０４ 走査線
２０５ 第１の電源線
２０６ 第２の電源線
２０７ 容量線
２０８ 発光素子
３０１ 第１のトランジスタ
３０２ 第２のトランジスタ
３０３ 第３のトランジスタ
３０４ 第４のトランジスタ
３０５ 第５のトランジスタ
３０６ 第１の保持容量
３０７ 第２の保持容量
３０８ 信号線
３０９ 第１の走査線
３１０ 第２の走査線
３１１ 第３の走査線
３１２ 第４の走査線
３１３ 第１の電源線
３１４ 第２の電源線
３１５ 容量線
３１６ 発光素子
９０１ 第１のトランジスタ
９０２ 第２のトランジスタ
９０３ 第３のトランジスタ
９０４ 第４のトランジスタ
９０５ 第５のトランジスタ
９０６ 第１の保持容量
９０７ 第２の保持容量
９０８ 信号線
９０９ 第１の走査線
９１０ 第２の走査線
９１１ 第３の走査線
９１２ 第４の走査線
９１３ 第１の電源線
９１４ 第２の電源線
９１５ 容量線
９１６ 発光素子
３６１７ リファレンス線
１９０１ トランジスタ
１９０２ トランジスタ
１９０３ トランジスタ
１９０４ トランジスタ
１９０５ トランジスタ
１９０６ 保持容量
１９０７ 保持容量
１９０８ 信号線
１９０９ 第１の走査線
１９１０ 第２の走査線
１９１１ 第３の走査線
１９１２ 第４の走査線
１９１３ 電源線
１９１４ 電源線
１９１６ 発光素子
１９２３ 第３のトランジスタ
１９２７ 第２の保持容量
１９２９ 第１の走査線
１９３０ 第２の走査線
１９３１ 第３の走査線
１９３２ 第４の走査線
２１０１ トランジスタ
２１０２ トランジスタ
２１０３ トランジスタ
２１０４ トランジスタ
２１０５ トランジスタ
２１０６ 保持容量
２１０７ 保持容量
２１０８ 信号線
２１０９ 第１の走査線
２１１０ 第２の走査線
２１１１ 第３の走査線
２１１２ 第４の走査線
２１１３ 電源線
２１１４ 電源線
２１１６ 発光素子
２１２３ 第３のトランジスタ
２１２７ 第２の保持容量
２１２９ 第１の走査線
２１３０ 第２の走査線
２１３１ 第３の走査線
２１３２ 第４の走査線
２１３６ 発光素子
２１４９ 第１の走査線
２３１７ 第６のトランジスタ
２３１８ 第５の走査線
３５１７ リファレンス線
３８０１ 画素部
３８０２ 第１の走査線駆動回路
３８０３ 第２の走査線駆動回路
３８０４ 第３の走査線駆動回路
３８０５ 第４の走査線駆動回路
３８０６ 信号線駆動回路
３８０７ 第１の走査線
３８０８ 第２の走査線
３８０９ 第３の走査線
３８１０ 第４の走査線
３８１１ 信号線
３８１２ インバータ
３９０１ シフトレジスタ
３９０２ 第１のラッチ回路
３９０３ 第２のラッチ回路
３９０４ 増幅回路
３９０５ サンプリング回路
４００１ シフトレジスタ
４００２ 増幅回路
４３０１ 基板
４３０２ 下地膜
４３０３ 画素電極
４３０４ 第１の電極
４３０５ 配線
４３０６ 配線
４３０７ Ｎ型半導体層
４３０８ Ｎ型半導体層
４３０９ 半導体層
４３１０ ゲート絶縁膜
４３１１ 絶縁膜
４３１２ ゲート電極
４３１３ 第２の電極
４３１４ 層間絶縁膜
４３１５ 有機化合物を含む層
４３１６ 対向電極
４３１７ 発光素子
４３１８ 駆動トランジスタ
４３１９ 容量素子
４３２０ 第１の電極
４４０１ 基板
４４０３ ゲート電極
４４０４ 第１の電極
４４０５ ゲート絶縁膜
４４０６ 半導体層
４４０７ 半導体層
４４０８ Ｎ型半導体層
４４０９ Ｎ型半導体層
４４１０ Ｎ型半導体層
４４１１ 配線
４４１２ 配線
４４１３ 導電層
４４１４ 画素電極
４４１５ 絶縁物
４４１６ 有機化合物を含む層
４４１７ 対向電極
４４１８ 発光素子
４４１９ 駆動トランジスタ
４４２０ 容量素子
４４２１ 第２の電極
４４２２ 容量素子
４５０１ 絶縁物
４６０１ 基板
４６０２ 絶縁膜
４６０３ａ 半導体膜
４６０３ｂ 半導体膜
４６０４ ゲート絶縁膜
４６０５ ゲート電極
４６０６ 絶縁膜
４６０７ 絶縁膜
４６０８ 導電膜
４６１０ａ Ｎチャネル型トランジスタ
４６１０ｂ Ｐチャネル型トランジスタ
４６２１ａ 絶縁膜
４６２１ｂ 絶縁膜
４６２３ 絶縁膜
４６２４ 絶縁膜
４６２６ 絶縁膜
４６２７ａ 絶縁膜
４６２７ｂ 絶縁膜
４６５１ａ 端部
４６５１ｂ 端部
４６５２ａ 端部
４６５２ｂ 端部
４６５３ａ 端部
４６５３ｂ 端部
４７２３ 絶縁膜
５３０１ Ｎチャネル型トランジスタ
５３０２ Ｎチャネル型トランジスタ
５３０３ Ｐチャネル型トランジスタ
５３０４ 容量素子
５３０５ 抵抗素子
５４０２ 第２導電層
５４０３ 第１導電層
５４０４ 配線
５４０５ 半導体層
５４０６ 不純物領域
５４０７ 不純物領域
５４０８ 絶縁層
５４０９ ゲート電極
５４１０ 不純物領域
５４１１ 不純物領域
５４１２ 不純物領域
５５１０ 半導体層
５５１１ 半導体層
５５３０ マスクパターン
５６１２ ゲート配線
５６１３ ゲート配線
５６１４ ゲート配線
５６３１ マスクパターン
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７１８ 配線
５７１９ 配線
５７２０ 配線
５７２１ Ｎチャネル型トランジスタ
５７２２ Ｎチャネル型トランジスタ
５７２３ Ｎチャネル型トランジスタ
５７２４ Ｎチャネル型トランジスタ
５７２５ Ｐチャネル型トランジスタ
５７２６ Ｐチャネル型トランジスタ
５７２７ インバータ
５７２８ インバータ
５７３２ マスクパターン
５８０１ 基板
５８０２ 周辺回路基板
５８０３ 信号
５８０４ 画素部
５８０５ 走査線駆動回路
５８０６ 信号線駆動回路
５８０７ 接続基板
５８０８ コントローラ
５８０９ メモリ
５８１０ メモリ
５９０１ 表示パネル
５９０２ 回路基板
５９０３ 画素部
５９０４ 走査線駆動回路
５９０５ 信号線駆動回路
５９０６ コントロール回路
５９０７ 信号分割回路
５９０８ 接続配線
６０１０ 基板
６０１１ 画素部
６０１２ａ ＦＰＣ
６０１２ｂ ＦＰＣ
６０１２ｃ ＦＰＣ
６０１２ｄ ＦＰＣ
６０１２ｅ ＦＰＣ
６０１２ｆ ＦＰＣ
６０１２ｇ ＦＰＣ
６０１２ｈ ＦＰＣ
６０１３ａ ＩＣチップ
６０１３ｂ ＩＣチップ
６０１３ｃ ＩＣチップ
６０１３ｄ ＩＣチップ
６０１３ｅ ＩＣチップ
６０１３ｆ ＩＣチップ
６０１３ｇ ＩＣチップ
６０１３ｈ ＩＣチップ
６１２０ 基板
６１２１ 画素部
６１２２ 走査線駆動回路
６１２３ 信号線駆動回路
６１２４ モニタ回路
６１２５ 入力端子
６１２６ 入力端子
６１２７ 入力端子
６１２８ 端子
６１２９ 入力端子
６１３０ 画素
６１３１ 信号線
６１３２ 電源線
６１３３ 走査線
６２０１ チューナ
６２０２ 映像信号増幅回路
６２０３ 映像信号処理回路
６２０４ 音声信号増幅回路
６２０５ 音声信号処理回路
６２０６ スピーカー
６２０７ 制御回路
６２０８ 入力部
６３０１ 筐体
６３０２ 支持台
６３０３ 表示部
６３０４ スピーカー部
６３０５ ビデオ入力端子
６３０６ 本体
６３０７ 表示部
６３０８ 受像部
６３０９ 操作キー
６３１０ 外部接続ポート
６３１１ シャッター
６３１２ 本体
６３１３ 筐体
６３１４ 表示部
６３１５ キーボード
６３１６ 外部接続ポート
６３１７ ポインティングデバイス
６３１８ 本体
６３１９ 表示部
６３２０ スイッチ
６３２１ 操作キー
６３２２ 赤外線ポート
６３２３ 本体
６３２４ 筐体
６３２５ 表示部Ａ
６３２６ 表示部Ｂ
６３２７ 読み込み部
６３２８ 操作キー
６３２９ スピーカー部
６３３０ 本体
６３３１ 表示部
６３３２ アーム部
６３３３ 本体
６３３４ 表示部
６３３５ 筐体
６３３６ 外部接続ポート
６３３７ リモコン受信部
６３３８ 受像部
６３３９ バッテリー
６３４０ 音声入力部
６３４１ 操作キー
６３４２ 本体
６３４３ 筐体
６３４４ 表示部
６３４５ 音声入力部
６３４６ 音声出力部
６３４７ 操作キー
６３４８ 外部接続ポート
６３４９ アンテナ
６４０１ 駆動用トランジスタ
６４０２ スイッチング用トランジスタ
６４０３ 保持容量
６４０４ 信号線
６４０５ 走査線
６４０６ 第１の電源線
６４０７ 第２の電源線
６４０８ 発光素子
６４１１ 発光素子
６７０１ 信号線駆動回路
６７０２ 画素部
６７０３ 第１の走査線駆動回路
６７０４ 封止基板
６７０５ シール材
６７０６ 第２の走査線駆動回路
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ スイッチング用トランジスタ
６７１２ 駆動用トランジスタ
６７１３ 第１の電極
６７１４ 絶縁物
６７１６ 有機化合物を含む層
６７１７ 第２の電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ ＩＣチップ
６７２１ トランジスタ
６７２２ トランジスタ
６８０１ 基板
６８０２ 陽極
６８０３ 正孔注入層
６８０４ 正孔輸送層
６８０５ 発光層
６８０６ 電子輸送層
６８０７ 電子注入層
６８０８ 陰極
６９００ 基板
６９０１ 駆動用トランジスタ
６９０２ 第１の電極
６９０３ 有機化合物を含む層
６９０４ 第２の電極
７０００ 基板
７００１ 駆動用トランジスタ
７００２ 下地膜
７００３ 第１の電極
７００４ 有機化合物を含む層
７００５ 第２の電極
７００６Ｒ 赤色のカラーフィルター
７００６Ｇ 緑色のカラーフィルター
７００６Ｂ 青色のカラーフィルター
７００７ ブラックマトリクス
７１０１ 基板
７１０２ 下地膜
７１０３ チャネル形成領域
７１０４ ＬＤＤ領域
７１０５ 不純物領域
７１０６ チャネル形成領域
７１０７ ＬＤＤ領域
７１０８ 不純物領域
７１０９ ゲート絶縁膜
７１１０ ゲート電極
７１１１ 上部電極
７１１２ 層間絶縁膜
７１１３ 配線
７１１４ 画素電極
７１１５ 絶縁物
７１１６ 有機化合物を含む層
７１１７ 対向電極
７１１８ 駆動用トランジスタ
７１１９ 容量素子
７１２０ 発光素子
７１２１ 領域
７１２２ 第２の上部電極
７１２３ 容量素子
７２０１ 基板
７２０２ 下地膜
７２０３ チャネル形成領域
７２０４ ＬＤＤ領域
７２０５ 不純物領域
７２０６ ゲート絶縁膜
７２０７ ゲート電極
７２０８ 第１の電極
７２０９ 第１の層間絶縁膜
７２１０ 配線
７２１１ 第２の電極
７２１２ 第２の層間絶縁膜
７２１３ 画素電極
７２１４ 第３の電極
７２１６ 有機化合物を含む層
７２１７ 対向電極
７２１８ 駆動用トランジスタ
７２１９ 容量素子
７２２０ 発光素子
７３０１ 基板
７３０２ 下地膜
７３０３ ゲート電極
７３０４ 第１の電極
７３０５ ゲート絶縁膜
７３０６ チャネル形成領域
７３０７ ＬＤＤ領域
７３０８ 不純物領域
７３０９ チャネル形成領域
７３１０ ＬＤＤ領域
７３１１ 不純物領域
７３１２ 第１の層間絶縁膜
７３１３ 配線
７３１４ 第３の電極
７３１５ 開口部
７３１６ 第２の層間絶縁膜
７３１７ 画素電極
７３１８ 絶縁物
７３１９ 有機化合物を含む層
７３２０ 対向電極
７３２１ 発光素子
７３２２ 駆動用トランジスタ
７３２３ 容量素子
７３２４ 第４の電極
７３２５ 容量素子

Claims (4)

  1. トランジスタと、容量素子と、第１乃至第４のスイッチと、を有し、
    前記トランジスタのゲートとなる領域を有する第１の導電層は、前記容量素子の第１の電極となる領域を有し、
    前記トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のスイッチの第１の端子は、第２の導電層を介して前記トランジスタのゲートと電気的に接続され、
    前記第１のスイッチの第２の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第１の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第２の端子は、画素電極と電気的に接続され、
    前記第３のスイッチの第１の端子は、第２の配線と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記容量素子の第２の電極となる領域を有する半導体層と電気的に接続され、
    前記第４のスイッチの第１の端子は、第３の配線と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続されることを特徴とする半導体装置。
  2. トランジスタと、容量素子と、第１乃至第４のスイッチと、を有し、
    前記トランジスタのゲートとなる領域を有する第１の導電層は、前記容量素子の第１の電極となる領域を有し、
    前記トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のスイッチの第１の端子は、第２の導電層を介して前記トランジスタのゲートと電気的に接続され、
    前記第１のスイッチの第２の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第１の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第２の端子は、画素電極と電気的に接続され、
    前記第３のスイッチの第１の端子は、第２の配線と電気的に接続され、
    前記第３のスイッチの第２の端子は、第３の導電層を介して前記容量素子の第２の電極となる領域を有する半導体層と電気的に接続され、
    前記第４のスイッチの第１の端子は、第３の配線と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続されることを特徴とする半導体装置。
  3. トランジスタと、容量素子と、第１乃至第４のスイッチと、発光素子と、を有し、
    前記トランジスタのゲートとなる領域を有する第１の導電層は、前記容量素子の第１の電極となる領域を有し、
    前記トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のスイッチの第１の端子は、第２の導電層を介して前記トランジスタのゲートと電気的に接続され、
    前記第１のスイッチの第２の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第１の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記発光素子と電気的に接続され、
    前記第３のスイッチの第１の端子は、第２の配線と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記容量素子の第２の電極となる領域を有する半導体層と電気的に接続され、
    前記第４のスイッチの第１の端子は、第３の配線と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続されることを特徴とする表示装置。
  4. トランジスタと、容量素子と、第１乃至第４のスイッチと、発光素子と、を有し、
    前記トランジスタのゲートとなる領域を有する第１の導電層は、前記容量素子の第１の電極となる領域を有し、
    前記トランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のスイッチの第１の端子は、第２の導電層を介して前記トランジスタのゲートと電気的に接続され、
    前記第１のスイッチの第２の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第１の端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記発光素子と電気的に接続され、
    前記第３のスイッチの第１の端子は、第２の配線と電気的に接続され、
    前記第３のスイッチの第２の端子は、第３の導電層を介して前記容量素子の第２の電極となる領域を有する半導体層と電気的に接続され、
    前記第４のスイッチの第１の端子は、第３の配線と電気的に接続され、
    前記第４のスイッチの第２の端子は、前記容量素子の第２の電極と電気的に接続されることを特徴とする表示装置。
JP2014003915A 2005-10-18 2014-01-14 半導体装置及び表示装置 Active JP5779670B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014003915A JP5779670B2 (ja) 2005-10-18 2014-01-14 半導体装置及び表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005303656 2005-10-18
JP2005303656 2005-10-18
JP2014003915A JP5779670B2 (ja) 2005-10-18 2014-01-14 半導体装置及び表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012106553A Division JP5634434B2 (ja) 2005-10-18 2012-05-08 表示装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2014112241A JP2014112241A (ja) 2014-06-19
JP5779670B2 true JP5779670B2 (ja) 2015-09-16

Family

ID=37947752

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012106553A Active JP5634434B2 (ja) 2005-10-18 2012-05-08 表示装置及び電子機器
JP2014003915A Active JP5779670B2 (ja) 2005-10-18 2014-01-14 半導体装置及び表示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012106553A Active JP5634434B2 (ja) 2005-10-18 2012-05-08 表示装置及び電子機器

Country Status (4)

Country Link
US (3) US8988400B2 (ja)
JP (2) JP5634434B2 (ja)
KR (2) KR101324756B1 (ja)
CN (2) CN1953023B (ja)

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244970B2 (en) * 2004-12-22 2007-07-17 Tyco Electronics Corporation Low capacitance two-terminal barrier controlled TVS diodes
US8330492B2 (en) * 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP2008009277A (ja) * 2006-06-30 2008-01-17 Canon Inc 電圧電流変換方法、電圧電流変換回路、及びアクティブマトリクス型表示装置
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
JP2008151963A (ja) * 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP5542296B2 (ja) 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR101380525B1 (ko) * 2007-06-26 2014-04-02 엘지디스플레이 주식회사 유기전계발광표시장치와 이의 구동방법
KR101365808B1 (ko) * 2007-06-28 2014-03-13 엘지디스플레이 주식회사 유기전계발광표시장치와 이의 구동방법
KR101526475B1 (ko) 2007-06-29 2015-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 구동 방법
CN101345023B (zh) * 2007-07-12 2012-01-25 奇美电子股份有限公司 控制方法、显示面板以及电子系统
US8058096B2 (en) * 2007-07-31 2011-11-15 Hewlett Packard Development Company, L.P. Microelectronic device
JP5056265B2 (ja) * 2007-08-15 2012-10-24 ソニー株式会社 表示装置および電子機器
KR101404549B1 (ko) * 2008-02-15 2014-06-10 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP2009237558A (ja) * 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
US9570004B1 (en) * 2008-03-16 2017-02-14 Nongqiang Fan Method of driving pixel element in active matrix display
DE102009003544B4 (de) * 2009-02-26 2012-10-18 Q-Cells Se Verfahren zur Überprüfung von Solarzellenoberflächen
JP5736114B2 (ja) 2009-02-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置の駆動方法、電子機器の駆動方法
TWI407410B (zh) * 2009-04-29 2013-09-01 Innolux Corp 影像顯示系統
KR101944239B1 (ko) 2009-10-09 2019-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
JP2011191449A (ja) * 2010-03-12 2011-09-29 Hitachi Displays Ltd 画像表示装置
KR101199106B1 (ko) * 2010-03-17 2012-11-09 삼성디스플레이 주식회사 유기전계발광 표시장치
JP2011221070A (ja) * 2010-04-05 2011-11-04 Seiko Epson Corp 発光装置および電子機器、発光装置の駆動方法
KR101682690B1 (ko) * 2010-07-20 2016-12-07 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
JP5982147B2 (ja) 2011-04-01 2016-08-31 株式会社半導体エネルギー研究所 発光装置
US8922464B2 (en) 2011-05-11 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and driving method thereof
JP6018409B2 (ja) 2011-05-13 2016-11-02 株式会社半導体エネルギー研究所 発光装置
CN103718233B (zh) * 2011-05-13 2017-05-17 株式会社半导体能源研究所 显示装置
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
US20130021320A1 (en) * 2011-07-18 2013-01-24 Chimei Innolux Corporation Pixel element, display panel thereof, and control method thereof
US8710505B2 (en) 2011-08-05 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013021622A1 (ja) * 2011-08-09 2013-02-14 パナソニック株式会社 画像表示装置
JP6050054B2 (ja) 2011-09-09 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12176356B2 (en) 2011-10-18 2024-12-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and light-emitting element
KR101962097B1 (ko) * 2011-10-18 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013065594A1 (ja) * 2011-11-02 2013-05-10 シャープ株式会社 カラー表示装置
KR101882297B1 (ko) * 2012-02-03 2018-07-30 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
US10043794B2 (en) 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2013205588A (ja) * 2012-03-28 2013-10-07 Canon Inc 発光装置及びその駆動方法
KR20140050361A (ko) * 2012-10-19 2014-04-29 삼성디스플레이 주식회사 화소, 이를 이용한 입체 영상 표시 장치 및 그의 구동 방법
JP6216125B2 (ja) * 2013-02-12 2017-10-18 株式会社半導体エネルギー研究所 発光装置
CN103198794B (zh) * 2013-03-29 2015-12-02 京东方科技集团股份有限公司 像素电路及其驱动方法、有机发光显示面板及显示装置
KR102006702B1 (ko) * 2013-05-06 2019-10-01 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 구동 방법
TWI548112B (zh) 2013-05-14 2016-09-01 友達光電股份有限公司 發光二極體模組
CN103715140B (zh) * 2013-10-12 2016-03-16 深圳市华星光电技术有限公司 一种避免oled显示设备中金属线路短路的方法
KR102108505B1 (ko) * 2013-10-23 2020-05-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 액정 표시 장치
CN104733493B (zh) * 2013-12-23 2019-01-04 昆山工研院新型平板显示技术中心有限公司 一种像素电路和驱动方法及其应用
KR20150142943A (ko) * 2014-06-12 2015-12-23 삼성디스플레이 주식회사 유기 발광 표시 장치
TWI533277B (zh) 2014-09-24 2016-05-11 友達光電股份有限公司 有機發光二極體畫素電路
TWI563482B (en) 2014-10-21 2016-12-21 Ind Tech Res Inst Driver circuit with device variation compensation and operation method thereof
TWI682632B (zh) * 2014-12-26 2020-01-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102464283B1 (ko) * 2015-06-29 2022-11-09 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치와 그의 구동방법
KR102430575B1 (ko) * 2015-08-26 2022-08-08 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR102518914B1 (ko) * 2015-09-23 2023-04-07 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기 발광 표시 장치
JP6657800B2 (ja) * 2015-10-30 2020-03-04 セイコーエプソン株式会社 電気光学装置、電子機器、及び電気光学装置の駆動方法
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10483202B2 (en) * 2016-02-22 2019-11-19 Toshiba Memory Corporation Semiconductor device having a wiring line with an end portion having rounded side surfaces and manufacturing method thereof
CN105976754A (zh) * 2016-03-19 2016-09-28 上海大学 硅基有机发光微显示器像素驱动电路
KR20180078018A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
KR102583838B1 (ko) * 2017-01-17 2023-10-05 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR102561983B1 (ko) 2017-03-16 2023-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
CN107123397B (zh) * 2017-06-14 2019-10-25 深圳市华星光电半导体显示技术有限公司 Amoled像素驱动电路及像素驱动方法
KR102595701B1 (ko) * 2017-12-22 2023-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10867548B2 (en) * 2018-05-08 2020-12-15 Apple Inc. Systems and methods for memory circuitry in an electronic display
US11049448B2 (en) 2018-05-08 2021-06-29 Apple Inc. Memory-in-pixel architecture
US10909926B2 (en) * 2018-05-08 2021-02-02 Apple Inc. Pixel circuitry and operation for memory-containing electronic display
CN110176213B (zh) * 2018-06-08 2023-09-26 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
CN108665852A (zh) * 2018-07-23 2018-10-16 京东方科技集团股份有限公司 像素电路、驱动方法、有机发光显示面板及显示装置
CN110880295B (zh) * 2018-09-06 2021-03-23 上海和辉光电股份有限公司 Amoled显示面板的电压降补偿方法及系统
US10650752B1 (en) 2018-10-26 2020-05-12 Sharp Kabushiki Kaisha TFT pixel threshold voltage compensation circuit with short one horizontal time
US10706782B2 (en) 2018-10-26 2020-07-07 Sharp Kabushiki Kaisha TFT pixel threshold voltage compensation circuit with short one horizontal time
TWI680448B (zh) * 2018-12-05 2019-12-21 友達光電股份有限公司 畫素電路
KR102051102B1 (ko) * 2018-12-12 2019-12-03 삼성디스플레이 주식회사 화소
US20200302858A1 (en) * 2019-03-21 2020-09-24 Xinchen Technology Co., Ltd. Conductive substrate of a display device
US10783830B1 (en) 2019-05-14 2020-09-22 Sharp Kabushiki Kaisha TFT pixel threshold voltage compensation circuit with short programming time
CN113327541A (zh) * 2020-02-28 2021-08-31 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
US20220254856A1 (en) * 2020-03-19 2022-08-11 Boe Technology Group Co., Ltd. Display substrate and display device
CN111383600B (zh) * 2020-04-28 2022-04-19 厦门天马微电子有限公司 像素驱动电路、驱动方法、显示面板及显示装置
US12052879B2 (en) 2020-05-01 2024-07-30 Semiconductor Energy Laboratory Co., Ltd. Display device including light-emitting and light-receiving element
US11296163B2 (en) * 2020-05-27 2022-04-05 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. OLED display panel and OLED display device
CN111489697A (zh) * 2020-06-12 2020-08-04 中国科学院微电子研究所 具有电压补偿功能的像素电路及其驱动方法、显示面板
CN112234091B (zh) * 2020-10-23 2025-03-18 厦门天马微电子有限公司 显示面板和显示装置
CN113096589B (zh) * 2021-04-08 2022-05-06 中国科学院微电子研究所 一种像素电路、像素电路的驱动方法及显示装置
TWI863758B (zh) * 2023-12-18 2024-11-21 友達光電股份有限公司 畫素電路

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1500945A (fr) * 1966-08-10 1967-11-10 Csf Système générateur de signaux images pour télévision
JPH0792499A (ja) 1993-06-02 1995-04-07 Casio Comput Co Ltd アクティブマトリクスパネルおよびその製造方法
US5550066A (en) 1994-12-14 1996-08-27 Eastman Kodak Company Method of fabricating a TFT-EL pixel
KR100364771B1 (ko) * 1995-10-20 2003-04-07 엘지전자 주식회사 액정표시장치의구조및제조방법
JPH09127556A (ja) 1995-10-31 1997-05-16 Sony Corp 表示装置及びその駆動方法
JP3530362B2 (ja) * 1996-12-19 2004-05-24 三洋電機株式会社 自発光型画像表示装置
US5952789A (en) * 1997-04-14 1999-09-14 Sarnoff Corporation Active matrix organic light emitting diode (amoled) display pixel structure and data load/illuminate circuit therefor
EP0984492A3 (en) * 1998-08-31 2000-05-17 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising organic resin and process for producing semiconductor device
JP2000111945A (ja) * 1998-10-01 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP4334045B2 (ja) 1999-02-09 2009-09-16 三洋電機株式会社 エレクトロルミネッセンス表示装置
JP4092857B2 (ja) 1999-06-17 2008-05-28 ソニー株式会社 画像表示装置
US7379039B2 (en) * 1999-07-14 2008-05-27 Sony Corporation Current drive circuit and display device using same pixel circuit, and drive method
JP4427842B2 (ja) 1999-09-24 2010-03-10 ソニー株式会社 半導体装置及び表示装置
JP2001147659A (ja) 1999-11-18 2001-05-29 Sony Corp 表示装置
JP2001176294A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd メモリチップのテスト方法、製造方法およびテスト装置、メモリモジュールのテスト方法、製造方法およびテスト装置、ならびにコンピュータの製造方法
US6809710B2 (en) * 2000-01-21 2004-10-26 Emagin Corporation Gray scale pixel driver for electronic display and method of operation therefor
TW521303B (en) 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
JP4776792B2 (ja) 2000-02-28 2011-09-21 株式会社半導体エネルギー研究所 発光装置および電気器具
JP2001282137A (ja) 2000-03-30 2001-10-12 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
US6717181B2 (en) * 2001-02-22 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Luminescent device having thin film transistor
JP4090786B2 (ja) * 2001-05-22 2008-05-28 株式会社半導体エネルギー研究所 発光装置
US8633878B2 (en) 2001-06-21 2014-01-21 Japan Display Inc. Image display
JP4982014B2 (ja) 2001-06-21 2012-07-25 株式会社日立製作所 画像表示装置
CN100371962C (zh) * 2001-08-29 2008-02-27 株式会社半导体能源研究所 发光器件、发光器件驱动方法、以及电子设备
JP3813555B2 (ja) * 2001-08-29 2006-08-23 株式会社半導体エネルギー研究所 発光装置及び電子機器
US6858989B2 (en) * 2001-09-20 2005-02-22 Emagin Corporation Method and system for stabilizing thin film transistors in AMOLED displays
JP3899886B2 (ja) 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
US7365713B2 (en) 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2003202834A (ja) 2001-10-24 2003-07-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP4044568B2 (ja) 2001-10-26 2008-02-06 株式会社半導体エネルギー研究所 画素回路、発光装置及び半導体装置
US7456810B2 (en) 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP4151263B2 (ja) 2001-12-05 2008-09-17 ソニー株式会社 表示装置
JP2003186437A (ja) * 2001-12-18 2003-07-04 Sanyo Electric Co Ltd 表示装置
JP3964223B2 (ja) 2002-02-15 2007-08-22 シャープ株式会社 薄膜トランジスタ装置
KR100892945B1 (ko) 2002-02-22 2009-04-09 삼성전자주식회사 액티브 매트릭스형 유기전계발광 표시장치 및 그 제조방법
JP3873003B2 (ja) 2002-04-24 2007-01-24 株式会社 日立ディスプレイズ 液晶表示装置及びｔｆｔ基板
JP4027149B2 (ja) 2002-04-30 2007-12-26 三洋電機株式会社 エレクトロルミネッセンス表示装置
JP2003330413A (ja) 2002-05-10 2003-11-19 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示パネルおよびドライバｉｃ
JP4206693B2 (ja) 2002-05-17 2009-01-14 株式会社日立製作所 画像表示装置
JP2003330422A (ja) 2002-05-17 2003-11-19 Hitachi Ltd 画像表示装置
JP4493933B2 (ja) 2002-05-17 2010-06-30 株式会社半導体エネルギー研究所 表示装置
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
JP2003345307A (ja) 2002-05-23 2003-12-03 Sharp Corp 表示装置およびその駆動方法
JP4034122B2 (ja) * 2002-05-31 2008-01-16 株式会社半導体エネルギー研究所 発光装置及び素子基板
KR100432651B1 (ko) * 2002-06-18 2004-05-22 삼성에스디아이 주식회사 화상 표시 장치
JP3832415B2 (ja) * 2002-10-11 2006-10-11 ソニー株式会社 アクティブマトリクス型表示装置
KR100490622B1 (ko) * 2003-01-21 2005-05-17 삼성에스디아이 주식회사 유기 전계발광 표시장치 및 그 구동방법과 픽셀회로
US7612749B2 (en) 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
JP2004286816A (ja) 2003-03-19 2004-10-14 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置及びその駆動方法
CN1316443C (zh) * 2003-03-24 2007-05-16 友达光电股份有限公司 电流驱动的有源矩阵有机发光二极管像素电路及驱动方法
JP4131939B2 (ja) 2003-05-13 2008-08-13 東芝松下ディスプレイテクノロジー株式会社 アクティブマトリクス型表示装置
CN1788301A (zh) 2003-05-13 2006-06-14 东芝松下显示技术有限公司 有源矩阵显示设备
JP2004341144A (ja) 2003-05-15 2004-12-02 Hitachi Ltd 画像表示装置
JP4484451B2 (ja) 2003-05-16 2010-06-16 奇美電子股▲ふん▼有限公司 画像表示装置
JP4346350B2 (ja) 2003-05-28 2009-10-21 三菱電機株式会社 表示装置
JP4547873B2 (ja) 2003-06-16 2010-09-22 ソニー株式会社 画素回路、表示装置、および画素回路の駆動方法
JP2005099714A (ja) 2003-08-29 2005-04-14 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
KR100514183B1 (ko) 2003-09-08 2005-09-13 삼성에스디아이 주식회사 유기 전계발광 표시장치의 픽셀구동회로 및 그 구동방법
CN100373435C (zh) * 2003-09-22 2008-03-05 统宝光电股份有限公司 有源阵列有机发光二极管像素驱动电路及其驱动方法
JP2005099247A (ja) * 2003-09-24 2005-04-14 Toppoly Optoelectronics Corp 閾値電圧補償を有するアクティブマトリックス有機発光ダイオードの画素駆動回路およびその駆動方法。
JP5078223B2 (ja) 2003-09-30 2012-11-21 三洋電機株式会社 有機ｅｌ画素回路
JP4297438B2 (ja) 2003-11-24 2009-07-15 三星モバイルディスプレイ株式會社 発光表示装置，表示パネル，及び発光表示装置の駆動方法
KR100599726B1 (ko) 2003-11-27 2006-07-12 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
JP4287337B2 (ja) 2003-11-24 2009-07-01 三星モバイルディスプレイ株式會社 有機電界発光表示装置及びその製造方法
US7495644B2 (en) * 2003-12-26 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
GB0400213D0 (en) 2004-01-07 2004-02-11 Koninkl Philips Electronics Nv Electroluminescent display devices
GB0400216D0 (en) 2004-01-07 2004-02-11 Koninkl Philips Electronics Nv Electroluminescent display devices
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
KR100560479B1 (ko) 2004-03-10 2006-03-13 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005275276A (ja) 2004-03-26 2005-10-06 Sanyo Electric Co Ltd 表示装置および表示装置制御方法
US20050212787A1 (en) 2004-03-24 2005-09-29 Sanyo Electric Co., Ltd. Display apparatus that controls luminance irregularity and gradation irregularity, and method for controlling said display apparatus
KR100560444B1 (ko) * 2004-03-24 2006-03-13 삼성에스디아이 주식회사 발광 표시 장치 및 그 구동방법
US7692378B2 (en) 2004-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device including an insulating layer with an opening
JP5222455B2 (ja) 2004-04-28 2013-06-26 株式会社半導体エネルギー研究所 表示装置
KR100560449B1 (ko) * 2004-04-29 2006-03-13 삼성에스디아이 주식회사 발광 표시 패널 및 발광 표시 장치
KR100573149B1 (ko) 2004-05-29 2006-04-24 삼성에스디아이 주식회사 전계 발광 디스플레이 장치 및 이의 제조 방법
KR101080351B1 (ko) * 2004-06-22 2011-11-04 삼성전자주식회사 표시 장치 및 그 구동 방법
KR100578812B1 (ko) * 2004-06-29 2006-05-11 삼성에스디아이 주식회사 발광 표시 장치
KR100578813B1 (ko) * 2004-06-29 2006-05-11 삼성에스디아이 주식회사 발광 표시 장치 및 그 구동 방법
KR101103868B1 (ko) * 2004-07-29 2012-01-12 엘지디스플레이 주식회사 유기 발광표시장치의 구동회로
US7616177B2 (en) * 2004-08-02 2009-11-10 Tpo Displays Corp. Pixel driving circuit with threshold voltage compensation
KR100590042B1 (ko) * 2004-08-30 2006-06-14 삼성에스디아이 주식회사 발광 표시 장치, 그 구동방법 및 신호구동장치
KR100604066B1 (ko) * 2004-12-24 2006-07-24 삼성에스디아이 주식회사 화소 및 이를 이용한 발광 표시장치
US7646367B2 (en) 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
JP4986468B2 (ja) 2005-03-11 2012-07-25 三洋電機株式会社 アクティブマトリクス型表示装置
EP1764770A3 (en) * 2005-09-16 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of display device
JP2008151963A (ja) * 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
EP2921658B8 (en) * 2014-03-20 2017-07-19 Ansaldo Energia Switzerland AG Pullable drawer for a turbine and turbine with such a drawer

Also Published As

Publication number Publication date
KR20070042455A (ko) 2007-04-23
US20150194446A1 (en) 2015-07-09
US20160071918A1 (en) 2016-03-10
CN1953023B (zh) 2010-12-15
KR101324756B1 (ko) 2013-11-05
CN101964175B (zh) 2015-04-22
KR101391967B1 (ko) 2014-05-21
KR20130062971A (ko) 2013-06-13
US9455311B2 (en) 2016-09-27
US9184186B2 (en) 2015-11-10
US20070085847A1 (en) 2007-04-19
JP2014112241A (ja) 2014-06-19
CN1953023A (zh) 2007-04-25
US8988400B2 (en) 2015-03-24
CN101964175A (zh) 2011-02-02
JP2012190034A (ja) 2012-10-04
JP5634434B2 (ja) 2014-12-03

Similar Documents

Publication Publication Date Title
JP5779670B2 (ja) 半導体装置及び表示装置
JP7507291B2 (ja) 発光装置
JP5656321B2 (ja) 半導体装置、表示装置、表示モジュール及び電子機器
KR101278205B1 (ko) 표시 장치 및 표시 장치의 구동방법
JP5613360B2 (ja) 表示装置、表示モジュール及び電子機器
JP5057731B2 (ja) 表示装置、モジュール、及び電子機器
JP2008151963A (ja) 半導体装置及び半導体装置の駆動方法
JP2019061286A (ja) 表示装置
JP2016042195A (ja) 表示装置
JP2023001140A (ja) 表示装置
JP2014002417A (ja) 半導体装置、表示装置、表示モジュール及び電子機器
JP2019066896A (ja) 半導体装置
JP2017187798A (ja) 表示装置
JP2015007790A (ja) 表示装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150713

R150 Certificate of patent or registration of utility model

Ref document number: 5779670

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250