JP2011191449A - 画像表示装置 - Google Patents

Abstract

【課題】駆動トランジスタのヒステリシス特性による画質劣化を抑えた画像表示装置を提供すること。
【解決手段】画像表示装置は、画素回路と、電源線と、データ信号を前記画素回路に供給するデータ線と、を含む。前記画素回路は、発光素子と、前記発光素子の発光を制御する駆動トランジスタと、前記データ線と前記駆動トランジスタのゲート電極との間に設けられた記憶容量と、前記記憶容量の両端を接続させる両端接続スイッチと、前記電源線から前記両端接続スイッチを介して流れる電流経路を遮断する電流遮断スイッチと、を含む。前記画素回路にデータ信号が供給される前に、両端接続スイッチが前記記憶容量の両端を接続し、電流遮断スイッチは切断される。
【選択図】図１０

Description

本発明は画像表示装置、特に発光素子を用いた画像表示装置に関する。

近年有機ＥＬ表示装置など、発光素子を用いた画像表示装置の開発が盛んに行われている。発光素子を階調に応じた輝度で発光させる画素回路、およびその画素回路を駆動する方式の一つとして特許文献１に示すような有機ＥＬ表示装置がある。図２１は特許文献１が示す従来の画素回路の一例を示す図である。この画素回路は、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、を含む。そして、画素回路の列に対応してデータ線ＤＡＴと電源線ＰＷＲが設けられ、画素回路の行に対応して発光制御信号線ＲＥＦが設けられている。駆動トランジスタＴＲＤはｐチャネル型のトランジスタである。

駆動トランジスタＴＲＤのソース電極は電源線ＰＷＲに接続され、ドレイン電極は点灯制御スイッチＳＷＩを介して発光素子ＩＬの一端に接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極と接続されており、記憶容量ＣＰの他端は選択スイッチＳＷＳを介してデータ線ＤＡＴと接続され、また記憶容量ＣＰの他端は発光信号制御スイッチＳＷＦを介して発光制御信号線ＲＥＦと接続されている。選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲとは薄膜トランジスタである。これらの薄膜トランジスタのゲート電極はそれぞれ制御信号を送る配線に接続されている。ここで、駆動トランジスタＴＲＤのゲート電極のあるノードをノードＮＡと呼ぶ。

図２１に示す有機ＥＬ表示装置での画素回路の駆動方法を以下で説明する。データ信号を書込む期間にはデータ線ＤＡＴからのデータ信号が記憶容量ＣＰの他端に供給される。その際にリセットスイッチＳＷＲをオンすることで、駆動トランジスタＴＲＤのゲート−ソース間の電位差をその駆動トランジスタＴＲＤの閾値電圧とする。そしてリセットスイッチＳＷＲをオフすると、記憶容量ＣＰはデータ信号の電位と電源線の電位との電位差から駆動トランジスタＴＲＤの閾値電圧を除いた電位差を記憶する。そのデータ信号を書き込む期間の後には発光素子を発光させる期間がある。その発光素子を発光させる期間には、選択スイッチＳＷＳをオフして発光信号制御スイッチＳＷＦをオンし、さらに点灯制御スイッチＳＷＩをオンする。すると、発光制御信号線ＲＥＦから記憶容量ＣＰの他端に発光制御信号が供給されて駆動トランジスタＴＲＤのゲート−ソース間の電位差は閾値電圧に加えてデータ信号の電位と発光制御信号の電位との電位差に応じた電位差が足された電位差となる。閾値電圧が時間的に変化しなければ、駆動トランジスタＴＲＤの閾値電圧の値に関わらず、発光素子ＩＬはデータ信号の電位と発光制御信号の電位との電位差により定まる輝度で発光する。

ここで、データ信号を書込む期間に駆動トランジスタＴＲＤの閾値電圧を検出するためには、予めノードＮＡの電位を駆動トランジスタＴＲＤがオンするのに十分に低くしておく必要がある。そのため、予めリセットスイッチＳＷＲと点灯制御スイッチＳＷＩをオンし、ノードＮＡの電位を接地電位に発光素子ＩＬの電位差を足した電位に落としている（以下ではプリチャージという）。なお、点灯制御スイッチＳＷＩはデータ信号を書込む際にはオフされる。

こうするとノードＮＡの電位は低下するが、発光素子ＩＬに記憶容量ＣＰや駆動トランジスタＴＲＤからの電流が流れるために微発光が生じコントラストが悪化する。そこで、ノードＮＡを発光制御信号線ＲＥＦに接続し、記憶容量ＣＰの電荷により生じる電流を発光制御信号線ＲＥＦに流す方法が考えられる。図２２は、有機ＥＬ表示装置の画素回路の他の一例を示す図である。図２２に示す画素回路は、図２１に示す画素回路に対し、ノードＮＡと発光信号制御スイッチＳＷＦの記憶容量ＣＰ側の一端との間にプリチャージスイッチＳＷＰが設けられたものであり、点灯制御スイッチＳＷＩをオンする代わりにプリチャージスイッチＳＷＰをオンする、つまりリセットスイッチＳＷＲ、プリチャージスイッチＳＷＰ、および発光信号制御スイッチＳＷＦをオンすることでノードＮＡの電位を駆動トランジスタＴＲＤがオンするのに十分に低い状態にしている。

特許文献１には図２１に示す有機ＥＬ表示装置が開示されている。特許文献２には図２２に示す有機ＥＬ表示装置が開示されている。

特開２００７−１４８２２２号公報 特開２００７−１４０４８８号公報

図２２に示すような従来の画素回路および駆動方法を用いた場合、発光素子ＩＬの微発光は抑制できる一方で、他の要因により画質の劣化が発生する場合がある。以下で、その画質の劣化の例について説明する。図２３は従来の有機ＥＬ表示装置内の発光制御信号線ＲＥＦの抵抗を簡略的に示す図である。本図では表示領域ＤＡ内の画素回路の行うち、中央の行の画素回路に信号を供給する発光制御信号線ＲＥＦの抵抗を示す。Ａ点は表示領域ＤＡ内で最も左側の画素回路が発光制御信号線ＲＥＦに接続される点を示し、Ｂ点は表示領域ＤＡ内で最も右側の画素回路が発光制御信号線ＲＥＦに接続される点を示す。発光制御信号線ＲＥＦは表示領域ＤＡより左側を上下方向に延びる配線によって参照電位Ｖｒｅｆの供給源と接続されている。本図の例では参照電位Ｖｒｅｆの供給源と発光制御信号線ＲＥＦの抵抗との間の抵抗は１０Ωであり、発光制御信号線ＲＥＦの長さあたりの抵抗は３００Ω／ｍｍであり、発光制御信号線ＲＥＦの長さは６８ｍｍである。また、プリチャージ時の駆動トランジスタＴＲＤの抵抗は１ＭΩ、各スイッチＳＷＲ、ＳＷＰ、ＳＷＦの抵抗は３００ｋΩである。図２４は従来の有機ＥＬ表示装置において電源線ＰＷＲから発光制御信号線ＲＥＦに貫通電流が発生した場合の発光制御信号線ＲＥＦ内の電圧降下量Ｖｄｒを示す図である。従来の有機ＥＬ表示装置においてはＡ点における電圧降下量Ｖｄｒはほぼ０であるが、Ｂ点における電圧降下量Ｖｄｒは６．４Ｖに達する。これだけの電圧降下が発生すると、プリチャージ操作によりノードＮＡの電位が充分に低くならない可能性があるだけでなく、輝度むらのような画質劣化も発生する。ここでは輝度むらが発生するメカニズムについて説明する。

駆動トランジスタＴＲＤのようなｐチャネル型の薄膜トランジスタでは、その閾値電圧がゲート電極−ソース電極間に印加された電位差の履歴によって変動する特性（ヒステリシス特性）があることが知られている。これについて説明する。

図２５はｐチャネル型の薄膜トランジスタのヒステリシス特性を示す図である。閾値電圧はある一定値以上の電流が流れるゲート−ソース間の電位差（ゲート電圧Ｖｇ）である。図２５から、ゲート電圧Ｖｇを、プラスからマイナスへ（薄膜トランジスタをオフからオンへ）変化させる時は閾値電圧がプラス方向へ変動しており、ゲート電圧Ｖｇをマイナスからプラスに（薄膜トランジスタをオンからオフへ）変化させる時は閾値電圧がマイナス方向へ変動していることがわかる。

図２６はｐチャネル型の薄膜トランジスタのゲート電極にパルス信号が与えられた場合に流れる電流量の時間変化を示す図である。このパルス信号は、はじめは閾値電圧Ｖｔｈ近傍の電圧が印加され、時刻ｔ１（ｓ）から時刻ｔ２＝ｔ１＋０．１（ｓ）まで（０＜ｔ１＜ｔ２＜１）０．１ｓの間マイナス方向の電圧であって薄膜トランジスタをオンする電圧を印加し、その後再び閾値電圧近傍の電圧を印加した場合の薄膜トランジスタのソース−ドレイン電極間に流れる電流の量を示している。すると、パルスを加えた直後はパルスを加える前より電流量が少なくなる。そしてゲート電圧をそのまま保持すると、徐々にパルスを印加する前の電流量に戻っていく。入力するパルス信号の保持時間が長いほど、そして入力パルスの電圧変化が大きいほど、パルスを加えてからの電流量の変化が大きくなる。なお、図２５および図２６に示すヒステリシス特性は駆動トランジスタＴＲＤに相当するトランジスタの特性である。作成プロセスによってヒステリシス特性による電流の変化量などが異なるとしても、少なくともゲート電圧Ｖｇの変化により閾値電圧が変化する点は同様である。

従来の有機ＥＬ表示装置において貫通電流により電圧降下が発生すると、画素回路ＰＣが発光制御信号線ＲＥＦと接続される位置によって駆動トランジスタＴＲＤのゲート電極の電位が異なり、それにより駆動トランジスタＴＲＤのゲート−ソース間の電位差も変化する。その変化した電位差はプリチャージ操作をする間印加され、それにより駆動トランジスタＴＲＤの閾値電圧が変化する。プリチャージ操作後にデータ信号を記憶させる期間ではまだ閾値電圧が元に戻っていないが、記憶容量ＣＰはその閾値電圧をキャンセルするように電位差を記憶する。一方、発光している期間の間に閾値電圧は輝度に応じた値に戻り、データ信号を記憶するタイミングと発光中とで閾値電圧が異なってしまう。この違いの分だけ駆動トランジスタＴＲＤが流す電流の量に違いが生じ、それが表示領域上の輝度の違い（輝度むら）となってあらわれる。

このように発光素子に電流を流さずに駆動トランジスタのゲート電極が接続されるノードの電位を低くする従来の画像表示装置では、電圧降下などにより画質の劣化、例えば画素回路と電圧降下が発生する配線との接続位置による発光する輝度の違いが生じることがあった。

本発明は上記課題を鑑みてなされたものであって、その目的は、発光を伴わないデータ書込みを行い、駆動トランジスタＴＲＤのヒステリシス特性による画質劣化を抑えた画像表示装置を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。

（１）複数の画素回路と、電源線と、データ信号を前記各画素回路に供給するデータ線と、を含み、前記各画素回路は、発光素子と、前記発光素子の発光を制御する駆動トランジスタと、前記データ線と前記駆動トランジスタのゲート電極との間に設けられた記憶容量と、前記記憶容量の両端を接続させる両端接続スイッチと、前記電源線から前記両端接続スイッチを介して流れる電流経路を遮断する電流遮断スイッチと、を含み、前記データ線が前記各画素回路にデータ信号を供給する前に、該画素回路に含まれる両端接続スイッチが前記記憶容量の両端を接続し、該画素回路に含まれる電流遮断スイッチは前記電流経路を遮断する、ことを特徴とする画像表示装置。

（２）（１）において、前記各画素回路に含まれる電流遮断スイッチは該画素回路に含まれる駆動トランジスタのドレイン電極とゲート電極との間に設けられる、ことを特徴とする画像表示装置。

（３）複数の画素回路と、電源線と、データ信号を前記各画素回路に供給するデータ線と、を含み、前記各画素回路は、一端に基準電位が供給される発光素子と、駆動トランジスタと、一端が前記駆動トランジスタのドレイン電極に接続され、一端が前記発光素子の他端に接続される点灯制御スイッチと、一端が前記駆動トランジスタのゲート電極に接続される記憶容量と、前記駆動トランジスタのゲート電極とドレイン電極との間に設けられるリセットスイッチと、一端が前記記憶容量の前記一端に接続され、他端が前記記憶容量の他端に接続される両端接続スイッチと、一端が前記記憶容量の前記一端もしくは前記他端に接続される補助容量と、一端が前記データ線に接続され、他端が前記記憶容量の前記他端に接続される選択スイッチと、を含む、ことを特徴とする画像表示装置。

（４）複数の画素回路と、電源線と、各画素回路を発光させる際の発光制御信号を供給する発光制御信号線と、データ信号を前記各画素回路に供給するデータ線と、を含み、前記各画素回路は、一端に基準電位が供給される発光素子と、駆動トランジスタと、一端が前記駆動トランジスタのドレイン電極に接続され、一端が前記発光素子の他端に接続される点灯制御スイッチと、一端が前記駆動トランジスタのゲート電極に接続される記憶容量と、前記駆動トランジスタのゲート電極とドレイン電極との間に設けられるリセットスイッチと、一端が前記記憶容量の前記一端に接続され、他端が前記記憶容量の他端に接続される両端接続スイッチと、一端が前記記憶容量の前記一端もしくは前記他端に接続される補助容量と、一端が前記データ線に接続され、他端が前記記憶容量の前記他端に接続される選択スイッチと、一端が前記発光制御信号線に接続され、他端が前記記憶容量の前記他端に接続される発光信号制御スイッチと、を含む、ことを特徴とする画像表示装置。

（５）電源線と、データ線と、発光素子、前記発光素子の発光を制御する駆動トランジスタ、前記データ線と前記駆動トランジスタのゲート電極との間に設けられた記憶容量、および前記記憶容量の両端を接続する両端接続スイッチを含む画素回路と、を含む画像表示装置の駆動方法であって、前記両端接続スイッチが前記記憶容量の両端を接続するとともに、前記電源線から前記両端接続スイッチを経て流れる電流経路を遮断するプリチャージステップと、前記プリチャージステップの後に、前記データ線が前記記憶容量の前記データ線側の一端にデータ信号を入力するデータ記憶ステップと、前記データ記憶ステップの後に、前記記憶容量の前記一端に発光制御信号を供給して前記発光素子を発光させる発光ステップと、を含むことを特徴とする画像表示装置の駆動方法。

（６）（５）において、前記駆動トランジスタのソース電極には電源電位が供給され、前記プリチャージステップでは、前記両端接続スイッチにより前記記憶容量の両端が接続され、前記駆動トランジスタのドレイン電極とゲート電極との間の電流の経路を遮断する、ことを特徴とする画像表示装置の駆動方法。

（７）（５）または（６）において、前記プリチャージステップでは、前記記憶容量の両端をフローティングとする、ことを特徴とする画像表示装置の駆動方法。

（８）（５）または（６）において、前記画像表示装置は発光制御信号線をさらに含み、前記プリチャージステップでは前記発光制御信号線は前記記憶容量の前記データ線側の前記一端に電位を供給する、ことを特徴とする画像表示装置の駆動方法。

（９）（５）から（８）のいずれかにおいて、前記プリチャージステップを行う期間は一水平期間よりも長い、ことを特徴とする画像表示装置の駆動方法。

（１０）（５）または（６）において、前記プリチャージステップにおいて前記データ線は前記記憶容量の前記一端に電位を供給することを特徴とする画像表示装置の駆動方法。

（１１）（５）から（７）のいずれかにおいて、前記プリチャージステップと前記データ記憶ステップとの組合せを繰り返した後に前記発光ステップが行われる、ことを特徴とする画像表示装置の駆動方法。

本発明によれば画像表示装置において発光を伴わないデータ書込みを行い、駆動トランジスタＴＲＤのヒステリシス特性による画質劣化を抑えることができる。

第１の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。 第１の実施形態に係る各画素回路の構成の一例を示す回路図である。 第１の実施形態に係る画素回路に関するＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。 プリチャージ期間における画素回路内のスイッチの状態を示す図である。 データ記憶期間における画素回路内のスイッチの状態を示す図である。 発光期間における画素回路内のスイッチの状態を示す図である。 非発光時における画素回路内のスイッチの状態を示す図である。 第２の実施形態に係る各画素回路の構成の一例を示す回路図である。 第２の実施形態に係る画素回路に関するＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。 プリチャージ期間における画素回路内のスイッチの状態を示す図である。 データ記憶期間における画素回路内のスイッチの状態を示す図である。 発光期間における画素回路内のスイッチの状態を示す図である。 グレーを表示する場合のＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、ノードＮＡおよびノードＮＢの電位の時間変化の他の例を示す波形図である。 プリチャージ操作とデータ記憶操作を複数回繰り返す駆動方法の一例を示す波形図である。 第３の実施形態に係る各画素回路の構成の一例を示す回路図である。 第３の実施形態に係る画素回路に関するＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。 プリチャージ期間における画素回路内のスイッチの状態を示す図である。 第３の実施形態に係る画素回路に関するＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、ノードＮＡおよびノードＮＢの電位の時間変化の他の一例を示す波形図である。 第４の実施形態に係る各画素回路の構成の一例を示す回路図である。 第４の実施形態に係る画素回路に関するＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、選択制御線、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。 プリチャージ期間における画素回路内のスイッチの状態を示す図である。 第４の実施形態に係る各画素回路の構成の他の一例を示す回路図である。 プリチャージスイッチの一端を発光制御信号線に接続した画素回路の一例を示す図である。 ｐチャネル型の薄膜トランジスタのみで構成された画素回路の一例を示す図である。 発光制御信号線のない画素回路の一例を示す図である。 従来の有機ＥＬ表示装置の画素回路の一例を示す図である。 有機ＥＬ表示装置の画素回路の他の一例を示す図である。 従来の有機ＥＬ表示装置における発光制御信号線の抵抗を模式的に示す図である。 従来の有機ＥＬ表示装置において電源線から発光制御信号線に貫通電流が発生した場合の発光制御線内の電圧降下を示す図である。 ｐチャネル型の薄膜トランジスタのヒステリシス特性を示す図である。 ｐチャネル型の薄膜トランジスタのゲート電極にパルス信号が与えられた場合に流れる電流量の時間変化を示す図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお以下では、発光素子を用いた画像表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合について説明する。

［第１の実施形態］
有機ＥＬ表示装置は、物理的には、アレイ基板と、フレキシブルプリント基板と、パッケージに封入されたドライバ集積回路とを含んでいる。アレイ基板上には、画像を表示する表示領域ＤＡが配置される。図１は、第１の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。図１に示す回路は、主にアレイ基板とドライバ集積回路とに設けられている。有機ＥＬ表示装置のアレイ基板上には表示領域ＤＡがあり、表示領域ＤＡにはマトリクス状に画素が配置されている。画素となる領域のそれぞれには３つの画素回路ＰＣＲ，ＰＣＧ，ＰＣＢが図中横方向に並んで配置されている。画素回路ＰＣＲは赤を表示し、画素回路ＰＣＧは緑を表示し、画素回路ＰＣＢは青を表示する。以下では画素回路ＰＣＲ，ＰＣＢ，ＰＣＧの発光する色を区別しないときは画素回路ＰＣと呼ぶ。なお表示領域ＤＡにはＭ列×Ｎ行の画素ＰＸが配置されている。なお、ｎ行目ｍ列目の画素ＰＸを構成する画素回路ＰＣＲをＰＣＲ（ｍ，ｎ）、緑の画素回路ＰＣＧをＰＣＧ（ｍ，ｎ）、青の画素回路ＰＣＢをＰＣＢ（ｍ，ｎ）と記す。また表示領域内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、本実施形態では同じ列に並んでいる画素回路ＰＣは同じ色を表示する。

表示領域ＤＡ内では、画素回路ＰＣの各列に対応してデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ（以下これらのデータ線を区別しない時はデータ線ＤＡＴと呼ぶ）と電源電位Ｖｏｌｅｄを供給する電源線ＰＷＲとが図中上下方向に延び、画素回路ＰＣの各行に対応してリセット制御線ＲＥＳと、点灯制御線ＩＬＭと、プリチャージ制御線ＰＲＥと、発光制御信号線ＲＥＦとが図中左右方向に延びている。またアレイ基板上の領域であって表示領域ＤＡの図中下側の領域には、データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶと、垂直走査回路ＹＤＶと、が設けられている。なお、データ線駆動回路ＸＤＶと垂直走査回路ＹＤＶとの一部はドライバ集積回路にも設けられている。

同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列目の画素の列を構成する画素回路ＰＣＲの列に対応するデータ線ＤＡＴＲをＤＡＴＲ（ｍ）と、画素回路ＰＣＧの列に対応するデータ線ＤＡＴＧをＤＡＴＧ（ｍ）と、画素回路ＰＣＢの列に対応するデータ線ＤＡＴＢをＤＡＴＢ（ｍ）と記す。あるデータ線ＤＡＴは、対応する列内の複数の画素回路ＰＣに対してデータ信号を供給する。また、リセット制御線ＲＥＳと、点灯制御線ＩＬＭと、プリチャージ制御線ＰＲＥと、発光制御信号線ＲＥＦとの数はそれぞれ画素回路ＰＣの行数と同じ数（Ｎ本）である。ｎ行目の画素回路ＰＣの行に対応するリセット制御線ＲＥＳをＲＥＳ（ｎ）、点灯制御線ＩＬＭをＩＬＭ（ｎ）、プリチャージ制御線ＰＲＥをＰＲＥ（ｎ）、発光制御信号線ＲＥＦをＲＥＦ（ｎ）と記す。リセット制御線ＲＥＳ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥおよび発光制御信号線ＲＥＦの一端は垂直走査回路ＹＤＶに接続されている。

ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢはｎチャネル型の薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＧのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＢのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。

画素のｍ列目に対応するデータ線ＤＡＴのうち画素回路ＰＣＲに対応するデータ線ＤＡＴＲ（ｍ）の下端には、ＲＧＢ切替スイッチＤＳＲの一端が接続されている。ＲＧＢ切替スイッチＤＳＲの他端は、画素の列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素に対応する統合データ線ＤＡＴＩの一端と接続されている。同様に、データ線ＤＡＴＧ（ｍ）の下端はＲＧＢ切替スイッチＤＳＧを介して対応する統合データ線ＤＡＴＩの一端と接続されており、データ線ＤＡＴＢ（ｍ）の下端はＲＧＢ切替スイッチＤＳＢを介して対応する統合データ線ＤＡＴＩの一端と接続されている。統合データ線ＤＡＴＩの他端は、データ線駆動回路ＸＤＶに接続されている。

なお、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は統合データ線ＤＡＴＩに接続され、ソース電極は対応するデータ線ＤＡＴに接続されている。なお、薄膜トランジスタのソース電極とドレイン電極とは、構造上極性が定まっているわけではない。その薄膜トランジスタを流れる電流の向きと薄膜トランジスタがｎチャネル型かｐチャネル型かとによって定まるものである。よって薄膜トランジスタにおいてはソース電極の接続先とドレイン電極の接続先とが反対になっていてもよい。

図２は、第１の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、補助容量ＣＡと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。駆動トランジスタＴＲＤはｐチャネル型の薄膜トランジスタであり、ゲート電極に印加される電位とソース電極に印加される電位との電位差に応じて発光素子ＩＬの発光量を制御する。発光素子ＩＬの他端は点灯制御スイッチＳＷＩを介して駆動トランジスタのドレイン電極に接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端は選択スイッチＳＷＳの一端に接続され、選択スイッチＳＷＳの他端はデータ線ＤＡＴと接続される。また記憶容量ＣＰの他端は発光信号制御スイッチＳＷＦの一端とも接続される。発光信号制御スイッチＳＷＦの他端は発光制御信号線ＲＥＦと接続されている。ここで、駆動トランジスタＴＲＤのゲート電極が接続されているノードをノードＮＡと呼び、記憶容量ＣＰの他端が接続されるノードをノードＮＢと呼ぶ。なお、画素回路ＰＣＲに含まれる発光素子ＩＬは赤を発光し、画素回路ＰＣＧに含まれる発光素子ＩＬは緑を発光し、画素回路ＰＣＢに含まれる発光素子ＩＬは青を発光する。

補助容量ＣＡの一端はノードＮＢに接続され、他端は駆動トランジスタＴＲＤのソース電極に接続されている。補助容量ＣＡは後に説明するプリチャージ操作の際にフローティングとなるノードＮＡとノードＮＢがプリチャージ制御線ＰＲＥとのカップリングによって上昇することを抑制し、プリチャージスイッチＳＷＰのオン抵抗の上昇を抑え、一連のプリチャージ操作を補助する。駆動トランジスタＴＲＤのゲート電極とドレイン電極とはリセットスイッチＳＷＲを介して接続されている。また、記憶容量ＣＰの一端はプリチャージスイッチＳＷＰの一端と接続され、記憶容量ＣＰの他端はプリチャージスイッチＳＷＰの他端と接続されている。プリチャージスイッチＳＷＰは記憶容量ＣＰの両端を電気的に接続させる両端接続スイッチとして機能する。点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰとはｎチャネル型の薄膜トランジスタである。選択スイッチＳＷＳおよびリセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩおよび発光信号制御スイッチＳＷＦのゲート電極は点灯制御線ＩＬＭに、プリチャージスイッチＳＷＰのゲート電極はプリチャージ制御線ＰＲＥに接続されている。

なお、基準電位は、電源線ＰＷＲから供給される電源電位Ｖｏｌｅｄやデータ線ＤＡＴ、点灯制御スイッチＳＷＩなどのスイッチに用いる薄膜トランジスタＴＲＤのゲート電極に供給される電位等との関係で基準となる電位である。基準電位は必ずしも接地された電極から供給されなくてもよい。

次に本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図３は、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。本図では一つの画素回路ＰＣに対する信号のみを示している。ノードＮＡおよびノードＮＢの電位については、一つ前のフレーム（以下前フレームという）で黒を表示し本フレームで黒を表示する場合（ＢＬＡＣＫ）と、前フレームで白を表示し本フレームで白を表示する場合（ＷＨＩＴＥ）の２つにわけて示している。

ある画素回路に対する発光のための操作は、プリチャージ操作、データ記憶操作、発光操作の順で行われる。プリチャージ操作は駆動トランジスタＴＲＤのゲート電位を低くするための操作であり、この操作を行う期間をプリチャージ期間ＰＰＲと呼ぶ。データ記憶操作は記憶容量ＣＰに表示すべき階調に応じた電位差を記憶させる操作であり、この操作を行う期間をデータ記憶期間ＰＤＷと呼ぶ。発光操作は発光素子ＩＬを発光させる操作であり。この操作を行う期間を発光期間ＰＩＬと呼ぶ。ここでは、プリチャージ期間ＰＰＲとデータ記憶期間ＰＤＷとは連続しており、その両方を合わせた期間の長さが１水平期間（１Ｈ）である。画素回路ＰＣはマトリクス状に配置されており、１水平期間ごとに次の行が順次走査されていく。本図の例では、ｎ行目の画素回路ＰＣがプリチャージ期間ＰＰＲまたはデータ記憶期間ＰＤＷのときは、ｎ行目以外の画素回路ＰＣは発光期間ＰＩＬとなる。次の水平期間１Ｈには、ｎ＋１行目の画素回路ＰＣがプリチャージ期間ＰＰＲまたはデータ記憶期間ＰＤＷとなり、ｎ＋１行目以外の画素回路ＰＣは発光期間ＰＩＬとなる。なお、表示領域ＤＡ内の最後の行まで走査された後は、垂直帰線期間を経て次のフレームを表示させるために１番目の行から順次走査されていく。

図４Ａから図４Ｄは、図３に示す例の各期間における、画素回路ＰＣ内の点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲ、選択スイッチＳＷＳ、発光信号制御スイッチＳＷＦおよびプリチャージスイッチＳＷＰの状態を示す図である。以下では図３と図４Ａから図４Ｄを用いて駆動方法およびノードＮＡの電位ＶａとノードＮＢの電位Ｖｂについて説明する。

プリチャージ期間ＰＰＲの前は、前フレームに表示する階調で発光素子ＩＬが発光している。つまり前フレームの発光期間ＰＩＬである。前フレームの発光期間ＰＩＬにはノードＮＡは発光する階調に応じた電位である。この電位は表示する階調が明（白）から暗（黒）になるにつれて高くなる。プリチャージ期間ＰＰＲのはじめの時点では、補助容量ＣＡは一つ前のフレームの発光期間ＰＩＬに印加された電源線ＰＷＲと発光制御信号線ＲＥＦとの電位差を保存し、プリチャージスイッチＳＷＰがオンする際にフローティングであるノードＮＡとノードＮＢがプリチャージ制御線とのカップリングにより上昇することを抑制し、プリチャージスイッチＳＷＰのオン抵抗が上昇するのを抑制する。プリチャージ期間ＰＰＲのはじめに点灯制御線ＩＬＭの電位がローレベルとなり、点灯制御スイッチＳＷＩがオフとなる。それにより発光素子ＩＬの発光が止まる。その後すぐにプリチャージ制御線ＰＲＥの電位がハイレベルとなり、プリチャージスイッチＳＷＰがオンとなる。図４Ａがこの状態を示す図である。このときリセット制御線ＲＥＳの電位はローレベルであり、選択スイッチＳＷＳとリセットスイッチＳＷＲとはオフの状態である。プリチャージスイッチＳＷＰがオンされることにより記憶容量ＣＰの両端が接続され同電位となる。

補助容量ＣＡに保存される電位差により、ノードＮＡの電位はプリチャージ期間ＰＰＲ開始時の電位ＶａとＶｂのうち後者（Ｖｒｅｆ）に近い電位となる。この電位Ｖａは一つ前のフレームの階調が異なっていてもほぼ同じ電位となり、また駆動トランジスタＴＲＤのゲート−ソース間の電圧が負方向に保持される。本実施形態ではプリチャージ期間ＰＰＲにおいて前フレームの階調が異なっていても駆動トランジスタＴＲＤのゲート−ソース間電圧は負の電圧となる。これにより均一な閾値電圧（ヒステリシス）にそろえることができる。また電位Ｖａが低いことによりプリチャージスイッチＳＷＰのオン抵抗も低くなり、Ｖａの電位が変化するのにかかる時間も補助容量ＣＡがない場合と比べ短くなる。

ここで、リセットスイッチＳＷＲはオフされており、電源線ＰＷＲから発光制御信号線ＲＥＦへの電流の経路は遮断されている。つまり、リセットスイッチＳＷＲは電源線から両端接続スイッチＳＷＰを介して前記発光制御信号線ＲＥＦに至る電流経路を遮断する電流遮断スイッチとして機能している。なお、一つ前のフレームでの階調が黒の場合（以下では前フレーム黒の場合という）のプリチャージ操作の前の電位Ｖａは駆動トランジスタＴＲＤがオフする電位であり、一つ前のフレームでの階調が白の場合（以下では前フレーム白の場合という）のプリチャージ操作の前の電位Ｖａは発光素子ＩＬを最も高い階調で発光させるための電流を駆動トランジスタＴＲＤに流させる電位である。本実施形態では前フレーム黒の場合より５Ｖ低い電位である。

また図３の例ではプリチャージ期間ＰＰＲにデータ線駆動回路ＸＤＶはデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢのそれぞれに順次データ信号を供給する。プリチャージ期間ＰＰＲのはじめに、ＲＧＢ切替制御線ＣＬＡがハイレベルになりＲＧＢ切替スイッチＤＳＲがオンし、統合データ線ＤＡＴＩとデータ線ＤＡＴＲとが接続される。データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＲにデータ信号を書き込む。次はＲＧＢ切替制御線ＣＬＡに代わりＲＧＢ切替制御線ＣＬＢがハイレベルになり、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＧにデータ信号を書き込む。同様にＲＧＢ切替制御線ＣＬＢに代わりＲＧＢ切替制御線ＣＬＣがハイレベルになり、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＢにデータ信号を書き込む。データ線書込み後はＲＧＢ切替スイッチＤＳＢはオフされる。データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢとリセット制御線ＲＥＳなどの左右に延びる配線との間には寄生容量が発生しているため、その寄生容量によってデータ線駆動回路ＸＤＶから供給されるデータ信号の電位は各データ線ＤＡＴに保存される。

そしてプリチャージ期間ＰＰＲの終わりにはプリチャージ制御線ＰＲＥの電位がローレベルとなり、プリチャージスイッチＳＷＰはオフとなる。そしてデータ記憶期間ＰＤＷのはじめにリセット制御線ＲＥＳの電位がハイレベルとなり、選択スイッチＳＷＳとリセットスイッチＳＷＲとがオンになる。図４Ｂがデータ記憶期間ＰＤＷにおけるスイッチの状態を示す図である。こうすると、データ線ＤＡＴが保存しているデータ信号の電位が記憶容量ＣＰのノードＮＢ側の一端に供給され、記憶容量ＣＰの他端が接続されるノードＮＡは駆動トランジスタＴＲＤのドレイン電極と接続される。

データ記憶期間ＰＤＷのはじめの時点で電位Ｖａは駆動トランジスタＴＲＤをオンするのに充分に低電位になっているので、前フレーム黒の場合も前フレーム白の場合も駆動トランジスタＴＲＤはゲート−ソース間の電位差が閾値電圧になるように電流を流す。ただし表示させる階調が黒の場合はカップリングによる電位低下が生じ、一瞬ではあるが電位Ｖａが低下する。その後は、ＶａはＶｏｌｅｄ−│Ｖｔｈ│に近づいていく。ここで、閾値電圧の値をＶｔｈとする。そして記憶容量ＣＰは、データ記憶期間ＰＤＷの終わりにノードＮＡの電位Ｖａとデータ信号の電位Ｖｄａｔａ＿ｂ（黒の階調の電位）やＶｄａｔａ＿ｗ（白の階調の電位）などとの電位差を記憶する。なお、実際には電位差が閾値電圧になるまでの時定数はデータ記憶期間ＰＤＷに比べ長い。よってデータ記憶期間ＰＤＷの終わりのタイミングではＶａはＶｏｌｅｄ−│Ｖｔｈ│より小さく、記憶容量ＣＰはそのＶａの電位を反映した電位差を記憶する。

次の発光期間ＰＩＬにおいては、点灯制御線ＩＬＭの電位がハイレベルとなり点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦがオンになり、ノードＮＢに発光用の電位である参照電位Ｖｒｅｆが供給される。図４Ｃはこのタイミングのスイッチの状態を示す図である。駆動トランジスタＴＲＤが流す電流はデータ信号の電位と参照電位Ｖｒｅｆとの電位差に応じて変化する。具体的には、その時点でのノードＮＡでの電位Ｖａを式で表すと、以下のようになる。
Ｖａ＝Ｖｏｌｅｄ−│Ｖｔｈ│−（Ｖｄａｔａ−Ｖｒｅｆ）

駆動トランジスタＴＲＤが流す電流量はゲートーソース間の電位差から閾値電圧を引いた値により定まるため、駆動トランジスタＴＲＤの製造時の閾値電圧のばらつきに関係なく電流量を制御できる。それにより、データ信号の電位に応じた輝度で発光素子ＩＬが発光する。なお、例えば屋外と室内などの周囲の明るさの違いに対応するなどの理由で表示領域ＤＡ内の全体の発光輝度を調整するために、発光期間ＰＩＬ内に発光させない期間（発光調整期間ＰＮＩ）を設ける場合がある。この時は点灯制御線ＩＬＭの電位がローレベルとなり点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦがオフになる。図４Ｄはこのタイミングのスイッチの状態を示す図である。

上述の画素回路ＰＣでも、プリチャージ期間ＰＰＲに一方の電源から他方の電源への電流経路を設けずとも、ノードＮＡとノードＮＢを電気的に接続するだけで、データ記憶期間ＰＤＷの始めに駆動トランジスタＴＲＤをオンすることができる。これによりデータ書込みの際に発光をともなわず、かつ、データ記憶期間ＰＤＷの始めに必要なプリチャージ電圧を電圧降下に依存しない形で供給できるため、電圧降下による電圧分布で生じるヒステリシスに起因した面内輝度むらが抑えられる。また前フレームの階調により生じるヒステリシスの影響に起因する輝度むらも補助容量ＣＡがない場合に比べ抑えられる。

［第２の実施形態］
第２の実施形態は、第１の実施形態と比べると主に画素回路ＰＣ内の補助容量ＣＡの位置が異なっている。以下では第２の実施形態について、第１の実施形態との相違を中心に述べる。図５は第２の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。

各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、補助容量ＣＡと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端は選択スイッチＳＷＳの一端に接続され、選択スイッチＳＷＳの他端はデータ線ＤＡＴと接続される。また記憶容量ＣＰの他端は発光信号制御スイッチＳＷＦの一端とも接続される。発光信号制御スイッチＳＷＦの他端は発光制御信号線ＲＥＦと接続されている。補助容量ＣＡの一端は駆動トランジスタＴＲＤのソース電極と接続され、他端は駆動トランジスタＴＲＤのゲート電極に接続されている。補助容量ＣＡの両端の間にかかる電位差は駆動トランジスタＴＲＤのゲート−ソース間電圧となる。駆動トランジスタＴＲＤのゲート電極とドレイン電極とはリセットスイッチＳＷＲを介して接続されている。また、記憶容量ＣＰの一端はプリチャージスイッチＳＷＰの一端と接続され、記憶容量ＣＰの他端はプリチャージスイッチの他端と接続されている。選択スイッチＳＷＳおよびリセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩおよび発光信号制御スイッチＳＷＦのゲート電極は点灯制御線ＩＬＭに、プリチャージスイッチＳＷＰのゲート電極はプリチャージ制御線ＰＲＥに接続されている。

図６は第２の実施形態に係る画素回路ＰＣに関するＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。本図は第１の実施形態における図３に対応する図であり、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳに供給される信号は第１の実施形態と同じである。図７Ａから図７Ｃは、図６の例に示す各期間における、画素回路ＰＣ内の点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲ、選択スイッチＳＷＳ、発光信号制御スイッチＳＷＦおよびプリチャージスイッチＳＷＰの状態を示す図である。以下では図６と図７Ａから図７Ｃを用いて駆動方法およびノードＮＡの電位ＶａとノードＮＢの電位Ｖｂについて説明する。

プリチャージ期間ＰＰＲのはじめに点灯制御スイッチＳＷＩがオフとなり、プリチャージスイッチＳＷＰがオンになる。図７Ａはこの時点での画素回路ＰＣ内のスイッチの状態を示す図である。ノードＮＡに接続された補助容量ＣＡにより電源線ＰＷＲとノードＮＡ間の電位差の変動が抑えられるため、同電位になった際の電位Ｖａおよび電位Ｖｂはプリチャージ操作の前の電位Ｖａと電位Ｖｂとのうち前者に近い電位となる。なお図３の例と同様にプリチャージ期間ＰＰＲにデータ線駆動回路ＸＤＶはデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢのそれぞれに順次データ信号を供給し、各データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢはデータ信号の電位を保存する。

プリチャージ期間ＰＰＲの終わりにはプリチャージスイッチＳＷＰはオフとなる。そしてデータ記憶期間ＰＤＷには選択スイッチＳＷＳとリセットスイッチＳＷＲとがオンになる。図７Ｂはデータ記憶期間ＰＤＷにおけるスイッチの状態を示す図である。

前フレーム黒の場合のノードＮＡとノードＮＢの電位変化について説明する。この場合はじめはノードＮＡの電位は駆動トランジスタＴＲＤをオフする電位となるので駆動トランジスタＴＲＤは電流を流さない一方、データ線ＤＡＴよりノードＮＢにデータ信号の電位Ｖｄａｔａ＿ｂ（図６では黒の階調の電位である）が供給される。Ｖｄａｔａ＿ｂはプリチャージ期間ＰＰＲにおけるノードＮＢの電位より低いので、ノードＮＢの電位変化が記憶容量ＣＰを介して駆動トランジスタＴＲＤのゲート電極に伝わる（ここではそれをカップリングと呼ぶ）ことにより駆動トランジスタＴＲＤのゲート−ソース間の電位差が負方向に拡大する。そしてそのゲート−ソース間の電位差が駆動トランジスタＴＲＤの閾値電圧より低くなると駆動トランジスタＴＲＤは電流を流す。また点灯制御スイッチＳＷＩがオフされているためノードＮＡは基準電位の影響は受けない。駆動トランジスタＴＲＤはゲート−ソース間の電位差が閾値電圧になるように、言い換えればＶａがＶｏｌｅｄ−│Ｖｔｈ│に漸近するように電流を流し、ノードＮＡの電位は上昇する。一方でノードＮＢの電位はデータ信号Ｖｄａｔａ＿ｂの電位であり、記憶容量ＣＰは、データ記憶期間ＰＤＷの終わりにリセットスイッチＳＷＲがオフされる際にノードＮＡとノードＮＢ間の電位差を記憶する。なお、実際にはゲート−ソース間の電位差が閾値電圧になるまでの時定数はデータ記憶期間ＰＤＷに比べ長い。よってデータ記憶期間ＰＤＷの終わりのタイミングではＶａはＶｏｌｅｄ−│Ｖｔｈ│より小さく、記憶容量ＣＰはそのＶａの電位を反映した電位差を記憶する。

前フレーム白の場合についてのノードＮＡとノードＮＢの電位変化について説明する。この場合はデータ記憶期間ＰＤＷのはじめには既に駆動トランジスタＴＲＤはオン状態である。データ線ＤＡＴの電位が記憶容量ＣＰを介してノードＮＡの電位を低下させる効果は生じるものの駆動トランジスタＴＲＤが流す電流によりノードＮＡの電位を高くする効果の方が大きく電位Ｖａの低下はほとんど観測されず、ノードＮＡの電位は上昇していく。その後は前フレーム黒の場合と同様に、駆動トランジスタＴＲＤはゲート−ソース間の電位差が閾値電圧となる（ＶａがＶｏｌｅｄ−│Ｖｔｈ│となる）平衡状態に向けて電流を流す。またノードＮＢの電位はデータ信号Ｖｄａｔａ＿ｗの電位であり、記憶容量ＣＰはデータ記憶期間ＰＤＷの終わりにリセットスイッチＳＷＲがオフされる際にノードＮＡとノードＮＢ間の電位差を記憶する。

次の発光期間ＰＩＬにおいて、点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦがオンになり、ノードＮＢに参照電位Ｖｒｅｆが供給される。すると、データ信号の電位と参照電位Ｖｒｅｆとの電位差のうち記憶容量ＣＰと補助容量ＣＡとの比により定まる割合でノードＮＡの電位が変化し、駆動トランジスタのゲート−ソース間電圧が変化する。図７Ｃはこのタイミングのスイッチの状態を示す図である。これにより、データ信号の電位に応じた輝度で発光素子ＩＬが発光する。

上述の画素回路ＰＣでも、プリチャージ期間ＰＰＲに一方の電源から他方の電源への電流経路を設けずとも、ノードＮＡとノードＮＢを電気的に接続するだけで、データ記憶期間ＰＤＷの始めに駆動トランジスタＴＲＤをオンすることができる。これによりデータ書込みの際に発光をともなわず、かつ、データ記憶期間ＰＤＷの始めに必要な駆動トランジスタのオン電圧を電圧降下に依存しない形で供給できるため、電圧降下による電圧分布で生じるヒステリシスに起因した面内輝度むらが抑えられる。

一方、本実施形態に係る有機ＥＬ表示装置においては前フレームの表示階調によりプリチャージ期間ＰＰＲにおけるノードＮＡの電位が変化する。この影響について以下で説明する。図８はグレー表示の場合のＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、ノードＮＡおよびノードＮＢの電位の時間変化の他の例を示す波形図である。本図ではノードＮＡおよびノードＮＢの電位については、前フレームで黒を表示し、このフレームで中間調（グレー）を表示する場合（図中ＢＬＡＣＫ）と、前フレームで白を表示し、このフレームで中間調（グレー）を表示する場合（図中ＷＨＩＴＥ）の２つにわけて示している。この例では、図６の例と異なり前フレームで黒を表示した場合も白を表示した場合も、本フレームで表示させるべき階調（データ線ＤＡＴから画素回路ＰＣに供給されるデータ信号の電位Ｖｄａｔａ＿ｇ）は同じである。本フレームで表示すべき階調が同じであると、ヒステリシス特性による輝度の変化を比較しやすいため、図８の例を用いて前フレームの階調に起因したヒステリシスの影響について説明する。

図８の例では、プリチャージ期間ＰＰＲに駆動トランジスタＴＲＤのゲート電極に印加される電位はＢＬＡＣＫの場合の方が高く、ＷＨＩＴＥの方が低い。ここでＢＬＡＣＫの場合のデータ記憶期間ＰＤＷの終わりの駆動トランジスタの閾値電圧をＶｔｈｗ（＜０）とし、ＷＨＩＴＥの場合のデータ記憶期間ＰＤＷの終わりの駆動トランジスタの閾値電圧をＶｔｈｗ（＜０）とする。すると、ヒステリシス特性の影響によりＶｔｈｂ＞Ｖｔｈｗとなる。するとデータ記憶期間ＰＤＷに前フレーム黒の場合にノードＮＡが向かっていく電位Ｖｏｌｅｄ−│Ｖｔｈｂ│は前フレーム白の場合にノードＮＡが向かっていく電位Ｖｏｌｅｄ−│Ｖｔｈｗ│より大きくなる。するとデータ記憶期間ＰＤＷの終わりのタイミングでのノードＮＡとノードＮＢの電位差を前フレーム黒の場合（Ｖｐｂ）と前フレーム白の場合（Ｖｐｗ）で比べるとＶｐｂ＞Ｖｐｗとなる。一方で発光期間ＰＩＬ中に閾値電圧の違いが解消するため、最終的にはＶｐｂとＶｐｗとの違いの分だけ発光輝度が変化してしまう。より具体的には、前フレーム黒の場合には駆動トランジスタＴＲＤが発光時に電流を流さない方向へ変化するので輝度が暗くなり、前フレーム白の場合には駆動トランジスタＴＲＤが発光時に電流を流す方向へ変化するので輝度が高くなる。この現象により、例えば縦方向の黒線がグレーの背景の中を右から左へと動く動画を表示させる場合には、黒からグレーに階調が変化する画素が黒とグレーの中間の輝度となる。また、本実施形態ではプリチャージ期間ＰＰＲにおいて前フレームの階調によって駆動トランジスタＴＲＤのゲート−ソース間電圧は正負別々の電圧となるため、階調によって異なる方向のヒステリシスが蓄えられることになり、それも第１の実施形態と比べてヒステリシスの影響を大きくする要因となる。

上述のような前フレームの表示階調による影響を軽減する方法の一つとして、プリチャージ操作とデータ記憶操作を複数回繰り返す方法がある。図９は、プリチャージ操作とデータ記憶操作を複数回繰り返す駆動方法の一例を示す波形図である。本図の例では、ある画素回路ＰＣに対して、１回目のプリチャージ操作、１回目のデータ記憶操作、そして予め定められた数の水平期間（通常は１から８水平期間のうちいずれかである）経った後に２回目のプリチャージ操作、２回目のデータ記憶操作を行い、その後発光させる。ここで１回目のプリチャージ操作を行う期間を先行プリチャージ期間ＰＰＲＰと呼び、１回目のデータ記憶操作を行う期間を先行データ記憶期間ＰＤＷＰと呼ぶ。そして、２回目のプリチャージ操作を行う期間をプリチャージ期間ＰＰＲとし、２回目のデータ記憶操作を行う期間をデータ記憶期間ＰＤＷとする。その後発光期間ＰＩＬに画素回路ＰＣを発光させる。プリチャージ操作の際の各スイッチの状態は図６や図８におけるプリチャージ期間ＰＰＲにおけるスイッチの状態と同じである。またデータ記憶操作の際の各スイッチの状態は図６や図８におけるデータ記憶期間ＰＤＷでのスイッチの状態と同じである。

先行データ記憶期間ＰＤＷＰにはこの画素回路ＰＣよりも前の行の画素回路ＰＣに表示させる階調を示す電位に基づいて記憶容量ＣＰに電位差を記憶させる。データ記憶期間ＰＤＷに本来のデータ信号が入力され、また先行データ記憶期間ＰＤＷＰを含む水平期間とデータ記憶期間ＰＤＷを含む水平期間とが異なるからである。ただし、先行データ記憶期間ＰＤＷＰの終わりのタイミングでのノードＮＡの電位は電源線ＰＷＲの電位と駆動トランジスタＴＲＤの閾値電圧から定まる電位であり、前フレーム黒の場合と前フレーム白の場合とでのノードＮＡの電位の違いは閾値電圧の違いによるもののみとなる。この違いは先行プリチャージ期間ＰＰＲＰにおける前フレーム黒の場合と前フレーム白の場合とでのノードＮＡの電位の違いより小さい。それにより前フレーム黒の場合と前フレーム白の場合とでの閾値電圧の違い（ヒステリシス）はより解消され、２回目のデータ書込み操作の終了時の閾値電圧の違いはさらに小さくなる。結果として発光時の階調の相違が抑えられる。

［第３の実施形態］
第３の実施形態は、第１の実施形態の画素回路ＰＣに対して発光信号制御スイッチＳＷＦがｐチャネル型の薄膜トランジスタとされ、そのゲート電極がリセット制御線ＲＥＳに接続されている点が主に異なる。以下では第３の実施形態について、第２の実施形態との相違を中心として述べる。

図１０は第３の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端は選択スイッチＳＷＳを介してデータ線ＤＡＴと接続され、また記憶容量ＣＰの他端は発光信号制御スイッチＳＷＦを介して発光制御信号線ＲＥＦと接続されている。駆動トランジスタＴＲＤのゲート電極とドレイン電極とはリセットスイッチＳＷＲを介して接続されている。また、記憶容量ＣＰの一端はプリチャージスイッチＳＷＰの一端と接続され、記憶容量ＣＰの他端はプリチャージスイッチＳＷＰの他端と接続されている。選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび発光信号制御スイッチＳＷＦのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩのゲート電極は点灯制御線ＩＬＭに、プリチャージスイッチＳＷＰのゲート電極はプリチャージ制御線ＰＲＥに接続されている。

図１１は第３の実施形態に係る画素回路ＰＣに関するＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。本図は第１の実施形態における図３に対応する。ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳに供給される信号は第１の実施形態と同じである。本実施形態が第１の実施形態と最も大きく異なる点は、プリチャージ期間ＰＰＲに発光信号制御スイッチＳＷＦがオンされる点である。図１２は、プリチャージ期間における画素回路ＰＣ内のスイッチの状態を示す図である。これにより、プリチャージ期間ＰＰＲには発光制御信号線ＲＥＦからノードＮＢおよびノードＮＡに参照電位Ｖｒｅｆが供給され、ノードＮＡおよびノードＮＢの電位は参照電位Ｖｒｅｆとなる。また、ノードＮＢの電位が参照電位Ｖｒｅｆに接続しているのでプリチャージ制御線ＰＲＥとのカップリングによってノードＮＡとノードＮＢの電位が上昇することがなく、プリチャージスイッチＳＷＰのオン抵抗の上昇が生じない。よって、補助容量ＣＡは必要ない。

これによりプリチャージ期間ＰＰＲ中のプリチャージスイッチＳＷＰオン後のノードＮＡの電位Ｖａは一つ前のフレームの階調にかかわらず一定となり、また駆動トランジスタＴＲＤのゲート−ソース間の電圧が第１の実施形態と比べても負方向にさらに大きくなる。このように負方向に大きな電位が加わると、前フレームにおける駆動トランジスタＴＲＤのゲート−ソース間電圧によるヒステリシスよりも、プリチャージ期間ＰＰＲにおける駆動トランジスタＴＲＤのゲート−ソース間電圧によるヒステリシスの方の影響が大きくなり、前フレームでの階調によって生じるヒステリシスの影響が小さくなる。なお、プリチャージ期間ＰＰＲ中のデータ信号の電位の供給、データ記憶期間ＰＤＷおよび発光期間ＰＩＬ（発光調整期間ＰＮＩを除く）の動作については第２の実施形態と同様であるので説明を省略する。

なお、本実施形態では発光調整期間ＰＮＩも発光制御信号線ＲＥＦがオンされており、ノードＮＢに参照電位Ｖｒｅｆが供給されるが、点灯制御スイッチＳＷＩがオフされているため発光素子ＩＬの発光への影響はない。

ここで、第３の実施形態におけるプリチャージ操作はデータ線ＤＡＴからの電位に関係なく行われるため、他の行の画素回路ＰＣに対するデータ記憶期間ＰＤＷと重ねてプリチャージ操作を行ってもよい。図１３は第３の実施形態に係る画素回路ＰＣに関するＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、ノードＮＡおよびノードＮＢの電位の時間変化の他の一例を示す波形図である。本図には、プリチャージ期間ＰＰＲを、図１１の例と比べて１から１０水平期間分長くした場合の駆動方法が記載されている。なお、データ線駆動回路ＸＤＶからのデータ信号のデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢへの書込みは、プリチャージ期間ＰＰＲの終わりに行う。プリチャージ期間ＰＰＲのうちデータ信号のデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢへの書込みを行う期間とデータ記憶期間ＰＤＷとを合わせた期間は１水平期間となる。

こうすると、ノードＮＡの電位Ｖａが安定した状態が図１１の例と比べて長く続くため、前フレームでの階調によって生じるヒステリシスの影響をより小さくすることができる。また、第２の実施形態の図９の例とは異なり、ノードＮＡの電位を安定させるためには先行データ記憶期間ＰＤＷＰが不要であるため、その分プリチャージ操作を行ってからデータ信号を記憶させるまでの期間をより短くしても前フレームでの階調によって生じるヒステリシスを解消できる。なおこのようにプリチャージ期間ＰＰＲを１水平期間より長くする駆動方法を第１の実施形態の図２で説明した画素回路ＰＣに対して適用してもよい。第１の実施形態でもプリチャージ操作はデータ線ＤＡＴからの電位に関係なく行われるからである。図１３の例と同様に図３の例と比べて前フレームでの階調によって生じるヒステリシスの影響をより小さくすることができる。

［第４の実施形態］
第４の実施形態は、第１の実施形態と比べると、画素回路ＰＣに含まれる選択スイッチＳＷＳをリセット制御線ＲＥＳとは別に設けられた配線である選択制御線ＳＥＬによって制御する点が異なる。以下では第１の実施形態との相違点を中心に述べる。

選択制御線ＳＥＬは画素回路ＰＣの行ごとに一つずつ設けられ、その一端は垂直走査回路ＹＤＶに接続されている。図１４は第４の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端は選択スイッチＳＷＳを介してデータ線ＤＡＴと接続され、また記憶容量ＣＰの他端は発光信号制御スイッチＳＷＦを介して発光制御信号線ＲＥＦと接続されている。駆動トランジスタＴＲＤのゲート電極とドレイン電極とはリセットスイッチＳＷＲを介して接続されている。また、記憶容量ＣＰの一端はプリチャージスイッチＳＷＰの一端と接続され、記憶容量ＣＰの他端はプリチャージスイッチの他端と接続されている。選択スイッチＳＷＳのゲート電極は選択制御線ＳＥＬに、リセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩおよび発光信号制御スイッチＳＷＦのゲート電極は点灯制御線ＩＬＭに、プリチャージスイッチＳＷＰのゲート電極はプリチャージ制御線ＰＲＥに接続されている。

図１５は第４の実施形態に係る画素回路ＰＣに関するＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、選択制御線ＳＥＬ、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。本図は第１の実施形態における図３に対応する図である。本実施形態では、ある画素回路に対する駆動は、データ線ＤＡＴに電位差を保存する操作、プリチャージ操作、データ書込み操作、発光操作の順で行われる。本実施形態ではプリチャージ期間ＰＰＲの前にデータ線ＤＡＴに電位差を保存させる操作を行う期間であるデータ保存期間ＰＬＭが存在する。ここでデータ保存期間ＰＬＭ、プリチャージ期間ＰＰＲおよびデータ記憶期間ＰＤＷを合わせた期間の長さが１水平期間（１Ｈ）である。

データ保存期間ＰＬＭの前には一つ前のフレームの階調で発光素子ＩＬが発光している。つまり前フレームの発光期間ＰＩＬである。前フレームの発光期間ＰＩＬにはノードＮＡは発光する階調に応じた電位である。そして、データ保存期間ＰＬＭになると点灯制御線ＩＬＭの電位がローレベルとなり、点灯制御スイッチＳＷＩがオフとなる。それにより発光素子ＩＬの発光が止まる。その状態でデータ線駆動回路ＸＤＶはデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢのそれぞれに順次データ信号を供給し、各データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢはデータ信号の電位を保存する。次のプリチャージ期間ＰＰＲになる直前には選択制御線ＳＥＬの電位がハイレベルとなり選択スイッチＳＷＳがオンとなり、プリチャージ期間ＰＰＲになるとプリチャージ制御線ＰＲＥの電位がハイレベルとなり、プリチャージスイッチＳＷＰがオンとなる。図１６は、この時点での画素回路ＰＣ内のスイッチの状態を示す図である。ノードＮＡの電位ＶａおよびノードＮＢの電位Ｖｂはデータ線ＤＡＴと接続されるため、データ線ＤＡＴが保存しているデータ信号の電位となる。次にリセット制御線ＲＥＳの電位がハイレベルとなりデータ記憶期間ＰＤＷになる。データ記憶期間ＰＤＷの開始時点は本フレーム黒の場合と本フレーム白の場合とで、ノードＮＡの電位Ｖａは異なる。しかし本フレーム黒の場合と本フレーム白の場合のどちらもノードＮＡの電位は駆動トランジスタＴＲＤがオンする電位であるため駆動トランジスタＴＲＤはゲート−ソース間の電位差が閾値電圧になるように電流を流す。一方でノードＮＢの電位はデータ信号Ｖｄａｔａ＿ｂの電位であり、記憶容量ＣＰは、データ記憶期間ＰＤＷの終わりにリセットスイッチＳＷＲがオフされる際にノードＮＡとノードＮＢ間の電位差を記憶する。

次の発光期間ＰＩＬにおいては、点灯制御線ＩＬＭの電位がハイレベルとなり点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦがオンになり、ノードＮＢに発光用の電位である参照電位Ｖｒｅｆが供給され、発光素子ＩＬが発光する。

上述のように、プリチャージ期間ＰＰＲに一方の電源から他方の電源への電流経路を設けずとも、ノードＮＡとノードＮＢを電気的に接続するだけで、データ記憶期間ＰＤＷの始めに駆動トランジスタＴＲＤをオンすることができる。これによりデータ書込みの際に発光をともなわず、かつ、データ記憶期間ＰＤＷの始めに必要な駆動トランジスタのオン電圧を電圧降下に依存しない形で供給できるため、電圧降下による電圧分布で生じるヒステリシスに起因した面内輝度むらが抑えられる。なおデータ線ＤＡＴにデータ信号の電位を保存させる操作を行った後にプリチャージ操作を行っているのは、それらの操作を同時に行うことで、データ線ＤＡＴに保存させる電位にばらつきが生じることを避けるためである。

なお、画素回路ＰＣの構成は図１４に示すものには限られない。例えば補助容量ＣＡの一端がノードＮＡに接続され、他端が駆動トランジスタＴＲＤのソース電極に接続されていてもよい。またプリチャージスイッチＳＷＰの一端が記憶容量ＣＰの一端以外と接続されていてもよい。図１７は、第４の実施形態に係る各画素回路ＰＣの構成の他の一例を示す回路図である。本図が示す画素回路ＰＣの構成が図１４に示す構成と異なる点は、プリチャージスイッチＳＷＰの一端がデータ線ＤＡＴに接続されている点、一端がノードＮＢと接続され他端が駆動トランジスタＴＲＤのソース電極と接続された補助容量ＣＡが存在する点である。なおプリチャージスイッチＳＷＰの他端はノードＮＡに接続されている。図１７に示す構成であっても図１５に示すような駆動方法によりプリチャージ期間ＰＰＲに記憶容量ＣＰの両端が電気的に接続されるため、図１４に示す例と同様の効果を得ることができる。また図１７に示す構成からさらに補助容量ＣＡの一端がノードＮＡに接続され、他端が駆動トランジスタＴＲＤのソース電極に接続された構成にしてもよい。

これまで本発明の様々な実施形態について説明してきたが、本発明が適用できる範囲はこれらの実施形態に限定されるものではない。本発明の技術的思想に応じて種々の形態に適用することができる。

例えば、図１０に示す画素回路ＰＣの構成に含まれるプリチャージスイッチＳＷＰのノードＮＡ側でない一端を発光制御信号線ＲＥＦに接続してもよい。図１８は、プリチャージスイッチＳＷＰの一端を発光制御信号線ＲＥＦに接続した画素回路の一例を示す図である。本図に示される画素回路ＰＣにおいても例えば図１１に示す駆動方法によって第３の実施形態と同様の効果を得ることができる。なお補助容量ＣＡの一端がノードＮＡに接続され、他端が駆動トランジスタＴＲＤのソース電極に接続されていてもよい。他にも、画素回路ＰＣ内のスイッチを全てｐチャネル型の薄膜トランジスタにしてもよい。図１９はｐチャネル型の薄膜トランジスタのみで構成された画素回路ＰＣの一例を示す図である。本図は図５に示す画素回路ＰＣ内の各スイッチをｐチャネル型の薄膜トランジスタに変更した回路構成である。例えば、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳに供給される信号の電位のハイレベルとローレベルとを図６に示すものと反対にしてやれば同様の効果を得ることができる。また、発光制御信号線ＲＥＦのない構成にしてもよい。図２０は発光制御信号線ＲＥＦのない画素回路ＰＣの一例を示す図である。電源線ＰＷＲからデータ線ＤＡＴへの電流経路をリセットスイッチＳＷＲによって遮断しながらプリチャージスイッチＳＷＰをオンしたのちにデータ書込みを行えば、電圧降下で生じるヒステリシスに起因する面内輝度むらを抑制することができる。

ＤＡ 表示領域、ＸＤＶ データ線駆動回路、ＹＤＶ 垂直走査回路、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ 画素回路、ＰＸ 画素、ＣＬＡ，ＣＬＢ，ＣＬＣ ＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ データ線、ＤＡＴＩ 統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ ＲＧＢ切替スイッチ、ＩＬＭ 点灯制御線、ＰＲＥ プリチャージ制御線、ＲＥＦ 発光制御信号線、ＲＥＳ リセット制御線、ＰＷＲ 電源線、ＳＥＬ 選択制御線、ＣＰ 記憶容量、ＣＡ 補助容量、ＩＬ 発光素子、ＮＡ，ＮＢ ノード、ＳＷＦ 発光信号制御スイッチ、ＳＷＩ 点灯制御スイッチ、ＳＷＰ プリチャージスイッチ、ＳＷＲ リセットスイッチ、ＳＷＳ 選択スイッチ、ＴＲＤ 駆動トランジスタ、ＰＩＬ 発光期間、ＰＤＷ データ記憶期間、ＰＰＲ プリチャージ期間、ＰＮＩ 発光調整期間、ＰＰＲＰ 先行プリチャージ期間、ＰＤＷＰ 先行データ記憶期間、ＰＬＭ データ保存期間。

Claims (11)

1. 複数の画素回路と、
   電源線と、
   データ信号を前記各画素回路に供給するデータ線と、
   を含み、
   前記各画素回路は、
   発光素子と、
   前記発光素子の発光を制御する駆動トランジスタと、
   前記データ線と前記駆動トランジスタのゲート電極との間に設けられた記憶容量と、
   前記記憶容量の両端を接続させる両端接続スイッチと、
   前記電源線から前記両端接続スイッチを介して流れる電流経路を遮断する電流遮断スイッチと、
   を含み、
   前記データ線が前記各画素回路にデータ信号を供給する前に、該画素回路に含まれる両端接続スイッチが前記記憶容量の両端を接続し、該画素回路に含まれる電流遮断スイッチは前記電流経路を遮断する、
   ことを特徴とする画像表示装置。
2. 前記各画素回路に含まれる電流遮断スイッチは該画素回路に含まれる駆動トランジスタのドレイン電極とゲート電極との間に設けられる、
   ことを特徴とする請求項１に記載の画像表示装置。
3. 複数の画素回路と、
   電源線と、
   データ信号を前記各画素回路に供給するデータ線と、
   を含み、
   前記各画素回路は、
   一端に基準電位が供給される発光素子と、
   駆動トランジスタと、
   一端が前記駆動トランジスタのドレイン電極に接続され、一端が前記発光素子の他端に接続される点灯制御スイッチと、
   一端が前記駆動トランジスタのゲート電極に接続される記憶容量と、
   前記駆動トランジスタのゲート電極とドレイン電極との間に設けられるリセットスイッチと、
   一端が前記記憶容量の前記一端に接続され、他端が前記記憶容量の他端に接続される両端接続スイッチと、
   一端が前記記憶容量の前記一端もしくは前記他端に接続される補助容量と、
   一端が前記データ線に接続され、他端が前記記憶容量の前記他端に接続される選択スイッチと、
   を含む、
   ことを特徴とする画像表示装置。
4. 複数の画素回路と、
   電源線と、
   各画素回路を発光させる際の発光制御信号を供給する発光制御信号線と、
   データ信号を前記各画素回路に供給するデータ線と、
   を含み、
   前記各画素回路は、
   一端に基準電位が供給される発光素子と、
   駆動トランジスタと、
   一端が前記駆動トランジスタのドレイン電極に接続され、一端が前記発光素子の他端に接続される点灯制御スイッチと、
   一端が前記駆動トランジスタのゲート電極に接続される記憶容量と、
   前記駆動トランジスタのゲート電極とドレイン電極との間に設けられるリセットスイッチと、
   一端が前記記憶容量の前記一端に接続され、他端が前記記憶容量の他端に接続される両端接続スイッチと、
   一端が前記記憶容量の前記一端もしくは前記他端に接続される補助容量と、
   一端が前記データ線に接続され、他端が前記記憶容量の前記他端に接続される選択スイッチと、
   一端が前記発光制御信号線に接続され、他端が前記記憶容量の前記他端に接続される発光信号制御スイッチと、
   を含む、
   ことを特徴とする画像表示装置。
5. 電源線と、データ線と、発光素子、前記発光素子の発光を制御する駆動トランジスタ、前記データ線と前記駆動トランジスタのゲート電極との間に設けられた記憶容量、および前記記憶容量の両端を接続する両端接続スイッチを含む画素回路と、を含む画像表示装置の駆動方法であって、
   前記両端接続スイッチが前記記憶容量の両端を接続するとともに、前記電源線から前記両端接続スイッチを経て流れる電流経路を遮断するプリチャージステップと、
   前記プリチャージステップの後に、前記データ線が前記記憶容量の前記データ線側の一端にデータ信号を入力するデータ記憶ステップと、
   前記データ記憶ステップの後に、前記記憶容量の前記一端に発光制御信号を供給して前記発光素子を発光させる発光ステップと、
   を含むことを特徴とする画像表示装置の駆動方法。
6. 前記駆動トランジスタのソース電極には電源電位が供給され、
   前記プリチャージステップでは、前記両端接続スイッチにより前記記憶容量の両端が接続され、前記駆動トランジスタのドレイン電極とゲート電極との間の電流の経路を遮断する、
   ことを特徴とする請求項５に記載の画像表示装置の駆動方法。
7. 前記プリチャージステップでは、前記記憶容量の両端をフローティングとする、
   ことを特徴とする請求項５または６に記載の画像表示装置の駆動方法。
8. 前記画像表示装置は発光制御信号線をさらに含み、
   前記プリチャージステップでは前記発光制御信号線は前記記憶容量の前記データ線側の前記一端に電位を供給する、
   ことを特徴とする請求項５または６に記載の画像表示装置の駆動方法。
9. 前記プリチャージステップを行う期間は一水平期間よりも長い、
   ことを特徴とする請求項５から８のいずれか一項に記載の画像表示装置の駆動方法。
10. 前記プリチャージステップにおいて前記データ線は前記記憶容量の前記一端に電位を供給する、
    ことを特徴とする請求項５または６に記載の画像表示装置の駆動方法。
11. 前記プリチャージステップと前記データ記憶ステップとの組合せを繰り返した後に前記発光ステップが行われる、
    ことを特徴とする請求項５から７のいずれか一項に記載の画像表示装置の駆動方法。

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