JP5613360B2 - 表示装置、表示モジュール及び電子機器 - Google Patents

Description

本発明は、文字や画像を表示する表示画面を備えた表示装置に関するものであり、表示画面の視認性を改善するための技術に関する。

近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイ（例えば、有機ＥＬディスプレイなど）に用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。

このような表示装置の発光階調を制御する駆動方式として、デジタル階調方式とアナログ階調方式とがある。デジタル階調方式はデジタル制御で発光素子をオンオフさせ、階調を表現している。一方、アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。

デジタル階調方式の場合、発光・非発光の２状態しかないため、このままでは、２階調しか表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調化のための手法としては、時間階調法を用いられることが多い（特許文献１〜特許文献２参照）。また、面積階調法を用いられることもある（特許文献３参照）

一方、画像と文字とを両方綺麗に表示するための画素構造が開発されている（特許文献４参照）。通常は、ストライプ配列やデルタ配列であるが、そこでは、６角形の画素構造をしている。
特開２００１−３２４９５８号公報 特開２００１−３４３９３３号公報 特開２００１−１２５５２６号公報 特開２００５−０６２４１６号公報

しかしながら、６角形の構造の場合、各々の色の画素を構成することが困難である。特に、有機ＥＬ素子の場合、色ごとに有機層を蒸着して形成するため、複雑な構成の場合、うまく蒸着することができない。

そこで、本発明は、単純な画素構成をしていながら、表示のさせ方を任意に変更できるような表示装置を提供することを目的する。

本発明は、第１の表示領域と第２の表示領域と第３の表示領域とを有する表示装置であって、第１の表示領域と第２の表示領域と第３の表示領域とは、同じ色で表示し、第１の状態において、画素は、第１の表示領域と第２の表示領域と有しており、第２の状態において、画素は、第２の表示領域と第３の表示領域と有しており、第１の表示領域の面積と第３の表示領域の面積とは、同じであることを特徴としている。

また本発明は、上記構成の表示装置であって、画素は、画素が有する表示領域のいずれを選択するかによって階調を表現することを特徴としている。

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できたり、トランジスタで光を透過させたりすることが出来る。また、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適用することが出来る。これらにより、バラツキの少ないトランジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造できたり、消費電力の少ない回路を構成したりすることが出来る。また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成したりすることが出来る。また、インクジェットや印刷法を用いて作成したトランジスタなどを適用することが出来る。これらにより、室温で製造したり、真空度の低い状態で製造したり、大型基板で製造したりすることができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成したり、消費電力の小さいトランジスタを形成したり、壊れにくい装置にしたり、耐熱性を持たせたりすることが出来る。

なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。

なお、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。

なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。 なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２端子と表記する場合がある。

また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。

なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。

なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。

しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。

また、例えば、ソース電極とソース配線とを接続してさせている導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。

なお、ドレインについては、ソースと同様である。

なお、本発明において、接続されているとは、電気的に接続されている場合と機能的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係以外のものも含むものとする。例えば、ある部分とある部分との間に、電気的な接続を可能とする素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が１個以上配置されていてもよい。また、機能的な接続を可能とする回路（例えば、論理回路（インバータやＮＡＮＤ回路やＮＯＲ回路など）や信号変換回路（ＤＡ変換回路やＡＤ変換回路やガンマ補正回路など）や電位レベル変換回路（昇圧回路や降圧回路などの電源回路やＨ信号やＬ信号の電位レベルを変えるレベルシフタ回路など）や電圧源や電流源や切り替え回路や増幅回路（オペアンプや差動増幅回路やソースフォロワ回路やバッファ回路など、信号振幅や電流量などを大きく出来る回路など）や信号生成回路や記憶回路や制御回路など）が間に１個以上配置されていてもよい。あるいは、間に他の素子や他の回路を挟まずに、直接接続されて、配置されていてもよい。 なお、素子や回路を間に介さずに接続されている場合のみを含む場合は、直接接続されている、と記載するものとする。また、電気的に接続されている、と記載する場合は、電気的に接続されている場合（つまり、間に別の素子を挟んで接続されている場合）と機能的に接続されている場合（つまり、間に別の回路を挟んで接続されている場合）と直接接続されている場合（つまり、間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。

なお、本発明においては、一画素とは画像の最小単位を示すものとする。よって、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの色要素のドットとＧの色要素のドットとＢの色要素のドットとから構成されるものとする。なお、色要素は、三色に限定されず、それ以上の数を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンタなどを一色以上追加したものでもよい。また、例えばＲＧＢの中の少なくとも一色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることが出来る。なお、一画素に、ある色の色要素のドットが複数あってもよい。そのとき、その複数の色要素は、各々、表示に寄与する領域の大きさが異なっていても良い。また、複数ある、ある色の色要素のドットを各々制御することによって、階調を表現してもよい。これを、面積階調方式と呼ぶ。あるいは、複数ある、ある色の色要素のドットを用いて、各々のドットに供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。

なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が基板上に形成された表示パネル本体のことでもよい。また、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆるチップオングラス（ＣＯＧ）を含んでいても良い。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。
また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。

なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。

本発明によれば、画像に応じて、１つの画素を構成する単位を変更することができる。その結果、文字を表示するときには、くっきりと表示でき、画像を表示するときは、なめらかに表示できる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１に、３画素分の画素の構成図を示す。通常は、領域１０１が１画素分の画素に相当する。

Ｒ１とＲ２とで、赤色のサブ画素（副画素ともいう）を構成し、Ｇ１とＧ２とで、緑色のサブ画素（副画素ともいう）を構成し、Ｂ１とＢ２とで、青色のサブ画素（副画素ともいう）を構成する。各色のサブ画素が集まって、１画素を構成する。ここで、Ｒ１とＲ２において、発光や表示に関わる部分の面積は、Ｒ１：Ｒ２＝１：２であるとする。Ｇ１とＧ２についても、Ｇ１：Ｇ２＝１：２であるとする。Ｂ１とＢ２についても、Ｂ１：Ｂ２＝１：２であるとする。Ｒ１とＲ２のどれが発光するか（表示に寄与するか）によって、階調を表現することができる。つまり、面積階調法を用いることが出来る。図１において、太線で囲まれた四角の領域（ドット）がサブ画素を構成する表示領域である。なお、この表示領域の形状は図１に図示されたものに限られない。Ｒ１というのは赤色のサブ画素を構成する最小の表示領域であり、Ｒ２というのは面積がＲ１の２倍の表示領域である。また、青色のサブ画素を構成するＢ１及びＢ２、並びに緑色のサブ画素を構成するＧ１及びＧ２についても同様である。また、以下の他の図におけるＲ１、Ｒ２、Ｒ４、Ｇ１、Ｇ２、Ｇ４、Ｂ１、Ｂ２、Ｂ４についても同様である。

１０１で囲った部分は、正方形であるので、これを１画素の単位とすると、画面全体では、ストライプ配列を行えることになる。その結果、くっきりとした表示を行うことができる。また、各色ごとに、縦に並んで配置されているため、有機ＥＬ素子を形成する場合は、形成しやすくなる。つまり、画素部において、サブ画素がストライプ配置され、さらにサブ画素を構成する表示領域もストライプ配置されている。

次に、１０２で囲った部分で１画素を構成する場合について考える。赤色のサブ画素は、Ｒ２、Ｒ１という順序で並んでおり、青色のサブ画素も、Ｂ２、Ｂ１という順序で並んでいる。また、緑色のサブ画素は、Ｇ２、Ｇ１という順序で並んでいる。よって、１０１で囲った部分で１画素を構成する場合は、Ｇ１、Ｇ２という並びで１画素を構成していたが、１０２で囲った部分で１画素を構成する場合は、Ｇ２、Ｇ１という並びで１画素を構成する。その結果、１画素を構成する画素の形状が入りくんだものとなる。そのため、ぼやけたような表示にすることができ、ぼやけた分だけ、滑らかな表示をすることができるようになる。これは、サブ画素がデルタ配列を行っているのと似た構造となる。

また、より入りくんだ形状にして、１０３で囲った部分で１画素を構成するような感じにしてもよい。このようにすれば、より滑らかな表示をすることができる。

このように、どのサブ画素で１画素を構成するか、ということ、つまり、１画素の単位を、適宜変更することにより、表示の見え方を変更することが可能となる。例えば、文字を主体に表示させる場合は、正方形で１画素を構成するようにして、くっきりと表示できるようにし、画像を主体に表示させる場合は、正方形の場合よりも、構成するサブ画素を上下にずらすようにして、非正方形になるようにして、入りくんだ形で１画素を構成するようにする。すると、滑らかに表示させることができる。

また、各色のサブ画素は、表示領域（表示に寄与する領域、発光領域ともいう）を複数に分割する。そして、その領域の大きさを１：２とする。その結果、面積階調法を適用することが可能となる。

なお、図１では、３画素の１列分について示した。ただし、この構成に限定されない。

例えば、図２に示すように、赤色のサブ画素は、Ｒ１、Ｒ２という順序で並んでおり、青色のサブ画素も、Ｂ１、Ｂ２という順序で並んでいて、緑色のサブ画素は、Ｇ２、Ｇ１という順序で並んでいてもよい。

図２の場合も、図１の場合と同様、２０１で囲った部分で１画素を構成したり、２０２で囲った部分で１画素を構成したり、２０３で囲った部分で１画素を構成したりして、構成を随時変更すればよい。２０１は、正方形で構成され、２０２は、正方形よりも少し入りくんだ形で構成され、２０３は、より入りくんだ形で構成されている。

また、図１や図２では、１列分の場合について示したが、複数列ある場合は、図１や図２の１列分が複数並列して、配列されていてもよい。あるいは、図１と図２とが交互に配置されて、複数列になっていてもよい。交互に配置されている方が、サブ画素がより入りくんで配置されることになるので、より滑らかに表示することが可能となる。

なお、図１や図２では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順で横方向に並んでいるが、これに限定されない。任意の順序で配置されて良い。

なお、図１や図２では、赤（Ｒ）と緑（Ｇ）と青（Ｂ）とで、表示領域（表示に寄与する領域、発光領域とも言う）の面積を同じであるとしているが、これに限定されない。劣化のしやすさなどを考慮して、色ごとに大きさを変えても良い。

なお、図１、図２では、赤（Ｒ）と緑（Ｇ）と青（Ｂ）の３色で１画素を構成する場合を示したが、これに限定されない。３色に追加して、白（Ｗ）を加えても良いし、全てを別の色で構成させてもよい。

なお、図１や図２では、各色のサブ画素は、２つの表示領域で構成しているが、これに限定されない。さらに多くの表示領域で構成してもよい。例として、各色のサブ画素が、３つの表示領域で構成する場合を図３に示す。各色のサブ画素の発光領域（表示に寄与する領域）の大きさを１：２：４とする。その結果、面積階調法を適用すれば、３ビット分の階調を表現することが可能となる。図３においても同様に、３０１〜３０３のようにして、１画素を構成すればよい。

なお、図１や図２や図３では、各色のサブ画素の発光領域（表示に寄与する領域）の大きさを１：２、または、１：２：４としたが、これに限定されない。１：４でもよいし、１：１でもよい。階調をうまく表現できる大きさになっていればよい。階調を表現する最もよい方法は、２のべき乗にすることであるため、それが好適である。

（実施の形態２）
本実施の形態では、各サブ画素への信号の供給について述べる。図４に、各色ごとに信号線を配置し、各色における表示領域ごとにゲート信号線を配置した場合を示す。なお、図４は、図１の構成の場合に対応しているが、これに限定されない。

信号線４２１と、選択用トランジスタ４０１を介して、２行目のＲ２と接続されている。また、信号線４２１と、選択用トランジスタ４０２を介して、２行目のＲ１と接続されている。つまり、Ｒ１とＲ２とは、同じ信号線に接続されている。３行目のＲ２も同様に、信号線４２１と、選択用トランジスタ４０３を介して接続されている。

ゲート信号線については、各選択用トランジスタに接続されている。選択用トランジスタ４０１には、ゲート信号線４１１が接続され、選択用トランジスタ４０２には、ゲート信号線４１２が接続され、選択用トランジスタ４０３には、ゲート信号線４１３が接続されている。各々のゲート信号線を順次選択していくことにより、信号線４２１を介して、各サブ画素に信号を供給することが出来る。

ここで、ゲート信号線は、１０１で囲まれた部分の上辺と下辺とに配置する。これにより、ゲート信号線を直線状に配置することが出来る。

次に、ゲート信号線を共有することにより本数を減らした場合について、図５に示す。

信号線５２１と、選択用トランジスタ５０１を介して、２行目のＲ２と接続されている。また、信号線５２２と、選択用トランジスタ５０２を介して、２行目のＲ１と接続されている。つまり、Ｒ１とＲ２とは、別々の信号線に接続されている。３行目のＲ２も同様に、信号線５２１と、選択用トランジスタ５０３を介して接続されている。

ゲート信号線については、上下のサブ画素における選択用トランジスタ２つが１本のゲート信号線に接続されている。つまり、ゲート信号線が共用されている。選択用トランジスタ５０１には、ゲート信号線５１１が接続され、選択用トランジスタ５０２には、ゲート信号線５１２が接続され、選択用トランジスタ５０３にも、ゲート信号線５１２が接続されている。ゲート信号線５１２が選択されると、選択用トランジスタ５０２と５０３が同時にオンする。しかし、信号線が別々になっているので、問題なく信号をサブ画素に供給できる。

なお、本実施の形態は、実施の形態１に関連して詳細に述べたものである。よって、本実施の形態で述べた内容は、実施の形態１で述べた内容と自由に組み合わせることが出来る。

（実施の形態３）
次に、画素回路の例を示す。まず、有機ＥＬの場合の画素を図６に示す。図６は、表示領域１つ当たりの画素回路を示す。

第１の配線であるゲート信号線４９０１を用いて、第１のトランジスタである選択用トランジスタ４９０４を制御する。選択用トランジスタ４９０４がオンすると、第２の配線であるソース信号線４９０２から、保持容量４９０５にビデオ信号が入力される。すると、ビデオ信号に応じて、第２のトランジスタである駆動用トランジスタ４９０６がオンオフし、第３の配線である電源線４９０３から発光素子４９０７を通って、対向電極４９０８へ電流が流れる。

なお、図６における選択用トランジスタ４９０４は、図４におけるトランジスタ４０１〜４０３に相当し、図５におけるトランジスタ５０１〜５０３に相当する。また、図６におけるソース信号線４９０２は、図４における信号線４２１に相当し、図５における信号線５２１又は信号線５２２に相当する。

次に、表示領域が２つの場合の画素回路を図７に示す。発光素子は、２つあり、発光素子４９０７、４８０７である。それぞれは、表示領域の大きさが、適宜、適切な大きさとなっている。通常は、１：２の大きさとなっている。図７は、図４の場合に対応するものであるが、図５に対応させることも容易に行うことが出来る。

なお、図７における選択用トランジスタ４９０４は、図４におけるトランジスタ４０１に相当し、図７における選択用トランジスタ４８０４は、図４におけるトランジスタ４０２に相当する。また、図７におけるソース信号線４９０２は、図４における信号線４２１に相当する。図７におけるゲート信号線４９０１は、図４におけるゲート信号線４１１に相当し、図７におけるゲート信号線４８０１は、図４におけるゲート信号線４１２に相当する。

なお、画素構成は、図６、図７に限定されない。例えば、駆動用トランジスタのバラツキを補正するような構成でもよい。

バラツキを補正する画素構成としては、大きく分けて、しきい値電圧のバラツキを補正するタイプと、ビデオ信号として電流を入力するタイプとがある。

図８に、しきい値電圧のバラツキを補正する画素構成を示す。スイッチ３１０６を制御することにより、駆動用トランジスタ３１０１のしきい値電圧を容量素子３１０４に保存する。スイッチ３１０３は、駆動用トランジスタ３１０１のゲート電位を初期化する機能を果たす。そして、ソース信号線３１１１からスイッチ３１０２を通ってビデオ信号を入力する。このビデオ信号が容量素子３１０５に書き込まれる。スイッチ３１０７は駆動用トランジスタ３１０１のソース端子と電源線３１１６との導通又は非導通を制御する。第１の走査線３１１３はスイッチ３１０２のオンオフを制御する。第２の走査線３１１４はスイッチ３１０３のオンオフを制御する。第３の走査線３１１５はスイッチ３１０７のオンオフを制御する。

図８では、駆動用トランジスタ３１０１のゲート電位を初期化するための配線３１１２が必要であったが、それを削除したものを図９に示す。駆動用トランジスタ３１０１のゲートは、スイッチ３２０３を介して、駆動用トランジスタ３１０１のドレインに接続されている。

なお、しきい値電圧のバラツキを補正する画素構成には、さまざまなものがあり、図８，図９の構成に限定されない。このように、しきい値電圧のバラツキを補正する画素構成を用いると、発光素子に流れる電流のバラツキを低減することができる。

次に、ビデオ信号として電流を入力するタイプの画素構成を図１０に示す。ソース信号線３３１１にビデオ信号に応じた電流が供給され、スイッチ３３０２及びスイッチ３３０４がオンすると、駆動用トランジスタ３３０１にその電流が流れ、それに応じて、ゲート・ソース間電圧が発生する。そのゲート・ソース間電圧は、容量素子３３０５に保存され、その後、スイッチ３３０２及びスイッチ３３０４がオフし、スイッチ３３０６がオンすると電源線３３１６から発光素子に電流が供給される。第１の走査線３３１３はスイッチ３３０２のオンオフを制御する。第２の走査線３３１４はスイッチ３３０４のオンオフを制御する。第３の走査線３３１５はスイッチ３３０６のオンオフを制御する。図１０は、信号電流を供給されるトランジスタと、発光素子に電流を供給するトランジスタとは同一であるが、異なっていても良い。その場合を図１１に示す。図１１では、信号電流を供給されるトランジスタ３４０１と、発光素子に電流を供給するトランジスタ３４２１とは、別である。

なお、電流を入力してバラツキを補正する画素構成には、さまざまなものがあり、図１０、図１１の構成に限定されない。このように、電流を入力してバラツキを補正する画素構成を用いると、発光素子に流れる電流のバラツキを低減することができる。

なお、図８〜図１１では、表示領域１つ当たりの画素回路を示したが、図６のように、表示領域が複数ある場合にも、容易に展開することが可能である。

なお、画素に配置するのは、特定の発光素子に限定されない。なお、発光素子は、様々な形態を用いることが出来る。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物材料び無機材料を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、光回折素子、放電素子、微小鏡面素子（ＤＭＤ：Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、圧電素子、カーボンナノチューブなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いたＥＬパネル方式の表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた液晶パネル方式の表示装置としては液晶ディスプレイ、電子インクを用いたデジタルペーパー方式の表示装置としては電子ペーパー、光回折素子を用いた表示装置としてはグレーティングライトバルブ（ＧＬＶ）方式のディスプレイ、放電素子を用いたＰＤＰ（Ｐｌａｚｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）方式のディスプレイとしてはプラズマディスプレイ、微小鏡面素子を用いたＤＭＤパネル方式の表示装置としてはデジタル・ライト・プロセッシング（ＤＬＰ）方式の表示装置、圧電素子を用いた表示装置としては圧電セラミックディスプレイ、カーボンナノチューブを用いた表示装置としてはナノ放射ディスプレイ（ＮＥＤ：Ｎａｎｏ Ｅｍｉｓｓｉｖｅ Ｄｉｓｐｌａｙ）、などがある。

なお、保持容量４９０５等の保持容量は、駆動用トランジスタ４９０６のゲート電位を保持する役目をしている。よって、駆動用トランジスタ４９０６のゲートと電源線４９０３の間に接続されているが、これに限定されない。駆動用トランジスタ４９０６のゲート電位を保持できるように配置されていればよい。また、駆動用トランジスタ４９０６のゲート容量などを用いて、駆動用トランジスタ４９０６のゲート電位を保持できる場合は、保持容量４９０５を省いても良い。

なお、図８〜図１１などに示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのどちらかのスイッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることも出来る。
なお、スイッチとしてトランジスタを用いる場合は、入力端子（ソース端子またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合は、導通を制御する端子を有していない場合がある。そのため、端子を制御するための配線を少なくすることが出来る。

スイッチの例を図１２に示す。図１２（Ａ）は、模式的に記載したスイッチである。図１２（Ｂ）は、ＡＮＤ回路を用いたスイッチである。制御線１５０２を使って、入力１５０１の信号を出力１５０３に伝えるかどうかを制御する。図１２（Ｂ）の場合は、出力１５０３は、入力信号にかかわらず、Ｌ信号なる、というような制御は可能である。しかし、出力１５０３がフローティング状態になることはない。したがって、出力１５０３が、デジタル回路の入力に接続されている場合などに、図１２（Ｂ）のスイッチを用いることが好適である。デジタル回路の場合、入力をフローティング状態にすると、出力が不安定になり、望ましくない。よって、デジタル回路の入力に接続されている場合などは、図１２（Ｂ）のスイッチを用いることが好適である。

なお、図１２（Ｂ）は、ＡＮＤ回路を用いて構成したが、これに限定されない。ＯＲ回路やＮＡＮＤ回路やＮＯＲ回路を用いても、同様の機能を果たすことが出来る。

一方、スイッチの出力先の回路の入力をフローティング状態にしたい場合は、図１２（Ｃ）や図１２（Ｄ）のスイッチを用いればよい。図１２（Ｃ）は、トランスミッションゲートもしくはアナログスイッチなどと呼ばれている回路である。図１２（Ｃ）は、入力１５１１の電位を、ほぼそのまま出力１５１３に伝達する。よって、アナログ信号の伝達に好適である。図１２（Ｄ）は、クロックドインバータなどと呼ばれている回路である。図１２（Ｄ）は、入力１５２１の信号を反転させて出力１５２３に伝達する。よって、デジタル信号の伝達に好適である。

なお、図６〜図１１では、有機ＥＬの場合の画素回路を示したが、これに限定されない。例として、液晶素子を用いた場合について、図１３に示す。液晶素子は、２つあり、液晶素子５９０７、５８０７である。それぞれは、表示領域の大きさが、適宜、適切な大きさとなっている。通常は、１：２の大きさとなっている。なお、図１３における選択用トランジスタ５９０４は、図４におけるトランジスタ４０１に相当し、図１３における選択用トランジスタ５８０４は、図４におけるトランジスタ４０２に相当する。また、図１３におけるソース信号線５９０２は、図４における信号線４２１に相当する。図１３におけるゲート信号線５９０１は、図４におけるゲート信号線４１１に相当し、図１３におけるゲート信号線５８０１は、図４におけるゲート信号線４１２に相当する。

なお、本実施の形態は、実施の形態１〜実施の形態２に関連して、詳細に述べたものである。よって、本実施の形態で述べた内容は、実施の形態１〜実施の形態２で述べた内容と自由に組み合わせることが出来る。

（実施の形態４）
デジタル階調法の場合、このままでは、表示素子の発光状態（光を透過する状態）と非発光状態（光を透過しない状態）の２値しか表現できない。そこで、他の方法を組み合わせて、多階調化を図ってもよい。そこで、多階調化を図った場合の画素の駆動方法について述べる。

多階調化を図る方法として、時間階調方式と面積階調方式とがある。時間階調方式は、ある期間の中で、発光している時間の長さを変えることにより、階調を表現する方法である。面積階調方式は、発光している面積の大きさを変えることにより、階調を表現する方法である。

なお、時間階調方式と面積階調方式とを組み合わせても良い。

面積階調については、図１〜図３に示すように、発光領域（表示に寄与する領域）が複数あり、そのうちのどれを発光させるかにより、階調を表現する。

時間階調方式については、デジタル時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。そして、各フレーム期間において、点灯するサブフレーム期間の組み合わせを変えることにより、階調を表現する。

まず、画素に信号を書き込む期間（以下、書き込み期間）と点灯する期間（以下、
点灯期間）とが分離されている場合のタイミングチャートを図１４に示す。まず、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。次に、次のサブフレームが始まり、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。

同様のことを繰り返すことにより、階調を表現することが可能となる。このとき、各サブフレーム期間における点灯期間の長さを、１：２：４：８：・・・というように、２のべき乗にすることにより、様々な階調を表現することが出来る。

また、面積階調方式での階調表現と時間諧調方式での階調表現を組み合わせることにより、さらに多くの階調を表現することが出来る。例えば、面積階調部分で２ビット分を表現出来る場合、時間階調部分で６ビット分を表現すると、全体で８ビットの階調を表現することが出来る。

この場合の画素構成は、図６，図７の構成を用いればよい。

なお、信号書き込み期間においては、電源線４９０３と対向電極４９０８の電位を制御することにより、発光素子４９０７には電圧が加わらないようにしておく。例えば、対向電極４９０８の電位を高くして、発光素子４９０７に電圧が加わらないようにしたり、対向電極４９０８に電荷を供給せず、フローティング状態にしてもよい。その結果、信号書き込み期間において、発光素子４９０７が点灯することを避けることが出来る。

次に、画素に信号を書き込む期間（以下、書き込み期間）と点灯する期間（以下
点灯期間）とが分離されていない場合のタイミングチャートを図１５に示す。各行において、信号書き込み動作を行うと、すぐに点灯期間が開始する。

ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームにおける信号の書き込み動作を開始する。これを繰り返すことにより、点灯期間の長さを各々制御することができる。

このようにすることにより、信号の書き込み動作が遅くても、１フレーム内にたくさんのサブフレームを配置することが可能となる。また、１フレーム期間における点灯期間の割合（いわゆるデューティー比）を大きくできるので、消費電力を低減したり、発光素子の劣化を抑制したり、疑似輪郭を抑制することが可能となる。

その場合の画素構成は、図６，図７の構成を用いればよい。その場合、図１５において、時刻ｔ０の場合、同時に３行分の画素に信号を入力する必要がある。通常は、同時に複数行の画素に信号を入力することは出来ない。そこで、図１６に示すように、１ゲート選択期間を複数（図１６では３つ）に分割する。そして、分割された選択期間内で、各々のゲート信号線４９０１を選択し、その時に対応する信号をソース信号線４９０２に入力する。例えば、ある１ゲート選択期間において、Ｇ１（ｔ０）ではｉ行目を選択し、Ｇ２（ｔ０）ではｊ行目を選択し、Ｇ３（ｔ０）ではｋ行目を選択する。すると、１ゲート選択期間において、あたかも同時に３行分を選択したかのように動作させることが可能となる。

なお、図１５、図１６では、同時に３行分の画素に信号を入力する場合について示したが、これに限定されない。さらに多くの行やさらに少ない行に信号を入力してもよい。

なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報等に記載されており、その内容を本願と組み合わせて適用することが出来る。

次に、画素の信号を消去する動作を行う場合のタイミングチャートを図１７に示す。各行において、信号書き込み動作を行い、次の信号書き込み動作が来る前に、画素の信号を消去する。このようにすることにより、点灯期間の長さを容易に制御できるようになる。

ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームにおける信号の書き込み動作を開始する。もし、点灯期間が短い場合は、信号消去動作を行い、非点灯状態にする。このようなを繰り返すことにより、点灯期間の長さを制御することが出来る。

このようにすることにより、信号の書き込み動作が遅くても、１フレーム内にたくさんのサブフレームを配置することが可能となる。また、消去動作を行う場合は、消去用のデータはビデオ信号を取得するのと同じ方法で取得する必要がないため、ソースドライバの駆動周波数も低減出来る。

その場合の画素構成を図１８に示す。消去トランジスタ１１０４が、駆動用トランジスタ４９０６のゲートと電源線４９０３の間に接続されている。

ゲート信号線４９０１を用いて、選択用トランジスタ４９０４を制御する。選択用トランジスタ４９０４がオンすると、ソース信号線４９０２から、保持容量４９０５にビデオ信号が入力される。すると、ビデオ信号に応じて、駆動用トランジスタ４９０６がオンオフし、電源線４９０３から発光素子４９０７を通って、対向電極４９０８へ電流が流れる。

信号を消去したい場合は、第２ゲート信号線１１０１を選択して、消去トランジスタ１１０４をオン状態にして、駆動用トランジスタ４９０６がオフ状態になるようにする。すると、電源線４９０３から発光素子４９０７を通って、対向電極４９０８へ電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。

図１８では、消去トランジスタ１１０４を用いていたが、別の方法を用いることも出来る。なぜなら、強制的に非点灯期間をつくればよいので、発光素子４９０７に電流が供給されないようにすればよいからである。よって、電源線４９０３から発光素子４９０７を通って、対向電極４９０８へ電流が流れる経路のどこかに、スイッチを配置して、そのスイッチのオンオフを制御して、非点灯期間を作ればよい。あるいは、駆動用トランジスタ４９０６のゲート・ソース間電圧を制御して、駆動用トランジスタが強制的にオフになるようにすればよい。

駆動用トランジスタを強制的にオフにする場合の画素構成の例を図１９に示す。消去ダイオード１２０４が、駆動用トランジスタ４９０６のゲートと第２ゲート信号線１２０１との間に接続されている。

信号を消去したい場合は、第２ゲート信号線１２０１を選択（ここでは、高い電位にする）して、消去ダイオード１２０４がオンして、第２ゲート信号線１２０１から駆動用トランジスタ４９０６のゲートへ電流が流れるようにする。その結果、駆動用トランジスタ４９０６がオフ状態になる。すると、電源線４９０３から、発光素子４９０７を通って、対向電極４９０８には、電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。

信号を保持しておきたい場合は、第２ゲート信号線１２０１を非選択（ここでは、低い電位にする）しておく。すると、消去ダイオード１２０４がオフするので、駆動用トランジスタ４９０６のゲート電位は保持される。

なお、消去ダイオード１２０４は、整流性がある素子であれば、なんでもよい。ＰＮ型ダイオードでもよいし、ＰＩＮ型ダイオードでもよいし、ショットキー型ダイオードでもよいし、ツェナー型ダイオードでもよい。

また、トランジスタを用いて、ダイオード接続（ゲートとドレインを接続）して、用いても良い。その場合の回路図を図２０に示す。消去ダイオード１２０４として、ダイオード接続したトランジスタ１３０４を用いている。ここでは、Ｎチャネル型を用いているが、これに限定されない。Ｐチャネル型を用いても良い。

なお、さらに別の回路として、図６、図７の回路を用いて、図１７のような駆動法を実現することも可能である。その場合のタイミングチャートは、図１６と同様にすればよい。図１６では、１ゲート選択期間を３つに分割しているが、１ゲート選択期間をここでは、２つに分割する。そして、分割された選択期間内で、各々のゲート信号線を選択し、その時に対応する信号（ビデオ信号と消去するための信号）をソース信号線４９０２に入力する。例えば、ある１ゲート選択期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。そして、ｉ行目が選択されているときは、それようのビデオ信号を入力する。一方、ｊ行目が選択されているときは、駆動トランジスタがオフするような信号を入力する。すると、１ゲート選択期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。

なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報等に記載されており、その内容を本願と組み合わせて適用することが出来る。

なお、本実施の形態において示したタイミングチャートや画素構成や駆動方法は、一例であり、これに限定されない。様々なタイミングチャートや画素構成や駆動方法に適用することが可能である。

次に、デジタル階調法の場合における、駆動トランジスタの動作領域について述べる。

例えば、飽和領域で動作させる場合は、発光素子の電圧電流特性が劣化しても、そこを流れる電流値が変化しない、という利点がある。そのため、焼き付きの影響を受けにくい。ただし、駆動トランジスタの電流特性がばらつくと、そこを流れる電流もばらついてしまう。そのため、表示ムラを生じてしまう場合がある。

それに対して、線形領域で動作させると、駆動トランジスタの電流特性がばらついても、そこを流れる電流値は影響を受けにくい。そのため、表示ムラが生じにくい。また、駆動トランジスタのゲート・ソース間電圧（の絶対値）が大きくなりすぎないことにより、消費電力も小さくできる。

さらに、駆動トランジスタのゲート・ソース間電圧（の絶対値）を大きくすると、駆動トランジスタの電流特性がばらついても、そこを流れる電流値は影響をほとんど受けなくなる。ただし、発光素子の電圧電流特性が劣化すると、そこを流れる電流値が変化してしまう場合がある。そのため、焼き付きの影響を受けやすくなる。

このように、駆動トランジスタを飽和領域で動作させると、発光素子の特性が変化しても、電流値が変化しない。よって、その場合、駆動トランジスタは、電流源として動作していると見なせる。したがって、このような駆動を定電流駆動と呼ぶことにする。

また、駆動トランジスタを線形領域で動作させると、駆動トランジスタの電流特性がばらついても、電流値が変化しない。よって、その場合、駆動トランジスタは、スイッチとして動作していると見なせる。よって、発光素子には、電源線の電圧がそのまま加わっているように見なせる。したがって、このような駆動を定電圧駆動と呼ぶことにする。

なお、本実施の形態は、実施の形態１〜実施の形態３に関連して、詳細に述べたものである。よって、本実施の形態で述べた内容は、実施の形態１〜実施の形態３で述べた内容と自由に組み合わせることが出来る。

（実施の形態５）
次に、本発明の表示装置における画素のレイアウトについて述べる。例としては、図７に示した回路図について、そのレイアウト図を図２１に示す。なお、回路図やレイアウト図は、図７や図２１に限定されない。

選択用トランジスタ４９０４、４８０４、駆動用トランジスタ４９０６、４８０６，発光素子４９０７、４８０７の電極が配置されている。選択用トランジスタ４９０４、４８０４のソースとドレインは各々、ソース信号線４９０２と、駆動用トランジスタ４９０６か４８０６のゲートとに接続されている。選択用トランジスタ４９０４のゲートは、ゲート信号線４９０１に接続され、選択用トランジスタ４８０４のゲートは、ゲート信号線４８０１に接続されている。駆動用トランジスタ４９０６、４８０６のソースとドレインは各々、電源線４９０３と、発光素子４９０７か４８０７の電極とに接続されている。保持容量４９０５、４８０５は、駆動用トランジスタ４９０６か４８０６のゲートと、電源線４９０３との間に接続されている。

ソース信号線４９０２、電源線４９０３は、第２配線によって形成され、ゲート信号線４９０１、４８０１は、第１配線によって形成されている。

トップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１配線、層間絶縁膜、第２配線、の順で膜が構成される。ボトムゲート構造の場合は、基板、第１配線、ゲート絶縁膜、半導体層、層間絶縁膜、第２配線、の順で膜が構成される。

次に、図２２に、薄膜トランジスタ（ＴＦＴ）とそれに接続する発光素子で構成される画素の断面図を示す。

図２２において、基板７００上に、下地層７０１、ＴＦＴ７５０を構成する半導体層７０２、容量部７５１の一方の電極を構成する半導体層７５２が形成されている。その上層には第１絶縁層７０３が形成され、ＴＦＴ７５０にあってはゲート絶縁層として、容量部７５１にあっては容量を形成するための誘電体層として機能する。

第１絶縁層７０３上にはゲート電極７０４と容量部７５１の他方の電極を形成する導電層７５４が形成されている。ＴＦＴ７５０に接続する配線７０７は、発光素子７１２の第１電極７０８と接続している。この第１電極７０８は、第３絶縁層７０６上に形成されている。第１絶縁層７０３と第３絶縁層７０６との間には、第２絶縁層７０５が形成されていてもよい。発光素子７１２は、第１電極７０８、ＥＬ層７０９、第２電極７１０で構成される。また、第１電極７０８の周辺端部及び、第１電極７０８と配線７０７との接続部を覆うように第４絶縁層７１１が形成されている。

次に、上記に示す構成の詳細を説明する。基板７００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板７００の表面を、化学的機械研磨（ＣＭＰ）法などの研磨により平坦化しておいても良い。

下地層７０１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地層７０１によって、基板７００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層７０２に拡散しＴＦＴ７５０の特性に悪影響をおよぼすのを防ぐことができる。図２２では、下地層７０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地層７０１を必ずしも設ける必要はない。

また、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度である高密度プラズマで、ガラス基板の表面を直接処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、窒素（Ｎ_２）、またはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）などの窒化物気体を導入すると、ガラス基板の表面を窒化することができる。このガラス基板の表面に形成された窒化物層は、窒化珪素を主成分とするので、ガラス基板側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成して下地層７０１としても良い。

他にも、酸化珪素や、酸窒化珪素などによる下地層７０１の表面に対し同様なプラズマ処理を行うことにより、その表面及び表面から１〜１０ｎｍの深さを窒化処理をすることができる。このきわめて薄い窒化珪素の層により、その上に形成する半導体層へ応力の影響を与えることなくブロッキング層とすることができる。

半導体層７０２及び半導体層７５２としては、パターニングされた結晶性半導体膜を用いることが好ましい。なお、パターニングとは、膜を形状加工することをいい、フォトリソグラフィー技術によって膜のパターンを形成すること（例えば、感光性アクリルにコンタクトホールを形成することや、感光性アクリルをスペーサとなるように形状加工することも含む）や、フォトリソグラフィー技術によってマスクパターンを形成し、当該マスクパターンを用いてエッチング加工を行うことなどをいう。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層７０２は、チャネル形成領域と、一導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、該不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層７５２には、全体に一導電型若しくはそれと逆の導電型を付与する不純物元素が添加された構成とすることができる。

第１絶縁層７０３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。この場合において、当該絶縁膜の表面を、前述と同様に、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度である高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理は第１絶縁層７０３の成膜に先立って行っても良い。すなわち、半導体層７０２の表面に対してプラズマ処理を行う。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ_２、Ｎ_２Ｏなど）又は窒化雰囲気（Ｎ_２、ＮＨ_３など）で処理することにより、その上に堆積するゲート絶縁層と良好な界面を形成することができる。

ゲート電極７０４及び導電層７５４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。

ＴＦＴ７５０は、半導体層７０２と、ゲート電極７０４と、半導体層７０２とゲート電極７０４との間の第１絶縁層７０３とによって構成される。図２２では、画素を構成するＴＦＴ７５０として、発光素子７１２の第１電極７０８に接続されるものを示している。このＴＦＴ７５０は、ゲート電極７０４を半導体層７０２上に複数配置したマルチゲート型の構成を示している。すなわち、複数のＴＦＴが直列に接続された構成を有している。このような構成により、不用意なオフ電流の増加を抑制することができる。なお、また、図２２では、ＴＦＴ７５０をトップゲート型のＴＦＴとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のＴＦＴであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のＴＦＴであっても良い。

容量部７５１は、第１絶縁層７０３を誘電体とし、第１絶縁層７０３を挟んで対向する半導体層７５２と導電層７５４とを一対の電極として構成される。なお、図２２では、画素に設ける容量素子として、一対の電極の一方をＴＦＴ７５０の半導体層７０２と同時に形成される半導体層７５２とし、他方の導電層７５４をゲート電極７０４と同時に形成される層とする例を示したが、この構成に限定されない。

第２絶縁層７０５は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。この第２絶縁層７０５は窒化シリコンまたは酸窒化シリコンで形成する。この第２絶縁層７０５は、半導体層７０２の汚染を防ぐ保護膜としての機能を含んでいる。この第２絶縁層７０５を堆積した後に、水素ガスを導入して前述のようにマイクロ波で励起された高密プラズマ処理をすることで、第２絶縁層７０５の水素化を行っても良い。または、アンモニアガスを導入して、第２絶縁層７０５の窒化と水素化を行っても良い。または、酸素、Ｎ_２Ｏガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより第２絶縁層７０５の表面を緻密化することができる。それにより保護膜としての機能を強化することができる。この第２絶縁層７０５に導入された水素は、その後４００〜４５０℃の熱処理をすることにより、第２絶縁層７０５を形成する窒化シリコンから水素を放出させて、半導体層７０２の水素化をすることができる。

第３絶縁層７０６としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（塗布酸化珪素膜）などを用いることができる。有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、第３絶縁層７０６として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

配線７０７としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。

第１電極７０８及び第２電極７１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）、モリブデン含む酸化インジウムスズ（ＩＴＭＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。

第１電極７０８及び第２電極７１０の少なくとも一方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ_２、Ｃａ_３Ｎ_２）の他、ＹｂやＥｒ等の希土類金属を用いることができる。

第４絶縁層７１１としては、第３絶縁層７０６と同様の材料を用いて形成することができる。

発光素子７１２は、ＥＬ層７０９と、それを挟む第１電極７０８及び第２電極７１０とによって構成される。第１電極７０８及び第２電極７１０の一方が陽極に相当し、他方が陰極に相当する。発光素子７１２は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。

ＥＬ層７０９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。

ＥＬ層７０９は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。

ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン（略称：ＣｕＰｃ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、などが挙げられるが、これらに限定されることはない。

電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。

電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）、バソキュプロイン（略称：ＢＣＰ）、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、などが挙げられるが、これらに限定されることはない。

ＥＬ層７０９は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ルブレン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン （略称：ＤＰＴ）、４−（ジシアノメチレン）−２−メチル−６−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）などが挙げられる。また、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ^２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ_３ｐｐｙ）_２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（略称：Ｉｒ（ｐｐｙ）_３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）_２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）_２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）_２（ａｃａｃ））、などの燐光を放出できる化合物用いることもできる。

また、ＥＬ層７０９は一重項励起発光材料と金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。

ＥＬ層７０９は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。

なお、トランジスタとして、半導体層にポリシリコンを用いたものだけでなく、アモルファスシリコンを用いたものでもよい。

そこで、次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２３にはトップゲートのトランジスタ、図２４及び図２５にはボトムゲートのトランジスタの場合について示す。

アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２３（ａ）に示す。に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミニウム（ＡｌＮ）や酸化シリコン（ＳｉＯ_２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、配線２８０６と配線２８０５の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。

また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、絶縁物２８１４が形成されている。

絶縁物２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。

また、図２３（ａ）に示す第１の電極２８０４を図２３（ｂ）に示すように第１の電極２８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一材料で形成されている。

また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図２４に示す。

基板２９０１上に下地膜２９０２が形成されている。さらに下地膜２９０２上にゲート電極２９０３が形成されている。また、ゲート電極２９０３と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

また、ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化シリコン膜や窒化シリコン膜などが用いられる。

また、ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２９０２としては、窒化アルミニウム（ＡｌＮ）や酸化シリコン（ＳｉＯ_２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。

Ｎ型半導体層２９０８、２９０９、上にはそれぞれ配線２９１１、２９１２が形成され、Ｎ型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２９１３が形成されている。

半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。

また、配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素電極２９１４が形成されている。

また、画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁物２９１５が形成されている。

画素電極２９１４及び絶縁物２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では発光素子２９１８が形成されている。

容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜２９０５が挟まれた構造の容量素子としてもよい。

なお、図２４（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成することで、図２４（ｂ）に示すような、画素電極２９１４と同じ材料からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２０を形成することができる。

なお、図２４では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図２５（ａ）、（ｂ）を用いて説明する。

図２５（ａ）に示すチャネル保護型構造のトランジスタは図２４（ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

また、同様に、図２５（ｂ）に示すチャネル保護型構造のトランジスタは図２４（ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図６や図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。

なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。

なお、本実施の形態で述べた内容は、実施の形態１〜４で述べた内容と自由に組み合わせて実施することができる。

（実施の形態６）
本発明の表示装置における画素と駆動回路の構成を図４５〜図４７を参照して説明する。

図４５に本発明に係る表示パネルの構成を示す。この表示パネルは基板２０上に、サブ画素を構成する表示領域３０が複数配列された画素部２１、走査線３３の信号を制御する走査線駆動回路２２、データ線３１の信号を制御するデータ線駆動回路２３を有している。また、サブ画素を構成する表示領域３０に含まれる発光素子３７の輝度変化を補正するためのモニタ回路２４が設けられていても良い。発光素子３７とモニタ回路２４に含まれる発光素子は同じ構造を有している。発光素子３７の構造は一対の電極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。

基板２０の周辺部には、走査線駆動回路２２に外部回路から信号を入力する入力端子２５、データ線駆動回路２３に外部回路から信号を入力する入力端子２６、モニタ回路２４に信号を入力する入力端子２９を有している。

サブ画素を構成する表示領域３０には、データ線３１に接続するトランジスタ３４と、電源線３２と発光素子３７との間に直列に挿入されて接続するトランジスタ３５を含んでいる。トランジスタ３４のゲートは走査線３３の接続し、走査信号で選択されたとき、データ線３１の信号を、サブ画素を構成する表示領域３０に入力する。入力された信号はトランジスタ３５のゲートに与えられ、また、保持容量部３６を充電する。この信号に応じて、電源線３２と発光素子３７は導通状態となり、発光素子３７が発光する。

サブ画素を構成する表示領域に設けた発光素子３７を発光させるためには外部回路から電力を供給する必要がある。画素部２１に設けられる電源線３２は、入力端子２７で外部回路と接続される。電源線３２は引き回す配線の長さにより抵抗損失が生じるので、入力端子２７は基板２０の周辺部に複数箇所設けることが好ましい。入力端子２７は基板２０の両端部に設け、画素部２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素子３７であって、電源線３２と接続する電極とは反対側の電極は、複数のサブ画素を構成する表示領域３０で共有する共通電極として形成されるが、この電極の抵抗損失も低くするために、端子２８を複数個備えている。

次に、サブ画素を構成する表示領域３０の一例を、図４６、図４７を参照して詳細に説明する。なお、図４６はサブ画素を構成する表示領域３０の上面図を示し、その図中に示す切断線Ａ−Ｂ、Ｃ−Ｄ、Ｅ−Ｆに対応する縦断面図を図４７に示す。以下の説明では、図４６と図４７の両者を参照して説明する。

走査線３３とデータ線３１は異なる層で形成され、絶縁層５７を挟んで交差している。走査線３３は、ゲート絶縁層５５を挟んで半導体層４０と交差する部分で、トランジスタのゲート電極として機能する。この場合、トランジスタ３４を、半導体層４０の配置に合わせて、走査線３３を分岐させて複数箇所で半導体層４０と交差部を設けると、一対のソースとドレイン間に複数のチャネル形成領域が直列に配列する所謂マルチゲートトランジスタとすることができる。

トランジスタ３５と接続する電源線３２は抵抗が低いことが望まれるので、特に抵抗率の低いＡｌやＣｕなどを用いることが好ましい。Ｃｕ配線を形成する場合は、バリア層と組み合わせて絶縁層中に形成することができる。図４７では、基板２０上であって、半導体層４１よりも下層に形成する一例を示している。基板２０の表面にはバリア層５０が形成され、基板２０に含まれるアルカリ金属などの不純物のしみ出しを防いでいる。電源線３２は、絶縁層５１に形成された開孔にバリア層５２とＣｕ層５９によって形成されている。バリア層５２は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）などによって形成されている。Ｃｕ層５９は、シード層をスパッタリングで形成した後、メッキにより１〜５μｍの厚さに堆積され、化学的機械研磨により平坦化処理がされている。すなわち、ダマシンプロセスを用いることにより絶縁層５１に埋め込まれた形状にすることができる。

絶縁層５１上には、半導体層４０、４１にとっての下地絶縁層が形成されている。下地絶縁層の構成は限定されないが、窒化シリコン層５３と酸化シリコン層５４で形成されていることが好ましい。その他、絶縁層の構成として、半導体層４０、４１の上層には、ゲート絶縁層５５の他に、絶縁層５６が、窒化シリコンなどで形成され、保護膜として用いられている。

電源線３２とトランジスタ３５の接続は、上記した絶縁層を貫通するコンタクトホールを開けて、配線４５により接続されている。また、ゲート電極４２は、配線４４によって、トランジスタ３４と接続している。トランジスタ３４、３５のゲート電極は、複数の層を積層して形成しても良い。例えば、第１の導電層と第２の導電層の組み合わせは、ゲート絶縁層との密着性と抵抗率を考慮して組み合わせても良いし、上下の層の形状を変えて（例えば、ひさしの付いた帽子型の形状として）自己整合的に半導体層にソース領域、ドレイン領域及び低濃度不純物（ＬＤＤ）領域を形成することができる構造としても良い。

また、ゲート電極４２が延長されることによって設けられる保持容量部３６の電極４３は、第１の導電層と第２の導電層の組み合わせを利用して、第１の導電層による薄膜部を設け、その下層にある半導体層に一導電型の不純物を添加して、低抵抗化しておくことが好ましい。すなわち、保持容量部３６は、ゲート電極４２が延長されることによって設けられる保持容量部３６の電極４３と、トランジスタ３５の半導体層４１が延長された半導体層６０と、それらに挟まれるゲート絶縁層５５によって形成されるが、半導体層６０に一導電型の不純物を添加して、低抵抗化しておくことで、有効に機能させることができる。

発光素子の画素電極はトランジスタ３５の半導体層４１と直接コンタクトを形成しても良いが、図４７に図示するように、配線４６を介して接続することができる。この場合、配線４６の端部に複数の段差形状を設けることにより、画素電極４７との接触面積を増やすことが出来るので好ましい。このような段差形状は、スリットや半透過膜などの減光手段を用いたフォトマスクを用いることにより形成することができる。

本実施の形態で示す表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上となる。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材料を配線に用いることが好ましい。また、配線遅延を考慮すると、同様にしてデータ線や走査線を形成しても良い。

なお、本実施の形態で述べた内容は、実施の形態１〜５で述べた内容と自由に組み合わせて実施することができる。

（実施の形態７）
本実施の形態は、表示パネルを製造するときに用いる蒸着装置について図面を参照して説明する。

表示パネルは、トランジスタによって画素回路及び／又は駆動回路が形成された素子基板に、ＥＬ層を形成して製造される。ＥＬ層はエレクトロルミネセンスを発現する材料を少なくとも一部に含んで形成される。ＥＬ層は機能の異なる複数の層で構成されても良い。その場合、ＥＬ層は、正孔注入輸送層、発光層、電子注入輸送層などとも呼ばれる機能の異なる層を組み合わせて構成する場合がある。

トランジスタが形成された素子基板に、ＥＬ層を形成するための蒸着装置の構成を図４８に示す。この蒸着装置は、搬送室６０、６１に複数の処理室を連結している。処理室には、基板を供給するロード室６２、基板を回収するアンロード室６３、その他、加熱処理室６８、プラズマ処理室７２、ＥＬ材料を蒸着する成膜処理室６９〜７１、７３〜７５、ＥＬ素子の一方の電極として、アルミニウム若しくはアルミニウムを主成分とする導電膜を形成する成膜処理室７６を含んでいる。また、搬送室と各処理室の間にはゲートバルブ７７ａ〜７７ｍが設けられていて、各処理室の圧力は独立して制御可能とされており、処理室間の相互汚染を防いでいる。

ロード室６２から搬送室６０に導入された基板は、回転自在に設けられたアーム方式の搬送手段６６により、所定の処理室へ搬入される。また、基板は搬送手段６６により、ある処理室から他の処理室へ搬送される。搬送室６０と搬送室６１とは成膜処理室７０で連結され、ここで搬送手段６６と搬送手段６７により基板の受け渡しが行う。

搬送室６０及び搬送室６１に連結する各処理室は減圧状態に保持されている。従って、この蒸着装置では、基板は大気に触れることなく連続してＥＬ層の成膜処理が行われる。ＥＬ層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場合があるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理を行うための封止処理室６５が搬送室６１に連結されている。封止処理室６５は大気圧若しくはそれに近い減圧下におかれているので、搬送室６１と封止処理室６５の間にも中間処理室６４が備えられている。中間処理室６４は基板の受け渡しと、室間の圧力を緩衝するために設けられている。

ロード室、アンロード室、搬送室及び成膜処理室には室内を減圧に保持するための排気手段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプなど各種の真空ポンプを用いることができる。

図４８の蒸着装置において、搬送室６０及び搬送室６１に連結される処理室の数やその構成は、ＥＬ素子の積層構造に応じて適宜組み合わせることができる。以下に、その組み合わせの一例を示す。

加熱処理室６８は、最初に下部電極や絶縁隔壁等が形成された基板を加熱して脱ガス処理を行う。プラズマ処理室７２は、下地電極表面を希ガスや酸素プラズマ処理を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的若しくは化学的状態（例えば、仕事関数など）を安定化させるために行う。

成膜処理室６９は、ＥＬ素子の一方の電極と接触する電極バッファ層を形成する処理室である。電極バッファ層はキャリア注入性（正孔注入若しくは電子注入）があり、ＥＬ素子の短絡や暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は、有機無機混合材料であって、抵抗率が５×１０^４〜１×１０^６Ωｃｍであり、３０〜３００ｎｍの厚さに形成される。また、成膜処理室７１は正孔輸送層を成膜する処理室である。

ＥＬ素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が異なる。蒸着装置において成膜処理室も発光色に応じて配置することが好ましい。例えば、表示パネルに発光色が異なる三種類のＥＬ素子を形成する場合には、各発光色に対応した発光層を成膜する必要がある。この場合、成膜処理室７０を第１の発光層の成膜用として、成膜処理室７３を第２の発光層の成膜用として、成膜処理室７４を第３の発光層の成膜用として用いることができる。発光層ごとに成膜処理室を分けることで、異なる発光材料による相互汚染を防止することが出来、成膜処理のスループットを向上させることが出来る。

また、成膜処理室７０、成膜処理室７３、成膜処理室７４のそれそれで、発光色が異なる三種類のＥＬ材料を順次蒸着しても良い。この場合、シャドーマスクを使い、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。

白色発光するＥＬ素子を形成する場合には、異なる発光色の発光層を縦積みにして形成する。その場合にも、素子基板が成膜処理室を順次移動して、発光層ごとに成膜することができる。また、同じ成膜処理室で異なる発光層を連続して成膜することもできる。

成膜処理室７６では、ＥＬ層の上に電極を成膜する。電極の形成は、電子ビーム蒸着法やスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用いることが好ましい。

電極の形成まで終了した素子基板は、中間処理室６４を経て封止処理室６５に搬入される。封止処理室６５は、ヘリウム、アルゴン、ネオン、若しくは窒素などの不活性な気体が充填されており、その雰囲気下で素子基板のＥＬ層が形成された側に封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間の空間には、不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処理室６５には、シール材を描画するディスペンサーや、素子基板に対向して封止板を固定する固定ステージやアームなどの機械的要素、樹脂材料を充填するディスペンサー若しくはスピンコーターなどが備えられている。

図４９は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図４９では天板９１と底板９２で挟まれる内側が室内であり、減圧状態に保たれる室内を示している。

処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜する場合や、異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましいからである。図４９では、蒸発源８１ａ、８１ｂ、８１ｃが蒸発源ホルダ８０に装着されている。蒸発源ホルダ８０は多関節アーム８３によって保持されている。多関節アーム８３は関節の伸縮によって、蒸発源ホルダ８０の位置をその可動範囲内で自在に移動可能としている。また、蒸発源ホルダ８０に距離センサー８２を設け、蒸発源８１ａ〜８１ｃと基板８９との間隔をモニターして、蒸着時における最適な間隔を制御しても良い。その場合には、多関節アームに上下方向（Ｚ方向）にも変位する多関節アームとしても良い。

基板ステージ８６と基板チャック８７は一対となって基板８９を固定する。基板ステージ８６はヒータを内蔵させて基板８９を加熱できるように構成しても良い。基板８９は、基板チャック８７により、基板ステージ８６に固定されまた搬出入される。蒸着に際しては、必要に応じて蒸着するパターンに対応して開口部を備えたシャドーマスク９０を用いることもできる。その場合、シャドーマスク９０は、基板８９と蒸発源８１ａ〜８１ｃの間に配置されるようにする。シャドーマスク９０はマスクチャック８８により、基板８９と密着若しくは一定の間隔を持って固定される。シャドーマスク９０のアライメントが必要な場合には、処理室内にカメラを配置し、マスクチャック８８にＸ−Ｙ−θ方向に微動する位置決め手段を備えることで、その位置合わせを行う。

蒸発源８１には、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加されている。蒸着材料供給手段は、蒸発源８１と離れた位置に配置される蒸着材料供給源８５ａ、８５ｂ、８５ｃと、その両者の間を繋ぐ材料供給管８４を有している。典型的には、材料供給源８５ａ、８５ｂ、８５ｃは蒸発源８１に対応して設けられている。図４９の場合は、材料供給源８５ａと蒸発源８１ａが対応している。材料供給源８５ｂと蒸発源８１ｂ、材料供給源８５ｃと蒸発源８１ｃについても同様である。

蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源８１に搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解または分散させた原料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う蒸着である。いずれの場合にも、蒸発源８１には加熱手段が設けられ、搬送された蒸着材料を蒸発させて基板８９に成膜する。図４９の場合、材料供給管８４は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った細管で構成されている。

気流搬送方式やエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそれ以下であって、好ましくは１３３Ｐａ〜１３３００Ｐａの減圧下で成膜を行えば良い。成膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素などの不活性気体を充填し、または当該気体を供給しながら（同時に排気しながら）、圧力の調節を行うことができる。また、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素などの気体を導入して酸化雰囲気としておいても良い。また、有機材料を蒸着する成膜処理室内には水素などの気体を導入して還元雰囲気にしておいても良い。

その他の蒸着材料の供給方法として、材料供給管８４の中にスクリューを設け蒸着材料を蒸発源に向けて連続的に押し出す構成としても良い。

本実施の形態の蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜することができる。また、蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必要がないので、スループットを向上することができる。

なお、本実施の形態で述べた内容は、実施の形態１〜６で述べた内容と自由に組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、実施の形態１から実施の形態５までで述べた表示装置を制御するハードウェアについて述べる。

大まかな構成図を図２６に示す。基板２７０１の上に、画素配列２７０４が配置されている。ソースドライバ２７０６やゲートドライバ２７０５が配置されている場合が多い。それ以外にも、電源回路やプリチャージ回路やタイミング生成回路などが配置されていることもある。また、ソースドライバ２７０６やゲートドライバ２７０５が配置されていない場合もある。その場合は、基板２７０１に配置されていないものは、ＩＣに形成されることが多い。そのＩＣは、基板２７０１の上に、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって配置されている場合も多い。あるいは、周辺回路基板２７０２と基板２７０１とを接続する接続基板２７０７の上に、ＩＣが配置される場合もある。

つまり、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、駆動回路の一部が、ある基板に形成されており、の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、図２６などにおいて、画素配列とゲートドライバとは、ガラス基板上にＴＦＴを用いて形成し、ソースドライバ（もしくはその一部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。

周辺回路基板２７０２には、信号２７０３が入力される。そして、コントローラ２７０８が制御して、メモリ２７０９やメモリ２７１０などに信号が保存される。信号２７０３がアナログ信号の場合は、アナログ・デジタル変換を行った後、そして、メモリ２７０９やメモリ２７１０などに保存されることが多い。そして、コントローラ２７０８がメモリ２７０９やメモリ２７１０などに保存された信号を用いて、基板２７０１に信号を出力する。

実施の形態１から実施の形態５までで述べた駆動方法を実現するために、コントローラ２７０８が、各種のパルス信号などを制御して、基板２７０１に信号を出力する。

なお、本実施の形態で述べた内容は、実施の形態１〜７で述べた内容と自由に組み合わせて実施することができる。

（実施の形態９）
本発明の表示装表示部に有する携帯電話の構成例について図２７を用いて説明する。

表示パネル５４１０はハウジング５４００に脱着自在に組み込まれる。ハウジング５４００は表示パネル５４１０のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５４１０を固定したハウジング５４００はプリント基板５４０１に嵌入されモジュールとして組み立てられる。

表示パネル５４１０はＦＰＣ５４１１を介してプリント基板５４０１に接続される。プリント基板５４０１には、スピーカ５４０２、マイクロフォン５４０３、送受信回路５４０４、ＣＰＵ及びコントローラなどを含む信号処理回路５４０５が形成されている。このようなモジュールと、入力手段５４０６、バッテリ５４０７を組み合わせ、筐体５４０９に収納する。表示パネル５４１０の画素部は筐体５４１２に形成された開口窓から視認できように配置する。

表示パネル５４１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル５４１０に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成は図２８（ａ）に一例を示してある。なお、図２８（ａ）の表示パネルは、基板５３００、信号線駆動回路５３０１、画素部５３０２、第１の走査線駆動回路５３０３、第２の走査線駆動回路５３０４、ＦＰＣ５３０５、ＩＣチップ５３０６、ＩＣチップ５３０７、封止基板５３０８、シール材５３０９を有し、ＩＣチップに形成された信号線駆動回路５３０１がＣＯＧ等で実装されている。このような構成とすることで、表示装置の低消費電力を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。

また、走査線や信号線に設定する信号をバッファによりインピーダンス変換することで、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。

また、さらに消費電力の低減を図るため、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。

そして、本発明の表示装置を用いることにより、コントラストの高い綺麗な画像で見ることが出来る。

また、本実施の形態に示した構成は携帯電話の一例であって、本発明の表示装置はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。

なお、本実施の形態で述べた内容は、実施の形態１〜８で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１０）
図２９は表示パネル５７０１と、回路基板５７０２を組み合わせたＥＬモジュールを示している。表示パネル５７０１は画素部５７０３、走査線駆動回路５７０４及び信号線駆動回路５７０５を有している。回路基板５７０２には、例えば、コントロール回路５７０６や信号分割回路５７０７などが形成されている。表示パネル５７０１と回路基板５７０２は接続配線５７０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。

コントロール回路５７０６が、実施の形態８における、コントローラ２７０８やメモリ２７０９やメモリ２７１０などに相当する。主に、コントロール回路５７０６において、サブフレームの出現順序などを制御している。

表示パネル５７０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル５７０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル５７０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２８（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。

また、走査線や信号線に設定する信号をバッファによりインピーダンス変換することで、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。

また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。

なお、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に信号線駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２８（ｂ）に一例を示してある。なお、図２８（ｂ）の表示パネルは、基板５３１０、信号線駆動回路５３１１、画素部５３１２、第１の走査線駆動回路５３１３、第２の走査線駆動回路５３１４、ＦＰＣ５３１５、ＩＣチップ５３１６、ＩＣチップ５３１７、封止基板５３１８、シール材５３１９を有し、ＩＣチップに形成された信号線駆動回路５３１１、第１の走査線駆動回路５３１３及び第２の走査線駆動回路５３１４がＣＯＧ等で実装されている。

このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図３０は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５８０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５８０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５８０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路５７０６により処理される。コントロール回路５７０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５７０７を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ５８０１で受信した信号のうち、音声信号は音声信号増幅回路５８０４に送られ、その出力は音声信号処理回路５８０５を経てスピーカー５８０６に供給される。制御回路５８０７は受信局（受信周波数）や音量の制御情報を入力部５８０８から受け、チューナ５８０１や音声信号処理回路５８０５に信号を送出する。

ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備えられている。

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。

このように、本発明の表示装置を用いることにより、コントラストの高い綺麗な画像で見ることが出来る。

なお、本実施の形態で述べた内容は、実施の形態１〜９で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１１）
本実施形態では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。

図３２は、トランジスタを含む半導体装置の構造例を示した図である。なお、図３２において、図３２（Ｂ）は図３２（Ａ）のａ−ｂ間の断面図に相当し、図３２（Ｃ）は図３２（Ａ）のｃ−ｄ間の断面図に相当する。

図３２に示す半導体装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた絶縁膜４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域またはドレイン領域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図３２においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図３２では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。

なお、本実施の形態では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａおよび４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６または絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒かすることによって、図３２に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。

なお、本実施形態では、上記図３２における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化することによって半導体装置を作製する方法について図面を参照して説明する。

はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３３（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。なお、図３３では、島状の半導体膜４６０３ａ、４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。

次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ絶縁膜４６２１ａ、絶縁膜４６２１ｂを形成する（図３３（Ｂ））。なお、絶縁膜４６２１ａ、絶縁膜４６２１ｂには酸化膜または窒化膜を用いることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａおよび絶縁膜４６２１ｂとして、酸化シリコン（ＳｉＯ_ｘ）または窒化シリコン（ＳｉＮ_ｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯ_ｘ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ_２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、４６２１ｂにＡｒが含まれている。

また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。

次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図３３（Ｃ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２１ａ、４６２１ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２１ａ、４６２１ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯ_ｘ）を形成する。また、上記図３３（Ｂ）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能である。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３３（Ｄ））。

このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化することによって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。

また、上記図３３において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化または窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図３４（Ａ））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化または窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２３を形成する（図３４（Ｂ））。なお、絶縁膜４６２３には酸化膜または窒化膜を用いることができる。以下、プラズマ処理の条件は、上記図３３（Ｂ）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。

また、図３４（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに酸化シリコン（ＳｉＯ_ｘ）または酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３４（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。

なお、図３４においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化させた場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。

このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。

次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°未満）で設ける場合について示す。

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３５（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図３５では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°未満）で設ける。

次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３５（Ｂ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。

次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化または窒化することによって、当該ゲート絶縁膜４６０４の表面に絶縁膜４６２４を形成する（図３５（Ｃ））。なお、ゲート絶縁膜４６０４に酸化膜または窒化膜を用いることができる。以下、なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化シリコン（ＳｉＯ_ｘ）または酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３５（Ｄ））。

このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。

次に、図３５とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３６（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４６２５ａ、４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。

次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞれ絶縁膜４６２６を形成する（図３６（Ｂ））。なお、絶縁膜４６２６には酸化膜または窒化膜を用いることができる。以下、プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。

次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３６（Ｃ））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３６（Ｄ））。

半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。

なお、図３６では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３５で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化または窒化させることも可能である（図３８（Ａ））。

次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。

まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３７（Ａ））。

次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ絶縁膜４６２７ａ、絶縁膜４６２７ｂを形成する（図３７（Ｂ））。なお、絶縁膜４６２７ａ、絶縁膜４６２７ｂには酸化膜または窒化膜を用いることができる。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２７ａおよび絶縁膜４６２７ｂとして、酸化シリコン（ＳｉＯ_ｘ）または窒化シリコン（ＳｉＮ_ｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯ_ｘ）または酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化または窒化される。

次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図３７（Ｃ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２７ａ、４６２７ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯ_ｘ）を形成する。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３７（Ｄ））。

半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部４６０３ａ、４６０３ｂもテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。

なお、図３７では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３５で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化または窒化させることも可能である（図３８（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに酸化シリコン（ＳｉＯ_ｘ）または酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）が形成される。

また、上述したようにプラズマ処理を行うことによって、半導体膜や絶縁膜に付着したゴミ等の不純物の除去を容易に行うことができる。一般的に、ＣＶＤ法やスパッタ法等により形成された膜にはゴミ（パーティクルともいう）が付着していることがある。例えば、図３９（Ａ）に示すように、絶縁膜または導電膜または半導体膜等の膜４６７１上にＣＶＤ法やスパッタ法等により形成された絶縁膜４６７２上にゴミ４６７３が形成される場合がある。このような場合であっても、プラズマ処理を行い絶縁膜４６７２を酸化または窒化することによって、絶縁膜４６７２の表面に絶縁膜４６７４が形成される。なお、絶縁膜４６７４には酸化膜または窒化膜を用いることができる。ゴミ４６７３が存在しない部分のみならず、ゴミ４６７３の下側の部分にも回り込むように酸化または窒化されることによって、絶縁膜４６７４の体積が増加する。一方、ゴミ４６７３の表面もプラズマ処理によって酸化または窒化され絶縁膜４６７５が形成され、その結果ゴミ４６７３の体積も増加する図３９（Ｂ）。

このとき、ゴミ４６７３は、ブラシ洗浄等の簡単な洗浄により、絶縁膜４６７４の表面から容易に除去される状態になる。このように、プラズマ処理を行うことによって、当該絶縁膜または半導体膜に付着した微細なゴミであっても当該ゴミの除去が容易になる。なお、これはプラズマ処理を行うことによって得られる効果であり、本実施の形態のみならず、他の実施の形態においても同様のことがいえる。

このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。また、絶縁膜の表面に付着したゴミ等を洗浄によって、容易に除去することが可能となる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化および高性能化を実現することが達成できる。

なお、本実施形態では、上記図３２における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板４６０１または絶縁膜４６０２にプラズマ処理を行ってもよいし、絶縁膜４６０６または絶縁膜４６０７にプラズマ処理を行ってもよい。

なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態１０で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１２）
本実施形態では、トランジスタを始めとする半導体装置を作製するプロセスとして、ハーフトーン方式について説明する。

図４０はトランジスタ、容量素子、抵抗素子を含む半導体装置の断面構造を示す図である。図４０は、Ｎチャネル型トランジスタ４００１、Ｎチャネル型トランジスタ４００２、容量素子４００４、抵抗素子４００５、Ｐチャネル型トランジスタ４００３が示されている。各トランジスタは半導体層５５０５、ゲート絶縁層５５０８、ゲート電極５５０９を備えている。ゲート電極５５０９は、第１導電層５５０３と第２導電層５５０２の積層構造で形成されている。また、図４１（Ａ）〜（Ｅ）は、図４０で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。

図４０において、Ｎチャネル型トランジスタ４００１は、チャネル長方向（キャリアの流れる方向）において、チャネル形成領域の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線５５０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。不純物領域５５０６と不純物領域５５０７には、Ｎチャネル型トランジスタ４００１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。

図４１（Ａ）で示すように、Ｎチャネル型トランジスタ４００１のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の両側に広がって形成されている。この場合において、第１導電層５５０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層５５０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域５５０７はゲート電極５５０９の第１導電層５５０３と重なるように形成されている。すなわち、ゲート電極５５０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極５５０９において、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域５５０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。

図４０において、Ｎチャネル型トランジスタ４００２は、ゲート電極の片側に不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。図４１（Ｂ）で示すように、Ｎチャネル型トランジスタ４００２のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の片側に広がって形成されている。この場合も同様に、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。

片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。

図４０において、容量素子４００４は、第１導電層５５０３と半導体層５５０５とでゲート絶縁層５５０８を挟んで形成されている。容量素子４００４を形成する半導体層５５０５には、不純物領域５５１０と不純物領域５５１１を備えている。不純物領域５５１１は、半導体層５５０５において第１導電層５５０３と重なる位置に形成される。また、不純物領域５５１０は配線５５０４とコンタクトを形成する。不純物領域５５１１は、第１導電層５５０３を通して一導電型の不純物を添加することができるので、不純物領域５５１０と不純物領域５５１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子４００４において、半導体層５５０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層５５０３は、図４１（Ｃ）に示すように、第２導電層５５０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層５５０３と第２導電層５５０２を組み合わせた複合的な電極構造とすることにより、容量素子４００４を自己整合的に形成することができる。

図４０において、抵抗素子４００５は、第１導電層５５０３によって形成されている。第１導電層５５０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。

抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。抵抗素子４００５の上面図を図４１（Ｄ）に示す。

図４０において、Ｐチャネル型トランジスタ４００３は、半導体層５５０５に不純物領域５５１２を備えている。この不純物領域５５１２は、配線５５０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極５５０９の構成は第１導電層５５０３と第２導電層５５０２が重畳した構成となっている。Ｐチャネル型トランジスタ４００３はＬＤＤを設けないシングルドレイン構造のトランジスタである。Ｐチャネル型トランジスタ４００３を形成する場合、不純物領域５５１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域５５１２にリンを添加すればシングルドレイン構造のＮチャネル型トランジスタとすることもできる。Ｐチャネル型トランジスタ４００３の上面図を図４１（Ｅ）に示す。

半導体層５５０５及びゲート絶縁層５５０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度である高密度プラズマ処理によって酸化又は窒化処理してもよい。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層５５０５とゲート絶縁層５５０８の界面の欠陥準位を低減することができる。ゲート絶縁層５５０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層５５０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層５５０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層５５０８を形成することができる。また、同様にこの絶縁層は、容量素子４００４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。

図４０及び図４１を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。

また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図４１（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。

図４０及び図４１の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。

本実施形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。

なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態１１で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１３）
本実施形態では、トランジスタを始めとする半導体装置を作製する際のマスクパターンの例について、図４２〜図４４を参照して説明する。

図４２（Ａ）で示す半導体層５６１０、５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。

いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５６１０、５６１１を形成する。その半導体層５６１０、５６１１はレイアウトの適切さを考慮して決められる。

図４２（Ａ）で示す半導体層５６１０、５６１１を形成するためのフォトマスクは、図４２（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図４２（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、角部を有し、この角部において、斜辺が１０μｍ以下で、線幅の１／５以上１／２以下の長さの直角三角形のパターンが除去されている。

図４２（Ｂ）で示すマスクパターン５６３０は、その形状が、図４２（Ａ）で示す半導体層５６１０、５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されてもよいが、マスクパターン５６３０の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした、丸みを設けてもよい。

半導体層５６１０、５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図４３（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５７１２、５７１３、５７１４を形成する。ゲート配線５７１２は半導体層５６１０に対応して形成される。ゲート配線５７１３は半導体層５６１０、５６１１に対応して形成される。また、ゲート配線５７１４は半導体層５６１０、５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。

このゲート配線を形成するためのフォトマスクは、図４３（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、角部を有し、この角部において、斜辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さの直角三角形のパターンが除去されている。図４３（Ｂ）で示すマスクパターン５７３１は、その形状が、図４３（Ａ）で示すゲート配線５７１２、５７１３、５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されてもよいが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸みを設けてもよい。すなわち、ゲート配線５７１２、５７１３、５７１４の角部は、斜辺が線幅の１／２以下であって１／５以上である直角三角形のパターンを除去することで角部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。凹部では、プラズマによるドライエッチの際、異常放電によってたとえできた微粉であっても、それが角に集まるのを防ぐことができ、洗浄のときに、容易に洗い流すことができる。結果として歩留まり向上が甚だしく期待できるという効果を有する。

層間絶縁層はゲート配線５７１２、５７１３、５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線５７１２、５７１３、５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させてもよい。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けてもよい。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。

層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図４４（Ａ）で示すように、半導体層と一部が重なるように配線５８１５〜５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。

この配線５８１５〜５８２０を形成するためのフォトマスクは、図４４（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、配線は、Ｌ字に折れ曲がった各角部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、角部に丸みをおびるパターンを有せしめる。具体的には、角部の外周縁に丸みを帯びさせるため、角部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線の一部を除去する。除去すると新たに２つの鈍角の部分が配線に形成されるが、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。また、角部の内周縁についても、角部の外周縁に沿って内周縁が丸みをお帯びるよう形成する。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、プラズマによるドライエッチの際、異常放電によってたとえできた微粉であっても、それが角に集まるのを防ぐことができ、洗浄のときに、容易に洗い流すことができる。結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。

図４４（Ａ）には、Ｎチャネル型トランジスタ５８２１〜５８２４、Ｐチャネル型トランジスタ５８２５、５８２６が形成されている。Ｎチャネル型トランジスタ５８２３とＰチャネル型トランジスタ５８２５及びＮチャネル型トランジスタ５８２４とＰチャネル型トランジスタ５８２６はインバータ５８２７、５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。

なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態１２で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１４）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる発光装置を備えた装置）などが挙げられる。

図３１（Ａ）は発光装置であり、筐体３５００１、支持台３５００２、表示部３５００３、スピーカー部３５００４、ビデオ入力端子３５００５等を含む。本発明の表示装置を表示部３５００３に用いることができる。なお、発光装置は、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用発光装置が含まれる。本発明の表示装置を表示部３５００３に用いた発光装置は、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｂ）はカメラであり、本体３５１０１、表示部３５１０２、受像部３５１０３、操作キー３５１０４、外部接続ポート３５１０５、シャッター３５１０６等を含む。

本発明を表示部３５１０２に用いたデジタルカメラは、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｃ）はコンピュータであり、本体３５２０１、筐体３５２０２、表示部３５２０３、キーボード３５２０４、外部接続ポート３５２０５、ポインティングマウス３５２０６等を含む。本発明を表示部３５２０３に用いたコンピュータは、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｄ）はモバイルコンピュータであり、本体３５３０１、表示部３５３０２、スイッチ３５３０３、操作キー３５３０４、赤外線ポート３５３０５等を含む。本発明を表示部３５３０２に用いたモバイルコンピュータは、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３５４０１、筐体３５４０２、表示部Ａ３５４０３、表示部Ｂ３５４０４、記録媒体（ＤＶＤ等）読み込み部３５４０５、操作キー３５４０６、スピーカー部３５４０７等を含む。表示部Ａ３５４０３は主として画像情報を表示し、表示部Ｂ３５４０４は主として文字情報を表示することができる。本発明を表示部Ａ３５４０３や表示部Ｂ３５４０４に用いた画像再生装置は、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｆ）はゴーグル型ディスプレイであり、本体３５５０１、表示部３５５０２、アーム部３５５０３を含む。本発明を表示部３５５０２に用いたゴーグル型ディスプレイは、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｇ）はビデオカメラであり、本体３５６０１、表示部３５６０２、筐体３５６０３、外部接続ポート３５６０４、リモコン受信部３５６０５、受像部３５６０６、バッテリー３５６０７、音声入力部３５６０８、操作キー３５６０９、接眼部３５６１０等を含む。本発明を表示部３５６０２に用いたビデオカメラは、コントラストの高い綺麗な画像で見ることが可能となる。

図３１（Ｈ）は携帯電話機であり、本体３５７０１、筐体３５７０２、表示部３５７０３、音声入力部３５７０４、音声出力部３５７０５、操作キー３５７０６、外部接続ポート３５７０７、アンテナ３５７０８等を含む。本発明を表示部３５７０３に用いた携帯電話機は、コントラストの高い綺麗な画像で見ることが可能となる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態１〜１１に示したいずれの構成の表示装置を用いても良い。

本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の駆動方法を説明する図。 本発明の表示装置の駆動方法を説明する図。 本発明の表示装置の駆動方法を説明する図。 本発明の表示装置の駆動方法を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明が適用される電子機器を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の断面図を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示パネルの構成を説明する図。 本発明の表示パネルのサブ画素の構成を説明する図。 本発明の表示パネルのサブ画素の構成を説明する図。 ＥＬ層を形成するための蒸着装置の構成を示す図。 ＥＬ層を形成するための蒸着装置の構成を示す図。

Claims (4)

1. 複数の面積の異なる表示領域から構成される副画素を複数有する画素を有する表示装置であって、
   第１の表示をする場合において、前記画素は四角形状の第１の表示形状を有し、
   第２の表示をする場合において、前記画素は凸部を有する多角形状の第２の表示形状を有し、
   前記第１の表示形状は、第１の副画素、第２の副画素、及び第３の副画素を有し、
   前記第２の表示形状は、前記第１の副画素、前記第２の副画素、及び第４の副画素を有し、
   前記第４の副画素は、前記第３の副画素の表示領域の一部が共通していることを特徴とする表示装置。
2. 複数の面積の異なる表示領域から構成される副画素を複数有する画素を有する表示装置であって、
   第１の表示をする場合において、前記画素は四角形状の第１の表示形状を有し、
   第２の表示をする場合において、前記画素は凸部及び凹部を有する多角形状の第２の表示形状を有し、
   前記第１の表示形状は、第１の副画素、第２の副画素、及び第３の副画素を有し、
   前記第２の表示形状は、前記第１の副画素、前記第２の副画素、及び第４の副画素を有し、
   前記第４の副画素は、前記第３の副画素の表示領域の一部が共通し、
   前記複数の表示領域のそれぞれは、表示素子とトランジスタとを有することを特徴とする表示装置。
3. 請求項１または請求項２に記載の表示装置と、走査線駆動回路、信号線駆回路、接続配線、又はコントロール回路とを有することを特徴とする表示モジュール。
4. 請求項１もしくは請求項２に記載の表示装置、又は請求項３に記載の表示モジュールを有し、
   操作キー、アンテナ、バッテリー、又は音声入力部を有することを特徴とする電子機器。

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