JP4057127B2

JP4057127B2 - アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置

Info

Publication number: JP4057127B2
Application number: JP03775598A
Authority: JP
Inventors: 徳郎小澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-02-19
Filing date: 1998-02-19
Publication date: 2008-03-05
Anticipated expiration: 2018-02-19
Also published as: WO1999042897A1; CN1145838C; KR100684697B1; CN1256763A; US20020126250A1; KR20010006366A; TW497273B; US6392622B1; JPH11231345A; US6891523B2

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置アクティブマトリックス基板及び液晶装置に関し、特に絶縁基板上に形成されたポリシリコンＴＦＴ（薄膜トランジスタ）によって画素電極を駆動するアクティブマトリックス基板に適用して好適な技術に関する。
【０００２】
【従来の技術】
液晶パネル（液晶装置）の一種としてのアクティブマトリックス型液晶パネルは、例えばガラス基板等の絶縁基板上に半導体層，絶縁層および導電層を順次選択的に形成して、能動素子，受動素子および電極等から成る複数のパネル領域を形成し、それらのパネル領域の画素部に対して例えば能動素子として形成されるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）によって電圧を印加して液晶を駆動するようにした液晶表示装置として実用化されている。
【０００３】
特に、ＴＦＴを構成する半導体としてポリシリコン（Poly-Si）を用いた液晶パネル用基板は、シフトレジスタや駆動回路等の周辺回路を構成するトランジスタ等も同一の工程で形成することができるため高集積化に適しており注目されている。
【０００４】
【発明が解決しようとする課題】
ところで、上述のようにポリシリコンＴＦＴを形成する場合には、絶縁性基板としてシリカガラスや無アルカリガラス等から成るガラス基板を用いることができるが、これらのガラス基板は帯電し易いという特性がある。
【０００５】
特に、能動素子，受動素子および電極等を形成したガラス基板上には、液晶分子を所定の方向に配列させるための液晶配向膜が設けられるが、この液晶配向膜に対するラビング工程を行なう際に高電圧の静電気が発生して基板に帯電し、放電を生じた際に、能動素子としてのＴＦＴ等を静電破壊してしまうという大きな問題を抱えていた。
【０００６】
即ち、能動素子等を形成したガラス基板に、ポリイミド系樹脂等の有機高分子膜を成膜し、この樹脂膜の表面に対して液晶分子を配向させるためにレーヨンやナイロンなどの繊維から成る織布等を所定の荷重下で一定方向に擦りつけるラビング工程を施すが、この際の樹脂膜と繊維との摩擦により高電圧の静電気が発生し、その静電気が基板自体を帯電させたり、あるいは絶縁を破って放電して基板上に形成されたＴＦＴ等の半導体素子を静電破壊してしまうという不都合を生じる。
【０００７】
殊に、本発明者等の知見によれば、最高プロセス温度が４００〜６００℃程度の低温プロセスで作成したポリシリコンＴＦＴ等は耐圧性能が極めて悪いため静電破壊され易く、場合によっては全駆動回路が動作不能になる等の全損に近い大きな被害が起こることが分かってきた。
この発明の目的は、アクティブマトリックス基板について、液晶配向膜のラビング工程等によって発生する静電気によって基板上に形成されたＴＦＴ等が破壊される事態を有効に回避することのできる構成を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、基板上に画素電極がマトリックス状に配列形成され、各画素電極に対応して各々画素トランジスタが形成されるとともに、前記画素電極が形成された画素部の周囲には前記画素トランジスタを制御する周辺回路および端子部が形成されてなる複数のパネル領域が連続して配置されてなるアクティブマトリックス基板であって、前記画素部の周囲の少なくとも一部に帯電防止用の導電層が設けられており、前記導電層は、前記周辺回路を構成する薄膜トランジスタのソース又はドレイン電極と重なり、且つ、前記画素電極ないしは前記端子部と同一材料で前記ソース又はドレイン電極の上に絶縁膜を介して形成されることにより、バイパスコンデンサとして機能することを特徴とする。
【０００９】
このような構成によれば、帯電防止用の導電層は、パネル領域の駆動に際して大容量のバイパスコンデンサ（パスコン）として働くため、低ノイズ化や低ＥＭＩ化に貢献して高画質、高精細を得ることが可能となる。また、上記帯電防止用の導電層は、前記画素電極ないしは前記端子部と同一材料で形成される場合には、帯電防止用の導電層を形成する工程を簡単に付加することができ、製造プロセスを簡略化することも可能である。
【００１０】
また、駆動回路の容量負荷を増やすことなく、高速動作が可能な状態で静電破壊を防止することができる。
【００１１】
また、前記帯電防止用の導電層が、前記基板表面上に露出する構成とするならば、基板上に形成される液晶配向膜のラビング工程等によって発生する静電気は、帯電防止用の導電層によって確実に集電されて分散されるため、基板自体の帯電が防止され、放電による能動素子等の静電破壊を未然に防止することができる。
【００１２】
特に、前記帯電防止用の導電層は、各パネル領域に跨って電気的に接続され
るように構成する場合には、各パネル領域間における電位差を無くして同電位面を拡張することができるため、より確実に静電気による障害発生を防止することが可能である。
【００１３】
また、上記端子部に形成された複数の外部接続用端子の間あるいは各外部接続用端子と前記帯電防止用の導電層との間が、それぞれ２組のダイオード列を互いに逆向きに配置した静電保護回路を介して接続されるように構成する場合には、外部接続用端子に帯電した静電気の電位が所定値を超えた場合に、その静電気を静電保護回路を介して帯電防止用の導電層に逃がすことができるため、外部接続用端子間あるいは外部接続用端子と帯電防止用の導電層との間で放電が起こることを未然に防止することができる。
【００１４】
また、前記周辺回路は、少なくとも各画素の液晶を駆動する映像信号を列毎にソース配線に書き込むＸ側駆動回路と、行毎に前記画素トランジスタのゲート配線の選択／非選択状態を制御するＹ側駆動回路とから構成され、上記ダイオード接続された一連の外部接続用端子には前記Ｘ側駆動回路の端子と前記Ｙ側駆動回路の端子の双方が混在して含まれるようにするならば、Ｘ側とＹ側との間に電位差を生ずることを防止でき、静電破壊がＸ側あるいはＹ側に偏って発生する事態を確実に防止することができる。
【００１５】
また、上記画素トランジスタは、薄膜トランジスタで構成され、上記帯電防止用の導電層は、前記画素電極ないしは前記端子部と同一材料で形成される場合には、帯電防止用の導電層を形成する工程を簡単に付加することができ、製造プロセスを簡略化することも可能である。
【００１６】
特に、前記帯電防止用の導電層を形成する材料が、透明導電膜としてのインジウム錫酸化物膜（ＩＴＯ）で構成される場合には、ＩＴＯが他の金属材料に比して比抵抗が高いことから、略同等の膜厚の金属材料による帯電防止用の導電層と比較すると、瞬間的な放電をより長い時定数の回路網で受け取ることができ、ひいては放電時に配線間に印加される瞬間電圧を下げることができる。
【００１７】
また、上記静電保護回路のダイオード列のチャネル長と、上記外部接続用端子に接続する入力保護用ダイオードのチャネル長は、上記薄膜トランジスタのチャネル長および液晶装置のドライバ部に用いられる薄膜トランジスタのチャネル長よりも長く設定されるようにするならば劣化を遅延させることができ、ひいては液晶装置の寿命を延ばすことに貢献できる。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面を用いて説明する。
【００１９】
図１は、本発明に係る液晶パネル用基板の一実施例を示す構成図である。
【００２０】
図１において（ａ）は、アクティブマトリックス型液晶パネル用の基板Ｓの回路構成の一部を成すドライバ部としてのインバータの平面図、（ｂ）はそのＡ−Ａ’線断面図、（ｃ）はＢ−Ｂ’線断面図である。
【００２１】
ここでは、低温プロセスで作成された液晶パネル用基板について説明する。
【００２２】
図中、１はシリカガラスや無アルカリガラス等から成る絶縁性基板である。
【００２３】
この絶縁性基板１上には、ポリシリコンＴＦＴの能動層となる多結晶シリコン（ポリシリコン）膜から成る半導体層２が形成され、その半導体層２の表面には、酸化シリコン膜、窒化シリコン膜等から成るゲート絶縁膜３が形成されている。
【００２４】
半導体層２はポリシリコン膜であり、例えば、低温プラズマＣＶＤ法によってアモルファスシリコン層を３００〜７００オングストロームの厚さで堆積した後、エキシマレーザ等を用いたレーザアニール結晶化を行なって、これを得る。
【００２５】
ゲート絶縁膜３は、例えばＴＥＯＳ（テトラエトキシシラン）等を材料ガスとするプラズマＣＶＤ法によって約６００〜１５００オングストロームの厚さで堆積、形成される。
【００２６】
ゲート絶縁膜３上には、Ｔａ，Ｍｏ，Ｔｉ，Ｗ，Ｃｒ，Ａｌ等の金属膜から成る導電膜により、ゲート配線４が形成される。このゲート配線４は、例えばスパッタ法を用いて形成される。
【００２７】
また、上記ゲート配線４をマスクとした不純物（例えば、リンまたはボロン）のイオン打ち込みにより、ＴＦＴの上記半導体層（能動層）２には前記ゲート配線４に自己整合されたソース領域およびドレイン領域となる高濃度不純物領域が形成される。なお、この際、不純物が導入されなかった部分がチャネル領域となる。
【００２８】
５は第１層間絶縁膜である。前記半導体層２のＴＦＴのドレイン領域ないしはソース領域には、ゲート絶縁膜３と第１層間絶縁膜５にコンタクトホール９を介してインジウム錫酸化物（ＩＴＯ），Ａｌ等の導電膜から成るソース・ドレイン電極６が形成されている。前記コンタクトホール９は例えばドライエッチングにより形成される。
【００２９】
さらに、第１層間絶縁膜５およびソース・ドレイン電極６を覆うように第２層間絶縁層７が形成される。
【００３０】
上記第１層間絶縁膜５および第２層間絶縁層７は、例えばＢＰＳＧ膜（ボロンおよびリンを含むシリケートガラス膜）やポリシラザンを塗布、焼成して形成する酸化シリコン膜等を用い、各々約３０００〜１５０００オングストロームの厚さで形成する。勿論、上記ゲート絶縁膜３と同様に、ＴＥＯＳを原料ガスに用いたプラズマＣＶＤ法を用いて形成しても構わない。
【００３１】
そして、前記ソース・ドレイン電極６の直上に相当する位置の第２層間絶縁層７の表面には、帯電防止用の導電層（共通配線）８が、ＩＴＯ膜やＡｌ，Ｔｉ，Ｔａ，Ｃｒあるいはそれらの合金から成る導電膜によって形成されている。
【００３２】
この共通配線８は、基板の表面に露出され、後述するように各パネル領域毎に形成される共通配線８は隣接するパネル領域間で互いに接続されるようになっているので、共通配線８全体の静電容量を前記ゲート配線４やソース・ドレイン電極６に比してもかなり大きなものとすることができる。
【００３３】
よって、このような共通配線８を備える本実施例に係るアクティブマトリックス型液晶表示装置用の基板Ｓによれば、この基板表面にポリイミド系樹脂等の有機高分子膜等からなる樹脂膜を約２０００〜３０００オングストロームのような厚さで成膜し、この樹脂膜の表面に対して液晶分子を配向させるためにレーヨンやナイロンなどの繊維から成る織布等を所定の荷重下で一定方向に擦りつけるラビング（配向）工程を施す際に、樹脂膜と繊維との摩擦によって発生する高電圧の静電気は、基板Ｓの表面に露出する共通配線８に総て逃げて分散され、上記織布と共通配線とが等電位となる。このようにして基板Ｓに形成されたＴＦＴ等の能動素子部やその他の受動素子部，配線部および電極部等の間に電位差を生ずることを有効に防止することができ、放電等によってＴＦＴ等が静電破壊される事態を未然に防ぐことができる。
【００３４】
特に、約１０００℃の熱酸化を用いてゲート絶縁膜を形成する高温プロセスと違い、最高プロセス温度が４００〜６００℃程度の低温プロセスで作成したポリシリコンＴＦＴは耐圧性能が極めて低いため、静電破壊され易いことが確認されている。本発明者の実験によれば、本実施例に示すように共通配線８を基板Ｓ表面に露出させて形成した場合には、低温プロセスで形成したポリシリコンＴＦＴ等についてもラビング工程に伴う静電破壊を有効に防ぐことができた。
【００３５】
また、図２，図３の共通配線パターンの構成例を示す図面にあるように、アクティブマトリックス型液晶表示装置基板Ｓとして多数のパネル領域１１，１１・・・をマトリックス状に縦横に形成した場合には、上記のような共通配線８，８・・・を各パネル領域１１間で短絡して形成する。
【００３６】
即ち、基板Ｓの表面上において、各パネル領域１１，１１・・・の略中央に存在する画素部（画素エリア）１２を取囲むようにして形成する共通配線８，８・・・は、隣り合う各パネル領域１１間で互いに連結されて、共通配線８全体で基板表面に露出した大きな閉回路を構成するようになっている。
【００３７】
従って、共通配線８全体で極めて大きな静電容量を確保することができ、基板Ｓのラビング工程に伴う高電圧の静電気を共通配線８全体で集電して電荷を分散することが可能となり、各パネル領域１１，１１・・・間における電位差を略無くして同電位面を拡張することができるため、放電の発生を確実に防止してＴＦＴ等の静電破壊をより有効に防止することができる。
【００３８】
また、共通配線８は、パネル領域１１の駆動に際して大容量のバイパスコンデンサ（パスコン）として働くため、アクティブマトリックス型液晶表示装置の低ノイズ化、低ＥＭＩ化を図ることができ、同一基板に形成した駆動回路等の誤作動を無くすことができる。これにより、高画質でより高精細な液晶表示装置を得ることができる。
【００３９】
また、図３に図示される１３は、各画素部１２の駆動用或いは検査用の外部接続電極（パッド）であるが、これらのパッド１３，１３・・・についても所定の回路構成を介して共通配線８側に接続されている。
【００４０】
即ち、各パッド１３，１３・・・は、ＩＴＯ膜やアルミニウム層等の導電層で形成されるが、これらの各パッド１３，１３・・・もその機能上、基板Ｓの表面に露出されて形成されるため、基板Ｓのラビング工程に伴う高電圧の静電気が印加され、各パッド１３間あるいは共通配線８との間で電位差を生じて放電等により破壊される虞がある。
【００４１】
この障害を除くために、図４の回路図に示すように、各パッド１３，１３・・・間および共通配線８との間を、図５の回路図に示すような２組のダイオード列を互いに逆向きに配置した静電保護回路（以下「ダイオード・リング」という。）１４，１４・・・を介して接続する構成としたものである。
【００４２】
ここで、上記ダイオード・リングは、ゲート・ドレインを結合したいわゆるダイオード接続のＴＦＴを複数個（図６上では片側６個）直列形態に接続してなる双方向ダイオード列であり、一方の端子にかかる電圧が他方の端子よりもダイオード列の耐圧以上に高くなると高い方の端子から低い方の端子へ向かって電流が流れることにより、静電気を逃がすことができる。
【００４３】
これにより、各パッド１３，１３・・・間および共通配線８との間の電位差が、ダイオード・リング１４の耐圧を超えた際に電流が流れて電位差を一定に保つことができ、放電等によるパッド１３の静電破壊を未然に防止することができる。
【００４４】
また、上記ダイオード・リング１４に代えて、ポリシリコン膜等を用いた高抵抗体を介して各パッド１３，１３・・・間および共通配線８との間を接続するようにしても同等の効果を得ることができる。
【００４５】
その際は、各端子に入力される信号にクロストークが生じないよう抵抗値を決定する。
また、上記ダイオード・リング１４を介して接続される一群の上記パッド１３として、アクティブマトリクス型表示装置のＸ側駆動回路用端子およびＹ側駆動回路用端子の双方が混在して含まれるように共通配線８，８・・・間およびパッド１３，１３・・・間を接続するならば、Ｘ側とＹ側との間に電位差を生ずることを防止でき、静電破壊がＸ側あるいはＹ側に偏って発生する事態を確実に防止することができる。
【００４６】
また、基板Ｓに上記ダイオード・リング１４，１４・・・もしくはそれに相当する回路を形成する場合に、ダイオード・リング１４を構成するＴＦＴのチャネル長Ｌ１と、上記パッド（外部接続用端子）１３，１３・・・に接続される入力保護素子として機能するダイオード接続のＴＦＴのチャネル長Ｌ２をアクティブマトリックス型液晶表示装置のドライバ部に用いられるＴＦＴのチャネル長Ｌ４よりも長く設定するならば、保護用のＴＦＴの劣化を遅延させることができ、ひいてはアクティブマトリクス型液晶表示装置の寿命を延ばす効果を期待できる。
【００４７】
特に、低温プロセスで形成したポリシリコンＴＦＴの場合、チャネル長が短くなると極端に耐圧性能が落ちることが知られている。実例を挙げるならば、チャネル長６μｍではＶｇ＝Ｖｄ＝１５Ｖの直流ストレス試験に耐えたものの、チャネル長４μｍでは同一条件で一瞬にして破壊されることが度々確認されている。
【００４８】
この現象は、高温プロセスでも同様であるが、その程度は低温プロセスの方が著しい。そのため、通常動作には影響の無い静電保護回路やダイオード・リングのチャネル長を長くしてその部位の耐圧性能を向上させ、且つ、静電保護回路で保護されている駆動回路内部のＴＦＴのチャネル長は短くしてその分だけ性能（オン電流、動作周波数等）を優先するようにしたものである。
【００４９】
また、通常の基板を製造する場合において、絶縁基板１上にＴＦＴ等の半導体素子などを形成する過程での静電破壊を防ぐために各素子等をショート・パターン（ショート・バー）に接続した状態で作製し、最終工程でそれらのショート・パターンから素子等を切り離す方法がとられている。本発明に係る基板Ｓの製造方法では、ダイオード・リング１４が工程の途中で破壊され、ラビング工程時にダイオードとしての機能が既に損なわれている様なことの無いように、基板Ｓの表面に形成されるダイオード・リング１４，１４・・・について、隣接するパッド１３同士の間、および各パッド１３と直近の前記共通配線８との間をもショート・パターンで接続した。つまり、ダイオード・リング１４は他の能動素子部，受動素子部および電極部等の構成をショート・パターンから切り離すまでは、図６の構成図（なお、図６の（ａ），（ｂ）において、先の説明と同一の部分には同一の符号を付して説明は省略する。）に示すように、パッド１３自体がショート・パターン２０に接続された状態を保つようにする。
【００５０】
なお、上記ダイオード・リング１４のショート・パターン２０の切り離し、即ち、ショート・パターン２０の橋梁部（即ち、ダイオード・リング１４を跨ぐ部分）２０ａの切り離しは、その他の能動素子部，受動素子部および電極部等の構成をショート・パターンからエッチングによって切り離す際に同時に行なわれる。これにより、例えばＴＦＴ等の半導体素子を形成する際に行なわれるプラズマエッチングやプラズマＣＶＤに伴うプラズマダメージによってダイオード・リング１４の機能が損なわれる事態を確実に回避することができる。従って、ダイオード・リング１４の機能不全の発生率を大幅に低減させることができるため、パッド１３，１３・・・の静電破壊をより有効に防止することが可能となり、ひいては、この基板Ｓを用いた液晶パネルの寿命を延ばすことができる。
【００５１】
【発明の効果】
以上説明したように、この発明は、基板上に画素電極がマトリックス状に配列形成され、各画素電極に対応して各々画素トランジスタが形成されるとともに、前記画素電極が形成された画素部の周囲には前記画素トランジスタを制御する周辺回路および端子部が形成されてなる複数のパネル領域が連続して配置されてなるように構成したので、帯電防止用の導電層は、パネル領域の駆動に際して大容量のバイパスコンデンサ（パスコン）として働くため、低ノイズ化や低ＥＭＩ化に貢献して高画質、高精細を得ることが可能となり、また、駆動回路の容量負荷を増やすことなく、高速動作が可能な状態で静電破壊を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るアクティブマトリックス基板の一実施例を示す構成図である。
【図２】本発明に係るアクティブマトリックス基板における帯電防止用の導電層のパターン構成例を示すレイアウト図である。
【図３】図２に示す帯電防止用の導電層のパターンの一部拡大図である。
【図４】本発明に係るアクティブマトリックス基板における帯電防止用の導電層とパッドの接続例を示す概略説明図である。
【図５】図４に示す帯電防止用の導電層とパッドの接続例に適用されるダイオード・リングの構成例を示す概略説明図である。
【図６】図５に示すダイオード・リングとショート・パターンの接続状態を示す構成図である。
【符号の説明】
１絶縁性基板
２多結晶シリコン膜（半導体層）
３ゲート絶縁膜
４ゲート配線
５第１層間絶縁膜
６ソース・ドレイン電極
７第２層間絶縁膜（絶縁層）
８帯電防止用の導電層（共通配線）
９コンタクトホール
１１パネル領域
１２画素部
１３パッド（外部接続用端子）
１４ダイオード・リング
２０ショート・パターン
Ｓアクティブマトリクス型液晶パネル用の基板

Claims

基板上に画素電極がマトリックス状に配列形成され、各画素電極に対応して各々画素トランジスタが形成されるとともに、前記画素電極が形成された画素部の周囲には前記画素トランジスタを制御する周辺回路および端子部が形成されてなる複数のパネル領域が連続して配置されてなるアクティブマトリックス基板であって、
前記画素部の周囲の少なくとも一部に帯電防止用の導電層が設けられており、
前記導電層は、前記周辺回路を構成する薄膜トランジスタのソース又はドレイン電極と重なり、且つ、前記画素電極ないしは前記端子部と同一材料で前記ソース又はドレイン電極の上に絶縁膜を介して形成されることにより、バイパスコンデンサとして機能することを特徴とするアクティブマトリックス基板。
前記画素部の周囲の内、無配線部と直流電圧が印加される配線および画像表示時に直流電圧が印加される配線の上にのみ前記帯電防止用の導電層が形成されてなることを特徴とする請求項１に記載のアクティブマトリックス基板。
前記帯電防止用の導電層は、前記基板表面上に露出していることを特徴とする請求項１または請求項２に記載のアクティブマトリックス基板。
前記帯電防止用の導電層は、各パネル領域に跨って電気的に接続されてなることを特徴とする請求項１から請求項３の何れかに記載のアクティブマトリックス基板。
上記端子部に形成された複数の外部接続用端子の間が、それぞれ２組のダイオード列を互いに逆向きに配置した保護素子を介して接続されていることを特徴とする請求項１から請求項４の何れかに記載のアクティブマトリックス基板。
前記各外部接続用端子と前記帯電防止用の導電層との間が、それぞれ２組のダイオード列を互いに逆向きに配置した静電保護回路を介して接続されていることを特徴とする請求項１から請求項５の何れかに記載のアクティブマトリックス基板。
前記周辺回路は、少なくとも各画素の液晶を駆動する映像信号を列毎にソース配線に書き込むＸ側駆動回路と、行毎に前記画素トランジスタのゲート配線の選択／非選択状態を制御するＹ側駆動回路とから構成され、上記ダイオード列が接続された一連の外部接続用端子には前記Ｘ側駆動回路の端子と前記Ｙ側駆動回路の端子の双方が混在して含まれることを特徴とする請求項５または請求項６に記載のアクティブマトリックス基板。
前記帯電防止用の導電層を形成する材料が、Ａｌ，Ｔｉ，Ｔａ，Ｃｒ等もしくはそれらの合金であることを特徴とする請求項１記載のアクティブマトリックス基板。
前記帯電防止用の導電層を形成する材料が、透明導電膜であることを特徴とする請求項１記載のアクティブマトリックス基板。
上記透明導電膜はインジウム錫酸化物膜で構成されていることを特徴とする請求項９記載のアクティブマトリックス基板。
上記画素トランジスタはポリシリコンで構成されていることを特徴とする請求項１から請求項１０の何れかに記載のアクティブマトリックス基板。
上記静電保護回路のダイオード列のチャネル長と、上記保護素子のチャネル長は、上記薄膜トランジスタのチャネル長および液晶装置のドライバ部に用いられる薄膜トランジスタのチャネル長よりも長く設定されることを特徴とする請求項６に記載のアクティブマトリックス基板。
請求項１から請求項１２に記載のアクティブマトリックス基板と、対向電極を有する透明基板とが適当な間隔をおいて配置されるとともに、上記アクティブマトリックス基板と上記透明基板との間隙内に所定の液晶が封入されていることを特徴とする液晶装置。
基板上に画素電極がマトリックス状に配列形成され、各画素電極に対応して各々画素トランジスタが形成されるとともに、前記画素電極が形成された画素部の周囲には前記画素トランジスタを制御する周辺回路および端子部が形成されてなる複数のパネル領域が連続して配置されてなるアクティブマトリックス基板の製造方法であって、
前記画素部の周囲の少なくとも一部に帯電防止用の導電層が設けられており、
前記導電層は、前記周辺回路を構成する薄膜トランジスタのソース又はドレイン電極と重なり、且つ、前記画素電極ないしは前記端子部と同一材料で前記ソース又はドレイン電極の上に絶縁膜を介して形成されることにより、バイパスコンデンサとして機能することを特徴とするアクティブマトリックス基板の製造方法。