JP2002189428A - アレイ基板及びそれを用いた液晶表示装置 - Google Patents
アレイ基板及びそれを用いた液晶表示装置Info
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- JP2002189428A JP2002189428A JP2000386627A JP2000386627A JP2002189428A JP 2002189428 A JP2002189428 A JP 2002189428A JP 2000386627 A JP2000386627 A JP 2000386627A JP 2000386627 A JP2000386627 A JP 2000386627A JP 2002189428 A JP2002189428 A JP 2002189428A
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Abstract
(57)【要約】
【課題】 工程中の静電気対策とアレイ検査を両立させ
るため、アレイ基板のゲート及びソース配線と前記ショ
ートリングとの間の導通状態を制御するディプリーショ
ン型ＴＦＴを作製するためには、ＴＦＴの半導体層に不
純物を導入する必要があり、工程が増えるという問題点
があった。 【解決手段】 アレイ基板のゲート及びソース配線とシ
ョートリングとの間の導通状態を制御するＴＦＴのチャ
ネル長を、表示領域の画素内に設けられたＴＦＴのチャ
ネル長よりも短くする。このようにして、画素内に設け
られたＴＦＴを作製する工程と全く同じ工程で、静電気
対策とアレイ検査を同時に実現するためのディプリーシ
ョン型の薄膜トランジスタを作製することができる。
るため、アレイ基板のゲート及びソース配線と前記ショ
ートリングとの間の導通状態を制御するディプリーショ
ン型ＴＦＴを作製するためには、ＴＦＴの半導体層に不
純物を導入する必要があり、工程が増えるという問題点
があった。 【解決手段】 アレイ基板のゲート及びソース配線とシ
ョートリングとの間の導通状態を制御するＴＦＴのチャ
ネル長を、表示領域の画素内に設けられたＴＦＴのチャ
ネル長よりも短くする。このようにして、画素内に設け
られたＴＦＴを作製する工程と全く同じ工程で、静電気
対策とアレイ検査を同時に実現するためのディプリーシ
ョン型の薄膜トランジスタを作製することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばコンピュー
タ等のディスプレイとして用いられる液晶表示装置のア
レイ基板に関するものである。
タ等のディスプレイとして用いられる液晶表示装置のア
レイ基板に関するものである。
【０００２】
【従来の技術】液晶表示装置は、対向ガラス基板と、画
素電極、アクティブ素子としての薄膜トランジスタ（Ｔ
ＦＴ）、ゲートバスラインおよびソースバスラインなど
を備えたガラス基板（アレイ基板）とが貼り合わされて
おり、この両ガラス基板間に液晶が注入された構成を有
しており、この電極間に電気信号を加えることにより、
外部から入射する光を変調し画像を表示するものであ
る。かかる液晶表示装置は、ＣＲＴに比べて消費電力が
低いこと、薄く軽量であることなどから、次世代の表示
装置として注目されており、その生産量も年々増加して
いる。この液晶表示装置は２次元に配列された多数の画
素電極を備えており、近年は液晶表示装置の高品位化に
伴い前記各画素電極に薄膜トランジスタなどのスイッチ
ング素子を付加したアクティブマトリクス型の液晶表示
装置が増加しつつある。
素電極、アクティブ素子としての薄膜トランジスタ（Ｔ
ＦＴ）、ゲートバスラインおよびソースバスラインなど
を備えたガラス基板（アレイ基板）とが貼り合わされて
おり、この両ガラス基板間に液晶が注入された構成を有
しており、この電極間に電気信号を加えることにより、
外部から入射する光を変調し画像を表示するものであ
る。かかる液晶表示装置は、ＣＲＴに比べて消費電力が
低いこと、薄く軽量であることなどから、次世代の表示
装置として注目されており、その生産量も年々増加して
いる。この液晶表示装置は２次元に配列された多数の画
素電極を備えており、近年は液晶表示装置の高品位化に
伴い前記各画素電極に薄膜トランジスタなどのスイッチ
ング素子を付加したアクティブマトリクス型の液晶表示
装置が増加しつつある。
【０００３】ところで、従来、このような液晶表示装置
は図２に示すように構成されている。
は図２に示すように構成されている。
【０００４】アレイ基板１にソース配線２とゲート配線
３とが絶縁膜を介して交差しマトリクス状に配列されて
いる。各配線２，３の延長線上には信号入力用端子４，
５が設置されている。アレイ検査する場合は、この端子
４，５に信号電圧を印加する。ソース配線２とゲート配
線３との交差部にＴＦＴ６が設置され、前記ＴＦＴ６の
ドレイン電極が画素電極７に信号を送る。この画素電極
７は液晶層８を介して対向電極９と対向し、表示データ
電圧を液晶層８に保持して画像を表示させる。ここで示
すソース配線２とゲート配線３とは絶縁膜により電気的
に絶縁されているため、数々の静電気による表示不良が
発生することがある。例えば、ＴＦＴの作製工程や液晶
表示パネルの製造工程、実装工程などで発生する静電気
により、ソース配線２もしくはゲート配線３が帯電し、
実際の駆動電圧を大幅に上回る電圧が印加され、絶縁膜
の絶縁破壊、ＴＦＴの特性不良が発生する。そこで、一
般的にこれを防ぐため、液晶表示装置の外周には、各配
線２、３を電気的に短絡させるショートリング１０を設
けている。ところで、ＴＦＴの製造工程は複雑であるた
め、走査線及び信号線の断線或いはショートによる線状
欠陥やスイッチング素子不良などの点状欠陥や表示ムラ
などの不良が発生する。このように液晶表示装置の製造
歩留まりは１００％でないため、表示品位の検査を十分
に行う必要がある。また、製造歩留まりの向上と、最終
的な液晶表示装置での表示品位の向上とを目指す上で、
不良発生状況などを早急に製造プロセスへフィードバッ
クすることが必要なことから、ＴＦＴなどのスイッチン
グ素子が完成した段階でアレイ検査することや、高額部
品であるドライバー回路、ＴＡＢなどの実装前の液晶表
示パネルの状態における点灯表示検査及び解析を行うこ
とが重要である。
３とが絶縁膜を介して交差しマトリクス状に配列されて
いる。各配線２，３の延長線上には信号入力用端子４，
５が設置されている。アレイ検査する場合は、この端子
４，５に信号電圧を印加する。ソース配線２とゲート配
線３との交差部にＴＦＴ６が設置され、前記ＴＦＴ６の
ドレイン電極が画素電極７に信号を送る。この画素電極
７は液晶層８を介して対向電極９と対向し、表示データ
電圧を液晶層８に保持して画像を表示させる。ここで示
すソース配線２とゲート配線３とは絶縁膜により電気的
に絶縁されているため、数々の静電気による表示不良が
発生することがある。例えば、ＴＦＴの作製工程や液晶
表示パネルの製造工程、実装工程などで発生する静電気
により、ソース配線２もしくはゲート配線３が帯電し、
実際の駆動電圧を大幅に上回る電圧が印加され、絶縁膜
の絶縁破壊、ＴＦＴの特性不良が発生する。そこで、一
般的にこれを防ぐため、液晶表示装置の外周には、各配
線２、３を電気的に短絡させるショートリング１０を設
けている。ところで、ＴＦＴの製造工程は複雑であるた
め、走査線及び信号線の断線或いはショートによる線状
欠陥やスイッチング素子不良などの点状欠陥や表示ムラ
などの不良が発生する。このように液晶表示装置の製造
歩留まりは１００％でないため、表示品位の検査を十分
に行う必要がある。また、製造歩留まりの向上と、最終
的な液晶表示装置での表示品位の向上とを目指す上で、
不良発生状況などを早急に製造プロセスへフィードバッ
クすることが必要なことから、ＴＦＴなどのスイッチン
グ素子が完成した段階でアレイ検査することや、高額部
品であるドライバー回路、ＴＡＢなどの実装前の液晶表
示パネルの状態における点灯表示検査及び解析を行うこ
とが重要である。
【０００５】しかしながら、図２に示すような外周にシ
ョートリング１０を設け、直接各配線２、３と電気的に
接続している構成の場合は、パターン形成などの製造プ
ロセス中は静電破壊防止対策になるが、表示検査工程や
実装部品組み立て工程などでは各端子に個別に信号電圧
を入力する必要があるため、ショートリング１０の内側
の二点鎖線にて示す、分断ライン１１で切断する必要が
あり、静電破壊の防止にはならない。このため、従来の
図２に示す構成では、静電破壊対策と検査を両立させる
ことができない。これらの課題を解決するため、さら
に、図３に示すような構成も提案されている。これは、
特開平１１−１４２８８８で開示されているものであ
る。図３は前述の公開特許の代表的な液晶表示装置の信
号入力端子部を拡大した模式図である。図２のようにシ
ョートリング１０と各配線２，３を直接電気的に接続さ
せるのではなく、信号入力用端子４，５のより基板端側
で、ディプリーション型ＴＦＴ１２を介して接続し、前
記ディプリーション型ＴＦＴ１２のゲート電極を電気的
に接続する配線１３とその配線に前記ディプリーション
型ＴＦＴ１２の抵抗を制御する信号を入力するためのゲ
ート電圧入力端子１４を設けている。一般にディプリー
ション型トランジスタは、ゲートに電圧を印可しない状
態で、ソース、ドレイン端子間で伝導性を有する。この
ため、ショートリング１０と、ソース配線２、ゲート配
線３とがディプリーション型ＴＦＴ１２を介して接続さ
れているため、静電破壊が防止される。また、液晶表示
装置のアレイ検査や点灯表示検査を行う場合には、前記
ゲート電圧入力端子１４にオフ電圧を印加し、各ソース
配線の間および各ゲート配線の間、並びに各ソース配線
と各ゲート配線との間を電気的に絶縁状態にすることが
可能となる。そして、液晶表示装置の入力端子に検査信
号もしくは点灯信号を入力することで、高精度のアレイ
検査及び高品位の点灯表示検査を行うことができる。
ョートリング１０を設け、直接各配線２、３と電気的に
接続している構成の場合は、パターン形成などの製造プ
ロセス中は静電破壊防止対策になるが、表示検査工程や
実装部品組み立て工程などでは各端子に個別に信号電圧
を入力する必要があるため、ショートリング１０の内側
の二点鎖線にて示す、分断ライン１１で切断する必要が
あり、静電破壊の防止にはならない。このため、従来の
図２に示す構成では、静電破壊対策と検査を両立させる
ことができない。これらの課題を解決するため、さら
に、図３に示すような構成も提案されている。これは、
特開平１１−１４２８８８で開示されているものであ
る。図３は前述の公開特許の代表的な液晶表示装置の信
号入力端子部を拡大した模式図である。図２のようにシ
ョートリング１０と各配線２，３を直接電気的に接続さ
せるのではなく、信号入力用端子４，５のより基板端側
で、ディプリーション型ＴＦＴ１２を介して接続し、前
記ディプリーション型ＴＦＴ１２のゲート電極を電気的
に接続する配線１３とその配線に前記ディプリーション
型ＴＦＴ１２の抵抗を制御する信号を入力するためのゲ
ート電圧入力端子１４を設けている。一般にディプリー
ション型トランジスタは、ゲートに電圧を印可しない状
態で、ソース、ドレイン端子間で伝導性を有する。この
ため、ショートリング１０と、ソース配線２、ゲート配
線３とがディプリーション型ＴＦＴ１２を介して接続さ
れているため、静電破壊が防止される。また、液晶表示
装置のアレイ検査や点灯表示検査を行う場合には、前記
ゲート電圧入力端子１４にオフ電圧を印加し、各ソース
配線の間および各ゲート配線の間、並びに各ソース配線
と各ゲート配線との間を電気的に絶縁状態にすることが
可能となる。そして、液晶表示装置の入力端子に検査信
号もしくは点灯信号を入力することで、高精度のアレイ
検査及び高品位の点灯表示検査を行うことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、アレイ
基板作製プロセスでは、ディプリーション型ＴＦＴを作
製するためには、特開平１１−１４２８８８号公報の実
施例においても記述されているように、ＴＦＴの半導体
層に不純物を導入する必要があり、アレイ基板作製工程
が増え、コストアップになるとともに、歩留まりの低下
を招くという問題点があった。本発明は、このような従
来技術の課題を解決すべくなされたものであり、前記静
電気対策とアレイ検査を両立するためのディプリーショ
ン型ＴＦＴを工程を増やすことなく作製できる液晶表示
装置を提供することを目的とする。
基板作製プロセスでは、ディプリーション型ＴＦＴを作
製するためには、特開平１１−１４２８８８号公報の実
施例においても記述されているように、ＴＦＴの半導体
層に不純物を導入する必要があり、アレイ基板作製工程
が増え、コストアップになるとともに、歩留まりの低下
を招くという問題点があった。本発明は、このような従
来技術の課題を解決すべくなされたものであり、前記静
電気対策とアレイ検査を両立するためのディプリーショ
ン型ＴＦＴを工程を増やすことなく作製できる液晶表示
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の液晶表示装置
は、複数本のゲート配線と複数本のソース配線とが絶縁
層を介して互いに交差するように配設され、その交差部
の存在する表示領域の各画素毎に配設した画素電極と、
その画素電極の近傍を通るゲート配線とソース配線とに
電気的に接続したスイッチング素子として薄膜トランジ
スタが設けられているアレイ基板に対し、間に液晶層を
はさんで対向基板が対向配設されている液晶表示装置に
おいて、前記アレイ基板は、前記複数本のゲート配線と
前記複数本のソース配線とが前記表示領域の外側にも形
成され、かつ、その表示領域外側に形成された配線を信
号電圧入力端子と、各配線と前記ショートリングとの間
の導通状態を制御する薄膜トランジスタを介して、前記
アレイ基板の外周部に配置したショートリングに接続
し、前記信号電圧入力端子より、各配線と前記ショート
リングとの間の導通状態を制御する前記薄膜トランジス
タが、前記ショートリング側に配して設けられている構
成となっているアレイ基板において、前記各配線と前記
ショートリングとの間の導通状態を制御する薄膜トラン
ジスタのチャネル長を、表示領域の画素内に設けられた
薄膜トランジスタのチャネル長よりも短くする。これに
より、ＭＯＳ型トランジスタでよくしられている短チャ
ネル長効果により、画素内のＴＦＴよりも、各配線と前
記ショートリングとの間の導通状態を制御するＴＦＴの
しきい値電圧が負にシフト（ｎチャネルの場合、ｐチャ
ネルの場合は正シフト）し、ディプリーション型の薄膜
トランジスタとすることができる。このようにして、画
素内に設けられたＴＦＴを作製する工程と全く同じ工程
で、静電気対策とアレイ検査を同時に実現するためのデ
ィプリーション型の薄膜トランジスタを作製することが
でき、従来問題であった、工程の増加という課題を解決
することができる。
は、複数本のゲート配線と複数本のソース配線とが絶縁
層を介して互いに交差するように配設され、その交差部
の存在する表示領域の各画素毎に配設した画素電極と、
その画素電極の近傍を通るゲート配線とソース配線とに
電気的に接続したスイッチング素子として薄膜トランジ
スタが設けられているアレイ基板に対し、間に液晶層を
はさんで対向基板が対向配設されている液晶表示装置に
おいて、前記アレイ基板は、前記複数本のゲート配線と
前記複数本のソース配線とが前記表示領域の外側にも形
成され、かつ、その表示領域外側に形成された配線を信
号電圧入力端子と、各配線と前記ショートリングとの間
の導通状態を制御する薄膜トランジスタを介して、前記
アレイ基板の外周部に配置したショートリングに接続
し、前記信号電圧入力端子より、各配線と前記ショート
リングとの間の導通状態を制御する前記薄膜トランジス
タが、前記ショートリング側に配して設けられている構
成となっているアレイ基板において、前記各配線と前記
ショートリングとの間の導通状態を制御する薄膜トラン
ジスタのチャネル長を、表示領域の画素内に設けられた
薄膜トランジスタのチャネル長よりも短くする。これに
より、ＭＯＳ型トランジスタでよくしられている短チャ
ネル長効果により、画素内のＴＦＴよりも、各配線と前
記ショートリングとの間の導通状態を制御するＴＦＴの
しきい値電圧が負にシフト（ｎチャネルの場合、ｐチャ
ネルの場合は正シフト）し、ディプリーション型の薄膜
トランジスタとすることができる。このようにして、画
素内に設けられたＴＦＴを作製する工程と全く同じ工程
で、静電気対策とアレイ検査を同時に実現するためのデ
ィプリーション型の薄膜トランジスタを作製することが
でき、従来問題であった、工程の増加という課題を解決
することができる。
【０００８】前記薄膜トランジスタの半導体層をａ−Ｓ
ｉもしくは多結晶Ｓｉとすることにより、より大型基板
への本発明の適用が可能になるという効果を有してい
る。
ｉもしくは多結晶Ｓｉとすることにより、より大型基板
への本発明の適用が可能になるという効果を有してい
る。
【０００９】また、半導体層としてａ−Ｓｉもしくは多
結晶Ｓｉを用いた場合、チャネル長を２μｍ以下とする
ことで、より効果的に薄膜トランジスタをディプリーシ
ョン型化できるという効果を有している。また、薄膜ト
ランジスタのゲート電極とソース・ドレイン電極を自己
整合形成することにより、薄膜トランジスタのチャネル
長の基板内でのバラツキが押えられ、より確実に、前記
各配線と前記ショートリングとの間の導通状態を制御す
る薄膜トランジスタをディプリーション型化できるとい
う効果を有している。
結晶Ｓｉを用いた場合、チャネル長を２μｍ以下とする
ことで、より効果的に薄膜トランジスタをディプリーシ
ョン型化できるという効果を有している。また、薄膜ト
ランジスタのゲート電極とソース・ドレイン電極を自己
整合形成することにより、薄膜トランジスタのチャネル
長の基板内でのバラツキが押えられ、より確実に、前記
各配線と前記ショートリングとの間の導通状態を制御す
る薄膜トランジスタをディプリーション型化できるとい
う効果を有している。
【００１０】
【発明の実施の形態】図１に、本発明の実施形態の一例
である液晶表示装置のアレイ基板の模式図を示す。
である液晶表示装置のアレイ基板の模式図を示す。
【００１１】アレイ基板１にはソース配線２とゲート配
線３とが絶縁膜を介して交差しマトリクス状に配列され
ている。各配線２，３の延長線上には信号入力用端子
４，５が設置されている。ソース配線２とゲート配線３
との交差部にＴＦＴ６が設置され、前記ＴＦＴ６のドレ
イン電極が画素電極７と電気的に接続されている。この
画素電極７は液晶層８を介して対向電極９と対向してい
る。アレイ基板１の外周には、各配線２、３を電気的に
短絡させるショートリング１０を設けている。前記ショ
ートリング１０と各配線２、３との間は、ＴＦＴ１５を
介して電気的に接続されている。このＴＦＴ１５はｎチ
ャンネル型またはｐチャンネル型であっても差し支えな
い。これらのＴＦＴ１５のゲート電極は配線１３によっ
て任意の単位でまとめられ、ゲート電圧入力端子１４に
よって一括制御される。
線３とが絶縁膜を介して交差しマトリクス状に配列され
ている。各配線２，３の延長線上には信号入力用端子
４，５が設置されている。ソース配線２とゲート配線３
との交差部にＴＦＴ６が設置され、前記ＴＦＴ６のドレ
イン電極が画素電極７と電気的に接続されている。この
画素電極７は液晶層８を介して対向電極９と対向してい
る。アレイ基板１の外周には、各配線２、３を電気的に
短絡させるショートリング１０を設けている。前記ショ
ートリング１０と各配線２、３との間は、ＴＦＴ１５を
介して電気的に接続されている。このＴＦＴ１５はｎチ
ャンネル型またはｐチャンネル型であっても差し支えな
い。これらのＴＦＴ１５のゲート電極は配線１３によっ
て任意の単位でまとめられ、ゲート電圧入力端子１４に
よって一括制御される。
【００１２】アレイ基板内に形成されるＴＦＴ６、１５
の断面図を図４に示す。ガラス基板１０１上にゲート配
線として所定形状の金属膜１０２が形成されている。そ
の上にゲート絶縁膜として所定形状のＳｉＮx膜１０３
が３００ｎｍ程度形成されている。その上に半導体層と
して、所定形状のｉ層ａ−Ｓｉ膜１０４が１００ｎｍ程
度、ソース・ドレイン電極とのコンタクト層として、所
定形状のｎ型ａ−Ｓｉ膜１０５が５０ｎｍ程度形成され
ている。次にソース・ドレイン電極として、所定形状の
金属膜１０６が形成されている。最後に保護膜１０７が
形成されている。
の断面図を図４に示す。ガラス基板１０１上にゲート配
線として所定形状の金属膜１０２が形成されている。そ
の上にゲート絶縁膜として所定形状のＳｉＮx膜１０３
が３００ｎｍ程度形成されている。その上に半導体層と
して、所定形状のｉ層ａ−Ｓｉ膜１０４が１００ｎｍ程
度、ソース・ドレイン電極とのコンタクト層として、所
定形状のｎ型ａ−Ｓｉ膜１０５が５０ｎｍ程度形成され
ている。次にソース・ドレイン電極として、所定形状の
金属膜１０６が形成されている。最後に保護膜１０７が
形成されている。
【００１３】このようなアレイ基板で、画素部のＴＦＴ
６のチャネル長を４μｍとし、前記ショートリング９と
各配線１，２との間を電気的に接続しているＴＦＴ１５
のチャネル長を２μｍとする。これらのＴＦＴの特性を
ｎチャンネルを例にして図５に示す。この図から明らか
なように、チャネル長を変えることで、アレイ基板作製
の工程を増加させることなく、ＴＦＴ６はエンハンスメ
ント型、ＴＦＴ１５はディプリーション型とすることが
できる。
６のチャネル長を４μｍとし、前記ショートリング９と
各配線１，２との間を電気的に接続しているＴＦＴ１５
のチャネル長を２μｍとする。これらのＴＦＴの特性を
ｎチャンネルを例にして図５に示す。この図から明らか
なように、チャネル長を変えることで、アレイ基板作製
の工程を増加させることなく、ＴＦＴ６はエンハンスメ
ント型、ＴＦＴ１５はディプリーション型とすることが
できる。
【００１４】また、図６に図４と同じ構成で作製したＴ
ＦＴのチャネル長としきい値電圧の関係を示す。
ＦＴのチャネル長としきい値電圧の関係を示す。
【００１５】この図から明らかなようにＴＦＴのチャネ
ル長を２μｍ以下とすることで、ＴＦＴをディプリーシ
ョン型化することができる。
ル長を２μｍ以下とすることで、ＴＦＴをディプリーシ
ョン型化することができる。
【００１６】
【発明の効果】以上詳述したように、本発明によれば、
各配線と前記ショートリングとの間の導通状態を制御す
る薄膜トランジスタのチャネル長を、表示領域の画素内
に設けられたＴＦＴのチャネル長よりも短くする。これ
により、ＭＯＳ型トランジスタでよくしられている短チ
ャネル長効果により、画素内のＴＦＴよりも、各配線と
前記ショートリングとの間の導通状態を制御するＴＦＴ
のしきい値電圧が負にシフト（ｎチャネルの場合、ｐチ
ャネルの場合は正シフト）し、ディプリーション型の薄
膜トランジスタとすることができる。このようにして、
画素内に設けられたＴＦＴを作製する工程と全く同じ工
程で、静電気対策とアレイ検査を同時に実現するための
ディプリーション型の薄膜トランジスタを作製すること
ができ、従来問題であった、工程の増加という課題を解
決することができる。
各配線と前記ショートリングとの間の導通状態を制御す
る薄膜トランジスタのチャネル長を、表示領域の画素内
に設けられたＴＦＴのチャネル長よりも短くする。これ
により、ＭＯＳ型トランジスタでよくしられている短チ
ャネル長効果により、画素内のＴＦＴよりも、各配線と
前記ショートリングとの間の導通状態を制御するＴＦＴ
のしきい値電圧が負にシフト（ｎチャネルの場合、ｐチ
ャネルの場合は正シフト）し、ディプリーション型の薄
膜トランジスタとすることができる。このようにして、
画素内に設けられたＴＦＴを作製する工程と全く同じ工
程で、静電気対策とアレイ検査を同時に実現するための
ディプリーション型の薄膜トランジスタを作製すること
ができ、従来問題であった、工程の増加という課題を解
決することができる。
【図１】本発明の実施形態の一例である液晶表示装置の
アレイ基板の模式図
アレイ基板の模式図
【図２】従来の液晶表示装置を示す図
【図３】従来の液晶表示装置を示す図
【図４】本発明のアレイ基板のＴＦＴの断面図
【図５】本発明のアレイ基板のＴＦＴの特性図
【図６】本発明のアレイ基板のＴＦＴのしきい値電圧と
チャネル長の関係を示す図
チャネル長の関係を示す図
１ アレイ基板 ２ ソース配線 ３ ゲート配線 ４ 信号入力端子 ５ 信号入力端子 ６ ＴＦＴ ７ 画素電極 ８ 液晶層 ９ 対向電極 １０ ショートリング １１ 分断ライン １２ ディプリーション型ＴＦＴ １３ 配線 １４ ゲート電圧入力端子 １５ ＴＦＴ １０１ ガラス基板 １０２ 金属膜 １０３ ＳｉＮx膜 １０４ ｉ層ａ−Ｓｉ膜 １０５ ｎ型ａ−Ｓｉ膜 １０６ 金属膜 １０７ 保護膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB79 KA05 KA07 MA05 MA07 MA12 MA27 MA35 MA37 MA41 NA14 NA25 NA30 PA06 5C094 AA43 AA45 BA03 BA43 CA19 EA04 EA07 JA08 5F110 AA06 AA22 AA24 CC07 DD02 EE02 FF03 GG02 GG13 GG15 GG28 GG35 HK02 HK09 HK16 HK21 NN78
Claims (5)
- 【請求項１】 複数本のゲート配線と複数本のソース配
線とが絶縁層を介して互いに交差するように配設され、
その交差部の存在する表示領域の各画素毎に配設した画
素電極と、その画素電極の近傍を通るゲート配線とソー
ス配線とに電気的に接続した薄膜トランジスタが設けら
れているアレイ基板に対し、前記アレイ基板は、前記複
数本のゲート配線と前記複数本のソース配線とが前記表
示領域の外側にも形成され、かつ、その表示領域外側に
形成された配線を信号入力端子と、各配線と前記ショー
トリングとの間の導通状態を制御する薄膜トランジスタ
を介して、前記アレイ基板の外周部に配置したショート
リングに接続し、前記信号電圧入力端子より、各配線と
前記ショートリングとの間の導通状態を制御する前記薄
膜トランジスタが、前記ショートリング側に配して設け
られている構成となっているアレイ基板において、前記
各配線と前記ショートリングとの間の導通状態を制御す
る薄膜トランジスタのチャネル長を、表示領域の画素内
に設けられた薄膜トランジスタのチャネル長よりも短く
することを特徴とするアレイ基板。 - 【請求項２】 薄膜トランジスタの半導体層がａ−Ｓ
ｉ、若しくは多結晶Ｓｉからなることを特徴とする請求
項１に記載のアレイ基板。 - 【請求項３】 各配線と前記ショートリングとの間の導
通状態を制御する薄膜トランジスタのチャネル長を２μ
ｍ以下とすることを特徴とする請求項２に記載のアレイ
基板。 - 【請求項４】 各配線と前記ショートリングとの間の導
通状態を制御する薄膜トランジスタのゲート電極とソー
ス・ドレイン電極を自己整合形成することを特徴とする
請求項１に記載のアレイ基板。 - 【請求項５】 請求項１に記載のアレイ基板を用いるこ
とを特徴とする液晶表示装置。
Priority Applications (1)
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|---|---|---|---|
| JP2000386627A JP2002189428A (ja) | 2000-12-20 | 2000-12-20 | アレイ基板及びそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386627A JP2002189428A (ja) | 2000-12-20 | 2000-12-20 | アレイ基板及びそれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002189428A true JP2002189428A (ja) | 2002-07-05 |
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ID=18853694
Family Applications (1)
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|---|---|---|---|
| JP2000386627A Pending JP2002189428A (ja) | 2000-12-20 | 2000-12-20 | アレイ基板及びそれを用いた液晶表示装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2002189428A (ja) |
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