JPH0527258A - アクテイブマトリクス基板の製造方法 - Google Patents
アクテイブマトリクス基板の製造方法Info
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- JPH0527258A JPH0527258A JP3179903A JP17990391A JPH0527258A JP H0527258 A JPH0527258 A JP H0527258A JP 3179903 A JP3179903 A JP 3179903A JP 17990391 A JP17990391 A JP 17990391A JP H0527258 A JPH0527258 A JP H0527258A
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Abstract
(57)【要約】
【目的】アクティブマトリクス基板において、画像表示
装置を分解することなく修正を可能とすべく画像表示装
置に組み立てる前に検査でき、しかもラビング処理も支
障なく行うことができるようにする。 【構成】検査前に、ゲートバスライン３及びソースバス
ライン５を格子状に配線し、該ゲートバスライン３及び
ソースバスライン５で囲まれた領域に薄膜トランジスタ
２及び絵素容量１を有する各絵素をマトリクス状に配設
し、かつ外部接続端子１２を形成し、検査後かつラビン
グ処理前に、ゲートバスライン３、ソースバスライン５
及び外部接続端子１２を短絡するショートリング配線６
を形成する。このため、検査前には、ショートリング配
線６の形成、及び画像表示装置への組立てがまだ行われ
ていない。よって、修正に際して画像表示装置を分解す
る必要がなく、検査を支障なく行うことができる。ま
た、検査後にショートリング配線６を形成するため、ラ
ビング処理を支障なく行うことができる。
装置を分解することなく修正を可能とすべく画像表示装
置に組み立てる前に検査でき、しかもラビング処理も支
障なく行うことができるようにする。 【構成】検査前に、ゲートバスライン３及びソースバス
ライン５を格子状に配線し、該ゲートバスライン３及び
ソースバスライン５で囲まれた領域に薄膜トランジスタ
２及び絵素容量１を有する各絵素をマトリクス状に配設
し、かつ外部接続端子１２を形成し、検査後かつラビン
グ処理前に、ゲートバスライン３、ソースバスライン５
及び外部接続端子１２を短絡するショートリング配線６
を形成する。このため、検査前には、ショートリング配
線６の形成、及び画像表示装置への組立てがまだ行われ
ていない。よって、修正に際して画像表示装置を分解す
る必要がなく、検査を支障なく行うことができる。ま
た、検査後にショートリング配線６を形成するため、ラ
ビング処理を支障なく行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
画像表示装置に主として使用されるアクティブマトリク
ス基板の製造方法に関する。
画像表示装置に主として使用されるアクティブマトリク
ス基板の製造方法に関する。
【０００２】
【従来の技術】上記アクティブマトリクス基板として
は、従来、図５に示すものが知られている。即ち、基板
１０７の上にゲートバスライン１０３とソースバスライ
ン１０５とが格子状に配線され、両ライン１０３、１０
５で囲まれた領域に、電荷を蓄積するための絵素容量１
０１と薄膜トランジスタ１０２とを有する絵素がマトリ
クス状に配設されている。絵素容量１０１の一方の電極
には容量配線１０４が接続され、各容量配線１０４の一
端は共通線１０４ａを介してアースされている。
は、従来、図５に示すものが知られている。即ち、基板
１０７の上にゲートバスライン１０３とソースバスライ
ン１０５とが格子状に配線され、両ライン１０３、１０
５で囲まれた領域に、電荷を蓄積するための絵素容量１
０１と薄膜トランジスタ１０２とを有する絵素がマトリ
クス状に配設されている。絵素容量１０１の一方の電極
には容量配線１０４が接続され、各容量配線１０４の一
端は共通線１０４ａを介してアースされている。
【０００３】ゲートバスライン１０３は各薄膜トランジ
スタ１０２のゲート電極に接続され、一端に接続した外
部接続端子１１２から与えられる信号に基づいて薄膜ト
ランジスタ１０２のスイッチング動作を制御する。一
方、ソースバスライン１０５は各薄膜トランジスタ１０
２のソース電極に接続され、一端に接続した外部接続端
子１１２から与えられる表示すべき画像信号を各絵素に
書き込む。この動作を具体的に説明すると、複数のゲー
トバスライン１０３が順次薄膜トランジスタ１０２へオ
ン信号を出力すると、横に並んだ１行分の薄膜トランジ
スタを１グループとして上から下へ１グループずつがオ
ンしていき、そのオン状態の間に、各ソースバスライン
１０５を送られてくる画像信号に応じた電荷が各絵素容
量１０１に書き込まれる。
スタ１０２のゲート電極に接続され、一端に接続した外
部接続端子１１２から与えられる信号に基づいて薄膜ト
ランジスタ１０２のスイッチング動作を制御する。一
方、ソースバスライン１０５は各薄膜トランジスタ１０
２のソース電極に接続され、一端に接続した外部接続端
子１１２から与えられる表示すべき画像信号を各絵素に
書き込む。この動作を具体的に説明すると、複数のゲー
トバスライン１０３が順次薄膜トランジスタ１０２へオ
ン信号を出力すると、横に並んだ１行分の薄膜トランジ
スタを１グループとして上から下へ１グループずつがオ
ンしていき、そのオン状態の間に、各ソースバスライン
１０５を送られてくる画像信号に応じた電荷が各絵素容
量１０１に書き込まれる。
【０００４】図６は、上記薄膜トランジスタとしてトッ
プゲート型の構造の薄膜トランジスタ（以下ＴＦＴと略
称する）を用いて作成したアクティブマトリクス基板の
構造を示す。この基板の製造は以下のように行う。先
ず、透明な絶縁性基板１２１上にＴＦＴのチャネル用及
び絵素容量用の電極となるシリコン薄膜１２２を形成
し、その上にゲート絶縁膜１２３と、一部をゲート電極
１２４とした多結晶シリコン膜をこの順に形成する。上
記シリコン薄膜１２２中の必要な部分にイオン注入法等
で不純物をドーピングし、その後、層間絶縁膜１２５を
形成する。
プゲート型の構造の薄膜トランジスタ（以下ＴＦＴと略
称する）を用いて作成したアクティブマトリクス基板の
構造を示す。この基板の製造は以下のように行う。先
ず、透明な絶縁性基板１２１上にＴＦＴのチャネル用及
び絵素容量用の電極となるシリコン薄膜１２２を形成
し、その上にゲート絶縁膜１２３と、一部をゲート電極
１２４とした多結晶シリコン膜をこの順に形成する。上
記シリコン薄膜１２２中の必要な部分にイオン注入法等
で不純物をドーピングし、その後、層間絶縁膜１２５を
形成する。
【０００５】次いで、その層間絶縁膜１２５とゲート絶
縁膜１２３とを貫通するコンタクトホールを開口し、そ
のコンタクトホールに一部を挿入した状態で層間絶縁膜
１２５上にＡｌＳｉ層１２６を形成する。この場合、前
記ゲート電極１２４の左側にあるＡｌＳｉ層１２６部分
が前述したソースバスライン１０５に相当する。更に、
このような基板１２１の上に第２の層間絶縁膜１２７を
形成し、この膜中にコンタクトホールを形成した後、上
記第２の層間絶縁膜１２７の上にＩＴＯからなる絵素電
極１２８を形成する。
縁膜１２３とを貫通するコンタクトホールを開口し、そ
のコンタクトホールに一部を挿入した状態で層間絶縁膜
１２５上にＡｌＳｉ層１２６を形成する。この場合、前
記ゲート電極１２４の左側にあるＡｌＳｉ層１２６部分
が前述したソースバスライン１０５に相当する。更に、
このような基板１２１の上に第２の層間絶縁膜１２７を
形成し、この膜中にコンタクトホールを形成した後、上
記第２の層間絶縁膜１２７の上にＩＴＯからなる絵素電
極１２８を形成する。
【０００６】このようにして製造されたアクティブマト
リクス基板に対し、表面に透明電極が形成された透明絶
縁性基板を対向する状態に配置し、両基板の間に液晶を
挟んだ構造とすることにより、上記絵素電極１２８に与
えられた画像信号に対応した情報を表示する液晶ディス
プレイが構成される。
リクス基板に対し、表面に透明電極が形成された透明絶
縁性基板を対向する状態に配置し、両基板の間に液晶を
挟んだ構造とすることにより、上記絵素電極１２８に与
えられた画像信号に対応した情報を表示する液晶ディス
プレイが構成される。
【０００７】ところで、アクティブマトリクス基板の検
査は、上記液晶ディスプレイ（画像表示装置）の状態に
まで形成し、この液晶ディスプレイへ全絵素電極が明、
又は暗となる電気信号を与えることにより、所望の表示
がなされない欠陥部を光学的に検出している。しかし、
この光学的検査による場合には、アクティブマトリクス
基板が不良であっても、画像表示装置に組み立てるまで
の工程を行わなければ検査できず、また一方で欠陥を検
出できても画像表示装置を分解して修正した後に、組み
立てなおす必要があり、このためコストが上昇し、また
作業性が低下するという問題点があった。
査は、上記液晶ディスプレイ（画像表示装置）の状態に
まで形成し、この液晶ディスプレイへ全絵素電極が明、
又は暗となる電気信号を与えることにより、所望の表示
がなされない欠陥部を光学的に検出している。しかし、
この光学的検査による場合には、アクティブマトリクス
基板が不良であっても、画像表示装置に組み立てるまで
の工程を行わなければ検査できず、また一方で欠陥を検
出できても画像表示装置を分解して修正した後に、組み
立てなおす必要があり、このためコストが上昇し、また
作業性が低下するという問題点があった。
【０００８】そこで、画像表示装置に組み立てる前に、
アクティブマトリクス基板を電気的に検査する方法が提
案されている（例えば特開昭６４−９３７５号）。この
方法は、各絵素容量にＴＦＴを通じて信号を書き込み、
一定時間後にそれを読み出すことにより行う方法であ
り、絵素容量のもつ電気的な作用を利用している。な
お、書き込んだ信号を再度読み出すことができるのは、
ＴＦＴの書き込み時の時定数を十分に小さく、かつ保持
時の時定数を十分に大きい場合にのみ検査が可能であ
る。
アクティブマトリクス基板を電気的に検査する方法が提
案されている（例えば特開昭６４−９３７５号）。この
方法は、各絵素容量にＴＦＴを通じて信号を書き込み、
一定時間後にそれを読み出すことにより行う方法であ
り、絵素容量のもつ電気的な作用を利用している。な
お、書き込んだ信号を再度読み出すことができるのは、
ＴＦＴの書き込み時の時定数を十分に小さく、かつ保持
時の時定数を十分に大きい場合にのみ検査が可能であ
る。
【０００９】このため、書き込み、又は保持の動作に何
らかの不良がある場合には、正常な部分から読み出され
る信号とは異なる信号が読み出される。したがって、上
記電気的検査にあっては、読み出される信号に基づいて
絵素が不良であるか否かを判別することができる。ま
た、この電気的検査方法による場合は、検査が各絵素毎
に行われるので不良絵素の場所を特定でき、よって不良
箇所を間違えることなく修正することが可能となる。
らかの不良がある場合には、正常な部分から読み出され
る信号とは異なる信号が読み出される。したがって、上
記電気的検査にあっては、読み出される信号に基づいて
絵素が不良であるか否かを判別することができる。ま
た、この電気的検査方法による場合は、検査が各絵素毎
に行われるので不良絵素の場所を特定でき、よって不良
箇所を間違えることなく修正することが可能となる。
【００１０】
【発明が解決しようとする課題】上述のように電気的に
検査されたアクティブマトリクス基板のうち、良品とし
て判定されたものや修正を施されたものは、液晶等の表
示媒体を挟んだ画像表示装置に作製する工程に送られ、
表示媒体を配向させるためのラビング処理が行われる。
しかし、この処理は、基板上に形成されたポリイミド等
からなる配向膜を布で擦って行うため、大きな静電気が
発生し、これによりＴＦＴが破壊されて不良になるとい
う問題点があった。
検査されたアクティブマトリクス基板のうち、良品とし
て判定されたものや修正を施されたものは、液晶等の表
示媒体を挟んだ画像表示装置に作製する工程に送られ、
表示媒体を配向させるためのラビング処理が行われる。
しかし、この処理は、基板上に形成されたポリイミド等
からなる配向膜を布で擦って行うため、大きな静電気が
発生し、これによりＴＦＴが破壊されて不良になるとい
う問題点があった。
【００１１】また、このＴＦＴの破壊を防ぐためには、
ＴＦＴ１０２と接続されている外部接続端子１１２、ゲ
ートバスライン１０３及びソースバスライン１０５をシ
ョートリングと呼ばれる配線で電気的に接続して短絡さ
せ、その状態でラビング処理を行い、ラビング処理後に
前記ショートリング配線を切断するという方法が知られ
ている。しかし、この方法を採用した場合には、すべて
のバスラインが短絡しているため、前述の電気的な検査
方法を使用できないという問題があった。
ＴＦＴ１０２と接続されている外部接続端子１１２、ゲ
ートバスライン１０３及びソースバスライン１０５をシ
ョートリングと呼ばれる配線で電気的に接続して短絡さ
せ、その状態でラビング処理を行い、ラビング処理後に
前記ショートリング配線を切断するという方法が知られ
ている。しかし、この方法を採用した場合には、すべて
のバスラインが短絡しているため、前述の電気的な検査
方法を使用できないという問題があった。
【００１２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、画像表示装置を分解する
ことなく修正を可能とすべく画像表示装置に組み立てる
前に検査でき、しかもラビング処理も支障なく行うこと
ができるアクティブマトリクス基板の製造方法を提供す
ることを目的とする。
決すべくなされたものであり、画像表示装置を分解する
ことなく修正を可能とすべく画像表示装置に組み立てる
前に検査でき、しかもラビング処理も支障なく行うこと
ができるアクティブマトリクス基板の製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明に係るアクティブ
マトリクス基板の製造方法は、走査線及び信号線を格子
状に配線し、該走査線及び信号線で囲まれた領域にスイ
ッチング素子及び絵素容量を有する各絵素をマトリクス
状に配設し、かつ外部接続端子を形成する工程と、該各
絵素の動作を電気的に検査する工程と、検査後の該走査
線、該信号線及び該外部接続端子を短絡するショートリ
ング配線を形成し、その後にラビング処理を行う工程
と、を含んでおり、そのことによって上記目的を達する
ことができる。
マトリクス基板の製造方法は、走査線及び信号線を格子
状に配線し、該走査線及び信号線で囲まれた領域にスイ
ッチング素子及び絵素容量を有する各絵素をマトリクス
状に配設し、かつ外部接続端子を形成する工程と、該各
絵素の動作を電気的に検査する工程と、検査後の該走査
線、該信号線及び該外部接続端子を短絡するショートリ
ング配線を形成し、その後にラビング処理を行う工程
と、を含んでおり、そのことによって上記目的を達する
ことができる。
【００１４】
【作用】本発明方法にあっては、検査後かつラビング処
理前に、走査線、信号線及び外部接続端子を短絡するシ
ョートリング配線を形成するため、検査前にはショート
リング配線の形成及び画像表示装置への組立てがまだ行
われていない。よって、修正に際して画像表示装置を分
解する必要がなく、検査を支障なく行うことができる。
また、検査後のアクティブマトリクス基板に対してショ
ートリング配線を形成するため、ラビング処理を支障な
く行うことができる。
理前に、走査線、信号線及び外部接続端子を短絡するシ
ョートリング配線を形成するため、検査前にはショート
リング配線の形成及び画像表示装置への組立てがまだ行
われていない。よって、修正に際して画像表示装置を分
解する必要がなく、検査を支障なく行うことができる。
また、検査後のアクティブマトリクス基板に対してショ
ートリング配線を形成するため、ラビング処理を支障な
く行うことができる。
【００１５】
【実施例】図１は本発明方法により製造されるアクティ
ブマトリクス基板の一例を示す等価回路図であり、検査
後かつラビング処理前の状態を示す。基板７の上にゲー
トバスライン３とソースバスライン５とが格子状に配線
され、両ライン３、５で囲まれた領域に、電荷を蓄積す
るための絵素容量１とＴＦＴ２とを有する絵素がマトリ
クス状に配設されている。絵素容量１の一方の電極には
容量配線４が接続され、各容量配線４の一端は共通線４
ａを介してアースされている。
ブマトリクス基板の一例を示す等価回路図であり、検査
後かつラビング処理前の状態を示す。基板７の上にゲー
トバスライン３とソースバスライン５とが格子状に配線
され、両ライン３、５で囲まれた領域に、電荷を蓄積す
るための絵素容量１とＴＦＴ２とを有する絵素がマトリ
クス状に配設されている。絵素容量１の一方の電極には
容量配線４が接続され、各容量配線４の一端は共通線４
ａを介してアースされている。
【００１６】ゲートバスライン３は各ＴＦＴ２のゲート
電極に接続され、一端（左端）に接続した外部接続端子
１２から与えられる信号に基づいてＴＦＴ２のスイッチ
ング動作を制御する。一方、ソースバスライン５は各Ｔ
ＦＴ２のソース電極に接続され、一端に接続した外部接
続端子１２から与えられる表示すべき画像信号を各絵素
に書き込む。
電極に接続され、一端（左端）に接続した外部接続端子
１２から与えられる信号に基づいてＴＦＴ２のスイッチ
ング動作を制御する。一方、ソースバスライン５は各Ｔ
ＦＴ２のソース電極に接続され、一端に接続した外部接
続端子１２から与えられる表示すべき画像信号を各絵素
に書き込む。
【００１７】前記ゲートバスライン３の他端（右端）の
全て、ソースバスライン５の他端（上端）の全て、及び
前記共通線４ａの一端（上端）は、ショートリング配線
６に接続されている。このショートリング配線６は、後
述する電気的な検査を行った後で形成される。
全て、ソースバスライン５の他端（上端）の全て、及び
前記共通線４ａの一端（上端）は、ショートリング配線
６に接続されている。このショートリング配線６は、後
述する電気的な検査を行った後で形成される。
【００１８】図２はそのアクティブマトリクス基板の断
面構造を示している。このアクティブマトリクス基板の
製造は以下のように行う。先ず、透明な絶縁性基板２１
上にＴＦＴ２のチャネル電極及び絵素容量１の一方の電
極となるシリコン薄膜２２を形成し、その上にゲート絶
縁膜２３と、一部をゲート電極２４とし、他の一部を前
記絵素容量１の他方の電極２４ｂとした多結晶シリコン
膜をこの順に形成する。上記シリコン薄膜２２中の必要
な部分にイオン注入法等で不純物をドーピングし、その
後、層間絶縁膜２５を形成する。
面構造を示している。このアクティブマトリクス基板の
製造は以下のように行う。先ず、透明な絶縁性基板２１
上にＴＦＴ２のチャネル電極及び絵素容量１の一方の電
極となるシリコン薄膜２２を形成し、その上にゲート絶
縁膜２３と、一部をゲート電極２４とし、他の一部を前
記絵素容量１の他方の電極２４ｂとした多結晶シリコン
膜をこの順に形成する。上記シリコン薄膜２２中の必要
な部分にイオン注入法等で不純物をドーピングし、その
後、層間絶縁膜２５を形成する。
【００１９】次いで、その層間絶縁膜２５とゲート絶縁
膜２３とを貫通するコンタクトホールを開口し、そのコ
ンタクトホールに一部を挿入した状態で層間絶縁膜２５
上にＡｌＳｉ層２６を形成する。この場合、前記ゲート
電極２４の左側にあるＡｌＳｉ層２６部分が前述したソ
ースバスライン５に相当する。更に、このような基板２
１の上に第２の層間絶縁膜２７を形成し、この膜中にコ
ンタクトホールを形成した。
膜２３とを貫通するコンタクトホールを開口し、そのコ
ンタクトホールに一部を挿入した状態で層間絶縁膜２５
上にＡｌＳｉ層２６を形成する。この場合、前記ゲート
電極２４の左側にあるＡｌＳｉ層２６部分が前述したソ
ースバスライン５に相当する。更に、このような基板２
１の上に第２の層間絶縁膜２７を形成し、この膜中にコ
ンタクトホールを形成した。
【００２０】この状態で、電気的な検査を行う。即ち、
各絵素容量１にＴＦＴ２を通じて信号を書き込み、一定
時間後にそれを読み出して検査する。上記絵素容量１
は、電極２４ｂとシリコン薄膜２２との対向部分で形成
される。
各絵素容量１にＴＦＴ２を通じて信号を書き込み、一定
時間後にそれを読み出して検査する。上記絵素容量１
は、電極２４ｂとシリコン薄膜２２との対向部分で形成
される。
【００２１】上述の検査が終了すると、前記第２の層間
絶縁膜２７の上に、この膜中に形成されたコンタクトホ
ールに一部を挿入してＩＴＯ膜を形成し、これをパター
ニングして絵素電極２８及び前記ショートリング配線６
を形成する。このショートリング配線６の形成は、例え
ば図３に示すように行う。ソースバスライン５の端部上
に存在する第２の層間絶縁膜２７部分を貫いてコンタク
トホール２７ａを開口し、その上にＩＴＯ膜を形成する
ことによりショートリング配線６を設けた。
絶縁膜２７の上に、この膜中に形成されたコンタクトホ
ールに一部を挿入してＩＴＯ膜を形成し、これをパター
ニングして絵素電極２８及び前記ショートリング配線６
を形成する。このショートリング配線６の形成は、例え
ば図３に示すように行う。ソースバスライン５の端部上
に存在する第２の層間絶縁膜２７部分を貫いてコンタク
トホール２７ａを開口し、その上にＩＴＯ膜を形成する
ことによりショートリング配線６を設けた。
【００２２】次いで、ショートリング配線６が形成され
た基板２１上に、ほぼ全面にわたって配向膜（図示せ
ず）を形成し、この配向膜を布等で擦ることによりラビ
ング処理を施した。このとき、ゲートバスライン３、ソ
ースバスライン５、外部接続端子１２及び容量配線４
が、既に形成されているショートリング配線６を介して
短絡されているので、ラビング処理を施す際に大きな静
電気が発生せず、ＴＦＴ２が破壊されることがない。
た基板２１上に、ほぼ全面にわたって配向膜（図示せ
ず）を形成し、この配向膜を布等で擦ることによりラビ
ング処理を施した。このとき、ゲートバスライン３、ソ
ースバスライン５、外部接続端子１２及び容量配線４
が、既に形成されているショートリング配線６を介して
短絡されているので、ラビング処理を施す際に大きな静
電気が発生せず、ＴＦＴ２が破壊されることがない。
【００２３】その後、ゲートバスライン３のショートリ
ング配線６との接続部近傍を切断し、また同様にソース
バスライン５及び共通線４ａのショートリング配線６と
の接続部近傍を切断する。これにより、本実施例のアク
ティブマトリクス基板が製造される。なお、切断は、ゲ
ートバスライン３、ソースバスライン５及び共通線４ａ
を接続したショートリング配線６の接続点間を切断する
ようにしてもよい。
ング配線６との接続部近傍を切断し、また同様にソース
バスライン５及び共通線４ａのショートリング配線６と
の接続部近傍を切断する。これにより、本実施例のアク
ティブマトリクス基板が製造される。なお、切断は、ゲ
ートバスライン３、ソースバスライン５及び共通線４ａ
を接続したショートリング配線６の接続点間を切断する
ようにしてもよい。
【００２４】次いで、このアクティブマトリクス基板
に、別に用意していた表面に透明電極が形成された透明
絶縁性基板を対向させ、両基板間に液晶を挟むことによ
り液晶ディスプレイが作製される。
に、別に用意していた表面に透明電極が形成された透明
絶縁性基板を対向させ、両基板間に液晶を挟むことによ
り液晶ディスプレイが作製される。
【００２５】したがって、本発明方法による場合には、
検査前には、ショートリング配線６の形成、及び液晶デ
ィスプレイへの組立てがまだ行われていないので、修正
に際して液晶ディスプレイを分解する必要がなく、検査
を支障なく行うことができる。また、検査後のアクティ
ブマトリクス基板に対してショートリング配線６を形成
するため、ラビング処理を施す際に生じる、静電気に起
因する不良の発生を抑えることができる。
検査前には、ショートリング配線６の形成、及び液晶デ
ィスプレイへの組立てがまだ行われていないので、修正
に際して液晶ディスプレイを分解する必要がなく、検査
を支障なく行うことができる。また、検査後のアクティ
ブマトリクス基板に対してショートリング配線６を形成
するため、ラビング処理を施す際に生じる、静電気に起
因する不良の発生を抑えることができる。
【００２６】上記実施例においてショートリング配線６
の形成を絵素電極２８と同一工程でＩＴＯによって行っ
たのは、別々に形成する場合に比べて製造工程を簡略化
できるからである。但し、アクティブマトリクス基板の
動作検査は各絵素のＴＦＴ、容量、ゲート及びソースバ
スラインが形成された状態であれば行うことができるの
で、絵素電極２８の形成後に別の金属等を用いてショー
トリング配線を形成してもよい。また、絵素電極と同時
にショートリング配線を形成する場合であっても、絵素
電極とは異なる材料を用いてショートリング配線を形成
してもよい。
の形成を絵素電極２８と同一工程でＩＴＯによって行っ
たのは、別々に形成する場合に比べて製造工程を簡略化
できるからである。但し、アクティブマトリクス基板の
動作検査は各絵素のＴＦＴ、容量、ゲート及びソースバ
スラインが形成された状態であれば行うことができるの
で、絵素電極２８の形成後に別の金属等を用いてショー
トリング配線を形成してもよい。また、絵素電極と同時
にショートリング配線を形成する場合であっても、絵素
電極とは異なる材料を用いてショートリング配線を形成
してもよい。
【００２７】なお、上記実施例においては、第２の層間
絶縁膜２７を形成し、それを貫くコンタクトホールを開
口した後に検査を行ったが、検査時期としてはＡｌＳｉ
層２６を形成した後に行ってもよい。
絶縁膜２７を形成し、それを貫くコンタクトホールを開
口した後に検査を行ったが、検査時期としてはＡｌＳｉ
層２６を形成した後に行ってもよい。
【００２８】また、上記実施例ではトップゲート型のＴ
ＦＴを備えたアクティブマトリクス基板について述べた
が、本発明はこれに限定される訳ではなく、ボトムゲー
ト構造のＴＦＴを備えたアクティブマトリクス基板に対
しても適用することができるのはもちろんである。
ＦＴを備えたアクティブマトリクス基板について述べた
が、本発明はこれに限定される訳ではなく、ボトムゲー
ト構造のＴＦＴを備えたアクティブマトリクス基板に対
しても適用することができるのはもちろんである。
【００２９】更に、本発明は、図４に示す等価回路図の
アクティブマトリクス基板にも適用が可能である。この
アクティブマトリクス基板は、ゲート駆動回路３０、ソ
ース駆動回路３１を内蔵し、ゲート駆動回路３０には各
ゲートバスライン３の一端（左端）が接続されている。
ゲート駆動回路３０は、Ｘスタート、Ｘクロック、
ＶDD、ＧＮＤ用の各外部接続端子３２ａ、３２ｂ、３２
ｃ、３２ｄを備える。
アクティブマトリクス基板にも適用が可能である。この
アクティブマトリクス基板は、ゲート駆動回路３０、ソ
ース駆動回路３１を内蔵し、ゲート駆動回路３０には各
ゲートバスライン３の一端（左端）が接続されている。
ゲート駆動回路３０は、Ｘスタート、Ｘクロック、
ＶDD、ＧＮＤ用の各外部接続端子３２ａ、３２ｂ、３２
ｃ、３２ｄを備える。
【００３０】ソースバスライン５の一端（下端）側は延
長され、その途中に容量配線４に一端を接続したソース
バスライン付加容量８の他端が接続され、更に端に寄っ
た箇所にアナログスイッチ９が介装され、このアナログ
スイッチ９の一方のスイッチ端子にソース駆動回路３１
が接続され、他方のスイッチ端子にビデオ用外部接続端
子３４が接続されている。上記ソース駆動回路３１は、
Ｙスタート、Ｙクロック、ＶDD、ＧＮＤ用の各外部接続
端子３３ａ、３３ｂ、３３ｃ、３３ｄを備える。また、
各容量配線４は、共通線４ａを介してアースされてい
る。
長され、その途中に容量配線４に一端を接続したソース
バスライン付加容量８の他端が接続され、更に端に寄っ
た箇所にアナログスイッチ９が介装され、このアナログ
スイッチ９の一方のスイッチ端子にソース駆動回路３１
が接続され、他方のスイッチ端子にビデオ用外部接続端
子３４が接続されている。上記ソース駆動回路３１は、
Ｙスタート、Ｙクロック、ＶDD、ＧＮＤ用の各外部接続
端子３３ａ、３３ｂ、３３ｃ、３３ｄを備える。また、
各容量配線４は、共通線４ａを介してアースされてい
る。
【００３１】なお、検査の後に、上記外部接続端子３２
ａ〜３２ｄ、３３ａ〜３３ｄ、３４に接続してショート
リング配線６をアースした状態で形成する。このショー
トリング配線６は、更に各ゲートバスライン３の他端
（右端）及び各ソースバスライン５の他端（上端）とも
接続する。
ａ〜３２ｄ、３３ａ〜３３ｄ、３４に接続してショート
リング配線６をアースした状態で形成する。このショー
トリング配線６は、更に各ゲートバスライン３の他端
（右端）及び各ソースバスライン５の他端（上端）とも
接続する。
【００３２】かかる駆動回路３０、３１を内蔵するアク
ティブマトリクス基板においても前実施例と同様にして
製造することができる。即ち、ショートリング配線６を
形成する前に、ゲート駆動回路３０、ソース駆動回路３
１を動作させ、検査信号をビデオ用外部接続端子３４か
らビデオ信号線１３、アナログスイッチ９、ＴＦＴ２を
通して絵素容量１へ書き込み、読み出しを行うことによ
り検査を行う。
ティブマトリクス基板においても前実施例と同様にして
製造することができる。即ち、ショートリング配線６を
形成する前に、ゲート駆動回路３０、ソース駆動回路３
１を動作させ、検査信号をビデオ用外部接続端子３４か
らビデオ信号線１３、アナログスイッチ９、ＴＦＴ２を
通して絵素容量１へ書き込み、読み出しを行うことによ
り検査を行う。
【００３３】この検査の後に、ＩＴＯ膜を用いてショー
トリング配線６を形成し、これにより外部接続端子３２
ａ〜３２ｄ、３３ａ〜３３ｄ、３４、ゲートバスライン
３、ソースバスライン５、容量配線４及びソースバスラ
イン付加容量８をすべて電気的に短絡させる。この状態
でラビング処理を行った後、液晶ディスプレイを作製す
ることができる。
トリング配線６を形成し、これにより外部接続端子３２
ａ〜３２ｄ、３３ａ〜３３ｄ、３４、ゲートバスライン
３、ソースバスライン５、容量配線４及びソースバスラ
イン付加容量８をすべて電気的に短絡させる。この状態
でラビング処理を行った後、液晶ディスプレイを作製す
ることができる。
【００３４】なお、本発明により製造したアクティブマ
トリクス基板は、上述の液晶ディスプレイに限らず、画
像表示装置一般に対して適用できる。
トリクス基板は、上述の液晶ディスプレイに限らず、画
像表示装置一般に対して適用できる。
【００３５】
【発明の効果】本発明方法によれば、検査前にはショー
トリング配線の形成、及び画像表示装置への組立てがま
だ行われていないので、修正に際して画像表示装置を分
解する必要がなく、検査を支障なく行うことができる。
また、検査後のアクティブマトリクス基板に対してショ
ートリング配線を形成するため、ラビング処理を支障な
く行うことができ、ＴＦＴ不良となることが少なくな
り、歩留りを向上できるという効果がある。
トリング配線の形成、及び画像表示装置への組立てがま
だ行われていないので、修正に際して画像表示装置を分
解する必要がなく、検査を支障なく行うことができる。
また、検査後のアクティブマトリクス基板に対してショ
ートリング配線を形成するため、ラビング処理を支障な
く行うことができ、ＴＦＴ不良となることが少なくな
り、歩留りを向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明方法により製造されるアクティブマトリ
クス基板の一例を示す等価回路図であり、検査後であっ
てラビング処理前の状態を示している。
クス基板の一例を示す等価回路図であり、検査後であっ
てラビング処理前の状態を示している。
【図２】そのアクティブマトリクス基板を示す断面図で
ある。
ある。
【図３】そのアクティブマトリクス基板のショートリン
グ配線の一部を示す平面図である。
グ配線の一部を示す平面図である。
【図４】本発明の他の実施例であり、駆動回路を内蔵し
たアクティブマトリクス基板の等価回路図を示す。
たアクティブマトリクス基板の等価回路図を示す。
【図５】従来のアクティブマトリクス基板の等価回路図
を示す。
を示す。
【図６】図５のアクティブマトリクス基板を示す断面図
である。
である。
１ 絵素容量
２ ＴＦＴ
３ ゲートバスライン
４ 容量配線
４ａ 共通線
５ ソースバスライン
６ ショートリング配線
７ 基板
８ ソースバスライン付加容量
９ アナログスイッチ
１２ 外部接続端子
１３ ビデオ信号線
２１ 基板
２２ シリコン層
２３ ゲート絶縁膜
２４ａ ゲート電極
２５ 層間絶縁膜
２６ ＡｌＳｉ層
２７ 第２の層間絶縁膜
２８ 絵素電極
３０ ゲート駆動回路
３１ ソース駆動回路
３２ａ 外部接続端子
３２ｂ 外部接続端子
３２ｃ 外部接続端子
３２ｄ 外部接続端子
３３ａ 外部接続端子
３３ｂ 外部接続端子
３３ｃ 外部接続端子
３３ｄ 外部接続端子
３４ 外部接続端子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ
29/784
Claims (2)
- 【請求項１】走査線及び信号線を格子状に配線し、該走
査線及び信号線で囲まれた領域にスイッチング素子及び
絵素容量を有する各絵素をマトリクス状に配設し、かつ
外部接続端子を形成する工程と、 該各絵素の動作を電気的に検査する工程と、 検査後の該走査線、該信号線及び該外部接続端子を短絡
するショートリング配線を形成し、その後にラビング処
理を行う工程と、 を含むアクティブマトリクス基板の製造方法。 - 【請求項２】前記ショートリング配線が、前記領域に形
成される絵素電極と同一の透明導電膜により形成されて
いる請求項１記載のアクティブマトリクス基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179903A JPH0527258A (ja) | 1991-07-19 | 1991-07-19 | アクテイブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179903A JPH0527258A (ja) | 1991-07-19 | 1991-07-19 | アクテイブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527258A true JPH0527258A (ja) | 1993-02-05 |
Family
ID=16073923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179903A Withdrawn JPH0527258A (ja) | 1991-07-19 | 1991-07-19 | アクテイブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527258A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815720A (ja) * | 1994-06-27 | 1996-01-19 | Furontetsuku:Kk | 電気光学素子 |
| JP2001337343A (ja) * | 2000-05-26 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| KR20020078493A (ko) * | 2001-04-03 | 2002-10-19 | 주식회사 현대 디스플레이 테크놀로지 | 어레이 기판 테스트 방법 |
| US6891523B2 (en) | 1998-02-19 | 2005-05-10 | Seiko Epson Corporation | Active-matrix substrate, electro-optical device, method for manufacturing active-matrix substrate, and electronic equipment |
| US7046312B2 (en) | 1995-12-19 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal display and method of fabricating same |
| US7425999B2 (en) | 1996-02-13 | 2008-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US7538849B2 (en) | 1995-02-15 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and forming method thereof |
-
1991
- 1991-07-19 JP JP3179903A patent/JPH0527258A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6566684B1 (en) | 1994-06-13 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit having a TFT with pixel electrode as auxiliary capacitor |
| US7161178B2 (en) | 1994-06-13 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch |
| US7479657B2 (en) | 1994-06-13 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| JPH0815720A (ja) * | 1994-06-27 | 1996-01-19 | Furontetsuku:Kk | 電気光学素子 |
| US7538849B2 (en) | 1995-02-15 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and forming method thereof |
| US7924392B2 (en) | 1995-02-15 | 2011-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and forming method thereof |
| US7046312B2 (en) | 1995-12-19 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal display and method of fabricating same |
| US7425999B2 (en) | 1996-02-13 | 2008-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6891523B2 (en) | 1998-02-19 | 2005-05-10 | Seiko Epson Corporation | Active-matrix substrate, electro-optical device, method for manufacturing active-matrix substrate, and electronic equipment |
| JP2001337343A (ja) * | 2000-05-26 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| KR20020078493A (ko) * | 2001-04-03 | 2002-10-19 | 주식회사 현대 디스플레이 테크놀로지 | 어레이 기판 테스트 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |