JP3315829B2 - 半導体装置 - Google Patents
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- Optics & Photonics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マトリクスアレイを用
いた液晶表示装置や半導体記憶装置等の半導体装置に関
する。
いた液晶表示装置や半導体記憶装置等の半導体装置に関
する。
【０００２】
【従来の技術】スイッチング素子として薄膜トランジス
タ（ＴＦＴ）を用いたアクティブ型の液晶表示装置は、
薄型・軽量で低電圧駆動が可能であり、さらにカラ―化
も容易である等の特徴も有しているため、近年、パ―ソ
ナルコンピュ―タ、ワ―プロなどの表示装置として利用
されている。
タ（ＴＦＴ）を用いたアクティブ型の液晶表示装置は、
薄型・軽量で低電圧駆動が可能であり、さらにカラ―化
も容易である等の特徴も有しているため、近年、パ―ソ
ナルコンピュ―タ、ワ―プロなどの表示装置として利用
されている。
【０００３】この種の液晶表示装置は、１対の絶縁性基
坂（ＴＦＴアレイ基坂、対向基坂）の間に液晶が封入さ
れた構造になっている。対向基坂上には透明電極（対向
電極）配線が形成されいる。一方、ＴＦＴアレイ基坂に
はマトリクス状に配列された画素部（表示部）が形成さ
れている。
坂（ＴＦＴアレイ基坂、対向基坂）の間に液晶が封入さ
れた構造になっている。対向基坂上には透明電極（対向
電極）配線が形成されいる。一方、ＴＦＴアレイ基坂に
はマトリクス状に配列された画素部（表示部）が形成さ
れている。
【０００４】画素部（表示部）は、透明電極からなる画
素電極と、半導体活性層としてＳｉ層を用いたＴＦＴと
から形成され、このＴＦＴのゲートはアドレス配線に、
ドレインはデータ配線に、ソースは画素電極に接続され
ている。
素電極と、半導体活性層としてＳｉ層を用いたＴＦＴと
から形成され、このＴＦＴのゲートはアドレス配線に、
ドレインはデータ配線に、ソースは画素電極に接続され
ている。
【０００５】ところで、ＴＦＴはＭＯＳトランジスタと
同様に静電気に弱いため、静電気を逃がすための工夫が
ＴＦＴアレイ基板には施されている。例えば、図１０に
示すように、短絡用外周配線６６を設け、これに静電気
を逃がすようにしている。
同様に静電気に弱いため、静電気を逃がすための工夫が
ＴＦＴアレイ基板には施されている。例えば、図１０に
示すように、短絡用外周配線６６を設け、これに静電気
を逃がすようにしている。
【０００６】この短絡用外周配線６６は工程途中でスク
ライブ等によりＴＦＴアレイ基板から切り離され、これ
により、各配線（アドレス配線６２、データ配線６３）
が電気的に分離され、ＩＣ等が実装され、ＴＦＴアレイ
基板に信号が供給される。
ライブ等によりＴＦＴアレイ基板から切り離され、これ
により、各配線（アドレス配線６２、データ配線６３）
が電気的に分離され、ＩＣ等が実装され、ＴＦＴアレイ
基板に信号が供給される。
【０００７】なお、実際のＴＦＴアレイ基板には、アド
レス配線６２、データ配線６３が数百〜数千本形成され
るが、図面では、簡略化してある。また、図中、６４、
６５は電気端子を示している。また、アドレス配線６２
とデータ配線６３との各交点には図示しない画素部が形
成されている。
レス配線６２、データ配線６３が数百〜数千本形成され
るが、図面では、簡略化してある。また、図中、６４、
６５は電気端子を示している。また、アドレス配線６２
とデータ配線６３との各交点には図示しない画素部が形
成されている。
【０００８】しかし、この手法では、短絡用外周配線６
６を工程途中で切り離すので、最終工程まで液晶表示装
置を静電気から保護することができない。そこで、最終
工程まで液晶表示装置を静電気から保護するために、図
１１に示すように、アドレス配線６２とデータ配線６３
と画素部の外周部に形成された補助配線６１との間に、
画素部を形成するのと同一プロセスで、インピーダンス
素子を配置する方法が提案されている。
６を工程途中で切り離すので、最終工程まで液晶表示装
置を静電気から保護することができない。そこで、最終
工程まで液晶表示装置を静電気から保護するために、図
１１に示すように、アドレス配線６２とデータ配線６３
と画素部の外周部に形成された補助配線６１との間に、
画素部を形成するのと同一プロセスで、インピーダンス
素子を配置する方法が提案されている。
【０００９】図１１には、インピーダンス素子として、
２個のＴＦＴを並列に接続したものが示されている。す
なわち、ソースとゲートを短絡させたＴＦＴ６７と、ド
レインとゲートを短絡させたＴＦＴ６８とが並列に接続
されてなる放電回路としてのインピーダンス素子が示さ
れている。
２個のＴＦＴを並列に接続したものが示されている。す
なわち、ソースとゲートを短絡させたＴＦＴ６７と、ド
レインとゲートを短絡させたＴＦＴ６８とが並列に接続
されてなる放電回路としてのインピーダンス素子が示さ
れている。
【００１０】このような放電回路によれば、アドレス配
線６２、データ配線６３および補助配線６１のいずれの
配線が高電位になっても、一方のＴＦＴがオン状態にな
るので、静電気を補助配線６１に逃がすことができる。
線６２、データ配線６３および補助配線６１のいずれの
配線が高電位になっても、一方のＴＦＴがオン状態にな
るので、静電気を補助配線６１に逃がすことができる。
【００１１】また、短絡用外周配線の場合とは異なり、
放電回路を工程途中で切り離すこともないので、最終工
程まで液晶表示装置を静電気から保護することができ
る。しかしながら、この種の放電回路を用いても、スイ
ッチング素子であるＴＦＴに不良が生じ、歩留まりを十
分に高めることが困難であるという問題があった。
放電回路を工程途中で切り離すこともないので、最終工
程まで液晶表示装置を静電気から保護することができ
る。しかしながら、この種の放電回路を用いても、スイ
ッチング素子であるＴＦＴに不良が生じ、歩留まりを十
分に高めることが困難であるという問題があった。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のＴ
ＦＴアレイ基板を用いた液晶表示装置では、最終工程ま
でスイッチング素子であるＴＦＴを静電気から保護する
ために、２個のＴＦＴを並列接続してなる放電回路を用
いていたが、それでもＴＦＴの不良が発生し、歩留まり
を十分に高めることが困難であるという問題があった。
ＦＴアレイ基板を用いた液晶表示装置では、最終工程ま
でスイッチング素子であるＴＦＴを静電気から保護する
ために、２個のＴＦＴを並列接続してなる放電回路を用
いていたが、それでもＴＦＴの不良が発生し、歩留まり
を十分に高めることが困難であるという問題があった。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、マトリクスアレイのＴ
ＦＴ等のスイッチング素子を静電気から保護し、歩留ま
りの改善を図れるマトリクスアレイを用いた半導体装置
を提供することにある。
ので、その目的とするところは、マトリクスアレイのＴ
ＦＴ等のスイッチング素子を静電気から保護し、歩留ま
りの改善を図れるマトリクスアレイを用いた半導体装置
を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置（請求項１、第１の発
明）は、複数のアドレス配線および複数のデータ配線の
各交点毎にスイッチング素子が形成されてなるマトリク
スアレイを備えており、このマトリクスアレイは、前記
スイッチング素子の形成領域の外周部に形成された補助
配線と、この補助配線と前記複数のアドレス配線との各
配線間、および前記補助配線と前記複数のデータ配線と
の各配線間の少なくとも一方の各配線間に形成された静
電気放電手段とからなる静電気防止手段を有し、この静
電気放電手段は、ソース・ドレインが共通接続されてソ
ース・ドレインを有する第１および第２の薄膜トランジ
スタからなる一対の薄膜トランジスタが複数、直列に接
続されたものであり、かつ前記一対の薄膜トランジスタ
の一方の共通ソース・ドレインが前記第１の薄膜トラン
ジスタのゲートと短絡し、他方の共通ソース・ドレイン
が前記第２の薄膜トランジスタのゲートと短絡している
ことを特徴とする。
めに、本発明に係る半導体装置（請求項１、第１の発
明）は、複数のアドレス配線および複数のデータ配線の
各交点毎にスイッチング素子が形成されてなるマトリク
スアレイを備えており、このマトリクスアレイは、前記
スイッチング素子の形成領域の外周部に形成された補助
配線と、この補助配線と前記複数のアドレス配線との各
配線間、および前記補助配線と前記複数のデータ配線と
の各配線間の少なくとも一方の各配線間に形成された静
電気放電手段とからなる静電気防止手段を有し、この静
電気放電手段は、ソース・ドレインが共通接続されてソ
ース・ドレインを有する第１および第２の薄膜トランジ
スタからなる一対の薄膜トランジスタが複数、直列に接
続されたものであり、かつ前記一対の薄膜トランジスタ
の一方の共通ソース・ドレインが前記第１の薄膜トラン
ジスタのゲートと短絡し、他方の共通ソース・ドレイン
が前記第２の薄膜トランジスタのゲートと短絡している
ことを特徴とする。
【００１５】また、本発明に係る他の半導体装置（請求
項２、第２の発明）は、複数のアドレス配線および複数
のデータ配線の各交点毎にスイッチング素子が形成され
てなるマトリクスアレイを備えており、このマトリクス
アレイは、前記スイッチング素子の形成領域の外周部に
形成された補助配線と、この補助配線と前記複数のアド
レス配線との各配線間、および前記補助配線と前記複数
のデータ配線との各配線間の少なくとも一方の各配線間
に形成された静電気放電手段とからなる静電気防止手段
を有し、この静電気放電手段は、逆方向に並列接続され
た第１および第２のダイオードからなる一対のダイオー
ドが複数、直列に接続されたものであることを特徴とす
る。
項２、第２の発明）は、複数のアドレス配線および複数
のデータ配線の各交点毎にスイッチング素子が形成され
てなるマトリクスアレイを備えており、このマトリクス
アレイは、前記スイッチング素子の形成領域の外周部に
形成された補助配線と、この補助配線と前記複数のアド
レス配線との各配線間、および前記補助配線と前記複数
のデータ配線との各配線間の少なくとも一方の各配線間
に形成された静電気放電手段とからなる静電気防止手段
を有し、この静電気放電手段は、逆方向に並列接続され
た第１および第２のダイオードからなる一対のダイオー
ドが複数、直列に接続されたものであることを特徴とす
る。
【００１６】本発明の半導体装置（第３の発明）は、複
数のアドレス配線および複数のデータ配線の各交点毎に
スイッチング素子が形成されてなるマトリクスアレイを
備えており、このマトリクスアレイは、前記スイッチン
グ素子の形成領域の外周部に形成された第１の補助配線
と、この第１の補助配線と前記複数のアドレス配線との
各配線間、および前記第１の補助配線と前記複数のデー
タ配線との各配線間の少なくとも一方の各配線間に形成
された第１の静電気放電手段とからなる第１の静電気防
止手段、ならびに前記第１の補助配線の外周部に形成さ
れた第２の補助配線と、この第２の補助配線と前記複数
のアドレス配線との各配線間、および前記第２の補助配
線と前記複数のデータ配線との各配線間の少なくとも一
方の各配線間に形成された第２の静電気放電手段とから
なる第２の静電気防止手段を有し、前記第１の静電気放
電手段は、ソース・ドレインが共通接続されて共通ソー
ス・ドレインを有する第１および第２の薄膜トランジス
タからなる一対の薄膜トランジスタが複数、直列に接続
されたものであり、かつ前記一対の薄膜トランジスタの
一方の共通ソース・ドレインが前記第１の薄膜トランジ
スタのゲートと短絡し、他方の共通ソース・ドレインが
前記第２の薄膜トランジスタのゲートと短絡し、前記第
２の静電気放電手段は、ソース・ドレインが共通接続さ
れた共通ソース・ドレインを有する第３および第４の薄
膜トランジスタからなる一対の薄膜トランジスタであ
り、かつこの一対の薄膜トランジスタの一方の共通ソー
ス・ドレインが前記第３の薄膜トランジスタのゲートと
短絡し、他方の共通ソース・ドレインが前記第４の薄膜
トランジスタのゲートと短絡していることを特徴とす
る。
数のアドレス配線および複数のデータ配線の各交点毎に
スイッチング素子が形成されてなるマトリクスアレイを
備えており、このマトリクスアレイは、前記スイッチン
グ素子の形成領域の外周部に形成された第１の補助配線
と、この第１の補助配線と前記複数のアドレス配線との
各配線間、および前記第１の補助配線と前記複数のデー
タ配線との各配線間の少なくとも一方の各配線間に形成
された第１の静電気放電手段とからなる第１の静電気防
止手段、ならびに前記第１の補助配線の外周部に形成さ
れた第２の補助配線と、この第２の補助配線と前記複数
のアドレス配線との各配線間、および前記第２の補助配
線と前記複数のデータ配線との各配線間の少なくとも一
方の各配線間に形成された第２の静電気放電手段とから
なる第２の静電気防止手段を有し、前記第１の静電気放
電手段は、ソース・ドレインが共通接続されて共通ソー
ス・ドレインを有する第１および第２の薄膜トランジス
タからなる一対の薄膜トランジスタが複数、直列に接続
されたものであり、かつ前記一対の薄膜トランジスタの
一方の共通ソース・ドレインが前記第１の薄膜トランジ
スタのゲートと短絡し、他方の共通ソース・ドレインが
前記第２の薄膜トランジスタのゲートと短絡し、前記第
２の静電気放電手段は、ソース・ドレインが共通接続さ
れた共通ソース・ドレインを有する第３および第４の薄
膜トランジスタからなる一対の薄膜トランジスタであ
り、かつこの一対の薄膜トランジスタの一方の共通ソー
ス・ドレインが前記第３の薄膜トランジスタのゲートと
短絡し、他方の共通ソース・ドレインが前記第４の薄膜
トランジスタのゲートと短絡していることを特徴とす
る。
【００１７】また、本発明の他の半導体装置（第４の発
明）は、複数のアドレス配線および複数のデータ配線の
各交点毎にスイッチング素子が形成されてなるマトリク
スアレイを備えており、このマトリクスアレイは、前記
スイッチング素子の形成領域の外周部に形成された第１
の補助配線と、この第１の補助配線と前記複数のアドレ
ス配線との各配線間、および前記第１の補助配線と前記
複数のデータ配線との各配線間の少なくとも一方の各配
線間に形成された第１の静電気放電手段とからなる第１
の静電気防止手段、ならびに前記第１の補助配線の外周
部に形成された第２の補助配線と、この第２の補助配線
と前記複数のアドレス配線との各配線間、および前記第
２の補助配線と前記複数のデータ配線との各配線間の少
なくとも一方の各配線間に形成された第２の静電気放電
手段とからなる第２の静電気防止手段を有し、前記第１
の静電気放電手段は、逆方向接続された第１および第２
のダイオードからなる一対のダイオードが複数、直列に
接続されたものであり、前記第２の静電気放電手段は、
逆方向続された第３および第４のダイオードからなる一
対のダイオードであることを特徴とする。
明）は、複数のアドレス配線および複数のデータ配線の
各交点毎にスイッチング素子が形成されてなるマトリク
スアレイを備えており、このマトリクスアレイは、前記
スイッチング素子の形成領域の外周部に形成された第１
の補助配線と、この第１の補助配線と前記複数のアドレ
ス配線との各配線間、および前記第１の補助配線と前記
複数のデータ配線との各配線間の少なくとも一方の各配
線間に形成された第１の静電気放電手段とからなる第１
の静電気防止手段、ならびに前記第１の補助配線の外周
部に形成された第２の補助配線と、この第２の補助配線
と前記複数のアドレス配線との各配線間、および前記第
２の補助配線と前記複数のデータ配線との各配線間の少
なくとも一方の各配線間に形成された第２の静電気放電
手段とからなる第２の静電気防止手段を有し、前記第１
の静電気放電手段は、逆方向接続された第１および第２
のダイオードからなる一対のダイオードが複数、直列に
接続されたものであり、前記第２の静電気放電手段は、
逆方向続された第３および第４のダイオードからなる一
対のダイオードであることを特徴とする。
【００１８】なお、上記第３、第４の発明において、前
記マトリクスアレイには対向電極端子が設けられ、この
対向電極端子は前記第１の補助配線と短絡され、かつ前
記対向電極端子は非線形抵抗素子を介して前記第２の補
助配線に接続されていることが望ましい（第５の発
明）。
記マトリクスアレイには対向電極端子が設けられ、この
対向電極端子は前記第１の補助配線と短絡され、かつ前
記対向電極端子は非線形抵抗素子を介して前記第２の補
助配線に接続されていることが望ましい（第５の発
明）。
【００１９】
【作用】本願発明者等の鋭意研究の結果、図１１に示す
タイプの放電回路には以下のような問題があることが判
明した。すなわち、通常、ＴＦＴのゲート絶縁膜の耐圧
は１００Ｖ程度であるが、静電気はしばしばこの耐圧以
上になることがあり、これにより、耐圧以上の高電位の
静電気が帯電した場合、放電回路を構成するＴＦＴのゲ
ート絶縁膜が破壊され、アドレス配線またはデータ配線
と補助配線とが電気的にショートし、スイッチング素子
が破壊され、線欠陥不良が生じるということが判明した
（第１の問題）。
タイプの放電回路には以下のような問題があることが判
明した。すなわち、通常、ＴＦＴのゲート絶縁膜の耐圧
は１００Ｖ程度であるが、静電気はしばしばこの耐圧以
上になることがあり、これにより、耐圧以上の高電位の
静電気が帯電した場合、放電回路を構成するＴＦＴのゲ
ート絶縁膜が破壊され、アドレス配線またはデータ配線
と補助配線とが電気的にショートし、スイッチング素子
が破壊され、線欠陥不良が生じるということが判明した
（第１の問題）。
【００２０】また、放電回路を構成するＴＦＴは、ＴＦ
Ｔアレイ基板上に多数（数百個から数千個）形成される
ため、静電気以外のゴミ等のプロセス上の原因で、確率
的にある割合で、ゲート絶縁膜にピンホール等が発生
し、それによるショート不良も発生していた（第２の問
題）。
Ｔアレイ基板上に多数（数百個から数千個）形成される
ため、静電気以外のゴミ等のプロセス上の原因で、確率
的にある割合で、ゲート絶縁膜にピンホール等が発生
し、それによるショート不良も発生していた（第２の問
題）。
【００２１】さらに、放電回路のＴＦＴは、画素部のＴ
ＦＴと同一プロセスで形成されるため、ＴＦＴのＶ
th（しきい値電圧）は同程度（通常約５Ｖ）である。こ
のため、通常の駆動電圧（５〜２５Ｖ）では、放電回路
のＴＦＴがオンしやすく、消費電力が増加するという問
題があった（第３の問題）。
ＦＴと同一プロセスで形成されるため、ＴＦＴのＶ
th（しきい値電圧）は同程度（通常約５Ｖ）である。こ
のため、通常の駆動電圧（５〜２５Ｖ）では、放電回路
のＴＦＴがオンしやすく、消費電力が増加するという問
題があった（第３の問題）。
【００２２】そこで、本発明（請求項１）では、補助配
線に静電気を放電する（逃がす）静電気放電手段とし
て、並列接続された第１および第２の薄膜トランジスタ
からなる一対の薄膜トランジスタを直列に複数個接続し
たものであって、かつ前記一対の薄膜トランジスタの一
方の共通ソース・ドレインを前記第１の薄膜トランジス
タのゲートに短絡し、他方の共通ソース・ドレインを前
記第２の薄膜トランジスタのゲートに短絡したものを用
いている。
線に静電気を放電する（逃がす）静電気放電手段とし
て、並列接続された第１および第２の薄膜トランジスタ
からなる一対の薄膜トランジスタを直列に複数個接続し
たものであって、かつ前記一対の薄膜トランジスタの一
方の共通ソース・ドレインを前記第１の薄膜トランジス
タのゲートに短絡し、他方の共通ソース・ドレインを前
記第２の薄膜トランジスタのゲートに短絡したものを用
いている。
【００２３】このような直列構造の静電気放電手段に電
圧が印加された場合、一対の薄膜トランジスタに印加さ
れる電圧は、直列接続された一対の薄膜トランジスタの
数（直列数）に対応して分圧された電圧である。
圧が印加された場合、一対の薄膜トランジスタに印加さ
れる電圧は、直列接続された一対の薄膜トランジスタの
数（直列数）に対応して分圧された電圧である。
【００２４】これにより、静電気放電手段に静電気によ
る電圧（静電気電圧）が印加されても、実際に一対の薄
膜トランジスタに印加される電圧は、静電気電圧／直列
数に低減されるので、薄膜トランジスタの絶縁破壊は起
こり難くなる。
る電圧（静電気電圧）が印加されても、実際に一対の薄
膜トランジスタに印加される電圧は、静電気電圧／直列
数に低減されるので、薄膜トランジスタの絶縁破壊は起
こり難くなる。
【００２５】したがって、高電位の静電気が帯電した場
合、静電気放電手段を構成する薄膜トランジスタのゲー
ト絶縁膜が破壊され、アドレス配線またはデータ配線と
補助配線とが電気的にショートし、スイッチング素子が
破壊され、線欠陥不良が生じるという問題（第１の問
題）を解決できるようになる。
合、静電気放電手段を構成する薄膜トランジスタのゲー
ト絶縁膜が破壊され、アドレス配線またはデータ配線と
補助配線とが電気的にショートし、スイッチング素子が
破壊され、線欠陥不良が生じるという問題（第１の問
題）を解決できるようになる。
【００２６】かくして本発明（第１、第３の発明）によ
れば、マトリクスアレイのＴＦＴ等のスイッチング素子
を静電気から保護でき、歩留まりの改善を図れるマトリ
クスアレイを用いた半導体装置を提供できるようにな
る。
れば、マトリクスアレイのＴＦＴ等のスイッチング素子
を静電気から保護でき、歩留まりの改善を図れるマトリ
クスアレイを用いた半導体装置を提供できるようにな
る。
【００２７】さらに、静電気以外の原因、つまり、パタ
ーン形成時のゴミや成膜不良等のプロセス上の原因で、
薄膜トランジスタのゲート絶縁膜にピンホール等が発生
し、それによるショートにより一対の薄膜トランジスタ
が確率的にある割合で不良になっても、全ての一対の薄
膜トランジスタが不良になる確率は低いので、残った良
好な一対の薄膜トランジスタにより静電気対策を続ける
ことができ、第２の問題を解決できるようになる。
ーン形成時のゴミや成膜不良等のプロセス上の原因で、
薄膜トランジスタのゲート絶縁膜にピンホール等が発生
し、それによるショートにより一対の薄膜トランジスタ
が確率的にある割合で不良になっても、全ての一対の薄
膜トランジスタが不良になる確率は低いので、残った良
好な一対の薄膜トランジスタにより静電気対策を続ける
ことができ、第２の問題を解決できるようになる。
【００２８】具体的には、一つの放電用ＴＦＴがショー
トしている確率は１００００個につき１つ程度（１／１
００００）であるが、本発明の場合は直列であるため、
同一の場所で同時に二つ以上のＴＦＴがショートする確
率は、１／１００００×１／１００００＝１／１０００
０００００以下になり、実際の不良は激減する。
トしている確率は１００００個につき１つ程度（１／１
００００）であるが、本発明の場合は直列であるため、
同一の場所で同時に二つ以上のＴＦＴがショートする確
率は、１／１００００×１／１００００＝１／１０００
０００００以下になり、実際の不良は激減する。
【００２９】同様に、非常に高電位の静電気が印加さ
れ、一対の薄膜トランジスタが確率的にある割合で不良
になっても、全ての一対の薄膜トランジスタが不良にな
る確率は低いので、残った良好な一対の薄膜トランジス
タにより静電気対策を続けることができる。
れ、一対の薄膜トランジスタが確率的にある割合で不良
になっても、全ての一対の薄膜トランジスタが不良にな
る確率は低いので、残った良好な一対の薄膜トランジス
タにより静電気対策を続けることができる。
【００３０】さらにまた、静電気放電手段を構成する薄
膜トランジスタのしきい値圧電は、直列数に対応して高
くできるので、通常の駆動電圧における上記薄膜トラン
ジスタのオン電流リークによる消費電力を低減でき、第
３の問題を解決できるようになる。
膜トランジスタのしきい値圧電は、直列数に対応して高
くできるので、通常の駆動電圧における上記薄膜トラン
ジスタのオン電流リークによる消費電力を低減でき、第
３の問題を解決できるようになる。
【００３１】なお、本発明の如きの静電気放電手段によ
れば、アドレス配線および補助配線のいずれの配線が高
電位になっても、またはデータ配線および補助配線のい
ずれの配線が高電位になっても、静電気放電手段の電流
・電圧特性は非線形なものとなる。すなわち、電圧の上
昇に伴って、薄膜トランジスタの抵抗が大きく低下し
て、大きな電流が流れるようになる。
れば、アドレス配線および補助配線のいずれの配線が高
電位になっても、またはデータ配線および補助配線のい
ずれの配線が高電位になっても、静電気放電手段の電流
・電圧特性は非線形なものとなる。すなわち、電圧の上
昇に伴って、薄膜トランジスタの抵抗が大きく低下し
て、大きな電流が流れるようになる。
【００３２】したがって、静電気のような高電圧が印加
された場合には、薄膜トランジスタの抵抗が大きく低下
するので、効果的に静電気を逃がすことができる。さら
に、上述のように一対のＴＦＴがショートしたときで
も、上記電流・電圧特性は双方向で対称性を保ったもの
となるので、静電対策と通常駆動を両立できる。
された場合には、薄膜トランジスタの抵抗が大きく低下
するので、効果的に静電気を逃がすことができる。さら
に、上述のように一対のＴＦＴがショートしたときで
も、上記電流・電圧特性は双方向で対称性を保ったもの
となるので、静電対策と通常駆動を両立できる。
【００３３】一方、上記一対の薄膜トランジスタの代わ
りに、逆方向に接続された一対のダイオードを直列に複
数個接続しても、上述した作用効果が生じる。したがっ
て、本発明の他の半導体装置（第２、第４の発明）で
も、上記発明に係る半導体装置（第１、第３の発明）と
同様な作用効果が得られる。
りに、逆方向に接続された一対のダイオードを直列に複
数個接続しても、上述した作用効果が生じる。したがっ
て、本発明の他の半導体装置（第２、第４の発明）で
も、上記発明に係る半導体装置（第１、第３の発明）と
同様な作用効果が得られる。
【００３４】
【実施例】以下、図面を参照しながら実施例を説明す
る。 （第１の実施例）図１は、本発明の第１の実施例に係わ
る液晶表示装置の概略構成を示す平面図である。
る。 （第１の実施例）図１は、本発明の第１の実施例に係わ
る液晶表示装置の概略構成を示す平面図である。
【００３５】図中、１はマトリクスアレイとしてのＴＦ
Ｔアレイ基板を示しており、このＴＦＴアレイ基板１と
対向基板１１との間には、液晶層（不図示）が封入され
ている。
Ｔアレイ基板を示しており、このＴＦＴアレイ基板１と
対向基板１１との間には、液晶層（不図示）が封入され
ている。
【００３６】ＴＦＴアレイ基板１には複数のアドレス配
線２および複数のデータ配線３が形成されており、これ
ら配線２，３の各交点毎にはスイッチング素子としての
ＴＦＴ（不図示）が形成されている。
線２および複数のデータ配線３が形成されており、これ
ら配線２，３の各交点毎にはスイッチング素子としての
ＴＦＴ（不図示）が形成されている。
【００３７】このＴＦＴ（スイッチング用ＴＦＴ）の一
方のソース・ドレインは画素電極（不図示）に接続さ
れ、この画素電極とスイッチング用ＴＦＴとにより画素
６が構成されている。
方のソース・ドレインは画素電極（不図示）に接続さ
れ、この画素電極とスイッチング用ＴＦＴとにより画素
６が構成されている。
【００３８】スイッチング用ＴＦＴは配線２，３の各交
点毎に形成されているので、画素６（画素電極、ＴＦ
Ｔ）がマトリクス状に配列形成されてなる画素部（表示
部）が形成されていることになる。また、スイッチング
用ＴＦＴの他方のソース・ドレインはデータ配線２に接
続され、そして、スイッチング用ＴＦＴのゲートはアド
レス配線３に接続されている。
点毎に形成されているので、画素６（画素電極、ＴＦ
Ｔ）がマトリクス状に配列形成されてなる画素部（表示
部）が形成されていることになる。また、スイッチング
用ＴＦＴの他方のソース・ドレインはデータ配線２に接
続され、そして、スイッチング用ＴＦＴのゲートはアド
レス配線３に接続されている。
【００３９】ここで、ソース・ドレインという言葉を用
いたのは、ソースとして用いられていた主端子が動作に
よってはドレインとして用いられ、同様に、ドレインと
して用いられていた主端子が動作によってはソースとし
て用いられることがあるからである。
いたのは、ソースとして用いられていた主端子が動作に
よってはドレインとして用いられ、同様に、ドレインと
して用いられていた主端子が動作によってはソースとし
て用いられることがあるからである。
【００４０】ＴＦＴアレイ基板１の周辺部には、アドレ
ス配線２に接続され、外部から電気信号を受けとるため
の電気端子６４と、データ配線３に接続され、外部から
電気信号を受けとるための電気端子６５が設けられてい
る。
ス配線２に接続され、外部から電気信号を受けとるため
の電気端子６４と、データ配線３に接続され、外部から
電気信号を受けとるための電気端子６５が設けられてい
る。
【００４１】ＴＦＴアレイ基板１の画素部（表示部）の
外周、換言すれば、スイッチング素子（ＴＦＴ）の形成
領域の外周部には、静電気を放電するための補助配線１
０が設けられており、この補助配線１０とアドレス配線
２との間には放電回路１２が設けられ、また、補助配線
１０とデータ配線３との間に放電回路１３が設けられて
いる。
外周、換言すれば、スイッチング素子（ＴＦＴ）の形成
領域の外周部には、静電気を放電するための補助配線１
０が設けられており、この補助配線１０とアドレス配線
２との間には放電回路１２が設けられ、また、補助配線
１０とデータ配線３との間に放電回路１３が設けられて
いる。
【００４２】放電回路１２，１３はどちらも同じ構成で
あり、例えば、放電回路１２は図２に示すように４個の
放電用ＴＦＴ２１〜２４で構成されている。すなわち、
補助配線１０とアドレス配線２との間には、並列接続さ
れた二つの放電用ＴＦＴ２１，２２からなる一対の放電
用ＴＦＴと、並列接続された二つの放電用ＴＦＴ２３，
２４からなる一対の放電用ＴＦＴとが直列に接続されて
なる放電回路１２が設けられている。
あり、例えば、放電回路１２は図２に示すように４個の
放電用ＴＦＴ２１〜２４で構成されている。すなわち、
補助配線１０とアドレス配線２との間には、並列接続さ
れた二つの放電用ＴＦＴ２１，２２からなる一対の放電
用ＴＦＴと、並列接続された二つの放電用ＴＦＴ２３，
２４からなる一対の放電用ＴＦＴとが直列に接続されて
なる放電回路１２が設けられている。
【００４３】また、上記並列接続された二つの放電用Ｔ
ＦＴ２１，２２からなる一対の放電用ＴＦＴの一方の共
通ソース・ドレインは放電用ＴＦＴ２１のゲートと短絡
され、他の共通ソース・ドレインは放電用ＴＦＴ２２の
ゲートに短絡されている。
ＦＴ２１，２２からなる一対の放電用ＴＦＴの一方の共
通ソース・ドレインは放電用ＴＦＴ２１のゲートと短絡
され、他の共通ソース・ドレインは放電用ＴＦＴ２２の
ゲートに短絡されている。
【００４４】同様に、上記並列接続された二つの放電用
ＴＦＴ２３，２４からなる一対の放電用ＴＦＴの一方の
共通ソース・ドレインは放電用ＴＦＴ２３のゲートと短
絡され、他の共通ソース・ドレインは放電用ＴＦＴ２４
のゲートに短絡されている。
ＴＦＴ２３，２４からなる一対の放電用ＴＦＴの一方の
共通ソース・ドレインは放電用ＴＦＴ２３のゲートと短
絡され、他の共通ソース・ドレインは放電用ＴＦＴ２４
のゲートに短絡されている。
【００４５】ここで、放電用ＴＦＴ２１〜２４はいずれ
も同じチャネル長とチャネル幅を有したものである。ま
た、図２において、２１ａ，２１ｂは放電用ＴＦＴ２１
のチャネル容量、２２ａ，２２ｂは放電用ＴＦＴ２２の
チャネル容量、２３ａ，２３ｂは放電用ＴＦＴ２３のチ
ャネル容量、２４ａ，２４ｂは放電用ＴＦＴ２４のチャ
ネル容量を示している。
も同じチャネル長とチャネル幅を有したものである。ま
た、図２において、２１ａ，２１ｂは放電用ＴＦＴ２１
のチャネル容量、２２ａ，２２ｂは放電用ＴＦＴ２２の
チャネル容量、２３ａ，２３ｂは放電用ＴＦＴ２３のチ
ャネル容量、２４ａ，２４ｂは放電用ＴＦＴ２４のチャ
ネル容量を示している。
【００４６】このように構成された放電回路１２によれ
ば、アドレス配線２に正の静電気が帯電し、アドレス配
線２の電位が補助配線１０の電位よりも高くなると、放
電用ＴＦＴ２１，２３がオン状態となる。
ば、アドレス配線２に正の静電気が帯電し、アドレス配
線２の電位が補助配線１０の電位よりも高くなると、放
電用ＴＦＴ２１，２３がオン状態となる。
【００４７】したがって、アドレス配線に帯電した電荷
は放電用ＴＦＴ２１，２３を通して補助配線１０に放電
されるので、図１１の放電回路と同様に、スイッチング
用ＴＦＴを静電気から保護することができる。
は放電用ＴＦＴ２１，２３を通して補助配線１０に放電
されるので、図１１の放電回路と同様に、スイッチング
用ＴＦＴを静電気から保護することができる。
【００４８】さらに、このように構成された放電回路１
２によれば、補助配線１０とアドレス配線２に印加され
た静電気の電圧（静電気電圧）は、放電用ＴＦＴ２１の
チャネル容量２１ｂと放電用２２ＴＦＴのチャネル容量
２２ａ，および放電用ＴＦＴ２３のチャネル容量２３ｂ
と放電用ＴＦＴ２４のチャネル容量２４ａに加わる。
２によれば、補助配線１０とアドレス配線２に印加され
た静電気の電圧（静電気電圧）は、放電用ＴＦＴ２１の
チャネル容量２１ｂと放電用２２ＴＦＴのチャネル容量
２２ａ，および放電用ＴＦＴ２３のチャネル容量２３ｂ
と放電用ＴＦＴ２４のチャネル容量２４ａに加わる。
【００４９】これにより、放電用ＴＦＴ２１〜２４のゲ
ート（ゲート絶縁膜）に実際に印加される電圧は、静電
気電圧の半分程度になるので、放電用ＴＦＴ２１〜２４
の絶縁破壊は起こり難くなる。
ート（ゲート絶縁膜）に実際に印加される電圧は、静電
気電圧の半分程度になるので、放電用ＴＦＴ２１〜２４
の絶縁破壊は起こり難くなる。
【００５０】したがって、高電位の静電気が帯電して
も、放電用ＴＦＴ２１〜２４が絶縁破壊され、アドレス
配線２と補助配線１０とが電気的にショートし、スイッ
チング用ＴＦＴが破壊されたり、ドライバＩＣの出力信
号を正常に印加できなくなるという問題は生じない。
も、放電用ＴＦＴ２１〜２４が絶縁破壊され、アドレス
配線２と補助配線１０とが電気的にショートし、スイッ
チング用ＴＦＴが破壊されたり、ドライバＩＣの出力信
号を正常に印加できなくなるという問題は生じない。
【００５１】さらに、上述したように、放電回路１２は
ゲート（ゲート絶縁膜）の印加電圧を約半分にできると
いう利点の他、その作成のプロセスが図１１の従来の放
電回路のそれと基本的に変わらないので、プロセス的に
も優れているという利点も有している。
ゲート（ゲート絶縁膜）の印加電圧を約半分にできると
いう利点の他、その作成のプロセスが図１１の従来の放
電回路のそれと基本的に変わらないので、プロセス的に
も優れているという利点も有している。
【００５２】かくして本実施例によれば、ＴＦＴアレイ
基板１のスイッチング素子用ＴＦＴを従来より確実に静
電気から保護でき、もって歩留まりの改善を図れる液晶
表示装置を提供できるようになる。
基板１のスイッチング素子用ＴＦＴを従来より確実に静
電気から保護でき、もって歩留まりの改善を図れる液晶
表示装置を提供できるようになる。
【００５３】さらに、静電気以外の原因、つまり、パタ
ーン形成時のゴミや成膜不良等のプロセス上の原因で、
放電用ＴＦＴのゲート絶縁膜にピンホール等が発生し、
それによるショートにより、一方の並列接続された二つ
の放電用ＴＦＴからなる一対の放電用ＴＦＴが確率的に
ある割合で不良になっても、二つの一対の放電用ＴＦＴ
ランジスタが同時に不良になる確率は低いので、残った
良好な一対の放電用ＴＦＴにより静電気対策を続けるこ
とができる。
ーン形成時のゴミや成膜不良等のプロセス上の原因で、
放電用ＴＦＴのゲート絶縁膜にピンホール等が発生し、
それによるショートにより、一方の並列接続された二つ
の放電用ＴＦＴからなる一対の放電用ＴＦＴが確率的に
ある割合で不良になっても、二つの一対の放電用ＴＦＴ
ランジスタが同時に不良になる確率は低いので、残った
良好な一対の放電用ＴＦＴにより静電気対策を続けるこ
とができる。
【００５４】また、例えば、静電気の電位が非常に高
く、放電用ＴＦＴ２１のチャネル容量２１ｂが破壊され
てショートしたとする。この場合、アドレス配線２の電
位は放電用ＴＦＴ２３のゲートに直接印加され、放電用
ＴＦＴ２３がオン状態となるので、たとえ放電用ＴＦＴ
２１が破壊されても、帯電した電荷を補助配線１０に放
電できる。
く、放電用ＴＦＴ２１のチャネル容量２１ｂが破壊され
てショートしたとする。この場合、アドレス配線２の電
位は放電用ＴＦＴ２３のゲートに直接印加され、放電用
ＴＦＴ２３がオン状態となるので、たとえ放電用ＴＦＴ
２１が破壊されても、帯電した電荷を補助配線１０に放
電できる。
【００５５】放電用ＴＦＴ２３のチャネル容量２３ｂが
破壊されてショートしたときは、アドレス配線２の電位
は放電用ＴＦＴ２１のゲートに直接印加され、放電用Ｔ
ＦＴ２１がオン状態となる。
破壊されてショートしたときは、アドレス配線２の電位
は放電用ＴＦＴ２１のゲートに直接印加され、放電用Ｔ
ＦＴ２１がオン状態となる。
【００５６】したがって、この場合も、アドレス配線２
に帯電した静電気を補助配線１０に放電できるので、放
電用ＴＦＴ２３が破壊されても静電対策を続けることが
できる。
に帯電した静電気を補助配線１０に放電できるので、放
電用ＴＦＴ２３が破壊されても静電対策を続けることが
できる。
【００５７】さらに、放電用ＴＦＴ全体のしきい値電圧
は、並列接続された二つの放電用ＴＦＴからなる一対の
放電用ＴＦＴの直列数に対応して高くできるので、通常
の駆動電圧における放電用ＴＦＴのオン電流リークによ
る消費電力を低減できるようになる。
は、並列接続された二つの放電用ＴＦＴからなる一対の
放電用ＴＦＴの直列数に対応して高くできるので、通常
の駆動電圧における放電用ＴＦＴのオン電流リークによ
る消費電力を低減できるようになる。
【００５８】図５に、放電回路１２の電流・電圧特性を
示す。図５から放電回路１２の電流・電圧特性は非線形
であることが分かる。すなわち、電圧Ｖがしきい値電圧
Ｖth以上になると、放電用ＴＦＴの抵抗が大きく低下
し、大きな電流Ｉが流れることが分かる。
示す。図５から放電回路１２の電流・電圧特性は非線形
であることが分かる。すなわち、電圧Ｖがしきい値電圧
Ｖth以上になると、放電用ＴＦＴの抵抗が大きく低下
し、大きな電流Ｉが流れることが分かる。
【００５９】したがって、静電気のような高電圧が印加
された場合には、放電用ＴＦＴの抵抗が大きく低下し、
静電気を効果的に逃がすことができる。さらに、上記電
流・電圧特性は双方向で対称性を保ったものとなるの
で、静電対策と通常駆動を両立できる。
された場合には、放電用ＴＦＴの抵抗が大きく低下し、
静電気を効果的に逃がすことができる。さらに、上記電
流・電圧特性は双方向で対称性を保ったものとなるの
で、静電対策と通常駆動を両立できる。
【００６０】上述した放電回路１２に関する作用効果
は、データ配線３と補助配線１０との間に設けられた放
電回路１３にも生じる。かくして本実施例によれば、放
電回路として、並列接続された放電用ＴＦＴからなる一
対の放電用ＴＦＴを直列に２個接続したものを用いてい
るので、アドレス配線および補助配線のいずれの配線が
高電位になっても、またはデータ配線および補助配線の
いずれの配線が高電位になっても、放電用ＴＦＴがオン
状態となり、スイッチング用のＴＦＴの破壊を未然に防
止することができ、もって歩留まりを従来よりも高くで
きるようになる。
は、データ配線３と補助配線１０との間に設けられた放
電回路１３にも生じる。かくして本実施例によれば、放
電回路として、並列接続された放電用ＴＦＴからなる一
対の放電用ＴＦＴを直列に２個接続したものを用いてい
るので、アドレス配線および補助配線のいずれの配線が
高電位になっても、またはデータ配線および補助配線の
いずれの配線が高電位になっても、放電用ＴＦＴがオン
状態となり、スイッチング用のＴＦＴの破壊を未然に防
止することができ、もって歩留まりを従来よりも高くで
きるようになる。
【００６１】（第２の実施例）図３は、本発明の第２の
実施例に係わるＴＦＴアレイ基板の要部（放電回路）の
構成を示す回路図である。なお、図２と同一部分には同
一符号を付してあり、その詳細な説明は省略する。
実施例に係わるＴＦＴアレイ基板の要部（放電回路）の
構成を示す回路図である。なお、図２と同一部分には同
一符号を付してあり、その詳細な説明は省略する。
【００６２】本実施例の放電回路が第１の実施例のそれ
と異なる点は、６個の放電用ＴＦＴで構成されているこ
とにある。すなわち、アドレス配線２と補助配線１０と
の間には、一対の並列接続された放電用ＴＦＴ２１，２
２と、一対の並列接続された放電用ＴＦＴ２３，２４
と、一対の並列接続された放電用ＴＦＴ２５，２６とを
直列接続してなる放電回路が設けられている。
と異なる点は、６個の放電用ＴＦＴで構成されているこ
とにある。すなわち、アドレス配線２と補助配線１０と
の間には、一対の並列接続された放電用ＴＦＴ２１，２
２と、一対の並列接続された放電用ＴＦＴ２３，２４
と、一対の並列接続された放電用ＴＦＴ２５，２６とを
直列接続してなる放電回路が設けられている。
【００６３】放電用ＴＦＴ２１のゲートは一方の共通ソ
ース・ドレインと短絡され、放電用ＴＦＴ２２のゲート
は他方の共通ソース・ドレインと短絡されている。同様
に、放電用ＴＦＴ２３のゲートは一方の共通ソース・ド
レインと短絡され、放電用ＴＦＴ２４のゲートは他方の
共通ソース・ドレインと短絡されている。放電用ＴＦＴ
２５のゲートは一方の共通ソース・ドレインと短絡さ
れ、放電用ＴＦＴ２６のゲートは他方の共通ソース・ド
レインと短絡されている。
ース・ドレインと短絡され、放電用ＴＦＴ２２のゲート
は他方の共通ソース・ドレインと短絡されている。同様
に、放電用ＴＦＴ２３のゲートは一方の共通ソース・ド
レインと短絡され、放電用ＴＦＴ２４のゲートは他方の
共通ソース・ドレインと短絡されている。放電用ＴＦＴ
２５のゲートは一方の共通ソース・ドレインと短絡さ
れ、放電用ＴＦＴ２６のゲートは他方の共通ソース・ド
レインと短絡されている。
【００６４】なお、図３において、２５ａ，２５ｂは放
電用ＴＦＴ２５のチャネル容量、２６ａ，２６ｂは放電
用ＴＦＴ２６のチャネル容量を示している。このように
構成された放電回路によれば、例えば、アドレス配線２
に正の静電気により高電位が発生したとすると、三つの
放電用ＴＦＴ２１，２３，２５がオン状態となり、補助
配線１０に静電気が放電される。
電用ＴＦＴ２５のチャネル容量、２６ａ，２６ｂは放電
用ＴＦＴ２６のチャネル容量を示している。このように
構成された放電回路によれば、例えば、アドレス配線２
に正の静電気により高電位が発生したとすると、三つの
放電用ＴＦＴ２１，２３，２５がオン状態となり、補助
配線１０に静電気が放電される。
【００６５】また、アドレス配線１０に負の静電気によ
る高電位が発生したとすると、三つの放電用ＴＦＴ２
２，２４，２６がオン状態となり、補助配線１０に静電
気が放電される。
る高電位が発生したとすると、三つの放電用ＴＦＴ２
２，２４，２６がオン状態となり、補助配線１０に静電
気が放電される。
【００６６】本実施例の放電回路でも先の実施例と同様
な効果が得られるのはもちろんのこと、本実施例の場
合、各ゲート絶縁膜に加わる静電気による電圧は静電気
電圧の１／３に低減される。
な効果が得られるのはもちろんのこと、本実施例の場
合、各ゲート絶縁膜に加わる静電気による電圧は静電気
電圧の１／３に低減される。
【００６７】したがって、先の実施例よりも、各ゲート
絶縁膜に印加される実際の電圧はより小さくなり、放電
用ＴＦＴはより破壊される難くなる。また、１個の一対
の並列接続された放電用ＴＦＴが破壊されても、他の２
個の一対の並列接続された放電用ＴＦＴが残るため、そ
れ以後の製造工程中での更なる静電気の発生に対して
も、先の実施例と同様の放電効果を維持できる。
絶縁膜に印加される実際の電圧はより小さくなり、放電
用ＴＦＴはより破壊される難くなる。また、１個の一対
の並列接続された放電用ＴＦＴが破壊されても、他の２
個の一対の並列接続された放電用ＴＦＴが残るため、そ
れ以後の製造工程中での更なる静電気の発生に対して
も、先の実施例と同様の放電効果を維持できる。
【００６８】さらに、２個の一対の並列接続された放電
用ＴＦＴが同時にショートして不良になっても、放電回
路全体としては不良にならないので、さらなる歩留まり
の向上を図ることができる。
用ＴＦＴが同時にショートして不良になっても、放電回
路全体としては不良にならないので、さらなる歩留まり
の向上を図ることができる。
【００６９】（第３の実施例）図４は、本発明の第３の
実施例に係わるＴＦＴアレイ基板の要部（放電回路）の
構成を示す回路図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。
実施例に係わるＴＦＴアレイ基板の要部（放電回路）の
構成を示す回路図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。
【００７０】本実施例の放電回路は、放電用ＴＦＴ２
１，２２，２３，２４からなる第１の放電回路と、放電
用ＴＦＴ３１，３２，３３，３４からなる第２の放電回
路とを並列に接続した構成になっている。
１，２２，２３，２４からなる第１の放電回路と、放電
用ＴＦＴ３１，３２，３３，３４からなる第２の放電回
路とを並列に接続した構成になっている。
【００７１】すなわち、本実施例の放電回路は、図２の
第１の実施例の放電回路を並列に接続した構成になって
おり、オープン不良に対して冗長性を持った回路構成に
なっている。
第１の実施例の放電回路を並列に接続した構成になって
おり、オープン不良に対して冗長性を持った回路構成に
なっている。
【００７２】図２の放電回路の場合、例えば、パターン
形成時等のプロセス時に、並列接続された放電用ＴＦＴ
２１，２２と並列接続された放電用ＴＦＴ２３，２４と
を結合する配線にオープン不良が生じると、アドレス配
線２と補助配線１０との間に帯電電荷（静電気）が逃げ
る経路がなくなるので、ＴＦＴアレイ基板１の静電気に
対する耐性が低くなる。
形成時等のプロセス時に、並列接続された放電用ＴＦＴ
２１，２２と並列接続された放電用ＴＦＴ２３，２４と
を結合する配線にオープン不良が生じると、アドレス配
線２と補助配線１０との間に帯電電荷（静電気）が逃げ
る経路がなくなるので、ＴＦＴアレイ基板１の静電気に
対する耐性が低くなる。
【００７３】しかし、本実施例の放電回路は、オープン
不良に対して冗長性を持っており、第１の放電回路また
は第２の放電回路のいずれか一方がオープン不良になっ
た場合でも、もう一方の放電回路により静電気を放電で
きる。
不良に対して冗長性を持っており、第１の放電回路また
は第２の放電回路のいずれか一方がオープン不良になっ
た場合でも、もう一方の放電回路により静電気を放電で
きる。
【００７４】（第４の実施例）図６は、本発明の第４の
実施例に係わるＴＦＴアレイ基板の要部（放電回路）の
構成を示す回路図である。図２と同一部分には同一符号
を付してあり、その詳細な説明は省略する。
実施例に係わるＴＦＴアレイ基板の要部（放電回路）の
構成を示す回路図である。図２と同一部分には同一符号
を付してあり、その詳細な説明は省略する。
【００７５】本実施例の放電回路が、図２の第１の実施
例のそれと異なる点は、ＴＦＴの代わりにダイオードが
用いられていることになる。すなわち、本実施例の放電
回路は、一対の逆方向に並列接続された放電用ダイオー
ド４１，４２と、一対の逆方向に並列接続された放電用
ダイオード４３，４４を直列に接続した構成になってい
る。
例のそれと異なる点は、ＴＦＴの代わりにダイオードが
用いられていることになる。すなわち、本実施例の放電
回路は、一対の逆方向に並列接続された放電用ダイオー
ド４１，４２と、一対の逆方向に並列接続された放電用
ダイオード４３，４４を直列に接続した構成になってい
る。
【００７６】放電用ダイオードとしては、例えば、スイ
ッチング用ＴＦＴの一方のソース・ドレイン電極と半導
体活性層（真性半導体（ｉ））との間に設けたｎ型半導
体層を用いたｎ−ｉ構造のダイオードを用いる。
ッチング用ＴＦＴの一方のソース・ドレイン電極と半導
体活性層（真性半導体（ｉ））との間に設けたｎ型半導
体層を用いたｎ−ｉ構造のダイオードを用いる。
【００７７】具体的には、金属−絶縁体−真性半導体
（ｉ）−ｎ型半導体−金属構造のダイオードまたは金属
−真性半導体（ｉ）−ｎ型半導体−金属構造のダイオー
ドを用いる。このようなダイオードはスイッチング用Ｔ
ＦＴと同一プロセスで形成することができる。
（ｉ）−ｎ型半導体−金属構造のダイオードまたは金属
−真性半導体（ｉ）−ｎ型半導体−金属構造のダイオー
ドを用いる。このようなダイオードはスイッチング用Ｔ
ＦＴと同一プロセスで形成することができる。
【００７８】ここで、ｎ型半導体は、例えば、Ｓｉにｎ
型不純物としてＰ（リン）を添加したものである。ま
た、ｎ型不純物濃度は、１×１０20〜１×１０23ｍ-3程
度とする。
型不純物としてＰ（リン）を添加したものである。ま
た、ｎ型不純物濃度は、１×１０20〜１×１０23ｍ-3程
度とする。
【００７９】このようなｎ型半導体を用いた放電用ダイ
オードから構成された放電回路にしきい値電圧以上の電
圧が印加されると、印加電圧に対して放電用ダイオード
の抵抗が非線形に低下し、大きな電流が流れるので、高
電位の静電気を効果的に逃がすことができる。
オードから構成された放電回路にしきい値電圧以上の電
圧が印加されると、印加電圧に対して放電用ダイオード
の抵抗が非線形に低下し、大きな電流が流れるので、高
電位の静電気を効果的に逃がすことができる。
【００８０】また、上記ダイオードの代わりに、１×１
０20〜１×１０23ｍ-3程度のＢ（ボロン）を含んだｐ型
半導体と上記ｎ型半導体とからなるｐ−ｎ構造のダイオ
ードを用いても良い。
０20〜１×１０23ｍ-3程度のＢ（ボロン）を含んだｐ型
半導体と上記ｎ型半導体とからなるｐ−ｎ構造のダイオ
ードを用いても良い。
【００８１】具体的には、金属−絶縁体−ｐ型性半導体
−ｎ型半導体−金属構造のダイオードまたは金属−ｐ型
半導体−ｎ型半導体−金属構造のダイオードを用い、こ
れはスイッチング用ＴＦＴと同一プロセスで形成するこ
とができる。
−ｎ型半導体−金属構造のダイオードまたは金属−ｐ型
半導体−ｎ型半導体−金属構造のダイオードを用い、こ
れはスイッチング用ＴＦＴと同一プロセスで形成するこ
とができる。
【００８２】さらに、上記ダイオードの代わりに、Ｓｉ
等の半導体を用いない金属−絶縁体−金属（ＭＩＭ）ダ
イオードを用いてもよい。この場合、放電用ダイオード
の構成が簡単に済むという利点がある。
等の半導体を用いない金属−絶縁体−金属（ＭＩＭ）ダ
イオードを用いてもよい。この場合、放電用ダイオード
の構成が簡単に済むという利点がある。
【００８３】放電用ダイオードとして上述したいずれの
ダイオードを用いた放電回路でも、一対の逆方向に並列
接続された放電用ダイオードが、図２の一対の配列接続
された放電用ＴＦＴと同様な機能を果たすので、第１の
実施例と同様な効果が得られる。
ダイオードを用いた放電回路でも、一対の逆方向に並列
接続された放電用ダイオードが、図２の一対の配列接続
された放電用ＴＦＴと同様な機能を果たすので、第１の
実施例と同様な効果が得られる。
【００８４】例えば、一方の一対の並列接続された放電
用ダイオードがショートしても、二つの一対の並列接続
された放電用ダイオードが同時に不良になる確率は低い
ので、残った良好な一対の放電用ダイオードにより静電
気対策を続けることができる。
用ダイオードがショートしても、二つの一対の並列接続
された放電用ダイオードが同時に不良になる確率は低い
ので、残った良好な一対の放電用ダイオードにより静電
気対策を続けることができる。
【００８５】また、放電用ダイオードとして、ＭＩＭダ
イオードを用いた場合には、ＴＦＴ以外のスイッチング
素子を用いたマトリクスアレイの放電回路に対しても容
易に適用できる。
イオードを用いた場合には、ＴＦＴ以外のスイッチング
素子を用いたマトリクスアレイの放電回路に対しても容
易に適用できる。
【００８６】（第５の実施例）図７は、本発明の第５の
実施例に係わる液晶表示装置の概略構成を示す平面図で
ある。なお、図２と同一部分には同一符号を付してあ
り、その詳細な説明は省略する。図中、白丸印（１２，
１３）は、図８に示すような二つの放電用ＴＦＴ５７
1 ，５７2 を並列接続してなる一対の放電用ＴＦＴを直
列に二つ接続した放電回路を示している。
実施例に係わる液晶表示装置の概略構成を示す平面図で
ある。なお、図２と同一部分には同一符号を付してあ
り、その詳細な説明は省略する。図中、白丸印（１２，
１３）は、図８に示すような二つの放電用ＴＦＴ５７
1 ，５７2 を並列接続してなる一対の放電用ＴＦＴを直
列に二つ接続した放電回路を示している。
【００８７】本実施例の液晶表示装置が、第１の実施例
のそれと異なる点は、補助配線１０の外周部に別の補助
配線２０を設け、さらに、この補助配線２０とアドレス
配線２との間、補助配線２０とデータ配線３との間に、
それぞれ、放電回路１２，１３とは別の放電回路１４，
１５を設けたことにある。
のそれと異なる点は、補助配線１０の外周部に別の補助
配線２０を設け、さらに、この補助配線２０とアドレス
配線２との間、補助配線２０とデータ配線３との間に、
それぞれ、放電回路１２，１３とは別の放電回路１４，
１５を設けたことにある。
【００８８】放電回路１４，１５は、図９に示すような
二つの放電用ＴＦＴ５７3 ，５７4を並列接続した一対
の放電用ＴＦＴから構成されている。このように構成さ
れた液晶表示装置でも、第１の実施例のそれと同様な効
果が得られるのはもちろんのこと、さらに本実施例によ
れば、放電回路１４，１５を設けたことにより以下のよ
うな効果が得られる。
二つの放電用ＴＦＴ５７3 ，５７4を並列接続した一対
の放電用ＴＦＴから構成されている。このように構成さ
れた液晶表示装置でも、第１の実施例のそれと同様な効
果が得られるのはもちろんのこと、さらに本実施例によ
れば、放電回路１４，１５を設けたことにより以下のよ
うな効果が得られる。
【００８９】放電回路１４，１５は、並列接続された二
つの放電用ＴＦＴからなる一対の放電用ＴＦＴのみから
構成されているので、並列接続された二つの放電用ＴＦ
Ｔが二つ直列に接続された構成の放電回路１２，１３に
比べて抵抗が低くなる。
つの放電用ＴＦＴからなる一対の放電用ＴＦＴのみから
構成されているので、並列接続された二つの放電用ＴＦ
Ｔが二つ直列に接続された構成の放電回路１２，１３に
比べて抵抗が低くなる。
【００９０】したがって、放電回路１４，１５の放電能
力は放電回路１２，１３のそれよりも高いものとなるの
で、放電回路１２，１３だけの場合に比べて、静電気を
より能率よく放電することができる。
力は放電回路１２，１３のそれよりも高いものとなるの
で、放電回路１２，１３だけの場合に比べて、静電気を
より能率よく放電することができる。
【００９１】また、対向基板１１とＴＦＴアレイ基板１
との張り合わせ工程における対向基板１１とＴＦＴアレ
イ基板１との間の静電気放電を防止する必要がある。こ
こで、対向基板１１には、通常、ＴＦＴアレイ基板１よ
りも高電位の静電気が帯電しているので、この高電位の
静電気をすみやかにＴＦＴアレイ基板１に分散させる必
要がある。
との張り合わせ工程における対向基板１１とＴＦＴアレ
イ基板１との間の静電気放電を防止する必要がある。こ
こで、対向基板１１には、通常、ＴＦＴアレイ基板１よ
りも高電位の静電気が帯電しているので、この高電位の
静電気をすみやかにＴＦＴアレイ基板１に分散させる必
要がある。
【００９２】そこで、本実施例のＴＦＴアレイ基板１
は、高電圧に強い直列構造の放電回路１２，１３が設け
られている補助配線１０が直接電極端子４と短絡し、放
電能力の高い放電回路１４，１５が設けられた補助配線
２０が非線形素子１６を介して対向電極端子４に接続し
ている構成になっている。対向電極端子は対向基板にあ
る透明電極に電気を供給する端子である。
は、高電圧に強い直列構造の放電回路１２，１３が設け
られている補助配線１０が直接電極端子４と短絡し、放
電能力の高い放電回路１４，１５が設けられた補助配線
２０が非線形素子１６を介して対向電極端子４に接続し
ている構成になっている。対向電極端子は対向基板にあ
る透明電極に電気を供給する端子である。
【００９３】非線形素子１６は大きな電圧が印加される
と急激に抵抗が低くなり、大電流が流れるので、高電位
の静電気をすみやかにＴＦＴアレイ基板１に分散させる
ことができる。したがって、静電気破壊を発生させず、
かつ効果的に静電気を逃がすことができる。
と急激に抵抗が低くなり、大電流が流れるので、高電位
の静電気をすみやかにＴＦＴアレイ基板１に分散させる
ことができる。したがって、静電気破壊を発生させず、
かつ効果的に静電気を逃がすことができる。
【００９４】なお、本実施例では、直列構造の放電回路
として第１の実施例の放電回路を用いたが、その代わり
に他の実施例の放電回路を用いてもよい。また、放電回
路１４，１６の代わりに、一対の逆方向に並列接続され
た放電用ダイオードからなるものを用いてもよい。
として第１の実施例の放電回路を用いたが、その代わり
に他の実施例の放電回路を用いてもよい。また、放電回
路１４，１６の代わりに、一対の逆方向に並列接続され
た放電用ダイオードからなるものを用いてもよい。
【００９５】また、放電回路１４，１５をＴＦＴアレイ
基板１の外側に形成し、最終的に放電回路１４，１５を
ＴＦＴアレイ基板１から分離できるようにしてもよい。
なお、本実施例に係る発明の基本的な技術思想を上位概
念で述べると以下の通りである。すなわち、本実施例に
係る発明は、複数のアドレス配線および複数のデータ配
線の各交点毎にスイッチング素子が形成されてなるマト
リクスアレイを備えており、このマトリクスアレイは、
前記スイッチング素子の形成領域の外周部に形成された
第１の補助配線と、この第１の補助配線と前記複数のア
ドレス配線との各配線間、および前記第１の補助配線と
前記複数のデータ配線との各配線間の少なくとも一方の
各配線間に形成された第１の静電気放電手段とからなる
第１の静電気防止手段、ならびに前記第１の補助配線の
外周部に形成された第２の補助配線と、この第２の補助
配線と前記複数のアドレス配線との各配線間、および前
記第２の補助配線と前記複数のデータ配線との各配線間
の少なくとも一方の各配線間に形成された第２の静電気
放電手段とからなる第２の静電気防止手段を有し、前記
第１の静電気放電手段は、ソース・ドレインが共通接続
されて共通ソース・ドレインを有する第１および第２の
薄膜トランジスタからなる一対の薄膜トランジスタが複
数、直列に接続されたものであり、かつ前記一対の薄膜
トランジスタの一方の共通ソース・ドレインが前記第１
の薄膜トランジスタのゲートと短絡し、他方の共通ソー
ス・ドレインが前記第２の薄膜トランジスタのゲートと
短絡し、前記第２の静電気放電手段は、ソース・ドレイ
ンが共通接続された共通ソース・ドレインを有する第３
および第４の薄膜トランジスタからなる一対の薄膜トラ
ンジスタであり、かつこの一対の薄膜トランジスタの一
方の共通ソース・ドレインが前記第３の薄膜トランジス
タのゲートと短絡し、他方の共通ソース・ドレインが前
記第４の薄膜トランジスタのゲートと短絡していること
を特徴とする。
基板１の外側に形成し、最終的に放電回路１４，１５を
ＴＦＴアレイ基板１から分離できるようにしてもよい。
なお、本実施例に係る発明の基本的な技術思想を上位概
念で述べると以下の通りである。すなわち、本実施例に
係る発明は、複数のアドレス配線および複数のデータ配
線の各交点毎にスイッチング素子が形成されてなるマト
リクスアレイを備えており、このマトリクスアレイは、
前記スイッチング素子の形成領域の外周部に形成された
第１の補助配線と、この第１の補助配線と前記複数のア
ドレス配線との各配線間、および前記第１の補助配線と
前記複数のデータ配線との各配線間の少なくとも一方の
各配線間に形成された第１の静電気放電手段とからなる
第１の静電気防止手段、ならびに前記第１の補助配線の
外周部に形成された第２の補助配線と、この第２の補助
配線と前記複数のアドレス配線との各配線間、および前
記第２の補助配線と前記複数のデータ配線との各配線間
の少なくとも一方の各配線間に形成された第２の静電気
放電手段とからなる第２の静電気防止手段を有し、前記
第１の静電気放電手段は、ソース・ドレインが共通接続
されて共通ソース・ドレインを有する第１および第２の
薄膜トランジスタからなる一対の薄膜トランジスタが複
数、直列に接続されたものであり、かつ前記一対の薄膜
トランジスタの一方の共通ソース・ドレインが前記第１
の薄膜トランジスタのゲートと短絡し、他方の共通ソー
ス・ドレインが前記第２の薄膜トランジスタのゲートと
短絡し、前記第２の静電気放電手段は、ソース・ドレイ
ンが共通接続された共通ソース・ドレインを有する第３
および第４の薄膜トランジスタからなる一対の薄膜トラ
ンジスタであり、かつこの一対の薄膜トランジスタの一
方の共通ソース・ドレインが前記第３の薄膜トランジス
タのゲートと短絡し、他方の共通ソース・ドレインが前
記第４の薄膜トランジスタのゲートと短絡していること
を特徴とする。
【００９６】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、マトリクス
アレイを備えた半導体装置として液晶表示装置の場合に
ついて説明したが、本発明は、他のマトリクスアレイを
備えた半導体装置、例えば、ＴＦＴメモリアレイを備え
て半導体記憶装置にも適用できる。
るものではない。例えば、上記実施例では、マトリクス
アレイを備えた半導体装置として液晶表示装置の場合に
ついて説明したが、本発明は、他のマトリクスアレイを
備えた半導体装置、例えば、ＴＦＴメモリアレイを備え
て半導体記憶装置にも適用できる。
【００９７】また、上記実施例では、マトリクスアレイ
に設けられたスイッチング素子としてＴＦＴを用いた場
合について説明したが、ＴＦＴの代わりに、ＭＩＭダイ
オード等の他のスイッチング素子を用いても良い。
に設けられたスイッチング素子としてＴＦＴを用いた場
合について説明したが、ＴＦＴの代わりに、ＭＩＭダイ
オード等の他のスイッチング素子を用いても良い。
【００９８】また、上記実施例では、補助配線とデータ
配線との配線間および補助配線とアドレス配線との配線
間の両方に放電回路を設ける場合について説明したが、
どちらか一方の配線間に放電回路を設けてもよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
配線との配線間および補助配線とアドレス配線との配線
間の両方に放電回路を設ける場合について説明したが、
どちらか一方の配線間に放電回路を設けてもよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００９９】
【発明の効果】以上詳述したように本発明によれば、Ｔ
ＦＴ等のスイッチング素子を静電気から十分に守れない
原因が従来の放電回路にあることを独自に解明し、その
問題を解決できる構成の静電気放電手段をマトリクスア
レイに採用することにより、ＴＦＴ等のスイッチング素
子を従来よりも確実に静電気から保護でき、もって歩留
まりの改善を図れるマトリクスアレイを用いた半導体装
置を提供できるようになる。
ＦＴ等のスイッチング素子を静電気から十分に守れない
原因が従来の放電回路にあることを独自に解明し、その
問題を解決できる構成の静電気放電手段をマトリクスア
レイに採用することにより、ＴＦＴ等のスイッチング素
子を従来よりも確実に静電気から保護でき、もって歩留
まりの改善を図れるマトリクスアレイを用いた半導体装
置を提供できるようになる。
【図１】本発明の第１の実施例に係わる液晶表示装置の
概略構成を示す平面図
概略構成を示す平面図
【図２】図１の液晶表示装置の放電回路を示す図
【図３】本発明の第２の実施例に係わるＴＦＴアレイ基
板の要部（放電回路）の構成を示す回路図
板の要部（放電回路）の構成を示す回路図
【図４】本発明の第３の実施例に係わるＴＦＴアレイ基
板の要部（放電回路）の構成を示す回路図
板の要部（放電回路）の構成を示す回路図
【図５】放電回路の電流・電圧特性を示す特性図
【図６】本発明の第４の実施例に係わるＴＦＴアレイ基
板の要部（放電回路）の構成を示す回路図
板の要部（放電回路）の構成を示す回路図
【図７】本発明の第５の実施例に係わる液晶表示装置の
概略構成を示す平面図
概略構成を示す平面図
【図８】図７の液晶表示装置の放電回路を示す図
【図９】図７の液晶表示装置の他の放電回路を示す図
【図１０】従来の液晶表示装置の静電気対策法を説明す
るための図
るための図
【図１１】従来の液晶表示装置の他の静電気対策法を説
明するための図
明するための図
１…ＴＦＴアレイ基板 ２…アドレス配線 ３…データ配線 ４…対向電極端子 ６…画素 １０…補助配線（第１の補助配線） １１…対向基板 １２…放電回路（第１の静電気放電手段） １３…放電回路（第１の静電気放電手段） １４…放電回路（第２の静電気放電手段） １５…放電回路（第２の静電気放電手段） １６…非線形抵抗素子 ２０…補助配線（第２の補助配線） ２１…放電用ＴＦＴ（第１の薄膜トランジスタ） ２２…放電用ＴＦＴ（第２の薄膜トランジスタ） ２３…放電用ＴＦＴ（第１の薄膜トランジスタ） ２４…放電用ＴＦＴ（第２の薄膜トランジスタ） ２５…放電用ＴＦＴ（第１の薄膜トランジスタ） ２６…放電用ＴＦＴ（第２の薄膜トランジスタ） ３１…放電用ＴＦＴ（第１の薄膜トランジスタ） ３２…放電用ＴＦＴ（第２の薄膜トランジスタ） ３３…放電用ＴＦＴ（第１の薄膜トランジスタ） ３４…放電用ＴＦＴ（第２の薄膜トランジスタ） ４１…放電用ダイオード（第１のダイオード） ４２…放電用ダイオード（第２のダイオード） ４３…放電用ダイオード（第１のダイオード） ４４…放電用ダイオード（第２のダイオード） ５７1 …放電用ＴＦＴ（第１の薄膜トランジスタ） ５７2 …放電用ＴＦＴ（第２の薄膜トランジスタ） ５７3 …放電用ＴＦＴ（第３の薄膜トランジスタ） ５７4 …放電用ＴＦＴ（第４の薄膜トランジスタ） ６４…電気端子 ６５…電気端子
フロントページの続き (56)参考文献 特開 平５−27263（ＪＰ，Ａ) 特開 昭63−10558（ＪＰ，Ａ) 特開 昭63−106788（ＪＰ，Ａ) 実開 平３−92629（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/133
Claims (8)
- 【請求項１】 複数のスイッチング素子のマトリクスア
レイと、前記複数のスイッチング素子に接続される複数
の主配線と、前記複数のスイッチング素子を静電気から
保護する静電気防止手段とを備え、前記静電気防止手段
は前記マトリクスアレイの周囲に形成される補助配線、
並びに前記補助配線と前記複数の主配線との間に配置さ
れる１つ以上の静電気放電手段を含み、各静電気放電手
段は前記補助配線と前記複数の主配線のうちの１本との
間において互いに直列に接続される複数の放電回路を含
み、各放電回路は互いに並列に接続された一対の順方向
放電用素子および逆方向放電用素子を含むことを特徴と
する半導体装置。 - 【請求項２】 前記一対の順方向放電用素子および逆方
向放電用素子は前記主配線を境界として両側に位置する
２つの隣接領域の一方に形成されることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記複数の主配線は前記複数のスイッチ
ング素子の行に沿って形成される複数のアドレス配線お
よび前記複数のスイッチング素子の列に沿って形成され
る複数のデータ配線を含み、前記１つ以上の静電気放電
手段は前記複数のアドレス配線および前記複数のデータ
配線のうちの少なくとも一方に対してそれぞれ割り当て
られることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記スイッチング素子は液晶層を挟んで
互いに対向する画素電極および対向電極のうちの前記画
素電極に接続され、前記補助配線は非線形素子を介して
前記対向電極に接続されることを特徴とする請求項１に
記載の半導体装置。 - 【請求項５】 前記静電気防止手段は前記補助配線と前
記複数の主配線との間に配置される１つ以上の第２静電
気放電手段を含み、各第２静電気放電手段は前記補助配
線と前記複数の主配線のうちの１本との間において互い
に直列に接続される複数の第２放電回路を含み、各第２
放電回路は互いに並列に接続された一対の順方向放電用
素子および逆方向放電用素子を含むことを特徴とする請
求項１に記載の半導体装置。 - 【請求項６】 前記静電気防止手段はさらに前記補助配
線の外側に形成される第２補助配線、並びに前記第２補
助配線と前記複数の主配線との間に配置される１つ以上
の第２静電気放電手段を含み、各第２静電気放電手段は
前記第２補助配線と前記複数の主配線のうちの１本との
間において互いに直列に接続される複数の第２放電回路
を含み、各第２放電回路は互いに並列に接続された一対
の順方向放電用素子および逆方向放電用素子を含むこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記一対の順方向放電用素子および逆方
向放電用素子は第１および第２薄膜トランジスタからな
り、前記第１薄膜トランジスタのゲートが前記第１およ
び第２薄膜トランジスタのソースに接続され、前記第２
薄膜トランジスタのゲートが前記第１および第２薄膜ト
ランジスタのドレインに接続されることを特徴とする請
求項１に記載の半導体装置。 - 【請求項８】 前記一対の順方向放電用素子および逆方
向放電用素子は互いに逆方向に並列接続された第１およ
び第２ダイオードからなることを特徴とする請求項１に
記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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