JP3149414B2 - 浅い接合部を有する半導体デバイスを製作する方法 - Google Patents
浅い接合部を有する半導体デバイスを製作する方法Info
- Publication number
- JP3149414B2 JP3149414B2 JP2000012253A JP2000012253A JP3149414B2 JP 3149414 B2 JP3149414 B2 JP 3149414B2 JP 2000012253 A JP2000012253 A JP 2000012253A JP 2000012253 A JP2000012253 A JP 2000012253A JP 3149414 B2 JP3149414 B2 JP 3149414B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating
- source
- drain regions
- silicon
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims description 62
- 229910052710 silicon Inorganic materials 0.000 claims description 49
- 239000010703 silicon Substances 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 47
- 125000006850 spacer group Chemical group 0.000 claims description 25
- 239000002019 doping agent Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000004151 rapid thermal annealing Methods 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスを
製作するためのプロセスに関し、より詳細には、ソース
およびドレイン領域とゲート領域との間の所望の分離お
よび絶縁を備えた極端に浅い接合部を製作するプロセス
に関する。本発明のプロセスは、極端に浅い接合部を有
するデバイスを提供する。
製作するためのプロセスに関し、より詳細には、ソース
およびドレイン領域とゲート領域との間の所望の分離お
よび絶縁を備えた極端に浅い接合部を製作するプロセス
に関する。本発明のプロセスは、極端に浅い接合部を有
するデバイスを提供する。
【０００２】
【従来の技術】半導体デバイスの形成では、より小さい
デバイスおよびより高密度の集積回路を製作したいとい
う希望は重要な目標として存続している。超大規模集積
（ＵＬＳＩ）の要件を満たすのに十分小さい寸法を有す
る超小型電子デバイスを製造するには、半導体基板内の
デバイスの横寸法と縦寸法の両方を低減することが必要
である。たとえば、デバイス・サイズが小さくなるにつ
れ、半導体基板の表面に所望の導電率の浅い領域を形成
する必要性が発生する。浅い接合部の形成に加え、特に
論理デバイス用の酸化金属半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）を製作する場合、重要な関心事はソー
ス／ドレイン領域をゲート領域から分離し絶縁すること
に関する。
デバイスおよびより高密度の集積回路を製作したいとい
う希望は重要な目標として存続している。超大規模集積
（ＵＬＳＩ）の要件を満たすのに十分小さい寸法を有す
る超小型電子デバイスを製造するには、半導体基板内の
デバイスの横寸法と縦寸法の両方を低減することが必要
である。たとえば、デバイス・サイズが小さくなるにつ
れ、半導体基板の表面に所望の導電率の浅い領域を形成
する必要性が発生する。浅い接合部の形成に加え、特に
論理デバイス用の酸化金属半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）を製作する場合、重要な関心事はソー
ス／ドレイン領域をゲート領域から分離し絶縁すること
に関する。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、ソース／領域とゲート領域との間の所望の分離
および絶縁を備えた極端に浅い接合部を有する半導体デ
バイスを製作するための方法を提供することにある。
目的は、ソース／領域とゲート領域との間の所望の分離
および絶縁を備えた極端に浅い接合部を有する半導体デ
バイスを製作するための方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、上記の目的を
達成する半導体デバイスを製作するためのプロセス・シ
ーケンスを提供する。より詳細には、本発明の方法は、
ソースおよびドレイン領域とポリシリコン・ゲート領域
とを有する半導体基板を設けることを含む。ソースおよ
びドレイン領域上に選択的シリコンを付着する。ソース
およびドレイン領域内にドーパントを供給し、浅い接合
部を形成する。ゲート領域の側壁上に第１の絶縁側壁ス
ペーサを形成する。第１の絶縁側壁スペーサ内に第２の
絶縁スペーサを形成する。次にソースおよびドレイン領
域の上面をケイ化する。
達成する半導体デバイスを製作するためのプロセス・シ
ーケンスを提供する。より詳細には、本発明の方法は、
ソースおよびドレイン領域とポリシリコン・ゲート領域
とを有する半導体基板を設けることを含む。ソースおよ
びドレイン領域上に選択的シリコンを付着する。ソース
およびドレイン領域内にドーパントを供給し、浅い接合
部を形成する。ゲート領域の側壁上に第１の絶縁側壁ス
ペーサを形成する。第１の絶縁側壁スペーサ内に第２の
絶縁スペーサを形成する。次にソースおよびドレイン領
域の上面をケイ化する。
【０００５】また、本発明は、上記のプロセスによって
得られる半導体デバイスにも関する。
得られる半導体デバイスにも関する。
【０００６】本発明のさらに他の目的および利点は、以
下の詳細な説明から当業者には容易に明らかになるだろ
うが、そこには、本発明を実施するために企図された最
良の態様の実例として本発明の好ましい実施の形態のみ
が示され説明されている。お分かりのように、本発明は
他の様々な実施の形態が可能であり、そのいくつかの詳
細は、本発明から逸脱せずに様々な明白な点で変更可能
である。したがって、この説明は、性質上、例証と見な
すべきであり、限定的なものと見なすべきではない。
下の詳細な説明から当業者には容易に明らかになるだろ
うが、そこには、本発明を実施するために企図された最
良の態様の実例として本発明の好ましい実施の形態のみ
が示され説明されている。お分かりのように、本発明は
他の様々な実施の形態が可能であり、そのいくつかの詳
細は、本発明から逸脱せずに様々な明白な点で変更可能
である。したがって、この説明は、性質上、例証と見な
すべきであり、限定的なものと見なすべきではない。
【０００７】
【発明の実施の形態】本発明の理解を容易にするため、
本発明による実施の形態の諸ステップの概略表現を示す
図面を参照する。
本発明による実施の形態の諸ステップの概略表現を示す
図面を参照する。
【０００８】本発明によれば、半導体基板１上に絶縁層
２を設ける。半導体基板は、通常、単結晶シリコンまた
はＳＯＩ基板（シリコン・オン・インシュレータ）であ
る。絶縁層２は、基板上で成長させるかまたは化学的気
相付着法（ＣＶＤ）または物理蒸着法（ＰＶＤ）などの
蒸着技法によって設けることができる。また、絶縁層２
は、二酸化ケイ素を設けるために下にある基板１を熱酸
化することによって設けることができる。通常、この層
２は、厚さ約１５〜約１００Åであり、ゲート絶縁体と
して機能する。
２を設ける。半導体基板は、通常、単結晶シリコンまた
はＳＯＩ基板（シリコン・オン・インシュレータ）であ
る。絶縁層２は、基板上で成長させるかまたは化学的気
相付着法（ＣＶＤ）または物理蒸着法（ＰＶＤ）などの
蒸着技法によって設けることができる。また、絶縁層２
は、二酸化ケイ素を設けるために下にある基板１を熱酸
化することによって設けることができる。通常、この層
２は、厚さ約１５〜約１００Åであり、ゲート絶縁体と
して機能する。
【０００９】絶縁層２上にドーピング済み多結晶シリコ
ン層などの導電性材料３を設ける。導電層３は、半導体
基板上に形成される半導体デバイス内にゲート電極をも
たらす。通常、導電層３は厚さ約１０００〜約３０００
Åである。
ン層などの導電性材料３を設ける。導電層３は、半導体
基板上に形成される半導体デバイス内にゲート電極をも
たらす。通常、導電層３は厚さ約１０００〜約３０００
Åである。
【００１０】導電層３上に任意選択で第２の絶縁層４を
設ける。通常、この層は厚さ約１５００Å以下である。
この絶縁層４は、一般に、たとえば付着したテトラエチ
ルオルトシリケートを酸化し、続いて約４００〜約７５
０℃の温度まで加熱して酸化物を形成することによるか
またはより一般的には化学的気相付着によって形成可能
な酸化物である。
設ける。通常、この層は厚さ約１５００Å以下である。
この絶縁層４は、一般に、たとえば付着したテトラエチ
ルオルトシリケートを酸化し、続いて約４００〜約７５
０℃の温度まで加熱して酸化物を形成することによるか
またはより一般的には化学的気相付着によって形成可能
な酸化物である。
【００１１】ゲート導体を画定するために所定のパター
ンのエッチングによって第２の絶縁層４と導電層３の選
択した部分を除去する。特に、この部分は、感光性レジ
スト材料（図示せず）を設け、次にそれをパターン化し
て所望のゲート構造を設けるなどの従来のフォトリソグ
ラフィ技法を使用することによって除去することができ
る。パターン化したフォトレジストは、第２の絶縁層４
と導電層３の露出部分を除去するためのマスクとして機
能する。これらは、リアクティブ・イオン・エッチング
によって除去することができる。絶縁層２上で選択的に
停止するように除去を実行できるように、絶縁層３は絶
縁層２とは異なる材料であることが望ましい。
ンのエッチングによって第２の絶縁層４と導電層３の選
択した部分を除去する。特に、この部分は、感光性レジ
スト材料（図示せず）を設け、次にそれをパターン化し
て所望のゲート構造を設けるなどの従来のフォトリソグ
ラフィ技法を使用することによって除去することができ
る。パターン化したフォトレジストは、第２の絶縁層４
と導電層３の露出部分を除去するためのマスクとして機
能する。これらは、リアクティブ・イオン・エッチング
によって除去することができる。絶縁層２上で選択的に
停止するように除去を実行できるように、絶縁層３は絶
縁層２とは異なる材料であることが望ましい。
【００１２】次に、たとえば適当な溶剤で溶解すること
によって、残りのフォトレジストを除去する。
によって、残りのフォトレジストを除去する。
【００１３】次に、化学的気相付着法または物理蒸着法
を含む既知の蒸着技法などにより、第３の絶縁層５を設
ける。通常、層５は、二酸化ケイ素、窒化ケイ素、また
は酸窒化ケイ素である。この層は、通常、厚さ約１０〜
約３００Åである。図２を参照のこと。
を含む既知の蒸着技法などにより、第３の絶縁層５を設
ける。通常、層５は、二酸化ケイ素、窒化ケイ素、また
は酸窒化ケイ素である。この層は、通常、厚さ約１０〜
約３００Åである。図２を参照のこと。
【００１４】次に、ゲート導体３の側壁上の絶縁体６を
残しながら、絶縁体４の上面および絶縁層２の上面から
図３に示すように絶縁層５を除去する。さらに、ゲート
構造３と絶縁体６の下に位置する部分を除く絶縁層２を
除去する。この除去は、それにより下にあるシリコン基
板上でエッチングが選択的に停止する、選択的リアクテ
ィブ・イオン・エッチングによって行うことができる。
絶縁体６の厚さは、その後形成される接合部のオーバラ
ップを制御するが、それは絶縁体の縦拡散ならびに横拡
散である。
残しながら、絶縁体４の上面および絶縁層２の上面から
図３に示すように絶縁層５を除去する。さらに、ゲート
構造３と絶縁体６の下に位置する部分を除く絶縁層２を
除去する。この除去は、それにより下にあるシリコン基
板上でエッチングが選択的に停止する、選択的リアクテ
ィブ・イオン・エッチングによって行うことができる。
絶縁体６の厚さは、その後形成される接合部のオーバラ
ップを制御するが、それは絶縁体の縦拡散ならびに横拡
散である。
【００１５】化学的気相付着法などにより選択的シリコ
ン層７を付着し、成長させる。シリコン層７はエピタキ
シャル・シリコン層であり、その結果、露出した単結晶
シリコン表面上に単結晶シリコンが形成される。このシ
リコンは、シリコン表面が露出している場所でのみ成長
するという点で選択的なものである。層７は、通常、厚
さ１００〜５００Åである。図４を参照のこと。
ン層７を付着し、成長させる。シリコン層７はエピタキ
シャル・シリコン層であり、その結果、露出した単結晶
シリコン表面上に単結晶シリコンが形成される。このシ
リコンは、シリコン表面が露出している場所でのみ成長
するという点で選択的なものである。層７は、通常、厚
さ１００〜５００Åである。図４を参照のこと。
【００１６】選択的シリコン層７は、ドーピング済みの
場合もあれば、ドーピングなしの場合もある。ドーピン
グ済みの場合、選択的シリコン層７を通ってソースおよ
びドレイン領域８内にドーパントを押し込んで、通常は
２００Å未満であり、より一般的には約５０〜約１５０
Åの浅い接合部を設ける。極端に浅い接合部を確実に形
成するため、この構造を短時間の高速熱アニール（ＲＴ
Ｐ）にさらすが、これは通常は約８００〜約１２００℃
であり、より一般的には約９００〜約１１００℃の温度
であり、しかも約０．０５〜約１．００分間であり、よ
り一般的には約０．２〜約０．５分間である。シリコン
層７がドーピングなしであるかまたは比較的軽いドーピ
ングが施される場合、選択的シリコン層７を通ってソー
スおよびドレイン領域８内にドーパント・イオンを注入
して、浅い接合部を形成する。シリコン層７に軽いドー
ピングが施される場合、シリコン層７を通るドーパント
・イオンの注入に加え、それからのドーパントを層７を
通ってソースおよびドレイン領域内に押し込むことがで
きる。
場合もあれば、ドーピングなしの場合もある。ドーピン
グ済みの場合、選択的シリコン層７を通ってソースおよ
びドレイン領域８内にドーパントを押し込んで、通常は
２００Å未満であり、より一般的には約５０〜約１５０
Åの浅い接合部を設ける。極端に浅い接合部を確実に形
成するため、この構造を短時間の高速熱アニール（ＲＴ
Ｐ）にさらすが、これは通常は約８００〜約１２００℃
であり、より一般的には約９００〜約１１００℃の温度
であり、しかも約０．０５〜約１．００分間であり、よ
り一般的には約０．２〜約０．５分間である。シリコン
層７がドーピングなしであるかまたは比較的軽いドーピ
ングが施される場合、選択的シリコン層７を通ってソー
スおよびドレイン領域８内にドーパント・イオンを注入
して、浅い接合部を形成する。シリコン層７に軽いドー
ピングが施される場合、シリコン層７を通るドーパント
・イオンの注入に加え、それからのドーパントを層７を
通ってソースおよびドレイン領域内に押し込むことがで
きる。
【００１７】通常、シリコン用のｐ型ドーパントは、ホ
ウ素、アルミニウム、ガリウム、インジウムである。シ
リコン用の典型的なｎ型ドーパントは、ヒ素、リン、ア
ンチモンである。ドーパントは、通常、約１Ｅ１３〜約
１Ｅ１６原子／ｃｍ2であり、より一般的には約５Ｅ１
３〜約２Ｅ１５原子／ｃｍ2の用量で、しかも約１〜約
２０ｋｅＶのエネルギーで注入する。
ウ素、アルミニウム、ガリウム、インジウムである。シ
リコン用の典型的なｎ型ドーパントは、ヒ素、リン、ア
ンチモンである。ドーパントは、通常、約１Ｅ１３〜約
１Ｅ１６原子／ｃｍ2であり、より一般的には約５Ｅ１
３〜約２Ｅ１５原子／ｃｍ2の用量で、しかも約１〜約
２０ｋｅＶのエネルギーで注入する。
【００１８】次に側壁絶縁層６は、シリコンおよびポリ
シリコンに応じて選択的なエッチング液中でのエッチン
グなどにより、除去することができる。しかし、層６を
除去することは不要であり、所望であればこれは残すこ
とができる。次に、図５に示すように、約７００〜約９
００℃の温度で加熱することにより、露出したシリコン
およびポリシリコンの酸化によって酸化物層９を成長さ
せる。図５に示すように、これは、ゲート３の側壁上に
絶縁側壁スペーサを生成し、キャパシタンスを低減する
ためにソース／ドレイン領域８がゲート導体３とぶつか
る場所にテーパ形の絶縁を生成する。さらに、これによ
り、ソース／ドレイン領域８とゲート導体３との間に比
較的狭い分離および絶縁が確実に形成される。絶縁側壁
スペーサ９は、通常、厚さ約２０〜１００Åである。
シリコンに応じて選択的なエッチング液中でのエッチン
グなどにより、除去することができる。しかし、層６を
除去することは不要であり、所望であればこれは残すこ
とができる。次に、図５に示すように、約７００〜約９
００℃の温度で加熱することにより、露出したシリコン
およびポリシリコンの酸化によって酸化物層９を成長さ
せる。図５に示すように、これは、ゲート３の側壁上に
絶縁側壁スペーサを生成し、キャパシタンスを低減する
ためにソース／ドレイン領域８がゲート導体３とぶつか
る場所にテーパ形の絶縁を生成する。さらに、これによ
り、ソース／ドレイン領域８とゲート導体３との間に比
較的狭い分離および絶縁が確実に形成される。絶縁側壁
スペーサ９は、通常、厚さ約２０〜１００Åである。
【００１９】次に、化学的気相付着法または物理蒸着法
などにより側壁スペーサ９上に第２の絶縁スペーサ１０
を形成する。この絶縁層１０は、二酸化ケイ素または窒
化ケイ素または酸窒化ケイ素にすることができる。この
層は、通常、厚さ約５００〜約２０００Åである。次
に、選択的シリコン７上で選択的に停止するリアクティ
ブ・イオン・エッチングによって、絶縁スペーサ層１０
で覆われていない酸化物層９を除去する。
などにより側壁スペーサ９上に第２の絶縁スペーサ１０
を形成する。この絶縁層１０は、二酸化ケイ素または窒
化ケイ素または酸窒化ケイ素にすることができる。この
層は、通常、厚さ約５００〜約２０００Åである。次
に、選択的シリコン７上で選択的に停止するリアクティ
ブ・イオン・エッチングによって、絶縁スペーサ層１０
で覆われていない酸化物層９を除去する。
【００２０】化学的気相付着法などにより第２の選択的
シリコン１１を付着し成長させる。シリコン層１１はエ
ピタキシャル・シリコン層であり、その結果、露出した
単結晶シリコン表面上に単結晶シリコンが形成される。
このシリコンは、シリコン表面が露出している場所での
み成長するという点で選択的なものである。層１１は、
通常、厚さ１００〜５００Åである。図６を参照のこ
と。
シリコン１１を付着し成長させる。シリコン層１１はエ
ピタキシャル・シリコン層であり、その結果、露出した
単結晶シリコン表面上に単結晶シリコンが形成される。
このシリコンは、シリコン表面が露出している場所での
み成長するという点で選択的なものである。層１１は、
通常、厚さ１００〜５００Åである。図６を参照のこ
と。
【００２１】次に、シリコン層１１の表面上にタングス
テン、チタン、コバルト、またはニッケルなどのシリサ
イド形成金属を付着する。この金属は、通常、真空蒸着
またはスパッタ技法によって付着する。図７を参照のこ
と。この金属はアニールにより下にある単結晶シリコン
と反応して、対応する金属シリサイド１２を形成する。
テン、チタン、コバルト、またはニッケルなどのシリサ
イド形成金属を付着する。この金属は、通常、真空蒸着
またはスパッタ技法によって付着する。図７を参照のこ
と。この金属はアニールにより下にある単結晶シリコン
と反応して、対応する金属シリサイド１２を形成する。
【００２２】所望であれば、接点と配線を形成し、所望
の完成デバイスを提供するために、デバイスを従来の処
理にかけることができる。
の完成デバイスを提供するために、デバイスを従来の処
理にかけることができる。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２４】（１）浅い接合部を有する半導体デバイス
を製作するための方法であって、ソースおよびドレイン
領域とポリシリコン・ゲート領域とを有する半導体基板
を設けるステップと、前記ソースおよびドレイン領域上
に選択的シリコンを付着するステップと、前記ソースお
よびドレイン領域内にドーパントを供給し、浅い接合部
を形成するステップと、前記ゲート領域の側壁上に第１
の絶縁側壁スペーサを形成するステップと、前記第１の
絶縁側壁スペーサ上に第２の絶縁スペーサを形成するス
テップと、前記ソースおよびドレイン領域の上面をシリ
サイド化するステップとを含む方法。 （２）前記選択的シリコン層にドーピングし、前記選択
的シリコンから前記ソースおよびドレイン領域内にドー
パントを押し込むことにより前記浅い接合部を形成す
る、上記（１）に記載の方法。 （３）前記ドーパントを押し込むために短時間の高速熱
アニールを使用するステップを含む、上記（２）に記載
の方法。 （４）前記短時間の高速熱アニールを約８００〜約１２
００℃の温度で約０．０５〜約１分間行う、上記（３）
に記載の方法。 （５）前記選択的シリコン層がドーピングなしであり、
前記ソースおよびドレイン領域内にドーパント・イオン
を注入することにより前記浅い接合部を形成する、上記
（１）に記載の方法。 （６）前記浅い接合部が２００Å未満である、上記
（１）に記載の方法。 （７）前記浅い接合部が約５０〜約１５０Åである、上
記（１）に記載の方法。 （８）露出したシリコンおよび多結晶シリコンの熱酸化
により第１の絶縁側壁スペーサを形成し、前記ソースお
よびドレイン領域が前記ゲート領域とぶつかる場所にテ
ーパ形の絶縁を生成する、上記（１）に記載の方法。 （９）前記第１の絶縁側壁スペーサが厚さ約２０〜約１
００Åである、上記（８）に記載の方法。 （１０）二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、お
よびその混合物からなるグループから前記第２の絶縁側
壁スペーサを選択する、上記（１）に記載の方法。 （１１）前記第２の絶縁側壁スペーサが厚さ約５００〜
約２０００Åである、上記（１０）に記載の方法。 （１２）タングステン、チタン、コバルト、ニッケル、
およびその混合物からなるグループから前記シリサイド
形成金属を選択する、上記（１）に記載の方法。 （１３）前記基板と前記ゲート領域との間のゲート絶縁
をさらに含む、上記（１）に記載の方法。 （１４）前記選択的シリコン層を付着する前に前記ゲー
ト領域の側壁上に側壁絶縁層を設けるステップをさらに
含む、上記（１）に記載の方法。 （１５）前記浅い接合部を形成した後であって前記第１
の絶縁側壁スペーサを形成する前に前記側壁絶縁層を除
去するステップをさらに含む、上記（１４）に記載の方
法。 （１６）前記側壁絶縁層が厚さ約１０〜約３００Åであ
る、上記（１５）に記載の方法。 （１７）前記ゲート領域上に絶縁キャップを設けるステ
ップをさらに含む、上記（１）に記載の方法。 （１８）前記ソースおよびドレイン領域上に前記選択的
シリコンを付着する前に前記絶縁キャップを設ける、上
記（１７）に記載の方法。 （１９）ソースおよびドレイン領域の上の露出した単結
晶シリコン表面上に第２の選択的シリコン層を設けるス
テップをさらに含む、上記（１）に記載の方法。 （２０）前記第２の絶縁スペーサの形成後に前記第２の
選択的シリコン層を設ける、上記（１９）に記載の方
法。 （２１）上記（１）に記載の方法によって得られる半導
体デバイス。
を製作するための方法であって、ソースおよびドレイン
領域とポリシリコン・ゲート領域とを有する半導体基板
を設けるステップと、前記ソースおよびドレイン領域上
に選択的シリコンを付着するステップと、前記ソースお
よびドレイン領域内にドーパントを供給し、浅い接合部
を形成するステップと、前記ゲート領域の側壁上に第１
の絶縁側壁スペーサを形成するステップと、前記第１の
絶縁側壁スペーサ上に第２の絶縁スペーサを形成するス
テップと、前記ソースおよびドレイン領域の上面をシリ
サイド化するステップとを含む方法。 （２）前記選択的シリコン層にドーピングし、前記選択
的シリコンから前記ソースおよびドレイン領域内にドー
パントを押し込むことにより前記浅い接合部を形成す
る、上記（１）に記載の方法。 （３）前記ドーパントを押し込むために短時間の高速熱
アニールを使用するステップを含む、上記（２）に記載
の方法。 （４）前記短時間の高速熱アニールを約８００〜約１２
００℃の温度で約０．０５〜約１分間行う、上記（３）
に記載の方法。 （５）前記選択的シリコン層がドーピングなしであり、
前記ソースおよびドレイン領域内にドーパント・イオン
を注入することにより前記浅い接合部を形成する、上記
（１）に記載の方法。 （６）前記浅い接合部が２００Å未満である、上記
（１）に記載の方法。 （７）前記浅い接合部が約５０〜約１５０Åである、上
記（１）に記載の方法。 （８）露出したシリコンおよび多結晶シリコンの熱酸化
により第１の絶縁側壁スペーサを形成し、前記ソースお
よびドレイン領域が前記ゲート領域とぶつかる場所にテ
ーパ形の絶縁を生成する、上記（１）に記載の方法。 （９）前記第１の絶縁側壁スペーサが厚さ約２０〜約１
００Åである、上記（８）に記載の方法。 （１０）二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、お
よびその混合物からなるグループから前記第２の絶縁側
壁スペーサを選択する、上記（１）に記載の方法。 （１１）前記第２の絶縁側壁スペーサが厚さ約５００〜
約２０００Åである、上記（１０）に記載の方法。 （１２）タングステン、チタン、コバルト、ニッケル、
およびその混合物からなるグループから前記シリサイド
形成金属を選択する、上記（１）に記載の方法。 （１３）前記基板と前記ゲート領域との間のゲート絶縁
をさらに含む、上記（１）に記載の方法。 （１４）前記選択的シリコン層を付着する前に前記ゲー
ト領域の側壁上に側壁絶縁層を設けるステップをさらに
含む、上記（１）に記載の方法。 （１５）前記浅い接合部を形成した後であって前記第１
の絶縁側壁スペーサを形成する前に前記側壁絶縁層を除
去するステップをさらに含む、上記（１４）に記載の方
法。 （１６）前記側壁絶縁層が厚さ約１０〜約３００Åであ
る、上記（１５）に記載の方法。 （１７）前記ゲート領域上に絶縁キャップを設けるステ
ップをさらに含む、上記（１）に記載の方法。 （１８）前記ソースおよびドレイン領域上に前記選択的
シリコンを付着する前に前記絶縁キャップを設ける、上
記（１７）に記載の方法。 （１９）ソースおよびドレイン領域の上の露出した単結
晶シリコン表面上に第２の選択的シリコン層を設けるス
テップをさらに含む、上記（１）に記載の方法。 （２０）前記第２の絶縁スペーサの形成後に前記第２の
選択的シリコン層を設ける、上記（１９）に記載の方
法。 （２１）上記（１）に記載の方法によって得られる半導
体デバイス。
【図１】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
【図２】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
【図３】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
【図４】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
【図５】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
【図６】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
【図７】本発明の実施の形態による処理の様々な段階に
おける本発明による構造の概略図である。
おける本発明による構造の概略図である。
１ 半導体基板 ２ 絶縁層 ３ 導電層 ４ 第２の絶縁層 ５ 第３の絶縁層 ６ 側壁絶縁層 ７ 選択的シリコン層 ８ ソースおよびドレイン領域 ９ 側壁スペーサ １０ 第２の絶縁スペーサ １１ 第２の選択的シリコン層 １２ 金属ケイ化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン＝チェン・シー・ワン アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ ピー・オー・ボ ックス 218 (56)参考文献 特開 平10−242464（ＪＰ，Ａ) 特開 平10−50989（ＪＰ，Ａ) 特開 昭63−115376（ＪＰ，Ａ) 特開 平６−77246（ＪＰ，Ａ) 特開 平６−21449（ＪＰ，Ａ) 特開 平２−222153（ＪＰ，Ａ) 特開 平１−218018（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (20)
- 【請求項１】浅い接合部を有する半導体デバイスを製作
するための方法であって、 ソースおよびドレイン領域とポリシリコン・ゲート領域
とを有する半導体基板を設けるステップと、 前記ソースおよびドレイン領域上に選択的シリコンを付
着するステップと、 前記ソースおよびドレイン領域内にドーパントを供給
し、浅い接合部を形成するステップと、前記ポリシリコン・ゲート領域及び前記選択的シリコン
の熱酸化により前記ポリシリコン・ゲート領域の側壁に
酸化物の第１の絶縁側壁スペーサを成長させると共に前
記選択的シリコンに酸化物層を成長させ、前記ソースお
よびドレイン領域が前記ゲート領域とぶつかる場所にテ
ーパ形の絶縁を生成するステップと、 前記第１の絶縁側壁スペーサ上に第２の絶縁側壁スペー
サを形成するステップと、 前記ソースおよびドレイン領域の上面をシリサイド化す
るステップとを含む方法。 - 【請求項２】前記選択的シリコン層にドーピングし、前
記選択的シリコンから前記ソースおよびドレイン領域内
にドーパントを押し込むことにより前記浅い接合部を形
成する、請求項１に記載の方法。 - 【請求項３】前記ドーパントを押し込むために短時間の
高速熱アニールを使用するステップを含む、請求項２に
記載の方法。 - 【請求項４】前記短時間の高速熱アニールを８００〜１
２００℃の温度で０．０５〜１分間行う、請求項３に記
載の方法。 - 【請求項５】前記選択的シリコン層がドーピングなしで
あり、前記ソースおよびドレイン領域内にドーパント・
イオンを注入することにより前記浅い接合部を形成す
る、請求項１に記載の方法。 - 【請求項６】前記浅い接合部が２００Å未満である、請
求項１に記載の方法。 - 【請求項７】前記浅い接合部が５０〜１５０Åである、
請求項１に記載の方法。 - 【請求項８】前記第１の絶縁側壁スペーサが厚さ２０〜
１００Åである、請求項１に記載の方法。 - 【請求項９】二酸化ケイ素、窒化ケイ素、酸窒化ケイ
素、およびその混合物からなるグループから前記第２の
絶縁側壁スペーサを選択する、請求項１に記載の方法。 - 【請求項１０】前記第２の絶縁側壁スペーサが厚さ５０
０〜２０００Åである、請求項９に記載の方法。 - 【請求項１１】タングステン、チタン、コバルト、ニッ
ケル、およびその混合物からなるグループからシリサイ
ド形成金属を選択する、請求項１に記載の方法。 - 【請求項１２】前記基板と前記ゲート領域との間のゲー
ト絶縁をさらに含む、請求項１に記載の方法。 - 【請求項１３】前記選択的シリコン層を付着する前に前
記ゲート領域の側壁上に側壁絶縁層を設けるステップを
さらに含む、請求項１に記載の方法。 - 【請求項１４】前記浅い接合部を形成した後であって前
記第１の絶縁側壁スペーサを形成する前に前記側壁絶縁
層を除去するステップをさらに含む、請求項１３に記載
の方法。 - 【請求項１５】前記側壁絶縁層が厚さ１０〜３００Åで
ある、請求項１４に記載の方法。 - 【請求項１６】前記ゲート領域上に絶縁キャップを設け
るステップをさらに含む、請求項１に記載の方法。 - 【請求項１７】前記ソースおよびドレイン領域上に前記
選択的シリコンを付着する前に前記絶縁キャップを設け
る、請求項１６に記載の方法。 - 【請求項１８】ソースおよびドレイン領域の上の露出し
た単結晶シリコン表面上に第２の選択的シリコン層を設
けるステップをさらに含む、請求項１に記載の方法。 - 【請求項１９】前記第２の絶縁側壁スペーサの形成後に
前記第２の選択的シリコン層を設ける、請求項１８に記
載の方法。 - 【請求項２０】請求項１に記載の方法によって得られる
半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/236691 | 1999-01-25 | ||
| US09/236,691 US6022771A (en) | 1999-01-25 | 1999-01-25 | Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216386A JP2000216386A (ja) | 2000-08-04 |
| JP3149414B2 true JP3149414B2 (ja) | 2001-03-26 |
Family
ID=22890557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000012253A Expired - Fee Related JP3149414B2 (ja) | 1999-01-25 | 2000-01-20 | 浅い接合部を有する半導体デバイスを製作する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6022771A (ja) |
| JP (1) | JP3149414B2 (ja) |
| KR (1) | KR20000053506A (ja) |
| CN (1) | CN1120525C (ja) |
| DE (1) | DE10002121B4 (ja) |
| TW (1) | TW439190B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6245623B1 (en) * | 1998-11-06 | 2001-06-12 | Advanced Micro Devices, Inc. | CMOS semiconductor device containing N-channel transistor having shallow LDD junctions |
| US6191012B1 (en) * | 1998-12-03 | 2001-02-20 | Advanced Micro Devices | Method for forming a shallow junction in a semiconductor device using antimony dimer |
| KR100347544B1 (ko) * | 1999-02-13 | 2002-08-07 | 주식회사 하이닉스반도체 | 반도체 소자의 접합 제조 방법 |
| JP4932087B2 (ja) * | 2001-01-29 | 2012-05-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6891227B2 (en) * | 2002-03-20 | 2005-05-10 | International Business Machines Corporation | Self-aligned nanotube field effect transistor and method of fabricating same |
| KR20040035088A (ko) * | 2002-10-18 | 2004-04-29 | 삼성전자주식회사 | 스페이서를 갖는 게이트 전극의 형성 방법. |
| KR100621546B1 (ko) | 2003-05-14 | 2006-09-13 | 삼성전자주식회사 | 엘리베이티드 소오스/드레인 구조의 모스트랜지스터 및 그제조방법 |
| JP4945900B2 (ja) * | 2005-01-06 | 2012-06-06 | ソニー株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| JP4867176B2 (ja) * | 2005-02-25 | 2012-02-01 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4945910B2 (ja) * | 2005-03-09 | 2012-06-06 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP4887643B2 (ja) * | 2005-03-24 | 2012-02-29 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP5338042B2 (ja) * | 2007-06-11 | 2013-11-13 | 富士通セミコンダクター株式会社 | 電界効果トランジスタの製造方法 |
| JP2009302317A (ja) * | 2008-06-13 | 2009-12-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8647952B2 (en) | 2010-12-21 | 2014-02-11 | Globalfoundries Inc. | Encapsulation of closely spaced gate electrode structures |
| CN106252405B (zh) * | 2015-06-15 | 2019-04-05 | 北大方正集团有限公司 | 超结结构及其刻蚀方法及具有该超结结构的场效应晶体管 |
| US12165876B2 (en) | 2021-02-07 | 2024-12-10 | Changxin Memory Technologies, Inc. | Method for forming ultra-shallow junction |
| CN112992684A (zh) * | 2021-02-07 | 2021-06-18 | 长鑫存储技术有限公司 | 一种形成超浅结的方法 |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| US4471524A (en) * | 1982-06-01 | 1984-09-18 | At&T Bell Laboratories | Method for manufacturing an insulated gate field effect transistor device |
| US4503601A (en) * | 1983-04-18 | 1985-03-12 | Ncr Corporation | Oxide trench structure for polysilicon gates and interconnects |
| US4663191A (en) * | 1985-10-25 | 1987-05-05 | International Business Machines Corporation | Salicide process for forming low sheet resistance doped silicon junctions |
| US4841347A (en) * | 1985-10-30 | 1989-06-20 | General Electric Company | MOS VLSI device having shallow junctions and method of making same |
| US4826782A (en) * | 1987-04-17 | 1989-05-02 | Tektronix, Inc. | Method of fabricating aLDD field-effect transistor |
| US4873205A (en) * | 1987-12-21 | 1989-10-10 | International Business Machines Corporation | Method for providing silicide bridge contact between silicon regions separated by a thin dielectric |
| US4998150A (en) * | 1988-12-22 | 1991-03-05 | Texas Instruments Incorporated | Raised source/drain transistor |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| JP3285934B2 (ja) * | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5268317A (en) * | 1991-11-12 | 1993-12-07 | Siemens Aktiengesellschaft | Method of forming shallow junctions in field effect transistors |
| US5324684A (en) * | 1992-02-25 | 1994-06-28 | Ag Processing Technologies, Inc. | Gas phase doping of semiconductor material in a cold-wall radiantly heated reactor under reduced pressure |
| US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
| US5571738A (en) * | 1992-09-21 | 1996-11-05 | Advanced Micro Devices, Inc. | Method of making poly LDD self-aligned channel transistors |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
| US5391508A (en) * | 1992-12-21 | 1995-02-21 | Sharp Kabushiki Kaisha | Method of forming semiconductor transistor devices |
| US5466615A (en) * | 1993-08-19 | 1995-11-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application |
| US5395787A (en) * | 1993-12-01 | 1995-03-07 | At&T Corp. | Method of manufacturing shallow junction field effect transistor |
| US5393687A (en) * | 1993-12-16 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making buried contact module with multiple poly si layers |
| US5478776A (en) * | 1993-12-27 | 1995-12-26 | At&T Corp. | Process for fabricating integrated circuit containing shallow junction using dopant source containing organic polymer or ammonium silicate |
| US5413957A (en) * | 1994-01-24 | 1995-05-09 | Goldstar Electron Co., Ltd. | Method for fabricating MOS transistor having source/drain region of shallow junction and silicide film |
| US5439831A (en) * | 1994-03-09 | 1995-08-08 | Siemens Aktiengesellschaft | Low junction leakage MOSFETs |
| US5457060A (en) * | 1994-06-20 | 1995-10-10 | Winbond Electronics Corporation | Process for manufactuirng MOSFET having relatively shallow junction of doped region |
| JP2978736B2 (ja) * | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0878683A (ja) * | 1994-06-30 | 1996-03-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5428240A (en) * | 1994-07-07 | 1995-06-27 | United Microelectronics Corp. | Source/drain structural configuration for MOSFET integrated circuit devices |
| KR0135147B1 (ko) * | 1994-07-21 | 1998-04-22 | 문정환 | 트랜지스터 제조방법 |
| US5432105A (en) * | 1994-09-19 | 1995-07-11 | United Microelectronics Corporation | Method for fabricating self-aligned polysilicon contacts on FET source/drain areas |
| KR0144020B1 (ko) * | 1995-02-24 | 1998-08-17 | 김주용 | 낮은 면저항을 갖는 접합 형성방법 |
| US5536676A (en) * | 1995-04-03 | 1996-07-16 | National Science Council | Low temperature formation of silicided shallow junctions by ion implantation into thin silicon films |
| US5646435A (en) * | 1995-04-04 | 1997-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating CMOS field effect transistors having sub-quarter micrometer channel lengths with improved short channel effect characteristics |
| US5545579A (en) * | 1995-04-04 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains |
| US5624867A (en) * | 1995-05-24 | 1997-04-29 | National Science Council | Low temperature formation of palladium silicided shallow junctions using implant through metal/silicide technology |
| US5569624A (en) * | 1995-06-05 | 1996-10-29 | Regents Of The University Of California | Method for shallow junction formation |
| US5672541A (en) * | 1995-06-14 | 1997-09-30 | Wisconsin Alumni Research Foundation | Ultra-shallow junction semiconductor device fabrication |
| US5650347A (en) * | 1995-07-26 | 1997-07-22 | Lg Semicon Co., Ltd. | Method of manufacturing a lightly doped drain MOS transistor |
| KR0175119B1 (ko) * | 1995-12-06 | 1999-04-01 | 정지택 | 역측벽을 이용한 함몰채널 mosfet의 제조방법 |
| KR0172788B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
| US5677214A (en) * | 1996-09-05 | 1997-10-14 | Sharp Microelectronics Technology, Inc. | Raised source/drain MOS transistor with covered epitaxial notches and fabrication method |
| US5753548A (en) * | 1996-09-24 | 1998-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for preventing fluorine outgassing-induced interlevel dielectric delamination on P-channel FETS |
| US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
| US5766998A (en) * | 1996-12-27 | 1998-06-16 | Vanguard International Semiconductor Corporation | Method for fabricating narrow channel field effect transistors having titanium shallow junctions |
-
1999
- 1999-01-25 US US09/236,691 patent/US6022771A/en not_active Expired - Fee Related
- 1999-12-16 CN CN99126770A patent/CN1120525C/zh not_active Expired - Fee Related
- 1999-12-23 TW TW088122770A patent/TW439190B/zh not_active IP Right Cessation
-
2000
- 2000-01-17 KR KR1020000001947A patent/KR20000053506A/ko not_active Application Discontinuation
- 2000-01-20 JP JP2000012253A patent/JP3149414B2/ja not_active Expired - Fee Related
- 2000-01-20 DE DE10002121A patent/DE10002121B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE10002121A1 (de) | 2000-08-03 |
| JP2000216386A (ja) | 2000-08-04 |
| KR20000053506A (ko) | 2000-08-25 |
| DE10002121B4 (de) | 2006-01-12 |
| TW439190B (en) | 2001-06-07 |
| CN1264166A (zh) | 2000-08-23 |
| CN1120525C (zh) | 2003-09-03 |
| US6022771A (en) | 2000-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5464782A (en) | Method to ensure isolation between source-drain and gate electrode using self aligned silicidation | |
| JP3149414B2 (ja) | 浅い接合部を有する半導体デバイスを製作する方法 | |
| US6806534B2 (en) | Damascene method for improved MOS transistor | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| US7666748B2 (en) | Method of forming amorphous source/drain extensions | |
| US6184097B1 (en) | Process for forming ultra-shallow source/drain extensions | |
| TW445646B (en) | Fabrication method of semiconductor device using selective epitaxial growth | |
| JPH11354651A (ja) | Ｃｍｏｓ自己整合ストラップ状相互接続およびその方法 | |
| JPH10135226A (ja) | 横方向ゲッタリングを用いた半導体素子の製造方法 | |
| US6777298B2 (en) | Elevated source drain disposable spacer CMOS | |
| US6025242A (en) | Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation | |
| US7009258B2 (en) | Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon | |
| US5998273A (en) | Fabrication of semiconductor device having shallow junctions | |
| US5998248A (en) | Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region | |
| EP1186020B1 (en) | A method of manufacturing a semiconductor device | |
| US6117744A (en) | Method of fabricating semiconductor device | |
| US6011272A (en) | Silicided shallow junction formation and structure with high and low breakdown voltages | |
| JP2000058822A (ja) | 半導体装置の製造方法 | |
| JP3581253B2 (ja) | 半導体装置およびその製造方法 | |
| JP2827962B2 (ja) | 半導体装置の製造方法 | |
| KR20000066155A (ko) | 반도체 소자의 얕은 접합 및 실리사이드 형성 방법 | |
| JPH09148568A (ja) | 半導体装置の製造方法 | |
| JP3893997B2 (ja) | 半導体装置の製造方法 | |
| KR100620235B1 (ko) | 타이타늄 실리사이드 제조 방법 | |
| JPH11177103A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |