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CN106252405B - 超结结构及其刻蚀方法及具有该超结结构的场效应晶体管 - Google Patents

超结结构及其刻蚀方法及具有该超结结构的场效应晶体管 Download PDF

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Abstract

本发明公开了超结结构及其刻蚀方法及具有超结结构的场效应晶体管，本发明中，用多晶硅代替超结结构中插入外延层中的P柱或N柱，在外延层与多晶硅之间制备一定厚度的氧化层，并且氧化层厚度随沟槽深度增大而增大，沟槽内填充多晶硅，多晶硅和栅极短接，由于沟槽内的多晶硅和栅极短接，导通时氧化层的侧墙结构附近产生低阻沟道，存在横向电场的横向耗尽和插入，降低了器件的导通电阻，截止时，由于PN结的存在，增大了器件的耐压性，该结构省去了超结器件中PN柱严格的掺杂浓度匹配要求，不需要进行多次外延或注入，在工艺上更方便简单，具有很强的操作性，降低了制造成本。

Description

超结结构及其刻蚀方法及具有该超结结构的场效应晶体管
技术领域
本发明涉及半导体芯片制造领域，更具体涉及超结结构及其刻蚀方法及具有该超结结构的场效应晶体管。
背景技术
垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
传统功率绝缘栅场效应晶体管MOSFET通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，这带来的直接后果是导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系,这个关系被称为“硅极限”。“超结”VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结MOSFET采用交替的P-N-结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结MOSFET的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿，达到提高击穿电压并降低导通电阻的目的。两种结构的飘移层示意图如图12、13所示，图中1表示衬底，2表示N型区域，11表示P型区域。
超结MOSFET是利用复飘移层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果，其前提条件就是电荷平衡。因此，超结技术从诞生开始,它的制造工艺就是围绕如何制造电荷平衡的N柱和P柱进行的。目前使用的制造技术主要有：多次外延和注入技术，深槽刻蚀和填槽技术。
使用深槽刻蚀和填槽技术形成超结结构的过程中，由于实际刻蚀出的槽的侧壁往往不是完全垂直的，而是存在一定的倾斜度，这种倾斜会导致电荷的失衡，从而导致击穿电压下降。例如：当斜度为0时,电荷平衡，最高电场在P柱N柱的PN结，所以击穿点应该发生在P柱N柱的PN结；当侧壁倾斜为负角度时，N柱中有多余的电荷，P柱被完全耗尽后这部分多余电荷只能转向去耗尽体区的P型离子，从而会增强靠近体区处PN结的电场；当侧壁倾斜为正角度时，P柱中有多余的电荷，这部分电荷会与n+衬底耗尽，会增强P柱底部的电场，而此处本来就存在电场峰值，从而使击穿电压下降。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是如何在提高功率型场效应晶体管的耐压性的同时，降低导通电阻。
(二)技术方案
为了解决上述技术问题，本发明提供了一种超结结构，所述超结结构包括：
衬底；
外延层，位于所述衬底上，所述外延层包括多个沟槽，每个所述沟槽为侧边和短底边有所述氧化层的倒梯形截面，所述沟槽中填充有多晶硅，在每个所述沟槽的侧边，所述氧化层的宽度向上逐渐变窄；所述外延层还包括与所述衬底中载流子类型不同的第一注入区和与所述衬底中载流子类型相同第二注入区，所述第一注入区位于所述外延层上部、所述沟槽之外的区域，所述第二注入区位于所述第一注入区内并与对应的所述沟槽的两侧壁相连；
多个介质层，每个所述介质层与所述沟槽内多晶硅的上表面相连，并且部分覆盖位于对应所述沟槽两侧的第二注入区；
金属层，所述金属层覆盖所述介质层、第一注入区以及第二注入区的上表面。
优选地，所述沟槽与所述衬底接触。
一种具有超结结构的场效应晶体管，所述晶体管具有权利要求1或2所述的超结结构。
一种倾斜氧化层超结结构的刻蚀方法，所述方法包括以下步骤：
S1、在衬底上制备外延层；
S2、在所述外延层上形成多个沟槽，所述沟槽的侧壁和底部包括氧化层，所述沟槽中填充有多晶硅；
S3、使用刻蚀溶液对所述沟槽进行刻蚀，所述刻蚀溶液对所述多晶硅的刻蚀速度大于对所述氧化层的刻蚀速度，从而使所述沟槽形成侧边和短底边保留有氧化层的倒梯形截面；
S4、在所述沟槽中第二次填充多晶硅；
S5、在位于所述外延层上部、所述沟槽之外的区域制备与所述衬底中载流子类型不同的第一注入区；
S6、在所述第一注入区内、与所述沟槽的两侧壁连接的位置制备与所述衬底中载流子类型相同的第二注入区；
S7、在每个所述沟槽内多晶硅的上表面制备介质层，每个所述介质层部分覆盖位于对应所述沟槽两侧的第二注入区；
S8、在所述介质层、第一注入区以及第二注入区的上表面制备金属层。
优选地，所述步骤S2具体包括：
S21、在所述外延层中通过刻蚀形成多个所述沟槽；
S22、在所述外延层的表面和每个所述沟槽中制备连续的氧化层；
S23、在所述氧化层上形成多晶硅；
S24、进行刻蚀，使不设置有沟槽的所述外延层的表面以及与所述外延层的表面平齐的所述氧化层和多晶硅露出；
S25、设置光刻胶来覆盖所述氧化层和外延层，并在所述多晶硅表面形成刻蚀窗口。
优选地，所述步骤S3中通过所述刻蚀窗口对所述沟槽进行刻蚀；
进行所述步骤S4之前首先去除所述光刻胶。
优选地，所述步骤S4具体为：
S41、在所述外延层的表面、氧化层的表面以及每个所述沟槽中填充多晶硅；
S42、进行刻蚀，使不设置有沟槽的所述外延层的表面以及与不设置有沟槽的所述外延层的表面平齐的所述氧化层和多晶硅露出。
优选地，所述沟槽底部与所述衬底接触。
优选地，所述步骤S21、S24、S42中，均通过干法刻蚀进行刻蚀操作。
优选地，所述步骤S6中，使用光刻胶作为掩膜，进行所述第二注入区的注入操作。
(三)有益效果
本发明提供了超结结构及其刻蚀方法及具有该超结结构的场效应晶体管，本发明中，用多晶硅代替插入超结结构外延层中的P柱或N柱，在外延层与多晶硅之间制备一定厚度的氧化层，并且氧化层宽度随沟槽深度增大而增大，氧化层宽度越大耐压性越大，与关断时外延层电压由下向上逐渐变小的趋势相符，所以会增大超结结构的耐压性；关断时由于存在横向的电场，使外延层的载流子减少，也增大了超结结构的耐压性，优选地沟槽底部与衬底接触，因为与衬底接触的外延层的承受的电压最大，所以此处的氧化层最后，使超结结构的耐压性更好；
另外，多晶硅与栅极短接，导通时氧化层的侧墙结构附近产生低阻沟道，存在横向电场的横向耗尽和插入，降低了器件的导通电阻；，该结构省去了超结器件中PN柱严格的掺杂浓度匹配要求，不需要进行多次外延或注入，在工艺上更方便简单，具有很强的操作性，降低了制造成本。
附图说明
图1是本发明的超结结构刻蚀方法流程图；
图2是利用本发明的方法中步骤S21进行刻蚀后的超结结构的结构示意图；
图3是利用本发明的方法中步骤S22制备连续的氧化层后的超结结构的结构示意图；
图4是利用本发明的方法中步骤S23形成多晶硅后的超结结构的结构示意图；
图5是利用本发明的方法中步骤S24进行刻蚀后的超结结构的结构示意图；
图6是利用本发明的方法中步骤S25形成刻蚀窗口后的超结结构的结构示意图；
图7是利用本发明的方法中步骤S3进行刻蚀后的超结结构的结构示意图；
图8是利用本发明的方法中步骤S41填充多晶硅后的超结结构的结构示意图；
图9是利用本发明的方法中步骤S42刻蚀后并利用步骤S5形成第一注入区后的超结结构的结构示意图；
图10是利用本发明的方法中步骤S6形成第二注入区后的超结结构的结构示意图；
图11是利用本发明的方法中步骤S7形成介质层并利用步骤S8形成金属层后的超结结构的结构示意图；
图12是现有技术中传统功率绝缘栅场效应晶体管结构示意图；
图13是现有技术中超结绝缘栅场效应晶体管结构示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
本发明提供了一种超结结构，如图11所示，所述超结结构包括：衬底2；外延层1，位于所述衬底2上，所述外延1包括多个沟槽，每个所述沟槽为侧边和短底边有所述氧化层3的倒梯形截面，所述沟槽中填充有多晶硅4，在每个所述沟槽的侧边，所述氧化层的宽度向上逐渐变窄；所述外延层1还包括与所述衬底2中载流子类型不同的第一注入区6和与所述衬底2中载流子类型相同第二注入区7，所述第一注入区6位于所述外延层1上部、所述沟槽之外的区域，所述第二注入区7位于所述第一注入区6内并与对应的所述沟槽的两侧壁相连；
多个介质层8，每个所述介质层8与所述沟槽内多晶硅4的上表面相连，并且部分覆盖位于对应所述沟槽两侧的第二注入区7；
金属层9，所述金属层9覆盖所述介质层8、第一注入区6以及第二注入区7的上表面。
优选地，所述沟槽与所述衬底2接触，所述氧化层随深沟槽深度增加而增加，因为在所述超结结构截止时，深沟槽的底部承受的电压最大，此处氧化层最厚，所以能承受的电压最大，提高了超结结构的耐压性。所述沟槽的底部也可不与所述硅衬底接触，只是此种结构的耐压性不如沟槽的底部与所述硅衬底接触这种结构的耐压性能高。
本发明还公开了一种具有超结结构的场效应晶体管，所述晶体管具有上述超结结构。
图1是本发明的超结结构刻蚀方法流程图，所述方法包括以下步骤：
S1、在衬底2上制备外延层1；
S2、在所述外延层1上形成多个沟槽，所述沟槽的侧壁和底部包括氧化层3，所述沟槽中填充有多晶硅4；
S3、使用刻蚀溶液对所述沟槽进行刻蚀，所述刻蚀溶液对所述多晶硅的刻蚀速度大于对所述氧化层的刻蚀速度，从而使所述沟槽形成侧边和短底边保留有氧化层的倒梯形截面，如图7所示；
S4、在所述沟槽中第二次填充多晶硅4；
S5、在位于所述外延层1上部、所述沟槽之外的区域制备与所述衬底2中载流子类型不同的第一注入区6，并进行热退火处理，如图9所示；
S6、在所述第一注入区6内、与所述沟槽的两侧壁连接的位置制备与所述衬底2中载流子类型相同的第二注入区7，如图10所示；
S7、在每个所述沟槽内多晶硅4的上表面制备介质层8，每个所述介质层8部分覆盖位于对应所述沟槽两侧的第二注入区7，如图11所示；
S8、在所述介质层8、第一注入区6以及第二注入区7的上表面制备金属层9。
所述步骤S2具体包括：
S21、在所述外延层1中通过刻蚀形成多个所述沟槽，如图2所示；
S22、在所述外延层1的表面和每个所述沟槽中制备连续的氧化层3，如图3所示；
S23、在所述氧化层3上形成多晶硅4，如图4所示；
S24、进行刻蚀，使不设置有沟槽的所述外延层1的表面以及与所述外延层1的表面平齐的所述氧化层3和多晶硅4露出，如图5所示；
S25、设置光刻胶来覆盖所述氧化层3和外延层1，并在所述多晶硅4表面形成刻蚀窗口，如图6所示。
所述步骤S3中通过所述刻蚀窗口对所述沟槽进行刻蚀；进行所述步骤S4之前首先去除所述光刻胶。
所述步骤S4具体为：
S41、在所述外延层1的表面、氧化层3的表面以及每个所述沟槽中填充多晶硅4，如图8所示；
S42、进行刻蚀，使不设置有沟槽的所述外延层1的表面以及与不设置有沟槽的所述外延层1的表面平齐的所述氧化层3和多晶硅4露出，如图9所示。
优选地，所述沟槽底部与所述衬底接触。
所述步骤S21、S24、S42中，均通过干法刻蚀进行刻蚀操作。干法刻蚀为：干法刻蚀是用等离子体进行薄膜刻蚀的技术。当气体以等离子体形式存在时，它具备两个特点：一方面等离子体中的这些气体化学活性比常态下时要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以更快地与材料进行反应，实现刻蚀去除的目的；另一方面，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。因此，干法刻蚀是晶圆片表面物理和化学两种过程平衡的结果。
所述步骤S6中，使用光刻胶作为掩膜，进行所述第二注入区的注入操作。
氧化层，通过热氧化制备，
所述步骤S3中，采用湿法刻蚀进行操作，刻蚀溶液对所述多晶硅4的刻蚀速度优选地大于对所述氧化层3的刻蚀速度的十倍，最终形成的侧壁氧化层斜率由刻蚀速率比决定，从而使所述沟槽形成侧边和短底边保留有氧化层的倒梯形截面。
所述湿法刻蚀将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。简单来说，就是中学化学课中化学溶液腐蚀的概念，它是一种纯化学刻蚀，具有优良的选择性，刻蚀完当前薄膜就会停止，而不会损坏下面一层其他材料的薄膜。
所述介质层为绝缘层，用于将与多晶硅短接的栅极以及与金属层短接的源极隔离分开。所述硅衬底与漏极短接，所述多晶硅与栅极短接，所述金属层与源极短接。
所述步骤S25中，通过光刻形成所述刻蚀窗口，光刻(photoetching)是通过一系列生产步骤，将晶圆表面薄膜的特定部分除去的工艺，光刻生产的目标是根据设计的要求，生成尺寸精确的特征图形，并且在晶圆表面的位置正确且与其它部件(parts)的关联正确。
所述步骤S6中，使用光刻胶作为掩膜，进行第二注入区的注入操作。所述光刻胶，又称光致抗蚀剂，由感光树脂、增感剂和溶剂三种主要成分组成的对光敏感的混合液体。感光树脂经光照后，在曝光区能很快地发生光固化反应，使得这种材料的物理性能，特别是溶解性、亲合性等发生明显变化。经适当的溶剂处理，溶去可溶性部分，得到所需图像。在半导体制造中，采用光刻技术，用于这些步骤的图形“底片”称为掩膜(也称作“掩模”)，其作用是：在硅片上选定的区域中对一个不透明的图形模板掩膜，继而下面的腐蚀或扩散将只影响选定的区域。
上述衬底若为N型衬底，则第一注入区则为P型注入区，第二注入区则为N型注入区；反之，若衬底为P型衬底，则第一注入区则为N型注入区，第二注入区则为P型注入区。
本发明的超结结构，由于沟槽内的多晶硅和栅极短接，器件导通时氧化层的侧墙结构附近产生低阻沟道，存在横向电场的横向耗尽和插入，类似PN柱的超结器件的结构，降低了导通电阻；关断时由于存在横向的电场，使外延层的载流子减少，也提高了超结结构的耐压性。
以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种倾斜氧化层超结结构的刻蚀方法，其特征在于，所述方法包括以下步骤：
S1、在衬底上制备外延层；
S2、在所述外延层上形成多个沟槽，所述沟槽的侧壁和底部包括氧化层，所述沟槽中填充有多晶硅；
S3、使用刻蚀溶液对所述沟槽进行刻蚀，所述刻蚀溶液对所述多晶硅的刻蚀速度大于对所述氧化层的刻蚀速度，从而使所述沟槽形成侧边和短底边保留有氧化层的倒梯形截面；
S4、在所述沟槽中第二次填充多晶硅；
S5、在位于所述外延层上部、所述沟槽之外的区域制备与所述衬底中载流子类型不同的第一注入区；
S6、在所述第一注入区内、与所述沟槽的两侧壁连接的位置制备与所述衬底中载流子类型相同的第二注入区；
S7、在每个所述沟槽内多晶硅的上表面制备介质层，每个所述介质层部分覆盖位于对应所述沟槽两侧的第二注入区；
S8、在所述介质层、第一注入区以及第二注入区的上表面制备金属层。
2.根据权利要求1所述的方法，其特征在于，所述步骤S2具体包括：
S21、在所述外延层中通过刻蚀形成多个所述沟槽；
S22、在所述外延层的表面和每个所述沟槽中制备连续的氧化层；
S23、在所述氧化层上形成多晶硅；
S24、进行刻蚀，使不设置有沟槽的所述外延层的表面以及与所述外延层的表面平齐的所述氧化层和多晶硅露出；
S25、设置光刻胶来覆盖所述氧化层和外延层，并在所述多晶硅表面形成刻蚀窗口。
3.根据权利要求2所述的方法，其特征在于，所述步骤S3中通过所述刻蚀窗口对所述沟槽进行刻蚀；
进行所述步骤S4之前首先去除所述光刻胶。
4.根据权利要求3所述的方法，其特征在于，所述步骤S4具体为：
S41、在所述外延层的表面、氧化层的表面以及每个所述沟槽中填充多晶硅；
S42、进行刻蚀，使不设置有沟槽的所述外延层的表面以及与不设置有沟槽的所述外延层的表面平齐的所述氧化层和多晶硅露出。
5.根据权利要求4所述的方法，其特征在于，所述沟槽底部与所述衬底接触。
6.根据权利要求5所述的方法，其特征在于，所述步骤S21、S24、S42中，均通过干法刻蚀进行刻蚀操作。
7.根据权利要求6所述的方法，其特征在于，所述步骤S6中，使用光刻胶作为掩膜，进行所述第二注入区的注入操作。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106707715B (zh) * 2017-01-11 2019-05-21 中国科学院长春光学精密机械与物理研究所 一种半导体器件及其制作方法
CN107302023A (zh) * 2017-07-13 2017-10-27 深圳市金誉半导体有限公司 超结型沟槽功率mosfet器件及其制备方法
CN109427883A (zh) * 2017-08-23 2019-03-05 深圳市敦为技术有限公司 一种新型氧化硅层辅助耗尽超结结构的制造方法
CN109300967B (zh) * 2018-11-21 2020-06-19 京东方科技集团股份有限公司 一种显示基板的制作方法及显示基板、显示装置
CN114784132B (zh) * 2022-04-18 2023-06-27 杭州电子科技大学 一种碳化硅微沟槽中子探测器结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
WO2011087994A2 (en) * 2010-01-12 2011-07-21 Maxpower Semiconductor Inc. Devices, components and methods combining trench field plates with immobile electrostatic charge
CN102263030B (zh) * 2010-05-25 2013-04-10 北大方正集团有限公司 一种沟槽型功率器件的制备方法

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