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JPH0878683A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JPH0878683A
JPH0878683A JP7120229A JP12022995A JPH0878683A JP H0878683 A JPH0878683 A JP H0878683A JP 7120229 A JP7120229 A JP 7120229A JP 12022995 A JP12022995 A JP 12022995A JP H0878683 A JPH0878683 A JP H0878683A
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JP
Japan
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film
substrate
semiconductor device
insulating film
sidewall
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Pending
Application number
JP7120229A
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English (en)
Inventor
Takashi Yoshitomi
富 崇 吉
Hiroshi Iwai
井 洋 岩
Tatsuya Oguro
黒 達 也 大
Masanobu Saito
藤 雅 伸 斎
Hisayo Momose
瀬 寿 代 百
Tamashiro Ono
野 瑞 城 小
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to KR1019950018160A priority patent/KR100376235B1/ko
Priority to DE19524027A priority patent/DE19524027C2/de
Priority to US08/497,554 priority patent/US5780901A/en
Publication of JPH0878683A publication Critical patent/JPH0878683A/ja
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Abstract

(57)【要約】 【目的】 短チャネル効果を抑制するとともに可及的に
高い電流駆動力を得ることを可能にする。 【構成】 半導体基板１１と、この基板の表面に形成さ
れたゲート絶縁膜１３ａと、このゲート絶縁膜の上に形
成されたゲート電極１３と、このゲート電極及び前記ゲ
ート絶縁膜の側壁に形成された側壁絶縁膜１４と、この
側壁絶縁膜に隣接して形成された側壁導電体膜１５と、
前記ゲート電極の両側の前記側壁導電体膜、この側壁導
電体膜下の基板の表面領域１６ａ、及び半導体基板のう
ち前記側壁導電体膜に隣接する表面領域に形成されたソ
ース・ドレイン領域１６と、を備え、前記側壁電導体膜
の表面を始点とする前記基板の深さ方向への不純物濃度
が所定深さにおいて一の最大値を示し、かつ前記所定深
さより深くでは減少するよう形成されていることを特徴
とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に高速動作可能な半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化が進
み、これに伴い素子の微細化が著しい。これらの素子の
うちＭＩＳＦＥＴでは、短チャネル効果によるソースお
よびドレイン間のパンチスルー現象が問題となってい
る。この問題を解決すべく従来ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が提案されている。
【０００３】以下に、図２０を用いて、本発明の従来技
術であるＬＤＤ構造のＭＯＳＦＥＴについて説明する。
【０００４】このＭＯＳＦＥＴは、以下の様にして形成
される。
【０００５】まずシリコン基板１上にフィールド酸化膜
による素子分離領域２、ゲート酸化膜５、ゲートポリシ
リコン膜６、さらにゲートポリシリコン膜６上にＳｉＯ
2 膜７を形成する。次に基板１上にＢＦ2 を２０ＫｅＶ
の加速で１×１０14cm-2イオン注入し、ＬＤＤ構造の低
濃度イオン注入領域４ｂを形成する。その後、基板全面
にＳｉＯ2 膜を１００ｎｍ堆積した後、ＲＩＥ法により
ＳｉＯ2 膜を１００ｎｍエッチングする条件で行うこと
により、ゲートポリシリコン膜６の両側側面にＳｉＯ2
側壁１０を１００ｎｍの幅で形成する。更にＢＦ2 を３
０ＫｅＶの加速で１×１０15cm-2イオン注入し高濃度イ
オン注入領域４ａを形成する。その後、ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を１０００
℃、１０秒行うことによりイオン注入法により導入した
不純物を活性化させソースおよびドレイン拡散層とす
る。その後、基板全面に高融点金属膜、例えばＴｉ膜を
スパッタリング法により堆積したのち、ＲＴＡ法により
基板のＳｉと反応させ、チタンシリサイドとし、その後
未反応のＴｉを硫酸過水系の処理で除去する。以上によ
り、基板表面が露出した高濃度イオン注入領域４ａにの
み選択的に金属シリサイド膜４ｃを形成する。
【０００６】最後に基板１の表面に層間絶縁膜８を堆積
し、コンタクト用の開口を形成した後ソースおよびドレ
イン電極９を配線することでＭＯＳＦＥＴが完成する。
【０００７】このＬＤＤ構造のＭＯＳＦＥＴはソースお
よびドレイン間のチャネル領域に低濃度イオン注入領域
４ｂを形成することでドレイン電界を緩和し、耐圧をあ
げるとともに、短チャネル効果を防止しようとするもの
である。又、低抵抗化のためソースおよびドレイン拡散
層４ａの表面には抵抗の低い金属シリサイド膜４ｃが形
成される。
【０００８】
【発明が解決しようとする課題】ここで、上述の短チャ
ネル効果の抑制作用は低濃度領域４ｂの接合の深さに大
きく依存し、接合を浅くすると短チャネル効果は抑制で
きる傾向にある。しかし、前述のようにイオン注入及び
拡散によってソースおよびドレインを形成する場合に
は、接合を浅くすることと不純物濃度の高濃度化の両立
は困難であるため低濃度領域４ｂの寄生抵抗が増大し、
電流駆動力は低下する。即ち、ＬＤＤ構造は短チャネル
効果を抑制しようとすれば電流駆動力を犠牲にせねばら
なず、逆に大きな電流駆動力を得ようとすれば、短チャ
ネル効果が増大するといった問題がある。
【０００９】これに対して、最近、図２１に示すように
ゲート電極側壁１０にＢＳＧ膜等の固相拡散源となる膜
を形成し、そこからの固相拡散で高濃度であり、かつ浅
いソースおよびドレイン拡散層を形成するＳＰＤＤ（Ｓ
ｏｌｉｄ Ｐｈａｓｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉ
ｎ）構造も提案されている。このＳＰＤＤ構造のＭＯＳ
ＦＥＴは、従来のＬＤＤ構造のものに比べて、浅くしか
も低抵抗のソースおよびドレイン領域が実現可能となる
が、ゲート長が０．２μｍ以下のものに対しては低抵抗
化が不十分であるという問題がある。
【００１０】また、ホットキャリア耐性を向上させる目
的のために、ＬＤＤ構造のＭＯＳＦＥＴにおいて低濃度
領域上に直接接触するように導電体側壁を設けることも
提案されている。しかしこの構造のＭＯＳＦＥＴにおい
ても、ＬＤＤ構造の低濃度領域は高抵抗であり、上記導
電体側壁が短チャネル効果と電流駆動力に寄与しないた
め、短チャネル効果を抑制しようとすれば電流駆動力を
犠牲にしなければならないという問題は依然として存在
する。
【００１１】又、図２２（ａ）に示すようにゲートポリ
シリコン膜６を低抵抗化するため、ソースおよびドレイ
ン上に金属シリサイド膜を形成する時に、ゲート表面に
も同じ金属シリサイド膜４ｃを形成することも試みられ
ているが、この場合、金属シリサイド膜の抵抗率はゲー
トポリシリコン膜６の幅の縮小に伴い増大する。図２２
（ｂ）に例としてＴｉＳｉ2 のシート抵抗（＝（抵抗
率）／（膜厚））のポリシリコン幅依存性を示す。ポリ
シリコン膜６の幅が２．０μｍ以下となるとシート抵抗
はゆるやかに増大し始め、０．５μｍ以下となると急激
に増大するのがわかる。
【００１２】この現象は細線効果と呼ばれ、ゲート電極
あるいはソースおよびドレイン電極をゲートあるいはソ
ースおよびドレイン拡散層から引き出したシリコンに層
上に金属シリサイド膜を形成する場合の大きな問題であ
る。
【００１３】この細線効果を回避するためゲート部等の
反応面積が小さい部分では金属シリサイド膜を用いず、
金属膜を用いることが検討されている。金属膜は多結晶
シリコン膜に比べ低抵抗であり、電流駆動力の点からも
半導体装置に用いることは望ましい。ところが、金属は
酸によりエッチングされるため、金属膜形成後にレジス
ト剥離のための硫酸過水系等の酸を含む溶液の処理を行
えなくなるという問題がある。このため、金属シリサイ
ド膜に代え、金属膜を用いることは困難であった。
【００１４】本発明は上記事情を考慮してなされたもの
であって、短チャネル効果を抑制するとともに可及的に
高い電流駆動力を得ることのできる半導体装置及びその
製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】第１の発明による半導体
装置の第１の態様は、半導体基板と、この基板の表面に
形成されたゲート絶縁膜と、このゲート絶縁膜の上に形
成されたゲート電極と、このゲート電極及び前記ゲート
絶縁膜の側壁に形成された側壁絶縁膜と、この側壁絶縁
膜に隣接して形成された側壁導電体膜と、前記ゲート電
極の両側の前記側壁導電体膜、この側壁導電体膜下の基
板の表面領域、及び前記基板のうち前記側壁導電体膜に
隣接する表面領域に形成されたソース・ドレイン領域
と、を備え、前記側壁電導体膜の表面を始点とする前記
基板の深さ方向への不純物濃度が所定深さにおいて一の
最大値を示し、かつ前記所定深さより深いところでは減
少するよう形成されていることを特徴とする。
【００１６】また第１の発明による半導体装置の第２の
態様は、半導体基板と、この基板の表面に形成されたゲ
ート絶縁膜と、このゲート絶縁膜の上に形成されたゲー
ト電極と、このゲート電極及び前記ゲート絶縁膜の側壁
に形成された側壁絶縁膜と、この側壁絶縁膜に隣接して
形成された側壁導電体膜と、前記側壁導電体膜、この側
壁導電体膜下の基板の表面領域、及び前記基板のうち前
記側壁導電体膜に隣接する表面領域に形成されたソース
・ドレイン領域とを備え、前記側壁導電体膜と前記基板
の界面領域の不純物濃度は３×１０19／cm3 以上であ
り、前記ゲート絶縁膜近傍の前記基板における前記ソー
ス・ドレイン領域の接合深さは１００ｎｍ以下であるこ
とを特徴とする。
【００１７】また第１の発明による半導体装置の第３の
態様は、半導体基板と、この基板の表面に形成されたゲ
ート絶縁膜と、このゲート絶縁膜の上に形成されたゲー
ト電極と、このゲート電極及び前記ゲート絶縁膜の側壁
に形成された側壁絶縁膜と、この側壁絶縁膜に隣接して
形成された側壁導電体膜と、前記ゲート電極の両側の前
記側壁導電体膜、この側壁導電体膜下の基板の表面領
域、及び前記基板のうち前記側壁導電体膜に隣接する表
面領域に形成されたソース・ドレイン領域とを備え、前
記側壁導電体膜及びこの側壁電導体膜下の前記基板の表
面領域に形成された前記ソース・ドレイン領域の比抵抗
は３００Ω・μｍ以下であることを特徴とする。
【００１８】また第１の発明による半導体装置の第４の
態様は、第１乃至第３の態様のいずれかの半導体装置に
おいて、前記ソース・ドレイン領域は、前記基板表面の
前記ゲート絶縁膜の端部に至るように形成されたことを
特徴とする。
【００１９】また第１の発明による半導体装置の第５の
態様は、第１乃至第４の態様のいずれかの半導体装置に
おいて、前記側壁導電体膜及びこの側壁導電体膜下の基
板に形成されたソース・ドレイン領域の不純物濃度は前
記側壁導電体膜に隣接する基板の表面領域に形成された
ソース・ドレイン領域の不純物濃度と等しいか、もしく
はこれよりも高濃度であることを特徴とする。
【００２０】また第１の発明による半導体装置の第６の
態様は、第１乃至第５の態様のいずれかの半導体装置に
おいて、前記側壁導電体膜は単結晶半導体膜であること
を特徴とする。
【００２１】また第１の発明による半導体装置の第７の
態様は、第１乃至第５の態様のいずれかの半導体装置に
おいて、前記側壁導電体膜は多結晶半導体膜であること
を特徴とする。
【００２２】また第１の発明による半導体装置の第８の
態様は、第１乃至第５の態様のいずれかの半導体装置に
おいて、前記側壁導電体膜は金属膜であることを特徴と
する。
【００２３】また第１の発明による半導体装置の第９の
態様は、第１乃至第７の態様のいずれかの半導体装置に
おいて、前記ソース・ドレイン領域の表面には金属シリ
サイド膜が形成されることを特徴とする。
【００２４】また第１の発明による半導体装置の第１０
の態様は、第１乃至第９の態様のいずれかの半導体装置
において、前記ゲート電極はシリコン層と、このシリコ
ン層の表面領域に形成された金属シリサイド層あるいは
前記シリコン層上に形成された金属層とからなる積層構
造を有していることを特徴とする。
【００２５】また第１の発明による半導体装置の第１１
の態様は、第１０の態様の半導体装置において、前記金
属シリサイド層あるいは前記金属層上に形成された半導
体層を備えていることを特徴とする。
【００２６】また第１の発明による半導体装置の第１２
の態様は、半導体基板と、この基板の表面に形成された
ゲート絶縁膜と、このゲート絶縁膜の上に形成されたシ
リコン層及びこのシリコン層上に形成された金属層との
積層膜をシリサイド化した後、ゲート長を０．６μｍ以
下に加工したゲート電極と、前記半導体基板表面の前記
ゲート電極の両側に形成されたソース・ドレイン領域
と、を備えていることを特徴とする。
【００２７】また第１の発明による半導体装置の第１３
の態様は、第１２の態様の半導体装置において、シリサ
イド化された前記積層膜の上に形成された半導体層を備
えていることを特徴とする。
【００２８】また第２の発明による半導体装置の製造方
法の第１の態様は、半導体基板表面にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上にゲート電極を形成
する工程と、前記半導体基板全面に絶縁膜を形成して異
方性エッチングを行うことにより前記ゲート電極および
前記ゲート絶縁膜の側壁に側壁絶縁膜を形成する工程
と、前記半導体基板全面に導電体膜を形成して異方性エ
ッチングを行うことにより、前記側壁絶縁膜に隣接した
側壁導電体膜を形成する工程と、イオン注入して前記ゲ
ート電極の両側の前記導電体膜及び前記基板のうち前記
側壁導電体膜に隣接する表面領域にソース・ドレイン領
域を形成する工程と、熱処理を行って前記ソース・ドレ
イン領域内の不純物を活性化するとともに、拡散によっ
て前記ソース・ドレイン領域の一部を形成する工程と、
を備えていることを特徴とする。
【００２９】また第２の発明による半導体装置の製造方
法の第２の態様は第１の態様の製造方法において、前記
拡散の工程により、前記導電体膜下から前記ゲート絶縁
膜端部に至る前記基板の表面領域に、前記ソース・ドレ
イン領域の一部を形成することを特徴とする。
【００３０】また第２の発明による半導体装置の製造方
法の第３の態様は第１または第２の態様の製造方法にお
いて、前記側壁絶縁縁膜の厚さは前記拡散の横方向の長
さにほぼ等しくなるように形成されることを特徴とする
請求項１４または１５記載の半導体装置の製造方法。
【００３１】また第２の発明による半導体装置の製造方
法の第４の態様は、第１乃至第３の態様のいずれかの製
造方法において、前記ソースおよびドレイン領域の表面
に金属シリサイド膜を形成する工程を更に備えているこ
とを特徴とする。
【００３２】また第２の発明による半導体装置の製造方
法の第５の態様は、第１乃至第４の態様のいずれかの製
造方法において、前記導電体膜を非晶質もしくは多結晶
状態で前記基板全面に形成することを特徴とする。
【００３３】また第２の発明による半導体装置の製造方
法の第６の態様は、第１乃至第５の態様のいずれかの製
造方法において前記導電体膜は異方性エッチングする前
に不純物が添加された状態とすることを特徴とする。
【００３４】また第２の発明による半導体装置の製造方
法の第７の態様は、表面に金属膜が形成された半導体基
板表面にカーボン膜を形成する工程と、その後、前記基
板表面領域にレジスト膜のマスクを形成する工程と、イ
オンを注入する工程と、を備えていることを特徴とす
る。
【００３５】また第２の発明による半導体装置の製造方
法の第８の態様は、第一導電型領域および第二導電型領
域を有する半導体基板表面にゲート絶縁膜を形成する工
程と、このゲート絶縁膜を介して前記第一および第二導
電型領域上にそれぞれ金属ゲート電極を形成する工程
と、前記金属ゲート電極の側壁を含む前記半導体基板表
面にカーボン膜を形成する工程と、その後、前記第一ま
たは第二導電型領域の一方に形成された前記ゲート電極
の表面を含む半導体基板の表面領域にレジスト膜を形成
する工程と、前記レジスト膜をマスクに前記第一または
第二導電型領域の他方のゲート電極の両側にイオン注入
を行い、ソースおよびドレイン領域を形成する工程と、
前記レジスト膜を、前記カーボン膜が除去されない溶液
により除去する工程と、前記カーボン膜を炭化すること
により除去する工程と、を備えていることを特徴とする
半導体装置の製造方法。
【００３６】
【作用】上述のように構成された第１の発明の半導体装
置の第１の態様によれば、ソースおよびドレイン領域
の、側壁導電体膜の表面を始点とする基板の深さ方向へ
の不純物濃度は所定深さで最大となり、この最大となる
点から深くなるにつれて減少するように分布する。これ
により、側壁導電体膜とこの導電体膜下のゲート電極近
傍の不純物拡散層中にはＬＤＤ構造のような基板表面か
らのイオン注入によって形成される不純物濃度が極端に
低くなる、高抵抗となる領域が存在しないのでドレイン
電流の電流経路は低抵抗高濃度不純物領域（ソースおよ
びドレイン領域）から側壁導電体膜となって電流経路の
幅が広がり、電流駆動力が向上する。また拡散層がゲー
ト電極近傍の基板深くまで形成されずこれにより短チャ
ネル効果を抑制できる。
【００３７】また上述のように構成された第１の発明の
半導体装置の第２の態様によれば、短チャネル効果に大
きく影響する接合の深さを１００ｎｍ以下とし、短チャ
ネル効果に影響する側壁導電体膜と基板との界面領域の
濃度を従来得られていない３×１０19／cm3 以上とする
ことで、短チャネル効果を抑制しつつ、高い電流駆動力
を達成している。
【００３８】又、第１の態様の半導体装置と同様に、電
流経路の幅が広がり、このことからも電流駆動力の向上
が図られる。
【００３９】また上述のように構成された第１の発明の
半導体装置の第３の態様によれば、広い電流経路を備
え、低い比抵抗を有するため従来のＬＤＤ構造及びＳＰ
ＤＤ構造の半導体装置では得られない、高駆動力、高速
性を備えることが可能となる。
【００４０】また上述のように構成された第１の発明の
半導体装置の第４の態様によれば、低抵抗ソース・ドレ
イン領域がゲート絶縁膜端部に至るように形成されるた
め、特に高い駆動力が得られる。
【００４１】また上述のように構成された第１の発明の
半導体装置の第５の態様では、ゲート電極から離れたソ
ース・ドレイン領域にあっても、発生する恐れのあるリ
ーク電流を抑制可能である。
【００４２】また上述のように構成された第１の発明の
半導体装置の第６の態様によれば、導電体膜に単結晶半
導体膜が用いられ、これにより結晶性に優れ、低抵抗化
に優れる。この単結晶膜を非晶質シリコン膜から形成す
る場合には拡散層の接合深さが充分に制御できるため所
望の駆動力と、短チャネル効果に対する耐性が得られ
る。
【００４３】また上述のように構成された第１の発明の
半導体装置の第７の態様によれば、多用性のある多結晶
半導体膜が用いられ、プロセスの容易性が得られる。
【００４４】また上述のように構成された第１の発明の
半導体装置の第８の態様によれば、導電体膜として金属
膜を用いたことで更に低抵抗化することができる。
【００４５】また上述のように構成された第１の発明の
半導体装置の第９の態様によれば、ソース・ドレイン領
域の表面に金属シリサイド膜が形成され、これによりソ
ース・ドレイン抵抗を低くすることができる。
【００４６】また上述のように構成された第１の発明の
半導体装置の第１０および１１の態様によれば、細線効
果を避けることができ、ゲート抵抗の増大を抑制するこ
とが可能となって電流駆動力を向上させることができ
る。
【００４７】また上述のように構成された第１の発明の
半導体装置の第１２および１３の態様によれば、ゲート
電極のゲート長が０．６μｍ以下であり、このため実験
結果により細線効果に影響されずにゲート抵抗の増大を
抑制することができる。
【００４８】また上述のように構成された第２の発明の
半導体装置の製造方法の第１の態様によれば、側壁導電
体膜下のソースおよびドレイン領域は上記側壁導電体膜
からの固相拡散により形成されるため、基板深くまで形
成されずこれにより短チャネル効果を抑制できる。そし
て、側壁導電体膜がソースおよびドレイン領域の一部と
なるため、ソースおよびドレイン間を流れる電流の断面
積が広くなり、ソースおよびドレイン領域の抵抗が小さ
くなって電流駆動力を高くすることができる。
【００４９】また上述のように構成された第２の発明の
半導体装置の製造方法の第２の態様によれば、低抵抗の
ソース・ドレイン領域がゲート絶縁膜端部に至るように
形成されるため、特に高い駆動力を得ることができる。
【００５０】また上述のように構成された第２の発明の
半導体装置の製造方法の第３の態様によれば、側壁絶縁
膜の厚さは拡散の横方向の長さにほぼ等しいため、低抵
抗のソース・ドレイン領域がゲート絶縁膜端部に至るよ
う形成され、これにより，高い電流駆動力を得ることが
できる。
【００５１】また上述のように構成された第２の発明の
半導体装置の製造方法の第４の態様によれば、ソース・
ドレイン領域の表面に金属シリサイド膜が形成され、こ
れによりソース・ドレイン抵抗を小さくすることが可能
となり、電流駆動力を向上させることができる。
【００５２】また上述のように構成された第２の発明の
半導体装置の製造方法の第５の態様によれば、導電体膜
が非晶質もしくは多結晶状態で基板全面に形成される。
非晶質状態の場合は拡散層の深さが充分に制御できるた
め所望の駆動力と短チャネル効果に対する耐性が得られ
る。また多結晶状態の場合はプロセスの容易性という優
位点がある。
【００５３】また上述のように構成された第２の発明の
半導体装置の製造方法の第６の態様によれば、異方性エ
ッチングする前に導電体膜には不純物が添加されてい
る。このためソース・ドレイン領域形成のためのイオン
注入を行うと導電体膜中の不純物濃度はより高くなり、
拡散によって形成される、導電体膜下のソース・ドレイ
ン領域もより高濃度となり、高い電流駆動力を得ること
ができる。
【００５４】また上述のように構成された第２の発明の
半導体装置の製造方法の第７および第８の態様によれ
ば、カーボン膜がマスクとなりレジスト除去のための過
酸化水系の溶液に金属ゲートが溶解することを防止でき
る。これによりゲート金属を用いることができ、ゲート
抵抗の増大を抑制することが可能となって電流駆動力を
向上させることができる。また、カーボン膜を介してイ
オン注入するため、注入エネルギーを低くすることな
く、接合の浅い拡散層を形成することが可能となり、短
チャネル効果を制御することができる。
【００５５】
【実施例】第１の発明による半導体装置の第１の実施例
の構成を図１に示す。この実施例の半導体装置はＭＯＳ
ＦＥＴであって、その平面図を図１（ａ）に示し、図１
（ａ）に示すＡ−Ａ′切断線で切断したときの断面を図
１（ｂ）に示す。この実施例の半導体装置は、素子分離
のためのフィールド酸化膜１２が形成された半導体基板
１１の表面にゲート絶縁膜１３ａが形成され、このゲー
ト絶縁膜１３ａ上に多結晶シリコン膜１３ｂ、チタンシ
リサイド膜１３ｃ、および窒化膜１３ｄからなるゲート
電極１３が形成されている。そしてゲート絶縁膜１３ａ
およびゲート電極１３の側部には側壁絶縁膜１４が形成
され、この側壁絶縁膜１４に隣接して側壁導電体膜（例
えばシリコン膜）１５が形成されている。また、側壁導
電体膜１５およびこの導電体膜１５の両側の半導体基板
１１表面にゲート電極１３を挟むようにソースおよびド
レイン領域１６が形成され、このソースおよびドレイン
領域の表面には金属シリサイド膜１９が形成されてい
る。
【００５６】そして側壁導電体膜１５の表面を始点とす
る基板１１の深さ方向への不純物濃度が所定深さにおい
て一の最大値を示し、この所定深さより深いところでは
上記不純物濃度は減少するように形成されている。な
お、半導体基板１１内のゲート電極１３近傍のソースお
よびドレイン領域１６ａは上記導電体膜１５からの拡散
によって形成され、側壁絶縁膜１４の厚さは横方向拡散
長にほぼ等しくなるように狭く形成されている。この半
導体装置においては、ＭＯＳＦＥＴがオンしてチャネル
が形成されるときには側壁導電体膜１５を介してソース
およびドレイン領域１６間に電流が流れる。
【００５７】なお図１（ａ）の点線で囲まれたａ及びｂ
で示される領域は、ゲート電極の側壁に設けられた側壁
導電体膜１５と同一の層が形成されていた領域である。
【００５８】側壁導電体膜を形成した後では、ゲート部
１３の周囲をとりまいて、側壁導電体膜が形成されてい
るためソースおよびドレイン領域１９間が導通してしま
う。この導通を防ぐためにａ及びｂに示す領域の側壁導
電体膜の少なくとも一部をＲＩＥ法等のエッチングによ
り除去する。又、ゲートコンタクト側の導通を断つため
には領域ａと対向している部分領域ｃの少なくとも一部
を除去しても構わない。
【００５９】この実施例の半導体装置によれば、半導体
基板１１内のゲート電極１３近傍のソース・ドレイン領
域１６ａは側壁導電体膜１５からの不純物の拡散によっ
て形成されることにより側壁導電体膜１５の表面から所
定の深さにおいて不純物濃度は最大値を示し、上記所定
の深さより深いところでは他の最大値をもたない構造と
することできる。よって従来のＬＤＤ構造のＭＯＳＦＥ
Ｔにおいて用いられる基板表面からのイオン注入法と異
なりゲート近傍に高濃度で浅い接合層を得ることが可能
となる。また、側壁絶縁膜１４の厚さは横方向拡散長に
ほぼ等しくなるように狭く形成されているため実効的な
チャネル長をゲート電極の幅とほぼ等しくでき、短チャ
ネル効果を抑制することができる。ゲート電極１３近傍
の拡散層領域１６ａは従来のＬＤＤ構造の低濃度拡散層
領域（図２０の４ｂ）よりも濃度の濃い拡散層領域であ
ること、更に側壁導電体膜１５もソースおよびドレイン
となることから電流経路の断面積を広くでき、これによ
り抵抗を小さくすることが可能となり電流駆動力は従来
に比べて大きくなる。
【００６０】また、側壁導電体膜１５の高さおよびイオ
ン注入のエネルギーを適切に調整することによって、電
流駆動力を犠牲にすることなくシリサイド膜１９形成時
にシリサイド膜１９が拡散層を突き抜け基板１１との間
でリーク電流を発生するのを防止することができる。
【００６１】なお、上記実施例においてはゲート電極１
３を多結晶シリコン膜１３ｂ、チタンシリサイド膜１３
ｃ、および窒化膜１３ｄからなる積層構造としたが、単
層構造のゲート電極としても同様の効果を得ることがで
きる。
【００６２】次に第２の発明による半導体装置の製造方
法の第１の実施例を図２を参照して説明する。この実施
例の製造方法は図１に示す半導体装置を製造するもので
ある。
【００６３】まず、図２（ａ）に示すように、ｎ型のシ
リコン基板１１の表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等によるフ
ィールド酸化膜１２を形成し、基板１１の表面に順次、
ゲート絶縁膜となる酸化膜１３ａ、多結晶シリコン膜１
３ｂ、チタンシリサイド膜１３ｃ、窒化膜１３ｄを形成
した後に、ゲート電極の形成予定領域上にレジストパタ
ーン３を形成する。ここで、酸化膜１３ａは熱酸化等に
より形成し、多結晶シリコン層１３ｂはＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より厚さ３５０ｎｍとして形成し、チタンシリサイド膜
１３ｃは多結晶シリコン膜１３ｂの表面に図示せぬチタ
ン膜をスパッタ法により１００ｎｍ堆積して多結晶シリ
コン膜１３ｂと上記チタン膜をＲＴＡ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｅａｌ）法により反応させることに
より形成する。窒化膜１３ｄは、このシリサイド化の工
程で反応せず残置したチタン膜を硫酸過水系の処理によ
り除去した後、ＣＶＤ法等により形成する。さらにレジ
スト３は所定のゲート部にフォトリングラフィー工程に
より形成する。
【００６４】次に図２（ｂ）に示すように、レジストパ
ターン３をマスクとして、窒化膜１３ｄ、チタンシリサ
イド膜１３ｃ、多結晶シリコン膜１３ｂ、ゲート絶縁膜
１３ａを順次パターニングしてゲート部１３を形成し、
レジストパターン３を除去した後、このゲート部１３の
側壁に窒化シリコンからなるゲート側壁膜１４及びこの
ゲート側壁膜１４に隣接して側壁導電体層として単結晶
シリコン膜１５を形成する。このゲート側壁膜１４は基
板１１の表面にＣＶＤ法等により厚さ２０ｎｍの窒化層
を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法等の異方性エッチングによりゲート側壁に
形成する。また単結晶シリコン膜１５は、希フッ酸処理
により基板表面の自然酸化膜を除去した後、非晶質シリ
コン層をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶ
Ｄ）法により２００ｎｍ堆積し、その後ＲＩＥ法等の異
方性エッチングを行い、続いて、例えば、窒素ガス等の
不活性ガス雰囲気内で６００℃、２時間、熱処理するこ
とにより基板との接触領域から単結晶化させて形成す
る。
【００６５】この側壁導電体膜１５の膜厚は所望のＭＯ
ＳＦＥＴの特性に応じて適宜、最適に設定する。又、膜
厚を厚くすることにより短チャネル効果の抑制を図り得
る。
【００６６】次に、単結晶シリコン膜１５および半導体
基板１１表面にＢＦ2 イオンをイオン注入した後、１０
００℃、１０秒間のＲＴＡ法による熱処理を行うことで
注入したイオンを活性化させ、ソースおよびドレイン拡
散層１６を形成する。ここで、後で形成するシリサイド
膜１９がこの拡散層１６を突き抜け基板との間でリーク
電流が流れないように、このイオン注入の注入エネルギ
ー及びドーズ量は、シリサイド膜の厚さを考慮にいれリ
ーク電流の発生を防止するよう所定の値に制御する。例
えば、３０ｋｅＶの注入エネルギーでドーズ量４×１０
15cm-2として拡散層の深さを１００ｎｍとする。続いて
チタン膜をスパッタリング法により２０ｎｍの厚さに全
面に堆積する。この際前処理として弗酸系の処理を行う
がゲート電極上のチタンシリサイド膜は窒化シリコン膜
１３ｄ及び側壁１４により保護されているためエッチン
グされない。次にＲＴＡ法によりチタン膜と基板シリコ
ンを反応させることにより、膜厚５０ｎｍ程度のチタン
シリサイド膜１９を形成する（図２（ｃ））。このよう
にソースおよびドレインとゲート電極のチタンシリサイ
ド膜が近接することのないように形成することで、リー
ク電流の発生を防ぐことが可能となる。
【００６７】続いて、図２（ｄ）に示すように、層間絶
縁膜１７を表面に堆積し、ソースおよびドレイン用のコ
ンタクト開口を形成後、ソースおよびドレイン電極用の
配線１８を形成し、本実施例によるＭＯＳＦＥＴが完成
する。なお、側壁絶縁膜１４の厚さは横方向拡散長にほ
ぼ等しくなるように形成した。
【００６８】この実施例の製造方法によれば、ゲート電
極１３近傍の拡散層１６ａは側壁導電体膜１５からの不
純物拡散によって形成されることにより、側壁導電体膜
１５の表面から所定の深さにおいて不純物濃度は最大値
を示し、上記所定の深さより深いところでは他の最大値
をもたない構造とすることができる。よって従来のＬＤ
Ｄ構造のＭＯＳＦＥＴにおいて用いられるイオン注入法
と異なりゲート近傍の基板表面には低濃度領域が存在し
ない。つまり高濃度で浅い接合層１６ａを得ることが可
能となり、また側壁絶縁膜１４の厚さは横方向拡散長に
ほぼ等しくなるように狭く形成されているため実効的な
チャネル長をゲート電極の幅とほぼ等しくでき、短チャ
ネル効果の抑制と高駆動力の達成が可能である。又、ゲ
ート電極１３近傍の拡散層領域１６ａは従来のＬＤＤ構
造の低濃度拡散層領域（図２０の４ｂ）よりも濃度の濃
い拡散層領域であることおよび側壁導電体膜１５もソー
ス・ドレインとなることから電流経路の断面積を広くで
き、これにより抵抗を小さくすることが可能となり、電
流駆動力を大きくすることができる。
【００６９】また、側壁導電体膜１５の高さおよびイオ
ン注入のエネルギーを適切に調整したことにより、シリ
サイド膜１９の形成時にシリサイド膜１９が拡散層を突
き抜け基板１１との間でリーク電流を発生するのを防止
することができる。
【００７０】なお、上記実施例においてはゲート電極を
多結晶シリコン膜１３ｂ、チタンシリサイド膜１３ｃ、
および窒化膜１３ｄからなる積層構造としたが単層構造
のゲート電極としても上述したドレイン構造から得られ
る効果は達成できる。
【００７１】なお上記実施例においては、図２（ｂ）に
示す単結晶側壁１５の形成に非晶質シリコン膜を用いた
が、この非晶質シリコンの代りに多結晶シリコンを用い
ても上述の短チャネル効果の抑制効果は得られる。
【００７２】さらにソースおよびドレイン拡散層は、側
壁１５の形成のための非晶質シリコン膜の堆積時に不純
物を含ませ、熱処理することで拡散させることでも形成
可能である。この場合ソースおよびドレイン拡散層のイ
オンを活性化する際ＲＴＡ法による熱処理を行うことに
より側壁シリコン膜１５からの拡散も増大し、これによ
り拡散が基板深く侵入すると短チャネル効果の抑制効果
は減少すると考えられる。しかしながら、代わりに以下
の工程を行うことにより侵入を防止することができる。
すなわち、全面にノンドープのシリコン膜１５を形成し
た後にイオン注入を１０16cm-2程度のドーズ量、３０ｋ
ｅＶの加速エネルギーで行う。続いて、熱処理の温度及
び時間を比較的低温、長時間の９００℃以下、２０秒よ
り長い時間で加熱する。このように低温長時間の条件に
よれば、基板への不純物の拡散なしにシリコン膜１５中
の不純物濃度分布を平坦化できる。その後、ＲＩＥ等に
より側壁シリコン膜１５とした後、その外側にイオン注
入を行ないＲＴＡ等の高温、短時間の熱工程により側壁
下には浅い領域を有するソースおよびドレインを形成す
る。このように側壁１５の形成のための非晶質シリコン
膜の堆積時に不純物を含ませ、熱処理により拡散させた
場合は、ゲート電極近傍の拡散層は浅い接合とすること
ができるから不純物を高濃度に含ませても基板とのリー
クが生じず、また露出した基板表面の拡散層をイオン注
入のみで形成することで接合深さを制御して基板とのリ
ークを十分に制御することができる。
【００７３】上述の実施例の工程では、非晶質シリコン
膜１５を結晶化させた後にイオン注入を行っているが、
イオン注入の後に結晶化を行うことも可能である。この
ようにすることで、イオン注入後の側壁シリコン膜１５
中の不純物プロファイルの深さは結晶化させた後イオン
注入を行なった場合と比較して浅く形成され、側壁シリ
コン膜からの固体相拡散により形成された領域の接合深
さも浅くなるため短チャネル効果の抑制により効果的で
ある。これは、非晶質シリコン膜は格子が規則的に配列
していないため注入されたイオンが、膜中へ深く侵入す
ることがないことによる。
【００７４】又、上記本実施例のＭＯＳＦＥＴの製造方
法では、ゲート部１３のチタンシリサイド膜１３ｃは、
従来と異なり、まず、基板１１全面に形成した後、ゲー
ト形状にパターニングするため、チタンシリサイド膜１
３ｃの膜質を均一に保ち、細線効果の発生を防ぐことが
できる。このため、低抵抗化が図れ、電流駆動力の向上
が可能となる。又、浅いソースおよびドレイン拡散層上
に厚くシリサイド膜を形成した場合にみられるリーク電
流の増大による制限を受けず、ゲート上のシリサイド膜
を厚く形成することが可能となる。
【００７５】上記実施例により従来の細線効果の発生が
抑制される理由について、本発明者らが種々の実験によ
り明らかにしたので以下、詳細に説明を行う。
【００７６】まず、図３（ａ），（ｂ），（ｃ）は図２
２（ａ）に示した従来のＭＯＳＦＥＴのゲート長をそれ
ぞれ０．４μｍ，０．２μｍ，０．１μｍと変化させ、
ゲート電極のＴｉＳｉ2 膜の表面を透過型電子顕微鏡を
用いて表面観察したスケッチ図である。この図３からわ
かるように、ポリシリコン幅の縮小に伴い、ＴｉＳｉ2
の結晶粒において粒子の小さいものが増大している。
又、ポリシリコン６上に形成されるＴｉＳｉ2 の膜厚は
ポリシリコンの周辺部において中心部より薄くなってい
ることもわかった。径の小さな結晶粒は電子線回折の実
験によりＣ４９という高抵抗の相であり径の大きな結晶
粒はＣ５４という低抵抗の相であり、ポリシリコン幅が
広い時、熱工程によりＣ４９からＣ５４への相の変化に
よりＴｉＳｉ2 膜の低抵抗化がおこっているのに対し
て、ポリシリコン幅が縮小すると、Ｃ４９からＣ５４へ
の変化がおこりにくくなっているのがわかる。この高抵
抗相Ｃ４９の割合の増大と結晶粒界の密度の増大はＴｉ
Ｓｉ2 の抵抗率の増大を引き起こす。又、ポリシリコン
の周辺部において中心部よりＴｉＳｉ2 膜厚が相対的に
薄くなるのは、ＴｉとＳｉの反応がＳｉのＴｉ膜中への
拡散の後、Ｔｉ膜中でおこっているため、周辺部におい
てＳｉの拡散が中心部より相対的に少ないことに起因す
る。この周辺部でＴｉＳｉ2 膜厚が薄くなる効果は図３
（ｄ）に示すようにゲート電極の微細化に伴い大きくな
り、形成される平均のＴｉＳｉ2 膜厚の減少を引き起こ
し、これもまた抵抗の増大をおこす。以上の効果によ
り、０．６μｍ以下の幅のポリシリコンにおいて抵抗は
急激に増大する。
【００７７】これに対して第２の発明の上記実施例によ
れば、シリコン層と金属層を堆積し、熱工程によりシリ
コン層と金属層を反応させ、シリコン層と金属シリサイ
ド膜からなる積層膜を得た後、パターニングすることに
より、ゲート長０．６μｍ以下の微細な配線において、
細線効果を避けることが可能となる。
【００７８】ＴｉＳｉ2 を例にとり、上記のことを説明
する。
【００７９】図４（ａ）に示すように半導体基板上にＳ
ｉＯ2 膜を介して多結晶シリコン膜を形成し、この多結
晶シリコン上にＴｉ膜を４０ｎｍスパッタリング法で堆
積し、ＲＴＡ法によりＴｉＳｉ2 膜を形成した後、ＲＩ
Ｅ法を用いて種々の線幅にパターニングしたものについ
ての透過型電子顕微鏡で観察した。図４（ｂ），
（ｃ），（ｄ）はそれぞれ線幅１．０μｍ，０．６μ
ｍ，０．２μｍの場合のスケッチ図である。
【００８０】図４（ｂ），（ｃ），（ｄ）を見ると、明
らかに従来技術に見られるようなポリシリコン幅縮小に
伴う結晶粒子の縮小、あるいは結晶粒界の増大等は見ら
れず、微細化しても幅の広いパターンと同様に低抵抗の
相であるＣ５４のみしか見られない。又、図５に示すよ
うに従来技術に見られたようなパターンの縮小に伴う平
均のＴｉＳｉ2 膜厚の減少はなく、微細なパターンにお
いても広いパターンと同じく膜厚だけ形成されているこ
とも確認された。以上のことから図６に示すシート抵抗
のパターンの幅依存性において、Ｔｉの膜厚を４０ｎ
ｍ，８０ｎｍ，１２０ｎｍと変化させ、さらにそれぞれ
の線幅を種々変化させたが、従来技術に見られるような
細線効果は見られず、低抵抗かつ微細な配線を得ること
が可能となる。
【００８１】このように第２の発明の第１の実施例によ
れば、０．６μｍ以下のゲート長に加工されたシリサイ
ド膜は細線効果が発生せず極めて良好なＭＯＳトランジ
スタ特性を得ることができる。この積層構造は、図２の
ゲート側壁の導電体膜１５を有さない通常のＭＯＳＦＥ
Ｔのゲート電極にも適用可能であり、又、ソースおよび
ドレインの引き出し電極、バイポーラトランジスタのエ
ミッタ電極等他の配線にも適用することができる。
【００８２】尚、図４（ａ）に示したゲート電極等の配
線として用いられる積層膜はより詳細には以下のように
して形成することができる。まず、チタンシリサイド層
上に窒化膜のパターンを形成した後、このパターンをマ
スクにしてチタンシリサイド層を低圧、高パワーでフッ
素化合物あるいは塩素化合物、もしくはその両方を含む
ガスでエッチングする。このエッチングはチタンシリサ
イド層を完全にエッチングした後、多結晶シリコン層の
エッチングが始まったことを確認したところでとめる。
この後、臭素化合物を含むガスで多結晶シリコン膜のエ
ッチングを行う。臭素化合物を含むガスを用いることに
より、チタンサイド層の側面がエッチングされることを
防ぐことができて、多結晶シリコン層の下の酸化膜がエ
ッチングされた後の基板のエッチングによる堀れを防ぐ
ことができる。以上の加工工程により図４（ａ）に示す
ような良好な加工形状が実現できる。
【００８３】また、多結晶シリコン層１３ｂは非晶質シ
リコン層であっても上述と同様の効果は得られる。非晶
質シリコン層は、非晶質シリコンの堆積により形成する
以外に多結晶シリコン中に高ドーズ量のイオン注入を行
うことにより非晶質化することによっても形成できる。
【００８４】上記実施例のうち低抵抗なシリサイド膜と
多結晶シリコンの積層膜からなる微細な配線を形成する
方法は、ゲート電極に限らず、バイポーラトランジスタ
のエミッタ電極に用いても良い。又、細線効果を避ける
必要のある装置ならば広く上記方法を用いることができ
る。
【００８５】次に第１の発明による半導体装置の第２の
実施例の構成を図７に示す。この実施例の半導体装置
は、素子分離領域５２が形成された半導体基板５１の表
面にゲート絶縁膜５３ａが形成され、このゲート絶縁膜
５３ａ上に多結晶シリコン膜５３ｂ、ＳｉＯ2 膜５３
ｃ、およびＳｉＮ膜５３ｄからなるゲート電極５３が形
成され、ゲート絶縁膜５３ａおよびゲート電極５３の側
部にはＳｉ3 Ｎ4 からなる側壁５４が形成されている。
そしてこの側壁５４に隣接して側壁導電体膜５５が形成
されている。また側壁導電体膜５５およびこの導電体膜
５５の両側の半導体基板５１表面にゲート電極５３を挟
むようにソースおよびドレイン領域５６が形成され、こ
のソースおよびドレイン領域５６の表面には金属シリサ
イド膜５９が形成されている。なお、半導体基板５１内
のゲート電極５３近傍のソースおよびドレイン領域５６
ａは上記側壁導電体膜５５からの拡散によって形成され
る。
【００８６】この第２の実施例の半導体装置のゲート電
極近傍のソースおよびドレイン領域５６ａも拡散によっ
て形成されるため、この第２の実施例も図１に示す第１
の実施例と同様の効果を有することは言うまでもない。
【００８７】次に第２の発明の半導体装置の製造方法の
第２の実施例を図８を参照して説明する。この実施例の
製造方法は図７に示す第１の発明による第２の実施例の
半導体装置を製造するものであって、その製造工程を図
８に示す。まず、図８（ａ）に示すように素子分離領域
５２が形成されシリコン基板５１上にゲート酸化膜５３
ａ、多結晶シリコン膜（ボロンがドープされた多結晶シ
リコン膜）５３ｂ、ＳｉＯ2 膜５３ｃ、およびＳｉ3 Ｎ
4 膜５３ｄを順次形成し、パターニングすることによっ
てゲート電極５３を形成する。続いて基板全面にＳｉ3
Ｎ4 膜５４を２０ｎｍ堆積した後、ＲＩＥ法を用いてエ
ッチングすることによりＳｉ3 Ｎ4 側壁５４を形成す
る。
【００８８】次に図８（ｂ）に示すように希フッ酸処理
により基板表面の自然酸化膜を除去した後、基板５１の
全面に、ボロンがドープされた非晶質シリコン膜を１５
０ｎｍ堆積し、ＲＩＥ法を用いてエッチングすることに
よりゲート電極５３の両側側面にＳｉ3 Ｎ4 側壁５４に
隣接した非晶質シリコン側壁５５を１５０ｎｍの幅で形
成する。この側壁５５の形成の際にはゲート電極５３の
多結晶シリコン層５３ｂはＳｉＯ2 層５３ｃ、Ｓｉ3 Ｎ
4 層５３ｄ、およびＳｉ3 Ｎ4 側壁５４により保護さ
れ、エッチングされない。その後、窒素雰囲気中で６０
０℃、３０分加熱することにより非晶質シリコン側壁５
５を単結晶化させ、単結晶側壁５５とする。
【００８９】次に図８（ｃ）に示すようにＢＦ2 を加速
電圧が３０ｋｅＶ、ドーズ量が１×１０16cm-3の条件で
イオン注入し、不純物注入層５７を形成する。その後図
８（ｄ）に示すように１０００℃、１０秒のＲＴＡ法に
より不純物注入層５７内の不純物を活性化し、ソースお
よびドレイン拡散層５６を形成する。その際、単結晶側
壁５５中のボロンの基板５１中への拡散が行われ、高濃
度でかつ接合深さの浅い拡散層領域５６ａが形成され
る。続いて基板全面にＴｉ膜を厚さ１００ｎｍスパッタ
リング法を用いて堆積し、このＴｉ膜をシリサイド化す
ることにより、ソースおよびドレイン層５６および単結
晶側壁５５上にＴｉＳｉ2 膜５９を形成する。その後、
従来の場合と同様の方法を用いて配線を形成し、ＭＯＳ
ＦＥＴを完成する。
【００９０】図８に示す工程によって形成されるＭＯＳ
ＦＥＴにおいて、拡散により形成する拡散層５６ａの形
成前と形成後の、ボロン濃度の側壁５５表面からの深さ
方向の分布をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ−Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析した結果を
図９（ａ）に示し、３５０℃、４８０℃でボロンドープ
し、非晶質シリコンを堆積して側壁５５を形成した場合
の、酸素濃度の側壁５５表面からの深さ方向の分布を、
ＳＩＭＳを用いて分析した結果を図９（ｂ）に示す。図
９（ａ）から分かるように、拡散層５６ａの形成前はボ
ロン濃度は側壁５５中（深さ０〜０．２５μｍ）ではほ
ぼ一定であり、拡散層５６ａの形成後は、ボロン濃度は
側壁５５中で最大値（４×１０20cm-3）をとるが、この
最大値を取る位置より深さが深くなるにつれて急激に減
少していることが分かる。そして、このときの拡散層５
６ａの表面濃度は２×１０20cm-3と高濃度であり、接合
深さは約５０ｎｍ程度と浅くなっている。
【００９１】これに対して、従来のＬＤＤ構造の低濃度
拡散領域の不純物濃度は１．５×１０19cm-3であって接
合深さは５５ｎｍ（イオン注入条件、ドーズ量４×１０
13cm-2、１５ＫｅＶ）であり、ＳＰＤＤ構造のゲート近
傍の拡散領域の不純物濃度は２．０×１０19cm-3であっ
て接合深さは３４ｎｍ（ＲＴＡ条件、１０００℃、１５
秒）である。したがって本実施例の製造方法によって製
造される半導体装置のゲート電極近傍の拡散領域はＳＰ
ＤＤ構造よりも高濃度であり、ＬＤＤ構造よりも浅い接
合となる。
【００９２】又、図９（ｂ）から分かるように、３５０
℃、４８０℃で堆積した場合の界面の酸素の平均濃度は
それぞれ、２．０×１０12cm-2、３．７×１０15cm-2で
あり、これにより３５０℃で堆積した場合は側壁５５と
基板５１との界面には酸化膜はほとんど存在しない。よ
って３５０℃程度で堆積した方が低抵抗化の面から好ま
しい。
【００９３】なお、ソースおよびドレイン領域５６を電
気的に分離するために図１０に示すようにゲート電極５
３を完全に取り囲んでいる側壁５４の破線部をＲＩＥ法
を用いてエッチング除去する。
【００９４】次に上記図７に示す第１の発明の第２の実
施例の半導体装置の電気特性を図１１乃至図１６を参照
して説明する。本実施例（図７参照）、従来のＬＤＤ構
造（図２０参照）、およびＳＰＤＤ構造（図２１参照）
のＭＯＳＦＥＴの、チャネル周りの浅い拡散層のみの抵
抗のゲート電圧依存特性を図１１に示す。この特性はド
レイン電圧５０ｍＶにおける特性であり、チャネル周り
の浅い拡散層のみの抵抗はＣｈａｎｇらの方法により抽
出した。この図１１に示す特性から分かるように本実施
例のＭＯＳＦＥＴの比抵抗は、他の構造において達成さ
れている最低の値が４００Ωμｍ程度であるのに対して
１００Ωμｍ以下となっている。なお、本発明者の知見
によれば、ＭＯＳＦＥＴの浅い拡散層の比抵抗は３００
Ωμｍ以下とすることが特性上好ましいが本実施例の半
導体装置を製造する場合において非晶質シリコン膜の堆
積時、あるいはイオン注入時に添加する不純物濃度を制
御することにより達成可能となる。
【００９５】また、本実施例、従来のＬＤＤ構造、およ
びＳＰＤＤ構造のＭＯＳＦＥＴの、Ｓ係数のゲート長Ｌ
ｇ依存特性を図１２に示す。この特性から分かるように
ゲート長Ｌｇが０．１μｍ以下では本実施例のＭＯＳＦ
ＥＴのＳ係数は他のものに比べて小さく、短チャネル効
果が抑制されている。このことは本実施例のＭＯＳＦＥ
Ｔのチャネル周りの拡散層の接合深さが他のものに比べ
て浅いためもしくは実効的なチャネル長が長いためであ
る。
【００９６】また本実施例の構造のＭＯＳＦＥＴのドレ
イン電流と相互コンダクタンスのゲート電圧Ｖｇ依存特
性を図１３に示す。この特性はゲート長Ｌｇが７５ｎｍ
であってドレイン電圧Ｖｄが−２．０Ｖ、−１．５Ｖ、
−０．５Ｖ、−５０ｍＶの場合の特性である。ドレイン
電圧Ｖｄが−２．０Ｖのときの相互コンダクタンスの最
大値は３４２ｍｓ／ｍｍと大きく、良好なサブスレッシ
ュホールド特性を示していることが分かる。なお、−
０．５Ｖ動作での相互コンダクタンスの最大値は２１０
ｍｓ／ｍｍである。
【００９７】また、ゲート長が７５ｎｍの本実施例の構
造のＭＯＳＦＥＴのドレイン電流のドレイン電圧依存特
性を図１４に示す。Ｖｇ＝Ｖｄ＝−２．０Ｖで０．５８
ｍＡ／μｍのドレイン電流が得られ、Ｖｇ＝Ｖｄ＝−
０．５Ｖの低電圧動作においても５３μＡ／μｍと大き
なドレイン電流が得られる。
【００９８】また、本実施例の構造および従来のＬＤＤ
構造のＭＯＳＦＥＴの、しきい値電圧のシフト、相互コ
ンダクタンスの最大値の実効チャネル長に対する依存特
性を図１５、図１６に各々示す。実効チャネル長が０．
１μｍ以下では本実施例のＭＯＳＦＥＴの特性がＬＤＤ
構造のものに比べて良好であることが分かる。
【００９９】以上説明したように第１の発明の第２の実
施例の半導体装置によれば、ゲート電極近傍の拡散層５
６ａを高濃度でかつ接合深さが５０ｎｍと浅く形成でき
るため、短チャネル効果を抑制しつつ高い電流駆動力を
得ることができる。なお、本発明者の知見によれば、拡
散層５６ａの表面濃度は３×１０19cm-3以上でかつ接合
深さは１００ｎｍ位までであれば短チャネル効果を抑制
しつつ可及的に高い電流駆動力を得ることができる。
【０１００】なお、図８に示す製造工程においては、ボ
ロンがドープされた非晶質シリコンからなる側壁５５を
単結晶化してからイオン注入し、拡散することによって
ソースおよびドレイン領域５６，５６ａを形成したが、
側壁５５を単結晶化する前に基板全面にイオン注入して
不純物領域を形成し、その後、単結晶化のために６００
℃で３０分間の熱処理を行い、続いてＲＴＡ法により上
記不純物領域の不純物および側壁中のボロンを拡散させ
てソースおよびドレイン領域５６，５６ａを形成しても
良い。この場合はイオン注入後に側壁５５を単結晶化す
るため、イオン注入時のイオン種の分布がシリコン結晶
の方向に沿って深くなる現象を抑制することが可能とな
り、図８に示す製造工程の場合に比べて更に浅い、低抵
抗不純物濃度領域５６ａが形成され、短チャネル効果の
抑制が可能となる。
【０１０１】次に第２の発明による半導体装置の製造方
法の第３の実施例を図１７を参照して説明する。この実
施例の製造方法は図７に示す第１の発明の第２の実施例
のＭＯＳＦＥＴを製造するものであって、その製造工程
を図１７に示す。シリコン基板５１上にゲート絶縁膜５
３ａ、ゲート電極５３、Ｓｉ3 Ｎ4 からなる側壁５４を
形成するところまでは図８に示す製造工程と同様にして
行う。その後、ＢＦ2を加速電圧１５ｋｅＶ、ドーズ量
１×１０13cm-3の条件で基板全面にイオン注入し、ソー
スおよびドレイン不純物領域５６を形成する（図１７
（ａ）参照）。
【０１０２】次に図１７（ｂ）に示すように基板全面
に、ボロンがドープされた非晶質シリコン膜を厚さ１５
０ｎｍ形成し、ＲＩＥ法を用いてエッチングすることに
よりゲート電極５３の両側側面にＳｉ3 Ｎ4 側壁５４に
隣接した非晶質シリコン側壁５５を１５０ｎｍの幅で形
成する。その際ボロンがドープされた多結晶シリコン層
５３ｂはＳｉＯ2 層５３ｃ、Ｓｉ3 Ｎ4 層５３ｄにより
保護されエッチングされない。続いて窒素雰囲気中で６
００℃、３０分間加熱することにより非晶質シリコン側
壁５５を単結晶化し、単結晶シリコン側壁５５とする。
【０１０３】次に図１７（ｃ）に示すようにＢＦ2 を加
速電圧３０ｋｅＶ、ドーズ量１×１０16cm-3の条件でイ
オン注入する。その後、図１７（ｄ）に示すように不純
物を１０００℃、１０秒のＲＴＡ法により活性化し、ソ
ースおよびドレイン拡散層５６を形成する。その際、側
壁５５中のボロンの基板中への拡散が行われ、高濃度で
接合深さが浅い拡散層５６ａが形成される。続いて基板
全面にＴｉ膜を厚さ１００ｎｍスパッタリング法を用い
て堆積し、シリサイド化させることにより、ソースおよ
びドレイン拡散層５６および単結晶化した側壁５５上に
ＴｉＳｉ2 膜５９を形成する。その後、従来の場合と同
様にして配線を形成し、ＭＯＳＦＥＴを完成する。
【０１０４】上記第２および第３の実施例の製造方法に
おいては、電流駆動力の向上が必要なときは単結晶シリ
コン側壁５５の幅、すなわち非晶質シリコン膜の膜厚を
薄く、短チャネル効果の抑制が必要なときは単結晶シリ
コン側壁５５の幅を厚くするように制御すれば良い。
【０１０５】また第２および第３の実施例の製造方法に
おいては、導電体側壁５５を非晶質シリコン膜を単結晶
化することにより形成しているが、非晶質シリコン膜の
代わりに多結晶シリコン膜等を用いて単結晶化しても良
い。しかし、非晶質シリコンを用いた方が単結晶化した
場合に良好な結晶を得ることができる。
【０１０６】また、第２および第３の実施例の製造方法
においては、導電体側壁５５として単結晶シリコン膜を
用いたが、代わりに金属膜例えばＷＳｉ膜を用いても良
い。導電体側壁５５に金属膜を用いた場合の製造方法
は、図８に示す製造工程とほぼ同一であるが、図８
（ｂ）において、ボロンがドープされた非晶質シリコン
膜５５を堆積する代わりにＷＳｉ膜を堆積し、ＲＩＥ法
を用いてエッチングすることによりＷＳｉからなる導電
体側壁を形成すれば良い。その後は図８（ｃ），（ｄ）
に示す工程と同様にして行う。なお、図８に示す金属シ
リサイド膜５９は形成しない。この場合も、ソースおよ
びドレイン拡散層５６をＲＴＡ法を用いて活性化する際
に、導電体側壁５５からボロンの基板への拡散が行わ
れ、高濃度でかつ接合深さが浅い拡散層５６ａを得るこ
とができる。上記ボロンは、ソースおよびドレイン領域
を形成するためのイオン注入によって導電体側壁５５中
に蓄積されたボロンである。
【０１０７】このように導電体側壁５５に金属膜を用い
ることにより側壁５５、すなわちソースおよびドレイン
領域の抵抗が低抵抗化し、更なる電流駆動力の向上を図
ることができる。
【０１０８】なお、第２および第３の実施例の製造方法
においてはｐチャネルＭＯＳＦＥＴの製造について説明
したが、ｎチャネルＭＯＳＦＥＴの製造でも不純物の導
電型を逆にすることにより同様にして製造できる。
【０１０９】次に第１の発明による半導体装置の第３の
実施例を図１８を参照して説明する。この実施例の半導
体装置はゲート電極が多結晶シリコン層、高融点金属ま
たは高融点金属シリサイドからなる層、および多結晶シ
リコン層からなる積層構造となっており、その構成を図
１８（ｃ）に示す。この実施例の半導体装置の製造工程
を説明する。
【０１１０】まず、図１８（ａ）に示すように素子分離
領域７２が形成されたシリコン基板７１上にゲート絶縁
膜７３ａを形成し、続いて厚さが３００ｎｍの多結晶シ
リコン膜７３ｂを形成する。その後全面に膜厚が１００
ｎｍの例えばＴｉ膜を堆積し、ＲＴＡ法により７５０
℃、３０秒の熱処理を行って多結晶シリコン膜７３ｂ上
にＴｉＳｉ2 膜７３ｃを形成する。続いて更に全面に膜
厚が２００ｎｍの多結晶シリコン膜７３ｄを形成する
（図１８（ａ）参照）。
【０１１１】次に図１８（ｂ）に示すようにＲＩＥ法を
用いてパターニングを行うことによりゲート電極７３を
形成し、続いてＡｓを加速電圧が２０ｋｅＶ、ドーズ量
が１×１０14cm-2の条件でイオン注入し、Ｎ型拡散層７
４を形成する。その後、基板全面に厚さが２００ｎｍの
ＳｉＮ膜を堆積した後、ＲＩＥ法を用いて異方性エッチ
ングを行うことによりゲート電極７３の側面にＳｉ3 Ｎ
4 側壁７５を形成する。続いてゲート電極７３およびＳ
ｉＮ側壁７５をマスクにして更にＡｓを、加速電圧が４
０ｋｅＶ、ドーズ量が３×１０15cm-2の条件でイオン注
入し、その後ＲＴＡ法を用いて熱処理を行うことにより
イオン注入した不純物を活性化し、ソースおよびドレイ
ン拡散層７６，７４を形成する。
【０１１２】次に図１８（ｃ）に示すように基板全面に
スパッタリング法を用いて膜厚が２０ｎｍのＴｉ膜を形
成し、ＲＴＡ法を用いて熱処理を行うことによりＴｉ膜
と基板７１およびゲート電極の多結晶シリコン層７３ｄ
中のシリコンと反応させ、ＴｉＳｉ2 膜１９を形成す
る。その後、硫酸過酸化水素水系の処理を行うことによ
り、ソースおよびドレイン拡散層７６上とゲート電極７
３の多結晶シリコン７３ｄ上にのみ選択的にＴｉＳｉ2
膜７９を残存させる。
【０１１３】上記実施例においては、ゲート電極７３の
パターニング前に金属シリサイド膜７３ｃが形成される
ため、細線効果を避けることができ、ゲート抵抗が低下
し、電流駆動力を高くすることができる。またＬＤＤ構
造であるため短チャネル効果を抑制することができる。
【０１１４】また、ゲート電極７３の最表面に高融点金
属シリサイド膜７９が形成されているため更にゲート抵
抗を低くすることができ、電流駆動力を高くすることが
できる。
【０１１５】なお、上記実施例の半導体装置において、
ＴｉＳｉ2 膜７３ｃの代わりに他の高融点金属膜を用い
ても良い。
【０１１６】次に第２の発明による半導体装置の製造方
法の第４の実施例を図１９を参照して説明する。
【０１１７】まず、図１９（ａ）に示すように、ｎ型の
シリコン基板３１の表面にＬＯＣＯＳ法等によるフィー
ルド酸化膜３２を形成する。その後、酸化膜３７を形成
し、この酸化膜３７を介して、イオン注入を行ない、Ｐ
ウェル領域３４及びＮウェル領域３５を形成する。
【０１１８】次に、前記酸化膜３７を除去した後、図１
９（ｂ）に示すように、ゲート酸化膜３３ａ、タングス
テン膜３３ｂ、及び窒化膜３３ｃからなるゲート部３３
を形成した後表面にカーボン膜３９をスパッタ法により
厚さ４０ｎｍに形成する。
【０１１９】続いて図１９（ｃ）に示すように、ＮＭＯ
Ｓ領域においてカーボン膜３９上にレジストによるマス
ク３８を形成した後３０ｋｅＶの加速でドーズ量４×１
０15cm-2のＢＦ2 イオンをカーボン膜３９をとおして基
板中にイオン注入する。その後硫酸過水系の処理により
レジスト３８を除去するがこの際、タングステン膜３３
ｂはカーボン膜３９及び窒化層３３ｃによりおおわれて
いるため、硫酸過水系の処理でエッチングされることは
ない。同様にＰＭＯＳ領域においてカーボン膜３９上に
レジストによるマスクを形成した後、Ａｓを３０ｋｅＶ
の加速でドーズ量４×１０15cm-2のイオン注入を行う。
イオン注入により導入された不純物は、イオン注入がカ
ーボン膜３９をとおして行われることから、浅いプロフ
ァイルとなり、短チャネル効果の抑制が可能となる。こ
の後、図１９（ｄ）に示すように、酸素プラズマ中で、
アッシングを行うことにより、カーボン膜３９は完全に
除去される。この処理によるタングステン膜３３ｂに与
える損傷はない。
【０１２０】その後１０００℃２０秒間のＲＴＡを行い
ソース・ドレイン拡散層３６を形成する。
【０１２１】本実施例では、イオン注入のためのレジス
ト３８の形成に先だって、基板３１の表面をカーボン膜
３９で覆い、イオン注入を行った後に除去する。よって
カーボン膜が３９がマスクとなり硫酸過水系の溶液によ
りタングステン膜３３ｂが溶解することが防げる。
【０１２２】一般に、ＭＯＳＦＥＴの浅い拡散層を得る
ために、注入エネルギーを低く抑えることが考えられる
が、注入エネルギーを低くすることにより、モニタリン
グの信頼性が低下したり、ドーズ量の基板面内でのばら
つきを生じる問題がある。そこで、本実施例のようにカ
ーボン膜３９を介してイオン注入することで、注入エネ
ルギーを低くすることなく、接合が浅い拡散層が形成す
ることが可能となり、短チャネル効果を抑制することが
できる。
【０１２３】また、ゲート電極３３の材料にタングステ
ンを用いたことにより、低抵抗とすることができ電流駆
動力を高くすることができる。
【０１２４】なお、本実施例においては、ゲートの金属
電極材としてタングステンを用いたが、他の金属電極材
として、抵抗値の低い金属を用いた場合にも、上述の実
施例は実施可能であり同様の効果が得られる。
【０１２５】
【発明の効果】以上述べたように、短チャネル効果を抑
制するとともに可及的に高い電流駆動力を得ることがで
きる。
【図面の簡単な説明】
【図１】第１の発明による半導体装置の第１の実施例の
構成図。
【図２】第２の発明による半導体装置の製造方法の第１
の実施例の製造工程断面図。
【図３】従来の問題点を説明する説明図。
【図４】図２に示す実施例の効果を説明する説明図。
【図５】図２に示す実施例の効果を説明する特性図。
【図６】図２に示す実施例の効果を説明する特性図。
【図７】第１の発明による半導体装置の第２の実施例の
構成を示す断面図。
【図８】第２の発明による半導体装置の製造方法の第２
の実施例の製造工程断面図。
【図９】図７に示す実施例の効果を説明する、不純物の
深さ方向分布の測定結果を示すグラフ。
【図１０】図７に示す実施例の半導体装置の平面図。
【図１１】図７に示す実施例の効果を説明する特性図。
【図１２】図７に示す実施例の半導体装置の、Ｓ係数の
ゲート長依存性を示す特性図。
【図１３】図７に示す実施例の半導体装置の、ドレイン
電流と相互コンダクタンスのゲート電圧依存性を示す特
性図。
【図１４】図７に示す実施例の半導体装置の、ドレイン
電流のドレイン電圧依存性を示す特性図。
【図１５】図７に示す実施例の半導体装置の、しきい値
電圧の実効チャネル依存性を示す特性図。
【図１６】図７に示す実施例の半導体装置の、相互コン
ダクタンスの最大値の実効チャネル依存性を示す特性
図。
【図１７】第２の発明による半導体装置の製造方法の第
３の実施例の製造工程断面図。
【図１８】第１の発明による半導体装置の第３の実施例
の製造工程を示す断面図。
【図１９】第２の発明による半導体装置の製造方法の第
４の実施例の製造工程断面図。
【図２０】従来のＬＤＤ構造のＭＯＳＦＥＴの断面図。
【図２１】従来のＳＰＤＤ構造のＭＯＳＦＥＴの断面
図。
【図２２】従来のＭＯＳＦＥＴの問題点を説明する説明
図。
【符号の説明】
１，１１，３１，５１，７１ 半導体基板 ２，１２，３２，５２，７２ フィールド酸化膜（素子
分離領域） ３，１３，３３，５３，７３ ゲート電極 ４ ソースおよびドレイン領域 ５ ゲート絶縁膜 ６ 多結晶シリコン ７ 絶縁膜 ８ 層間絶縁膜 ９ 配線 １０ 側壁 １３ａ ゲート絶縁膜 １３ｂ 多結晶シリコン膜 １３ｃ チタンシリサイド膜 １３ｄ 窒化膜 １４，５４ 側壁 １５，５５ 導電体膜 １６，１６ａ，５６ａ，５６ｂ ソースおよびドレイン
領域 １９，５９ 高融点金属シリサイド膜 ５３ａ ゲート絶縁膜 ５３ｂ 多結晶シリコン膜 ５３ｃ ＳｉＯ2 膜 ５３ｄ Ｓｉ3 Ｎ4 膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎 藤 雅 伸 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 百 瀬 寿 代 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 小 野 瑞 城 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、この基板の表面に形成され
    たゲート絶縁膜と、このゲート絶縁膜の上に形成された
    ゲート電極と、このゲート電極及び前記ゲート絶縁膜の
    側壁に形成された側壁絶縁膜と、この側壁絶縁膜に隣接
    して形成された側壁導電体膜と、前記ゲート電極の両側
    の前記側壁導電体膜、この側壁導電体膜下の基板の表面
    領域、及び前記基板のうち前記側壁導電体膜に隣接する
    表面領域に形成されたソース・ドレイン領域と、を備
    え、前記側壁電導体膜の表面を始点とする前記基板の深
    さ方向への不純物濃度が所定深さにおいて一の最大値を
    示し、かつ前記所定深さより深いところでは減少するよ
    う形成されていることを特徴とする半導体装置。
  2. 【請求項２】半導体基板と、この基板の表面に形成され
    たゲート絶縁膜と、このゲート絶縁膜の上に形成された
    ゲート電極と、このゲート電極及び前記ゲート絶縁膜の
    側壁に形成された側壁絶縁膜と、この側壁絶縁膜に隣接
    して形成された側壁導電体膜と、前記側壁導電体膜、こ
    の側壁導電体膜下の基板の表面領域、及び前記基板のう
    ち前記側壁導電体膜に隣接する表面領域に形成されたソ
    ース・ドレイン領域とを備え、前記側壁導電体膜と前記
    基板の界面領域の不純物濃度は３×１０19／cm3 以上で
    あり、前記ゲート絶縁膜近傍の前記基板における前記ソ
    ース・ドレイン領域の接合深さは１００ｎｍ以下である
    ことを特徴とする半導体装置。
  3. 【請求項３】半導体基板と、この基板の表面に形成され
    たゲート絶縁膜と、このゲート絶縁膜の上に形成された
    ゲート電極と、このゲート電極及び前記ゲート絶縁膜の
    側壁に形成された側壁絶縁膜と、この側壁絶縁膜に隣接
    して形成された側壁導電体膜と、前記ゲート電極の両側
    の前記側壁導電体膜、この側壁導電体膜下の基板の表面
    領域、及び前記基板のうち前記側壁導電体膜に隣接する
    表面領域に形成されたソース・ドレイン領域とを備え、
    前記側壁導電体膜及びこの側壁電導体膜下の前記基板の
    表面領域に形成された前記ソース・ドレイン領域の比抵
    抗は３００Ω・μｍ以下であることを特徴とする半導体
    装置。
  4. 【請求項４】前記ソース・ドレイン領域は、前記基板表
    面の前記ゲート絶縁膜の端部に至るように形成されたこ
    とを特徴とする請求項１乃至３のいずれかに記載の半導
    体装置。
  5. 【請求項５】前記側壁導電体膜及びこの側壁導電体膜下
    の基板に形成されたソース・ドレイン領域の不純物濃度
    は前記側壁導電体膜に隣接する基板の表面領域に形成さ
    れたソース・ドレイン領域の不純物濃度と等しいか、も
    しくはこれよりも高濃度であることを特徴とする請求項
    １乃至４のいずれかに記載の半導体装置。
  6. 【請求項６】前記側壁導電体膜は単結晶半導体膜である
    ことを特徴とする請求項１乃至５のいずれかに記載の半
    導体装置。
  7. 【請求項７】前記側壁導電体膜は多結晶半導体膜である
    ことを特徴とする請求項１乃至５のいずれかに記載の半
    導体装置。
  8. 【請求項８】前記側壁導電体膜は金属膜であることを特
    徴とする請求項１乃至５のいずれかに記載の半導体装
    置。
  9. 【請求項９】前記ソース・ドレイン領域の表面には金属
    シリサイド膜が形成されることを特徴とする請求項１乃
    至７のいずれかに記載の半導体装置。
  10. 【請求項１０】前記ゲート電極はシリコン層と、このシ
    リコン層の表面領域に形成された金属シリサイド層ある
    いは前記シリコン層上に形成された金属層とからなる積
    層構造を有していることを特徴とする請求項１乃至９の
    いずれかに記載の半導体装置。
  11. 【請求項１１】前記金属シリサイド層あるいは前記金属
    層上に形成された半導体層を備えていることを特徴とす
    る請求項１０記載の半導体装置。
  12. 【請求項１２】半導体基板と、この基板の表面に形成さ
    れたゲート絶縁膜と、このゲート絶縁膜の上に形成され
    たシリコン層及びこのシリコン層上に形成された金属層
    との積層膜をシリサイド化した後、ゲート長を０．６μ
    ｍ以下に加工したゲート電極と、前記半導体基板表面の
    前記ゲート電極の両側に形成されたソース・ドレイン領
    域と、を備えていることを特徴とする半導体装置。
  13. 【請求項１３】シリサイド化された前記積層膜の上に形
    成された半導体層を備えていることを特徴とする請求項
    １２記載の半導体装置。
  14. 【請求項１４】半導体基板表面にゲート絶縁膜を形成す
    る工程と、このゲート絶縁膜上にゲート電極を形成する
    工程と、前記半導体基板全面に絶縁膜を形成して異方性
    エッチングを行うことにより前記ゲート電極および前記
    ゲート絶縁膜の側壁に側壁絶縁膜を形成する工程と、前
    記半導体基板全面に導電体膜を形成して異方性エッチン
    グを行うことにより、前記側壁絶縁膜に隣接した側壁導
    電体膜を形成する工程と、イオン注入して前記ゲート電
    極の両側の前記導電体膜及び前記基板のうち前記側壁導
    電体膜に隣接する表面領域にソース・ドレイン領域を形
    成する工程と、熱処理を行って前記ソース・ドレイン領
    域内の不純物を活性化するとともに、拡散によって前記
    ソース・ドレイン領域の一部を形成する工程と、を備え
    ていることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】前記拡散の工程により、前記導電体膜下
    から前記ゲート絶縁膜端部に至る前記基板の表面領域
    に、前記ソース・ドレイン領域の一部を形成することを
    特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 【請求項１６】前記側壁絶縁膜の厚さは前記拡散の横方
    向の長さにほぼ等しくなるように形成されることを特徴
    とする請求項１４または１５記載の半導体装置の製造方
    法。
  17. 【請求項１７】前記ソース・ドレイン領域の表面に金属
    シリサイド膜を形成する工程を更に備えていることを特
    徴とする請求項１４乃至１６のいずれかに記載の半導体
    装置の製造方法。
  18. 【請求項１８】前記導電体膜を非晶質もしくは多結晶状
    態で前記基板全面に形成することを特徴とする請求項１
    ４乃至１７のいずれかに記載の半導体装置の製造方法。
  19. 【請求項１９】前記導電体膜は異方性エッチングする前
    に不純物が添加された状態とすることを特徴とする請求
    項１４乃至１８のいずれかに記載の半導体装置の製造方
    法。
  20. 【請求項２０】表面に金属膜が形成された半導体基板表
    面にカーボン膜を形成する工程と、その後、前記基板表
    面領域にレジスト膜のマスクを形成する工程と、イオン
    を注入する工程と、を備えていることを特徴とする半導
    体装置の製造方法。
  21. 【請求項２１】第一導電型領域および第二導電型領域を
    有する半導体基板表面にゲート絶縁膜を形成する工程
    と、このゲート絶縁膜を介して前記第一および第二導電
    型領域上にそれぞれ金属ゲート電極を形成する工程と、
    前記金属ゲート電極の側壁を含む前記半導体基板表面に
    カーボン膜を形成する工程と、その後、前記第一または
    第二導電型領域の一方に形成された前記ゲート電極の表
    面を含む半導体基板の表面領域にレジスト膜を形成する
    工程と、前記レジスト膜をマスクに前記第一または第二
    導電型領域の他方のゲート電極の両側にイオン注入を行
    い、ソースおよびドレイン領域を形成する工程と、前記
    レジスト膜を、前記カーボン膜が除去されない溶液によ
    り除去する工程と、前記カーボン膜を炭化することによ
    り除去する工程と、を備えていることを特徴とする半導
    体装置の製造方法。
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