JPH07201777A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201777A JPH07201777A JP6001332A JP133294A JPH07201777A JP H07201777 A JPH07201777 A JP H07201777A JP 6001332 A JP6001332 A JP 6001332A JP 133294 A JP133294 A JP 133294A JP H07201777 A JPH07201777 A JP H07201777A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ソース・ドレイン拡散層の低抵抗化を図れるＭ
ＯＳＦＥＴの形成方法を提供すること。 【構成】素子分離絶縁膜２２によって区分されたシリコ
ン基板２１上に、ゲート絶縁膜２３、ゲート電極２４、
ソース・ドレイン拡散層２６を形成し、次いで全面にチ
タン膜２７を形成した後、このチタン膜２７上にシリコ
ン基板２１に対して圧縮応力を与える窒化チタン膜２８
を形成し、しかる後、熱処理により、ソース・ドレイン
拡散層２６とチタン膜２７、並びにゲート電極２４とチ
タン膜２７とを固相反応させ、低抵抗の安定相のＣ５４
の結晶構造を持ったチタンシリサイド膜２９を形成す
る。
ＯＳＦＥＴの形成方法を提供すること。 【構成】素子分離絶縁膜２２によって区分されたシリコ
ン基板２１上に、ゲート絶縁膜２３、ゲート電極２４、
ソース・ドレイン拡散層２６を形成し、次いで全面にチ
タン膜２７を形成した後、このチタン膜２７上にシリコ
ン基板２１に対して圧縮応力を与える窒化チタン膜２８
を形成し、しかる後、熱処理により、ソース・ドレイン
拡散層２６とチタン膜２７、並びにゲート電極２４とチ
タン膜２７とを固相反応させ、低抵抗の安定相のＣ５４
の結晶構造を持ったチタンシリサイド膜２９を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にシリサイド膜を形成する工程を有する半導
体装置の製造方法の改良に関する。
に係り、特にシリサイド膜を形成する工程を有する半導
体装置の製造方法の改良に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。しか
し、微細化が進むと種々の問題も発生し、例えば、ＭＯ
ＳＦＥＴにあっては、短チャネル効果の問題が顕著にな
る。
こと、つまり、素子の微細化により実現できる。しか
し、微細化が進むと種々の問題も発生し、例えば、ＭＯ
ＳＦＥＴにあっては、短チャネル効果の問題が顕著にな
る。
【０００４】この短チャネル効果は、ソース・ドレイン
拡散層のｐｎ接合の空乏層がチャネル方向に伸び、チャ
ネル領域に対するゲート電極の支配力が低下することに
起因している。そのため、ソース・ドレイン拡散層の深
さを微細化に伴って浅くしていくことで、短チャネル効
果は抑制できる。
拡散層のｐｎ接合の空乏層がチャネル方向に伸び、チャ
ネル領域に対するゲート電極の支配力が低下することに
起因している。そのため、ソース・ドレイン拡散層の深
さを微細化に伴って浅くしていくことで、短チャネル効
果は抑制できる。
【０００５】しかし、ソース・ドレイン拡散層を浅くす
ると、そのシート抵抗は深さにほぼ逆比例して上昇し、
ＭＯＳＦＥＴの駆動力、スピードの低下を招く。つま
り、微細化のメリットを十分に引き出すことが困難にな
る。
ると、そのシート抵抗は深さにほぼ逆比例して上昇し、
ＭＯＳＦＥＴの駆動力、スピードの低下を招く。つま
り、微細化のメリットを十分に引き出すことが困難にな
る。
【０００６】この問題点を解消する技術の一つとして、
サリサイドと呼ばれている方法がある。この方法を図６
の工程断面図を用いて以下に説明する。まず、図６
（ａ）に示すように、シリコン基板８１の表面に素子分
離絶縁膜としての酸化シリコン膜８２を熱酸化により形
成した後、ゲート絶縁膜８３、ゲート電極８４、ゲート
側壁絶縁膜８５を形成する。ゲート側壁絶縁膜８５の材
料としては窒化シリコンを用いる。
サリサイドと呼ばれている方法がある。この方法を図６
の工程断面図を用いて以下に説明する。まず、図６
（ａ）に示すように、シリコン基板８１の表面に素子分
離絶縁膜としての酸化シリコン膜８２を熱酸化により形
成した後、ゲート絶縁膜８３、ゲート電極８４、ゲート
側壁絶縁膜８５を形成する。ゲート側壁絶縁膜８５の材
料としては窒化シリコンを用いる。
【０００７】次いでイオン注入法によりソース・ドレイ
ン拡散層８６を形成した後、Ａｒプラズマを用いてチタ
ンターゲットをスパッタリングすることによりチタン膜
８７を堆積する。
ン拡散層８６を形成した後、Ａｒプラズマを用いてチタ
ンターゲットをスパッタリングすることによりチタン膜
８７を堆積する。
【０００８】ここで、ソース・ドレイン拡散層という表
記を用いたのは、実際のデバイスに組み込まれないと、
ソース拡散層とドレイン拡散層との区別は生じないから
である。また、デバイスに組み込まれても、使用状態に
よってソース拡散層とドレイン拡散層とが入れ替わる場
合もあるからである。
記を用いたのは、実際のデバイスに組み込まれないと、
ソース拡散層とドレイン拡散層との区別は生じないから
である。また、デバイスに組み込まれても、使用状態に
よってソース拡散層とドレイン拡散層とが入れ替わる場
合もあるからである。
【０００９】この後、チタンシリサイド膜を形成する際
に、チタンシリサイド膜の表面荒れを抑制するための窒
化チタンからなるキャップ膜８８を全面に形成する。こ
の窒化チタンは、通常、アルゴンと窒素との混合ガスを
用いたプラズマを用いチタンターゲットをスパッタリン
グすることにより形成する。
に、チタンシリサイド膜の表面荒れを抑制するための窒
化チタンからなるキャップ膜８８を全面に形成する。こ
の窒化チタンは、通常、アルゴンと窒素との混合ガスを
用いたプラズマを用いチタンターゲットをスパッタリン
グすることにより形成する。
【００１０】次に図６（ｂ）に示すように、チタン膜８
７とキャップ膜（窒化チタン膜）８８との積層膜を窒化
雰囲気中で熱処理することにより、チタン膜８７中のチ
タンとソース・ドレイン拡散層８６中のシリコンとを固
相拡散反応させ、チタンシリサイド（ＴｉＳｉ2 ）膜８
９を形成する。この後、硫酸および過酸化水素の混合液
を用いてキャップ膜８８と未反応のチタン膜８７とをエ
ッチングにより除去する。
７とキャップ膜（窒化チタン膜）８８との積層膜を窒化
雰囲気中で熱処理することにより、チタン膜８７中のチ
タンとソース・ドレイン拡散層８６中のシリコンとを固
相拡散反応させ、チタンシリサイド（ＴｉＳｉ2 ）膜８
９を形成する。この後、硫酸および過酸化水素の混合液
を用いてキャップ膜８８と未反応のチタン膜８７とをエ
ッチングにより除去する。
【００１１】以上の工程を経ることで、ソース・ドレイ
ン拡散層８６上にのみ自己整合的にチタンシリサイド膜
８９を形成することができる。最後に、図６（ｃ）に示
すように、全面に層間絶縁膜９０を堆積した後、チタン
シリサイド膜８９上にコンタクトホールを開口し、ソー
ス・ドレイン電極９１を形成して、ＭＯＳＦＥＴの基本
構造が完成する。
ン拡散層８６上にのみ自己整合的にチタンシリサイド膜
８９を形成することができる。最後に、図６（ｃ）に示
すように、全面に層間絶縁膜９０を堆積した後、チタン
シリサイド膜８９上にコンタクトホールを開口し、ソー
ス・ドレイン電極９１を形成して、ＭＯＳＦＥＴの基本
構造が完成する。
【００１２】このような製造方法によれば、チタンシリ
サイド膜８９が形成されていないソース・ドレイン拡散
層８６（厚さ２５０ｎｍ）のシート抵抗が５０Ω／□で
あるのに対し、チタンシリサイド膜８９（厚さ８０ｎ
ｍ）を形成することにより、ソース・ドレイン拡散層８
６（厚さ２５０ｎｍ）のシート抵抗を３Ω／□と激減す
ることができる。
サイド膜８９が形成されていないソース・ドレイン拡散
層８６（厚さ２５０ｎｍ）のシート抵抗が５０Ω／□で
あるのに対し、チタンシリサイド膜８９（厚さ８０ｎ
ｍ）を形成することにより、ソース・ドレイン拡散層８
６（厚さ２５０ｎｍ）のシート抵抗を３Ω／□と激減す
ることができる。
【００１３】しかしながら、今後、更に素子の微細化が
進むと、上述した従来のサリサイド技術によっては、ソ
ース・ドレイン拡散層のシート抵抗を十分に低くできな
いことが予想されており、サリサイド技術の改良が望ま
れている。
進むと、上述した従来のサリサイド技術によっては、ソ
ース・ドレイン拡散層のシート抵抗を十分に低くできな
いことが予想されており、サリサイド技術の改良が望ま
れている。
【００１４】
【発明が解決しようとする課題】上述の如く、今後、更
に素子の微細化が進むと、従来のサリサイド技術によっ
ては、ソース・ドレイン拡散層のシート抵抗を十分に低
くできないことが予想され、サリサイド技術の改良が望
まれている。
に素子の微細化が進むと、従来のサリサイド技術によっ
ては、ソース・ドレイン拡散層のシート抵抗を十分に低
くできないことが予想され、サリサイド技術の改良が望
まれている。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、今後、更に素子の微細
化が進んでも、低抵抗化に有効なシリサイド膜を形成で
きる工程を有する半導体装置の製造方法を提供すること
にある。
ので、その目的とするところは、今後、更に素子の微細
化が進んでも、低抵抗化に有効なシリサイド膜を形成で
きる工程を有する半導体装置の製造方法を提供すること
にある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法（請求項１）は、
基板表面に形成され、半導体元素を構成元素とする導電
層上に、前記半導体元素と遷移金属元素とを含む化合物
膜を固相反応により形成する工程を有する半導体装置の
製造方法において、前記基板に作用する応力を制御する
ことにより、前記化合物膜の端部の結晶構造を前記化合
物膜の内部と同じ結晶構造にすることを特徴とする。
めに、本発明の半導体装置の製造方法（請求項１）は、
基板表面に形成され、半導体元素を構成元素とする導電
層上に、前記半導体元素と遷移金属元素とを含む化合物
膜を固相反応により形成する工程を有する半導体装置の
製造方法において、前記基板に作用する応力を制御する
ことにより、前記化合物膜の端部の結晶構造を前記化合
物膜の内部と同じ結晶構造にすることを特徴とする。
【００１７】また、本発明の他の半導体装置の製造方法
（請求項２）は、シリコン基板の表面に形成され、シリ
コンを構成元素とする導電層上に、シリコンと遷移金属
元素とからなるシリサイド膜を固相反応により形成する
工程を有する半導体装置の製造方法において、前記導電
層上に前記遷移金属元素からなる金属膜を形成する前
に、前記シリコン基板に所定の応力を与える絶縁膜を、
前記導電層を囲むように、前記シリコン基板に形成する
ことを特徴とする。
（請求項２）は、シリコン基板の表面に形成され、シリ
コンを構成元素とする導電層上に、シリコンと遷移金属
元素とからなるシリサイド膜を固相反応により形成する
工程を有する半導体装置の製造方法において、前記導電
層上に前記遷移金属元素からなる金属膜を形成する前
に、前記シリコン基板に所定の応力を与える絶縁膜を、
前記導電層を囲むように、前記シリコン基板に形成する
ことを特徴とする。
【００１８】ここで、所定の応力とは、シリコン基板に
作用する正味の応力により、最初に形成されるシリサイ
ド膜がエネルギー的に不安定になるものである。また、
本発明の他の半導体装置の製造方法（請求項３）は、シ
リコン基板の表面に形成され、シリコンを構成元素とす
る導電層上に、シリコンと遷移金属元素とからなるシリ
サイド膜を固相反応により形成する工程を有する半導体
装置の製造方法において、前記導電層上に前記遷移金属
元素からなる金属膜を形成する工程と、前記シリコン基
板に所定の応力を与える応力発生膜を前記金属膜上に形
成する工程と、熱処理により前記導電層と前記金属膜と
を固相反応させ、前記シリサイド膜を形成する工程とを
有することを特徴とする。
作用する正味の応力により、最初に形成されるシリサイ
ド膜がエネルギー的に不安定になるものである。また、
本発明の他の半導体装置の製造方法（請求項３）は、シ
リコン基板の表面に形成され、シリコンを構成元素とす
る導電層上に、シリコンと遷移金属元素とからなるシリ
サイド膜を固相反応により形成する工程を有する半導体
装置の製造方法において、前記導電層上に前記遷移金属
元素からなる金属膜を形成する工程と、前記シリコン基
板に所定の応力を与える応力発生膜を前記金属膜上に形
成する工程と、熱処理により前記導電層と前記金属膜と
を固相反応させ、前記シリサイド膜を形成する工程とを
有することを特徴とする。
【００１９】ここで、所定の応力とは、シリコン基板に
作用する正味の応力により、最初に形成されるシリサイ
ド膜がエネルギー的に不安定になるものである。また、
上記金属膜は、チタンに対する窒素の組成比が１以下で
ある窒化チタン膜であることが好ましい。
作用する正味の応力により、最初に形成されるシリサイ
ド膜がエネルギー的に不安定になるものである。また、
上記金属膜は、チタンに対する窒素の組成比が１以下で
ある窒化チタン膜であることが好ましい。
【００２０】また、本発明の他の半導体装置の製造方法
（請求項４）は、シリコン基板の表面に形成され、シリ
コンを構成元素とする導電層上に、チタンシリサイド膜
を固相反応により形成する工程を有する半導体装置の製
造方法において、前記シリコン基板上にチタン膜を形成
する工程と、このチタン膜上に前記シリコン基板に圧縮
応力を与える窒化チタン膜をスパッタリング法により形
成する工程と、熱処理により前記導電層と前記金属膜と
を固相反応させ、前記シリサイド膜を形成する工程とを
有することを特徴とする。ここで、上記スパッタリング
法は、スパッタリング時のアルゴンプラズマの圧力を５
×１０-1Ｐａ以上に保つものであることが好ましい。
（請求項４）は、シリコン基板の表面に形成され、シリ
コンを構成元素とする導電層上に、チタンシリサイド膜
を固相反応により形成する工程を有する半導体装置の製
造方法において、前記シリコン基板上にチタン膜を形成
する工程と、このチタン膜上に前記シリコン基板に圧縮
応力を与える窒化チタン膜をスパッタリング法により形
成する工程と、熱処理により前記導電層と前記金属膜と
を固相反応させ、前記シリサイド膜を形成する工程とを
有することを特徴とする。ここで、上記スパッタリング
法は、スパッタリング時のアルゴンプラズマの圧力を５
×１０-1Ｐａ以上に保つものであることが好ましい。
【００２１】
【作用】本発明者等の研究によれば、シリサイド膜の結
晶構造は、基板に作用する応力の影響を受けることが分
かり、また、従来法により得られたシリサイド膜は、低
抵抗の結晶構造と高抵抗の結晶構造とが混在しているこ
とが分かった。
晶構造は、基板に作用する応力の影響を受けることが分
かり、また、従来法により得られたシリサイド膜は、低
抵抗の結晶構造と高抵抗の結晶構造とが混在しているこ
とが分かった。
【００２２】したがって、このような知見に基づいた本
発明によれば、基板に作用する応力を制御し、低抵抗の
結晶構造だけを有するシリサイド膜を形成することによ
り、今後、更に素子の微細化が進んでも十分に低抵抗の
シリサイド膜を提供できるようになる。
発明によれば、基板に作用する応力を制御し、低抵抗の
結晶構造だけを有するシリサイド膜を形成することによ
り、今後、更に素子の微細化が進んでも十分に低抵抗の
シリサイド膜を提供できるようになる。
【００２３】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１、図２は、本発明の第１の実施例に係わるＭＯ
ＳＦＥＴの製造方法を示す工程断面図である。
る。図１、図２は、本発明の第１の実施例に係わるＭＯ
ＳＦＥＴの製造方法を示す工程断面図である。
【００２４】先ず、図１（ａ）に示すように、単結晶の
シリコン基板１の表面にウェル２を形成した後、このウ
ェル２上にゲート絶縁膜３、ゲート電極となる多結晶シ
リコン膜４を順次形成する。
シリコン基板１の表面にウェル２を形成した後、このウ
ェル２上にゲート絶縁膜３、ゲート電極となる多結晶シ
リコン膜４を順次形成する。
【００２５】次に図１（ｂ）に示すように、反応性イオ
ンエッチングにより、多結晶シリコン膜４、ゲート絶縁
膜３、ウェル２をエッチングし、トレンチ溝（例えば、
深さ１μｍ）を形成する。
ンエッチングにより、多結晶シリコン膜４、ゲート絶縁
膜３、ウェル２をエッチングし、トレンチ溝（例えば、
深さ１μｍ）を形成する。
【００２６】次に図１（ｃ）に示すように、全面に酸化
シリコン膜５をＣＶＤ法により形成した後、多結晶シリ
コン膜４を研磨の阻止材とし、ＣＭＰ（化学機械研磨）
により酸化シリコン膜５をエッチバックし、ウェル２の
途中のトレンチ溝まで酸化シリコン膜５を充填する。
シリコン膜５をＣＶＤ法により形成した後、多結晶シリ
コン膜４を研磨の阻止材とし、ＣＭＰ（化学機械研磨）
により酸化シリコン膜５をエッチバックし、ウェル２の
途中のトレンチ溝まで酸化シリコン膜５を充填する。
【００２７】このエッチバックの方法として、酸化シリ
コン膜の５全面をフッ素を含むガス等で全面ドライエッ
チングしても良い。また、酸化シリコン膜５と同じエッ
チング速度の膜を酸化シリコン膜５上に表面が平坦とな
るように形成し、全面エッチバックを行っても良い。
コン膜の５全面をフッ素を含むガス等で全面ドライエッ
チングしても良い。また、酸化シリコン膜５と同じエッ
チング速度の膜を酸化シリコン膜５上に表面が平坦とな
るように形成し、全面エッチバックを行っても良い。
【００２８】次いで全面に窒化シリコン膜６をＣＶＤ法
により形成した後、多結晶シリコン膜４を研磨の阻止材
とし、ＣＰＭにより窒化シリコン膜６をエッチバック
し、トレンチ溝を完全に充填する。この充填工程におい
ても上記酸化シリコン膜５で用いた方法と同様な方法を
用いることができる。
により形成した後、多結晶シリコン膜４を研磨の阻止材
とし、ＣＰＭにより窒化シリコン膜６をエッチバック
し、トレンチ溝を完全に充填する。この充填工程におい
ても上記酸化シリコン膜５で用いた方法と同様な方法を
用いることができる。
【００２９】このようにして酸化シリコン膜５、窒化シ
リコン膜６からなる素子分離絶縁膜が完成する。次に図
１（ｄ）に示すように、全面に珪化タングステン膜７を
全面にスパッタリング法により堆積した後、珪化タング
ステン膜７と多結晶シリコン膜４とを反応性イオンエッ
チングを用いてゲート電極状に加工する。ここで、珪化
タングステン膜７の代わりにチタンシリサイド膜を用い
ても良い。
リコン膜６からなる素子分離絶縁膜が完成する。次に図
１（ｄ）に示すように、全面に珪化タングステン膜７を
全面にスパッタリング法により堆積した後、珪化タング
ステン膜７と多結晶シリコン膜４とを反応性イオンエッ
チングを用いてゲート電極状に加工する。ここで、珪化
タングステン膜７の代わりにチタンシリサイド膜を用い
ても良い。
【００３０】次に図２（ａ）に示すように、イオン注入
法により、ｎ型チャネルのＭＯＳＦＥＴ領域にはＡｓ+
イオンを１５ｋｅＶ、１×１０14ｃｍ-2の条件で注入
し、ｐ型チャネルのＭＯＳＦＥＴ領域にはＢＦ2 + イオ
ンを２０ｋｅＶ、１×１０15ｃｍ-2の条件で注入するこ
とにより、浅い低濃度の不純物拡散層を形成する。
法により、ｎ型チャネルのＭＯＳＦＥＴ領域にはＡｓ+
イオンを１５ｋｅＶ、１×１０14ｃｍ-2の条件で注入
し、ｐ型チャネルのＭＯＳＦＥＴ領域にはＢＦ2 + イオ
ンを２０ｋｅＶ、１×１０15ｃｍ-2の条件で注入するこ
とにより、浅い低濃度の不純物拡散層を形成する。
【００３１】次いでソース・ドレインとゲートとの短絡
を防止するために、ゲート側壁絶縁膜８を形成する。具
体的には、ソース・ドレインのシリサイド化の際に反応
しない絶縁膜、例えば、窒化シリコン膜を堆積した後、
マスク無しでドライエッチングすることにより、ゲート
側壁絶縁膜８を形成する。
を防止するために、ゲート側壁絶縁膜８を形成する。具
体的には、ソース・ドレインのシリサイド化の際に反応
しない絶縁膜、例えば、窒化シリコン膜を堆積した後、
マスク無しでドライエッチングすることにより、ゲート
側壁絶縁膜８を形成する。
【００３２】この後、イオン注入法により、ｎ型チャネ
ルのＭＯＳＦＥＴ領域にはＡｓ+ イオンを３０ｋｅＶ、
３×１０15ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯ
ＳＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、３×１
０15ｃｍ-2の条件で注入することにより、深い高濃度の
不純物拡散層を形成する。
ルのＭＯＳＦＥＴ領域にはＡｓ+ イオンを３０ｋｅＶ、
３×１０15ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯ
ＳＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、３×１
０15ｃｍ-2の条件で注入することにより、深い高濃度の
不純物拡散層を形成する。
【００３３】次いでＮ2 雰囲気中で１０００℃、２０秒
の熱処理を施し、不純物拡散層中の不純物を活性化する
ことにより、浅い低濃度の不純物拡散層の深さは５０ｎ
ｍとなり、深い高濃度の不純物拡散層の深さは１２０ｎ
ｍとなる。
の熱処理を施し、不純物拡散層中の不純物を活性化する
ことにより、浅い低濃度の不純物拡散層の深さは５０ｎ
ｍとなり、深い高濃度の不純物拡散層の深さは１２０ｎ
ｍとなる。
【００３４】このようにして、浅い低濃度不純物拡散層
と深い高濃度不純物拡散層とからなるＬＤＤ構造のソー
ス・ドレイン拡散層９が完成する。次に図２（ｂ）に示
すように、アルゴンプラズマを用いチタンターゲットを
スパッタリングすることにより、全面に厚さ１５ｎｍの
チタン膜１０を堆積し、引き続き、圧力が５×１０-1Ｐ
ａ以上のアルゴンプラズマを用い窒化チタンターゲット
をスパッタリングすることにより、チタン膜１０上に厚
さ７０ｎｍの窒化チタン膜１１を堆積する。
と深い高濃度不純物拡散層とからなるＬＤＤ構造のソー
ス・ドレイン拡散層９が完成する。次に図２（ｂ）に示
すように、アルゴンプラズマを用いチタンターゲットを
スパッタリングすることにより、全面に厚さ１５ｎｍの
チタン膜１０を堆積し、引き続き、圧力が５×１０-1Ｐ
ａ以上のアルゴンプラズマを用い窒化チタンターゲット
をスパッタリングすることにより、チタン膜１０上に厚
さ７０ｎｍの窒化チタン膜１１を堆積する。
【００３５】次に図２（ｃ）に示すように、窒素雰囲気
中での７５０〜８００℃、３０秒の熱処理によりシリサ
イド化を行ない、単結晶シリコンが露出しているソース
・ドレイン拡散層９の表面、ゲート電極（珪化タングス
テン膜７）の上部に、それぞれ、チタンシリサイド膜１
３，１２を形成する。
中での７５０〜８００℃、３０秒の熱処理によりシリサ
イド化を行ない、単結晶シリコンが露出しているソース
・ドレイン拡散層９の表面、ゲート電極（珪化タングス
テン膜７）の上部に、それぞれ、チタンシリサイド膜１
３，１２を形成する。
【００３６】次いで硫酸と過酸化水素との混合液により
窒化チタン膜１１と未反応のチタン膜１０をエッチング
除去する。以上の工程を経ることでソース・ドレイン拡
散層９、ゲート電極上にのみそれぞれ自己整合的にチタ
ンシリサイド膜１３，１２を形成することができる。
窒化チタン膜１１と未反応のチタン膜１０をエッチング
除去する。以上の工程を経ることでソース・ドレイン拡
散層９、ゲート電極上にのみそれぞれ自己整合的にチタ
ンシリサイド膜１３，１２を形成することができる。
【００３７】最後に、図２（ｄ）に示すように、全面に
層間絶縁膜１４を形成した後、ソース・ドレイン拡散層
９上にコンタクトホールを開口し、ソース・ドレイン電
極１５を形成して、ＭＯＳＦＥＴの基本構造が完成す
る。
層間絶縁膜１４を形成した後、ソース・ドレイン拡散層
９上にコンタクトホールを開口し、ソース・ドレイン電
極１５を形成して、ＭＯＳＦＥＴの基本構造が完成す
る。
【００３８】以上述べた方法に従って作成された本発明
のチタンシリサイド膜のシート抵抗のソース・ドレイン
拡散層幅依存性を従来法に従って作成されたそれとを比
較して調べたところ、図４に示すような結果が得られ
た。
のチタンシリサイド膜のシート抵抗のソース・ドレイン
拡散層幅依存性を従来法に従って作成されたそれとを比
較して調べたところ、図４に示すような結果が得られ
た。
【００３９】すなわち、本発明によれば、チタンシリサ
イド膜の膜厚が３０ｎｍと極薄であっても、比抵抗は約
１０μΩｃｍとバルク値と同様に非常に低いことが明ら
かになった。更に、ソース・ドレイン拡散層幅が０．５
μｍと細線化した場合でも、従来法では２μｍ以下で急
激に比抵抗が上昇するのに対し、本発明の場合、約１３
μΩｃｍとバルク値と同様に低いことが明らかになっ
た。その結果、ソース・ドレイン拡散層のシート抵抗
は、従来法により形成された場合の１／５の４Ω／□に
低減できることが分かった。
イド膜の膜厚が３０ｎｍと極薄であっても、比抵抗は約
１０μΩｃｍとバルク値と同様に非常に低いことが明ら
かになった。更に、ソース・ドレイン拡散層幅が０．５
μｍと細線化した場合でも、従来法では２μｍ以下で急
激に比抵抗が上昇するのに対し、本発明の場合、約１３
μΩｃｍとバルク値と同様に低いことが明らかになっ
た。その結果、ソース・ドレイン拡散層のシート抵抗
は、従来法により形成された場合の１／５の４Ω／□に
低減できることが分かった。
【００４０】また、ＸＲＤによる詳細な検討を行なった
ところ、従来法によりチタンシリサイド膜が形成された
ソース・ドレイン拡散層のシート抵抗と本発明のそれと
を比較したところ、以下のような違いがあることが分か
った。
ところ、従来法によりチタンシリサイド膜が形成された
ソース・ドレイン拡散層のシート抵抗と本発明のそれと
を比較したところ、以下のような違いがあることが分か
った。
【００４１】すなわち、従来法のチタンシリサイド膜
は、高抵抗の低温で形成される準安定相のＣ４９の結晶
構造と、低抵抗の安定相のＣ５４の結晶構造が混在して
いるのに対し、本発明のチタンシリサイド膜は、低抵抗
の安定相のＣ５４の結晶構造しか存在していないことが
分かった。
は、高抵抗の低温で形成される準安定相のＣ４９の結晶
構造と、低抵抗の安定相のＣ５４の結晶構造が混在して
いるのに対し、本発明のチタンシリサイド膜は、低抵抗
の安定相のＣ５４の結晶構造しか存在していないことが
分かった。
【００４２】本発明者等の研究によれば、このような結
晶構造上の差異が生じる理由は、従来法の場合、Ｃ４９
の結晶構造からＣ５４の結晶構造の相転移が抑制される
からであることが分かり、更に、そのメカニズムには基
板の応力が関与していることが分かった。
晶構造上の差異が生じる理由は、従来法の場合、Ｃ４９
の結晶構造からＣ５４の結晶構造の相転移が抑制される
からであることが分かり、更に、そのメカニズムには基
板の応力が関与していることが分かった。
【００４３】Ｃ４９のチタンシリサイド（ＴｉＳｉ2 ）
が結晶化する際には０．５ＧＰａの引張り応力が生じ、
これにより、シリコン基板には圧縮応力が働く。ここ
で、従来法の場合、素子分離絶縁膜は、通常、熱酸化に
より形成された酸化シリコン膜であり、この酸化シリコ
ン膜は室温では約０．３ＧＰａの圧縮応力を内部応力と
して持っており、これにより、シリコン基板には引張り
応力が働く、この結果、シリコン基板がチタンシリサイ
ド膜から受ける正味の圧縮応力は０．３ＧＰａとなる。
すなわち、チタンシリサイド膜の引張り応力と酸化シリ
コン膜の圧縮応力とが相殺し合い、シリコン基板が受け
る圧縮応力が緩和される。
が結晶化する際には０．５ＧＰａの引張り応力が生じ、
これにより、シリコン基板には圧縮応力が働く。ここ
で、従来法の場合、素子分離絶縁膜は、通常、熱酸化に
より形成された酸化シリコン膜であり、この酸化シリコ
ン膜は室温では約０．３ＧＰａの圧縮応力を内部応力と
して持っており、これにより、シリコン基板には引張り
応力が働く、この結果、シリコン基板がチタンシリサイ
ド膜から受ける正味の圧縮応力は０．３ＧＰａとなる。
すなわち、チタンシリサイド膜の引張り応力と酸化シリ
コン膜の圧縮応力とが相殺し合い、シリコン基板が受け
る圧縮応力が緩和される。
【００４４】上述したような応力緩和が起こると、系の
全（ポテンシャル）エネルギーが低下するため、Ｃ４９
のチタンシリサイドが存在する状態は安定な状態とな
る。したがって、従来法の場合、Ｃ４９からＣ５４への
相転移が抑制され、Ｃ４９のチタンシリサイド膜がパタ
ーンエッジで安定化する。
全（ポテンシャル）エネルギーが低下するため、Ｃ４９
のチタンシリサイドが存在する状態は安定な状態とな
る。したがって、従来法の場合、Ｃ４９からＣ５４への
相転移が抑制され、Ｃ４９のチタンシリサイド膜がパタ
ーンエッジで安定化する。
【００４５】一方、本発明の場合、圧力が５×１０-1Ｐ
ａ以上のアルゴンプラズマを用いた窒化チタンターゲッ
トのスパッタリングにより窒化チタン膜１１を形成して
いるので、この窒化チタン膜１１は内部応力として引張
り応力を有するようになる。
ａ以上のアルゴンプラズマを用いた窒化チタンターゲッ
トのスパッタリングにより窒化チタン膜１１を形成して
いるので、この窒化チタン膜１１は内部応力として引張
り応力を有するようになる。
【００４６】なお、ここで、図５に示すように、従来法
により形成された窒化チタン膜の内部応力は、本発明に
比べて、熱履歴によって圧縮応力から引張り応力へと大
きく変化し、そして、本発明の方法に比べて、その値も
小さい。
により形成された窒化チタン膜の内部応力は、本発明に
比べて、熱履歴によって圧縮応力から引張り応力へと大
きく変化し、そして、本発明の方法に比べて、その値も
小さい。
【００４７】このため、従来、チタンシリサイド膜の内
部引張り応力は、酸化シリコン膜の内部圧縮応力により
緩和されたが、本発明の場合、窒化チタン膜１１により
内部引張り応力が増加し、従来に比べて、シリコン基板
１には大きな圧縮応力が作用するようになる。
部引張り応力は、酸化シリコン膜の内部圧縮応力により
緩和されたが、本発明の場合、窒化チタン膜１１により
内部引張り応力が増加し、従来に比べて、シリコン基板
１には大きな圧縮応力が作用するようになる。
【００４８】このようにシリコン基板に作用する圧縮応
力が大きくなると、系の（ポテンシャル）エネルギーが
高くなり、Ｃ４９のチタンシリサイド膜が存在する状態
は不安定な状態となる。
力が大きくなると、系の（ポテンシャル）エネルギーが
高くなり、Ｃ４９のチタンシリサイド膜が存在する状態
は不安定な状態となる。
【００４９】したがって、Ｃ４９からＣ５４への相転移
が促進され、Ｃ５４のチタンシリサイド膜がパターンエ
ッジで安定化する。このように本実施例によれば、素子
の微細化が進み、ソース・ドレイン拡散層９の幅が狭く
なり、パターンエッジの占める割合が高くなっても、低
抵抗のＣ５４のチタンシリサイド膜がパターンエッジで
安定化するので、素子の微細化に伴うソース・ドレイン
拡散層９のシート抵抗の上昇を防止できるようになる。
が促進され、Ｃ５４のチタンシリサイド膜がパターンエ
ッジで安定化する。このように本実施例によれば、素子
の微細化が進み、ソース・ドレイン拡散層９の幅が狭く
なり、パターンエッジの占める割合が高くなっても、低
抵抗のＣ５４のチタンシリサイド膜がパターンエッジで
安定化するので、素子の微細化に伴うソース・ドレイン
拡散層９のシート抵抗の上昇を防止できるようになる。
【００５０】なお、本発明者等の研究によれば、Ｃ４９
のチタンシリサイド膜はその幅が狭くなると、幅広い場
合に比べて、Ｃ５４に相転移するのに必要な温度、つま
り、相転移温度が高くなることが分かった。
のチタンシリサイド膜はその幅が狭くなると、幅広い場
合に比べて、Ｃ５４に相転移するのに必要な温度、つま
り、相転移温度が高くなることが分かった。
【００５１】すなわち、Ｃ４９の結晶構造が混在してし
まう従来法にあっては、素子の微細化が進み、ソース・
ドレイン拡散層の幅が狭くなると、高い温度の熱処理を
行なわないと、Ｃ５４の結晶構造のチタンシリサイド膜
を形成できないという問題があることが明らかになっ
た。
まう従来法にあっては、素子の微細化が進み、ソース・
ドレイン拡散層の幅が狭くなると、高い温度の熱処理を
行なわないと、Ｃ５４の結晶構造のチタンシリサイド膜
を形成できないという問題があることが明らかになっ
た。
【００５２】更に、本実施例によれば、ソース・ドレイ
ン拡散層９の周囲には素子分離絶縁膜としての窒化シリ
コン膜６が形成され、この窒化シリコン膜６の内部引張
り応力によってもシリコン基板１に作用する圧縮応力が
増加するので、上述した効果は更に大きいものとなる。
ン拡散層９の周囲には素子分離絶縁膜としての窒化シリ
コン膜６が形成され、この窒化シリコン膜６の内部引張
り応力によってもシリコン基板１に作用する圧縮応力が
増加するので、上述した効果は更に大きいものとなる。
【００５３】図３は、本発明の第２の実施例に係わるＭ
ＯＳＦＥＴの製造方法を示す工程断面図である。先ず、
図３（ａ）に示すように、単結晶のシリコン基板２１の
表面に熱酸化により素子分離絶縁膜２２を形成した後、
ゲート絶縁膜２３、ゲート電極２４を順次形成する。ゲ
ート電極２４は、例えば、厚さ２００ｎｍの多結晶シリ
コン膜を形成し、これを反応性イオンエッチングにより
加工して形成する。
ＯＳＦＥＴの製造方法を示す工程断面図である。先ず、
図３（ａ）に示すように、単結晶のシリコン基板２１の
表面に熱酸化により素子分離絶縁膜２２を形成した後、
ゲート絶縁膜２３、ゲート電極２４を順次形成する。ゲ
ート電極２４は、例えば、厚さ２００ｎｍの多結晶シリ
コン膜を形成し、これを反応性イオンエッチングにより
加工して形成する。
【００５４】次いでイオン注入法により、ｎ型チャネル
のＭＯＳＦＥＴ領域にはＡｓ+ イオンを１５ｋｅＶ、１
×１０14ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯＳ
ＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、１×１０
15ｃｍ-2の条件で注入することにより、浅い低濃度の不
純物拡散層を形成する。
のＭＯＳＦＥＴ領域にはＡｓ+ イオンを１５ｋｅＶ、１
×１０14ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯＳ
ＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、１×１０
15ｃｍ-2の条件で注入することにより、浅い低濃度の不
純物拡散層を形成する。
【００５５】次いでソース・ドレインとゲートとの短絡
を防止するために、ゲート側壁絶縁膜２５を形成する。
具体的には、ソース・ドレインのシリサイド化の際に反
応しない絶縁膜、例えば、窒化シリコン膜を堆積した
後、マスク無しでドライエッチングすることにより、ゲ
ート側壁絶縁膜２５を形成する。
を防止するために、ゲート側壁絶縁膜２５を形成する。
具体的には、ソース・ドレインのシリサイド化の際に反
応しない絶縁膜、例えば、窒化シリコン膜を堆積した
後、マスク無しでドライエッチングすることにより、ゲ
ート側壁絶縁膜２５を形成する。
【００５６】この後、イオン注入法により、ｎ型チャネ
ルのＭＯＳＦＥＴ領域にはＡｓ+ イオンを３０ｋｅＶ、
３×１０15ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯ
ＳＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、３×１
０15ｃｍ-2の条件で注入することにより、深い高濃度の
不純物拡散層を形成する。
ルのＭＯＳＦＥＴ領域にはＡｓ+ イオンを３０ｋｅＶ、
３×１０15ｃｍ-2の条件で注入し、ｐ型チャネルのＭＯ
ＳＦＥＴ領域にはＢＦ2 + イオンを２０ｋｅＶ、３×１
０15ｃｍ-2の条件で注入することにより、深い高濃度の
不純物拡散層を形成する。
【００５７】次いでＮ2 雰囲気中で１０００℃、２０秒
の熱処理（活性化アニール）を施して、不純物拡散層中
の不純物を活性化することにより、浅い低濃度の不純物
拡散層の深さは５０ｎｍとなり、深い高濃度の不純物拡
散層の深さは１２０ｎｍとなる。
の熱処理（活性化アニール）を施して、不純物拡散層中
の不純物を活性化することにより、浅い低濃度の不純物
拡散層の深さは５０ｎｍとなり、深い高濃度の不純物拡
散層の深さは１２０ｎｍとなる。
【００５８】このようにして、浅い低濃度不純物拡散層
と深い高濃度不純物拡散層とからなるＬＤＤ構造のソー
ス・ドレイン拡散層２６が完成する。なお、上記１００
０℃、２０秒の熱処理を省略することにより、以下に述
べる圧縮応力増加の効果は促進され望ましい。
と深い高濃度不純物拡散層とからなるＬＤＤ構造のソー
ス・ドレイン拡散層２６が完成する。なお、上記１００
０℃、２０秒の熱処理を省略することにより、以下に述
べる圧縮応力増加の効果は促進され望ましい。
【００５９】次いでアルゴンプラズマを用いチタンター
ゲットをスパッタリングすることにより、全面に厚さ１
５ｎｍのチタン膜２７を堆積し、引き続き、圧力が５×
１０-1Ｐａ以上のアルゴンプラズマを用い窒化チタンタ
ーゲットをスパッタリングすることにより、チタン膜２
７上に厚さ７０ｎｍの窒化チタン膜２８を堆積する。
ゲットをスパッタリングすることにより、全面に厚さ１
５ｎｍのチタン膜２７を堆積し、引き続き、圧力が５×
１０-1Ｐａ以上のアルゴンプラズマを用い窒化チタンタ
ーゲットをスパッタリングすることにより、チタン膜２
７上に厚さ７０ｎｍの窒化チタン膜２８を堆積する。
【００６０】次に図３（ｂ）に示すように、窒素雰囲気
中での７５０〜８００℃、３０秒の熱処理によりシリサ
イド化を行ない、ソース・ドレイン拡散層２６、ゲート
電極２４上にチタンシリサイド膜２９を形成する。
中での７５０〜８００℃、３０秒の熱処理によりシリサ
イド化を行ない、ソース・ドレイン拡散層２６、ゲート
電極２４上にチタンシリサイド膜２９を形成する。
【００６１】次いで硫酸と過酸化水素との混合液により
窒化チタン膜２８と未反応のチタン膜２７をエッチング
除去する。以上の工程を経ることでソース・ドレイン拡
散層２６、ゲート電極２４上にのみ自己整合的にチタン
シリサイド膜２９を形成することができる。
窒化チタン膜２８と未反応のチタン膜２７をエッチング
除去する。以上の工程を経ることでソース・ドレイン拡
散層２６、ゲート電極２４上にのみ自己整合的にチタン
シリサイド膜２９を形成することができる。
【００６２】最後に、図３（ｃ）に示すように、全面に
層間絶縁膜３０を形成した後、ソース・ドレイン拡散層
２６上にコンタクトホールを開口し、ソース・ドレイン
電極３１を形成して、ＭＯＳＦＥＴの基本構造が完成す
る。
層間絶縁膜３０を形成した後、ソース・ドレイン拡散層
２６上にコンタクトホールを開口し、ソース・ドレイン
電極３１を形成して、ＭＯＳＦＥＴの基本構造が完成す
る。
【００６３】本実施例の方法によれば、チタンシリサイ
ド膜２９の膜厚が３０ｎｍと極薄であっても、比抵抗は
約１０μΩｃｍとバルク値と同様に非常に低く、更に、
ソース・ドレイン拡散層幅が０．５μｍと細線化した場
合でも、チタンシリサイド膜２９の比抵抗は約１３μΩ
ｃｍとバルク値と同様に低いことが明らかになった。そ
の結果、ソース・ドレイン拡散層２６のシート抵抗は、
従来法により形成された場合の１／５の４Ω／□に低減
できることが分かった。すなわち、先の実施例と同様の
効果が得られた。
ド膜２９の膜厚が３０ｎｍと極薄であっても、比抵抗は
約１０μΩｃｍとバルク値と同様に非常に低く、更に、
ソース・ドレイン拡散層幅が０．５μｍと細線化した場
合でも、チタンシリサイド膜２９の比抵抗は約１３μΩ
ｃｍとバルク値と同様に低いことが明らかになった。そ
の結果、ソース・ドレイン拡散層２６のシート抵抗は、
従来法により形成された場合の１／５の４Ω／□に低減
できることが分かった。すなわち、先の実施例と同様の
効果が得られた。
【００６４】このような効果が得られたのは、圧力が５
×１０-1Ｐａ以上のアルゴンプラズマを用い窒化チタン
ターゲットをスパッタリングして窒化チタン膜２８を形
成しているので、堆積時から窒化チタン膜２８の内部応
力が引張り応力となり、シリコン基板２１に作用する圧
縮応力が増加し、Ｃ４９のチタンシリサイド膜からＣ５
４のチタンシリサイド膜の相転移が促進されたからであ
る。
×１０-1Ｐａ以上のアルゴンプラズマを用い窒化チタン
ターゲットをスパッタリングして窒化チタン膜２８を形
成しているので、堆積時から窒化チタン膜２８の内部応
力が引張り応力となり、シリコン基板２１に作用する圧
縮応力が増加し、Ｃ４９のチタンシリサイド膜からＣ５
４のチタンシリサイド膜の相転移が促進されたからであ
る。
【００６５】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、引張り応力
を持つ窒化チタン膜によって堆積時からシリコン基板に
作用する圧縮応力を増加させたが、基板温度を上昇させ
ることによってもシリコン基板に作用する圧縮応力を増
加させることができる。ここで、基板温度を３００℃以
上に保って、上記圧力条件で窒化チタン膜を形成すれ
ば、相乗効果によりチタンシリサイド膜のＣ４９からＣ
５４への相転移が更に促進される。
るものではない。例えば、上記実施例では、引張り応力
を持つ窒化チタン膜によって堆積時からシリコン基板に
作用する圧縮応力を増加させたが、基板温度を上昇させ
ることによってもシリコン基板に作用する圧縮応力を増
加させることができる。ここで、基板温度を３００℃以
上に保って、上記圧力条件で窒化チタン膜を形成すれ
ば、相乗効果によりチタンシリサイド膜のＣ４９からＣ
５４への相転移が更に促進される。
【００６６】また、上記実施例では、圧縮応力を有する
膜として窒化チタン膜を用いたが、その代わりに炭素膜
を用いても良い。また、上記実施例では、シリコン基板
に作用する圧縮応力を増加する場合について説明した
が、シリコン基板に作用する引張り応力を増加するよう
にしても良い。
膜として窒化チタン膜を用いたが、その代わりに炭素膜
を用いても良い。また、上記実施例では、シリコン基板
に作用する圧縮応力を増加する場合について説明した
が、シリコン基板に作用する引張り応力を増加するよう
にしても良い。
【００６７】すなわち、要は、シリコン基板に作用する
応力（圧縮応力または引張り応力）を大きくし、最初に
エネルギー的に不安定なシリサイド膜を形成することに
より、低温プロセスにより、この不安定なシリサイド膜
を低抵抗で安定なシリサイド膜に相転移できるようにす
れば良い。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施できる。
応力（圧縮応力または引張り応力）を大きくし、最初に
エネルギー的に不安定なシリサイド膜を形成することに
より、低温プロセスにより、この不安定なシリサイド膜
を低抵抗で安定なシリサイド膜に相転移できるようにす
れば良い。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施できる。
【００６８】
【発明の効果】以上詳述したように本発明によれば、基
板に作用する応力を制御することにより、低抵抗の結晶
構造だけを有するシリサイド膜を形成できるようにな
る。
板に作用する応力を制御することにより、低抵抗の結晶
構造だけを有するシリサイド膜を形成できるようにな
る。
【図１】本発明の第１の実施例に係わるＭＯＳＦＥＴの
前半の製造方法を示す工程断面図
前半の製造方法を示す工程断面図
【図２】本発明の第１の実施例に係わるＭＯＳＦＥＴの
後半の製造方法を示す工程断面図
後半の製造方法を示す工程断面図
【図３】本発明の第２の実施例に係わるＭＯＳＦＥＴの
製造方法を示す工程断面図
製造方法を示す工程断面図
【図４】本発明のチタンシリサイド膜のシート抵抗のソ
ース・ドレイン拡散層幅依存性と従来法に従って作成さ
れたそれとを比較して示す特性図
ース・ドレイン拡散層幅依存性と従来法に従って作成さ
れたそれとを比較して示す特性図
【図５】本発明の窒化チタン膜の応力の温度依存性と従
来法に従って作成されたそれとを比較して示す特性図
来法に従って作成されたそれとを比較して示す特性図
【図６】従来のＭＯＳＦＥＴの製造方法を示す工程断面
図
図
１…シリコン基板 ２…ウェル ３…ゲート絶縁膜 ４…ゲート電極 ５…酸化シリコン膜 ６…窒化シリコン膜 ７…珪化タングステン膜 ８…ゲート側壁絶縁膜 ９…ソース・ドレイン拡散層（導体層） １０…チタン膜 １１…窒化チタン膜（応力発生膜） １２，１３…チタンシリサイド膜 １４…層間絶縁膜 １５…ソース・ドレイン電極 ２１…シリコン基板 ２２…素子分離絶縁膜 ２３…ゲート絶縁膜 ２４…ゲート電極 ２５…ゲート側壁絶縁膜 ２６…ソース・ドレイン拡散層（導体層） ２７…チタン膜 ２８…窒化チタン膜（応力発生膜） ２９…チタンシリサイド膜 ３０…層間絶縁膜 ３１…ソース・ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法（請求項１）は、
基板表面に形成され、半導体元素を構成元素とする導電
層上に、前記半導体元素と遷移金属元素とを含む化合物
膜を固相反応により選択的に形成する工程を有する半導
体装置の製造方法において、前記基板に作用する応力を
制御することにより、前記化合物膜の端部の結晶構造を
前記化合物膜の内部と同じ結晶構造にすることを特徴と
する。
めに、本発明の半導体装置の製造方法（請求項１）は、
基板表面に形成され、半導体元素を構成元素とする導電
層上に、前記半導体元素と遷移金属元素とを含む化合物
膜を固相反応により選択的に形成する工程を有する半導
体装置の製造方法において、前記基板に作用する応力を
制御することにより、前記化合物膜の端部の結晶構造を
前記化合物膜の内部と同じ結晶構造にすることを特徴と
する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また、本発明の他の半導体装置の製造方法
（請求項２）は、シリコン基板の表面に形成され、シリ
コンを構成元素とする導電層上に、シリコンと遷移金属
元素とからなるシリサイド膜を固相反応により形成する
工程を有する半導体装置の製造方法において、前記導電
層上に前記遷移金属元素からなる金属膜を形成する前
に、前記シリコン基板に所定の応力を与える絶縁膜を、
前記導電層を囲むように、前記シリコン基板に形成する
ことを特徴とする。
（請求項２）は、シリコン基板の表面に形成され、シリ
コンを構成元素とする導電層上に、シリコンと遷移金属
元素とからなるシリサイド膜を固相反応により形成する
工程を有する半導体装置の製造方法において、前記導電
層上に前記遷移金属元素からなる金属膜を形成する前
に、前記シリコン基板に所定の応力を与える絶縁膜を、
前記導電層を囲むように、前記シリコン基板に形成する
ことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】ここで、所定の応力とは、シリコン基板に
作用する正味の応力により、最初に形成されるシリサイ
ド膜がエネルギー的に不安定になるものである。また、
本発明の他の半導体装置の製造方法（請求項３）は、シ
リコン基板の表面に形成され、シリコンを構成元素とす
る導電層上に、シリコンと遷移金属元素とからなるシリ
サイド膜を固相反応により形成する工程を有する半導体
装置の製造方法において、前記導電層上に前記遷移金属
元素からなる金属膜を形成する工程と、前記シリコン基
板に所定の応力を与える応力発生膜を前記金属膜上に形
成すること工程と、熱処理により前記導電層と前記金属
膜とを固相反応させ、前記シリサイド膜を形成する工程
とを有することを特徴とする。
作用する正味の応力により、最初に形成されるシリサイ
ド膜がエネルギー的に不安定になるものである。また、
本発明の他の半導体装置の製造方法（請求項３）は、シ
リコン基板の表面に形成され、シリコンを構成元素とす
る導電層上に、シリコンと遷移金属元素とからなるシリ
サイド膜を固相反応により形成する工程を有する半導体
装置の製造方法において、前記導電層上に前記遷移金属
元素からなる金属膜を形成する工程と、前記シリコン基
板に所定の応力を与える応力発生膜を前記金属膜上に形
成すること工程と、熱処理により前記導電層と前記金属
膜とを固相反応させ、前記シリサイド膜を形成する工程
とを有することを特徴とする。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (4)
- 【請求項１】基板表面に形成され、半導体元素を構成元
素とする導電層上に、前記半導体元素と遷移金属元素と
を含む化合物膜を固相反応により形成する工程を有する
半導体装置の製造方法において、 前記基板に作用する応力を制御することにより、前記化
合物膜の端部の結晶構造を前記化合物膜の内部と同じ結
晶構造にすることを特徴とする半導体装置の製造方法。 - 【請求項２】シリコン基板の表面に形成され、シリコン
を構成元素とする導電層上に、シリコンと遷移金属元素
とからなるシリサイド膜を固相反応により形成する工程
を有する半導体装置の製造方法において、 前記導電層上に前記遷移金属元素からなる金属膜を形成
する前に、前記シリコン基板に所定の応力を与える絶縁
膜を、前記導電層を囲むように、前記シリコン基板に形
成することを特徴とする半導体装置の製造方法。 - 【請求項３】シリコン基板の表面に形成され、シリコン
を構成元素とする導電層上に、シリコンと遷移金属元素
とからなるシリサイド膜を固相反応により形成する工程
を有する半導体装置の製造方法において、 前記導電層上に前記遷移金属元素からなる金属膜を形成
する工程と、 前記シリコン基板に所定の応力を与える応力発生膜を前
記金属膜上に形成する工程と、 熱処理により前記導電層と前記金属膜とを固相反応さ
せ、前記シリサイド膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項４】シリコン基板の表面に形成され、シリコン
を構成元素とする導電層上に、チタンシリサイド膜を固
相反応により形成する工程を有する半導体装置の製造方
法において、 前記シリコン基板上にチタン膜を形成する工程と、 このチタン膜上に前記シリコン基板に圧縮応力を与える
窒化チタン膜をスパッタリング法により形成する工程
と、 熱処理により前記導電層と前記金属膜とを固相反応さ
せ、前記シリサイド膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001332A JPH07201777A (ja) | 1994-01-11 | 1994-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001332A JPH07201777A (ja) | 1994-01-11 | 1994-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201777A true JPH07201777A (ja) | 1995-08-04 |
Family
ID=11498549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6001332A Pending JPH07201777A (ja) | 1994-01-11 | 1994-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201777A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838862A1 (en) * | 1996-09-27 | 1998-04-29 | Nec Corporation | Semiconductor device and method of producing the same |
| WO2000021121A1 (en) * | 1998-10-05 | 2000-04-13 | Seiko Epson Corporation | Semiconductor device and method for producing the same |
| US6284610B1 (en) * | 2000-09-21 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce compressive stress in the silicon substrate during silicidation |
| JP2007525850A (ja) * | 2004-03-01 | 2007-09-06 | フリースケール セミコンダクター インコーポレイテッド | 複合スペーサ絶縁領域幅を備えた集積回路 |
| JP2007294757A (ja) * | 2006-04-26 | 2007-11-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
1994
- 1994-01-11 JP JP6001332A patent/JPH07201777A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838862A1 (en) * | 1996-09-27 | 1998-04-29 | Nec Corporation | Semiconductor device and method of producing the same |
| WO2000021121A1 (en) * | 1998-10-05 | 2000-04-13 | Seiko Epson Corporation | Semiconductor device and method for producing the same |
| US6500759B1 (en) | 1998-10-05 | 2002-12-31 | Seiko Epson Corporation | Protective layer having compression stress on titanium layer in method of making a semiconductor device |
| KR100506963B1 (ko) * | 1998-10-05 | 2005-08-10 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그의 제조방법 |
| US6284610B1 (en) * | 2000-09-21 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce compressive stress in the silicon substrate during silicidation |
| JP2007525850A (ja) * | 2004-03-01 | 2007-09-06 | フリースケール セミコンダクター インコーポレイテッド | 複合スペーサ絶縁領域幅を備えた集積回路 |
| JP4777335B2 (ja) * | 2004-03-01 | 2011-09-21 | フリースケール セミコンダクター インコーポレイテッド | 複合スペーサ絶縁領域幅を備えた集積回路の製造方法 |
| JP2007294757A (ja) * | 2006-04-26 | 2007-11-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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