JPH11220112A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 導電抵抗が小さい導電層を有し、かつ段差が
少ない半導体装置を提供する。 【解決手段】 半導体装置は、一方向に延びる第１ソー
ス線１３ａと、第１ソース線１３ａに達するコンタクト
溝１５ａを有するシリコン酸化膜１５とを備える。コン
タクト溝１５ａは第１ソース線１３ａに沿って一方向に
延在する。半導体装置は、さらに、コンタクト溝１５ａ
に形成された第２ソース線１３ｂを備える。第２ソース
線１３ｂの一部分は第１ソース線１３ａの一部表面を露
出させて第１ソース線１３ａの一部表面と接触してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、導電抵抗の小さな導電層
を有する半導体装置およびその製造方法に関するもので
ある。

【０００２】

【従来の技術】従来、半導体装置のうち、電源が切れて
も記憶情報を失わない不揮発性半導体記憶装置が広く用
いられている。この不揮発性半導体記憶装置の１つとし
て、データを自由にプログラムすることができ、しかも
電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
（Electrically Erasable and Programmable Read Only
Memory ）が知られている。

【０００３】その１つのタイプとして、メモリセルが１
つのトランジスタで構成され、書込まれた情報電荷を電
気的に一括消去することが可能なフラッシュメモリが知
られている。

【０００４】図３４は従来のフラッシュメモリのメモリ
セルの断面図である。図３４を参照して、シリコン基板
１０１の表面にソース領域１１３とドレイン領域１０２
が互いに距離を隔てて形成されている。シリコン基板１
０１の上にはゲート酸化膜１０３を介在させてフローテ
ィングゲート電極１０４が形成されている。フローティ
ングゲート電極１０４の上には層間絶縁膜１０５を介在
させてドープトポリシリコン層１０６ａとタングステン
シリサイド層１０６ｂからなるコントロールゲート電極
１０６が形成されている。コントロールゲート電極１０
６とフローティングゲート電極１０４の側壁には側壁酸
化膜１０７が形成されている。コントロールゲート電極
１０６を覆うようにシリコン基板１０１上にシリコン酸
化膜１１５が形成されている。

【０００５】一方、従来、ゲート電極を微細化すると、
その導電抵抗が大きくなるという問題がある。これを防
ぐために、ゲート電極上に配線層を形成し、この配線層
をゲート電極と接続することによって導電抵抗を低減す
る方法が知られている。

【０００６】図３５は、従来のゲート電極上に形成され
た配線層を示す断面図である。図３５を参照して、シリ
コン基板２０１上にゲート酸化膜２９１を介在させてド
ープトポリシリコン層２９２ａとタングステンシリサイ
ド層２９２ｂとからなるゲート電極２９２が形成されて
いる。ゲート電極２９２を覆うようにシリコン酸化膜２
９３が形成されている。シリコン酸化膜２９３上にはゲ
ート電極２９２とほぼ同一の幅でアルミニウムからなる
配線層２９４が形成されている。各配線層２９４は各ゲ
ート電極２９２とそれぞれ電気的に接続されている。

【０００７】このような構造により、ゲート電極２９２
を微細化しても、配線層２９４が存在するため、導電層
の断面積が減少しない。その結果、導電抵抗の増加を防
ぐことができる。

【０００８】

【発明が解決しようとする課題】図３４で示す従来のフ
ラッシュメモリをさらに微細化していくと、ソース領域
１１３の断面積が小さくなる。そのため、ソース領域１
１３の導電抵抗が大きくなるため、フラッシュメモリの
動作速度が遅くなる。さらにはリーク電流が発生しやす
くなる。これを解決するために、シリコン酸化膜１１５
上にアルミニウムなどからなる配線層を形成し、この配
線層とソース領域１１３とを電気的に接続する方法も考
えられる。しかし、この方法では、シリコン酸化膜１１
５上に形成された配線層が段差を生じさせるため、その
後の工程において、たとえば、写真製版工程で焦点深度
の差などの問題を発生させることになる。

【０００９】一方、図３５で示す従来の半導体装置をさ
らに微細化していくと、配線層２９４の断面積も小さく
なり、導電抵抗が増大する。断面積を増やすために、配
線層２９４の高さを高くすることも考えられる。しか
し、この場合、配線層２９４を所定の形状にパターニン
グすることが困難となるため、隣り合う配線層同士が接
触しやすくなる。その結果、半導体装置の歩留りが低下
するという問題がある。

【００１０】そこで、この発明は上述のような問題点を
解決するためになされたものであり、この発明の目的
は、導電抵抗が小さい導電線を有しかつ段差が少ない半
導体装置を提供することである。

【００１１】また、この発明の別の目的は、導電抵抗が
小さく、微細な配線層を有する半導体装置を提供するこ
とである。

【００１２】

【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、半導体基板と、第１導電層と、層
間絶縁膜とを備える。半導体基板は主表面を有する。第
１導電層は、一方向に延在するように半導体基板の主表
面の部分に形成される。層間絶縁膜は半導体基板の主表
面の上に形成され、第１導電層に達する溝を有する。溝
は、層間絶縁膜の対向する側壁によって形成され、導電
層に沿って一方向に延在している。半導体装置は、溝の
対向する側壁の上に形成された第２導電層をさらに備え
る。第２導電層の一部分は第１導電層の一部表面を露出
させて第１導電層の一部表面と接触している。

【００１３】このように構成された半導体装置において
は、第２導電層が第１導電層と接しているため、導電層
の断面積が大きくなる。そのため、導電抵抗が小さい半
導体装置を提供できる。また、第２導電層は溝の側壁に
形成されるため、第２導電層が層間絶縁膜の上部に突出
することがない。そのため、段差が少ない半導体装置を
提供できる。さらに、第１導電層の一部が露出している
ため、第１導電層の表面のうち第２導電層と接しない部
分がある。そのため、第１導電層を不純物領域から構成
した場合に第２導電層が第１導電層内の不純物を吸収し
にくくなる。その結果、第１導電層の導電抵抗が上昇す
るのを抑制でき、リーク電流の発生を防止することがで
きる。

【００１４】また、半導体装置は、第１導電層に沿って
延在するように半導体基板の主表面上に形成された電極
層をさらに備えることが好ましい。

【００１５】さらに、半導体基板は、溝と連通する凹部
を有し、その凹部は、第１導電層の側壁によって形成さ
れ、第２導電層は、溝の側壁と凹部の側壁に形成されて
第１導電層に接触していることが好ましい。この場合、
凹部の側壁に形成された分だけ第２導電層の断面積が大
きくなる。そのため、導電層の抵抗がさらに低くなる。

【００１６】この発明の別の局面に従った半導体装置
は、半導体基板と、電極層と、第１導電層と、側壁絶縁
膜と、第２導電層とを備える。半導体基板は主表面を有
する。電極層は、一方向に延在するように半導体基板の
主表面の上に形成され、側壁を有する。第１導電層は、
電極層に沿って延在するように半導体基板の主表面の部
分に形成される。側壁絶縁膜は電極層の側壁に形成され
る。第２導電層は側壁絶縁膜の上に形成される。第２導
電層の一部分は第１導電層の一部表面を露出させて第１
導電層の一部表面と接触している。

【００１７】このように構成された半導体装置において
は、第２導電層が第１導電層と接しているため、導電層
の断面積が大きくなる。そのため、導電抵抗の小さい半
導体装置を提供できる。また、第２導電層は側壁絶縁膜
の上に形成されている。したがって、第２導電層が上部
に突出せず、段差が少ない半導体装置を提供することが
できる。さらに、第１導電層の一部表面が露出している
ため、第１導電層の表面のうち第２導電層と接しない部
分がある。そのため、第１導電層を不純物領域から構成
した場合、第２導電層が第１導電層内の不純物を吸収し
にくくなる。その結果、第１導電層の導電抵抗が上昇す
るのを抑制でき、リーク電流が少ない半導体装置を提供
できる。

【００１８】また、半導体装置は、第２導電層と側壁絶
縁膜との間に形成された保護絶縁膜をさらに備えること
が好ましい。この場合、第２導電層と電極層との間に側
壁絶縁膜と保護絶縁膜とが存在することとなり、第２導
電層と電極層とが接触しにくくなる。その結果、半導体
装置の歩留りを向上させることができる。

【００１９】この発明のさらに別の局面に従った半導体
装置は、半導体基板と、第１導電層と、絶縁膜と、第２
導電層とを備える。半導体基板は主表面を有する。第１
導電層は一方向に延在するように半導体基板の主表面の
上に形成される。絶縁膜は、第１導電層の延在する方向
に沿って形成された突出部を有し、かつ第１導電層を覆
う。第２導電層は、第１導電層の延在する方向に沿って
絶縁膜の上に形成される。絶縁膜の突出部は下面と、そ
の下面から突出する頂面と、頂面と下面とを接続して対
向する側面とから形成される。対向する側面間の距離は
下面から頂面に向かうにつれて大きくなる。第２導電層
は側面の上に沿って形成されている。

【００２０】このように構成された半導体装置において
は、側面間の距離は頂面に近づくにつれて大きくなる。
そのため、突出部は逆テーパ状といえる。この逆テーパ
形状を規定する側面上に沿って第２導電層が形成される
ため、より大きな断面積を有する第２導電層を形成する
ことができる。その結果、導電抵抗が小さい配線層を有
する半導体装置を提供することができる。

【００２１】この発明の１つの局面に従った半導体装置
の製造方法は以下の工程を備える。 （１） 一方向に延在するように半導体基板の主表面の
上に第１導電層を形成する工程。

【００２２】（２） 第１導電層を覆う絶縁膜を形成す
る工程。 （３） 絶縁膜の上に所定のパターンを有するマスクを
形成する工程。

【００２３】（４） マスクに形成されたパターンに従
って絶縁膜を異方性エッチングすることにより、絶縁膜
に凸部を形成する工程。

【００２４】（５） 凸部を形成した後、マスクを残存
させたまま絶縁膜を等方性エッチングすることにより、
下面と、その下面から突出する頂面と、頂面と下面とを
接続して対向する側面とから形成され、対向する側面間
の距離は下面から頂面に向かうにつれて大きくなる突出
部を形成する工程。

【００２５】（６） 突出部を覆うように導電層を形成
する工程。 （７） 導電層を全面エッチバックすることにより、突
出部の側面の上に沿う第２導電層を形成する工程。

【００２６】このような工程を備えた半導体装置の製造
方法においては、パターンに従って絶縁膜をエッチング
して突出部を形成し、この突出部の上に形成した導電層
を全面エッチバックすることにより、第２導電層を形成
する。そのため、導電層の上にレジストパターンを形成
し、このレジストパターンに従って導電層をパターニン
グする場合に比べて、微細な第２導電層を形成すること
ができる。さらに、全面エッチバックの際に突出部の下
面付近では、導電層が残存し、その残存した導電層部分
が断面積を増大させる。そのため、導電抵抗が小さい配
線層を容易に形成することができる。

【００２７】この発明の別の局面に従った半導体装置の
製造方法は以下の工程を備える。 （１） 一方向に延在するように半導体基板の主表面の
上に第１導電層を形成する工程。

【００２８】（２） 第１導電層を覆うように相対的に
等方性エッチングされやすい第１の絶縁膜を形成する工
程。

【００２９】（３） 第１の絶縁膜の上に相対的に異方
性エッチングされにくい第２の絶縁膜を形成する工程。

【００３０】（４） 第２の絶縁膜の上に所定のパター
ンを有するマスクを形成する工程。 （５） マスクに形成されたパターンに従って第１と第
２の絶縁膜を等方性エッチングすることにより、下面
と、その下面から突出する頂面と、頂面と下面とを接続
して対向する側面とから形成され、対向する側面間の距
離は下面から頂面に向かうにつれて大きくなる突出部を
形成する工程。

【００３１】（６） 突出部を覆うように導電層を形成
する工程。 （７） 導電層を全面エッチバックすることにより突出
部の側面の上に沿って第２導電層を形成する工程。

【００３２】このような工程を備えた半導体装置の製造
方法においては、パターンに従って絶縁膜をエッチング
して突出部を形成し、この突出部の上に形成した導電層
を全面エッチバックして第２導電層を形成する。そのた
め、導電層上にレジストパターンを形成し、このレジス
トパターンに従って導電層をエッチングする場合に比べ
て微細な配線層を有する半導体装置を製造することがで
きる。さらに、全面エッチバックの際に突出部の下面付
近で導電層が残存し、その残存した導電層部分が断面積
を増大させる。そのため、導電抵抗が小さい配線層を容
易に形成することができる。

【００３３】

【発明の実施の形態】（実施の形態１）図１は、この発
明の実施の形態１に従った不揮発性半導体記憶装置とし
てのフラッシュメモリの平面図である。図１を参照し
て、シリコン基板１の表面に分離酸化膜７３が島状に形
成されている。分離酸化膜７３の間には、シリコン基板
１内で一方向に延びる第１導電層としての第１ソース線
１３ａが形成されている。第１ソース線１３ａと接する
ように第２ソース線１３ｂが形成されている。第１ソー
ス線１３ａと第２ソース線１３ｂがソース領域１３を形
成する。

【００３４】ソース領域１３から離れた位置にドレイン
領域１２が形成される。ソース領域１３とドレイン領域
１２との間にフローティングゲート電極４が形成されて
いる。フローティングゲート電極４上には第１ソース線
１３ａおよび第２ソース線１３ｂに沿って延びる電極層
としてのコントロールゲート電極６が形成されている。
コントロールゲート電極６と直交する方向に延びるよう
にビット線７２が形成され、ビット線７２とドレイン領
域１２とはコンタクトホール９により電気的に接続され
ている。

【００３５】図２は、図１中のＩＩ−ＩＩ線に沿ってみ
た断面を示す図である。図２を参照して、ｐ型のシリコ
ン基板１の主表面１ａ上に厚さ約１３０Åのゲート酸化
膜３を介在させて厚さ約１０００Åのフローティングゲ
ート電極４が形成されている。フローティングゲート電
極４上にはシリコン酸化膜とシリコン窒化膜とシリコン
酸化膜と積層してなるＯＮＯ膜５が形成されている。Ｏ
ＮＯ膜５上にはドープトポリシリコン層６ａとタングス
テンシリサイド層６ｂからなるコントロールゲート電極
６が形成されている。

【００３６】フローティングゲート電極４およびコント
ロールゲート電極６の幅、すなわちゲート長は約０．９
μｍである。コントロールゲート電極６とフローティン
グゲート電極４の側壁には側壁酸化膜７が形成されてい
る。コントロールゲート電極６を覆うように層間絶縁膜
としてのシリコン酸化膜１５が形成されている。シリコ
ン酸化膜１５にはコンタクト溝１５ａが形成されてい
る。

【００３７】２つのフローティングゲート電極４の間に
はｎ型の拡散層からなる第１ソース線１３ａと第１ソー
ス線１３ａに接しアルミニウムからなる１対の第２ソー
ス線１３ｂが形成されている。第１ソース線１３ａの幅
Ａは約０．８μｍであり、第２ソース線１３ｂの幅Ｂは
０．１〜０．２μｍである。コンタクト溝１５ａの内径
は約０．５μｍである。第１ソース線１３ａから離れた
位置にドレイン領域１２が形成されている。第１ソース
線１３ａとドレイン領域１２との間の距離は約０．８μ
ｍである。コンタクト溝１５ａを充填するように埋込酸
化膜１８が形成されている。埋込酸化膜１８上にはビッ
ト線７２が形成されている。

【００３８】このようなフラッシュメモリにおいては、
拡散層からなる第１ソース線１３ａだけでなくアルミニ
ウムからなる第２ソース線１３ｂを設けているため、ソ
ース領域１３の導電抵抗の上昇を抑制することができ
る。また、第２ソース線１３ｂはコンタクト溝１５ａ内
に形成されるため、シリコン酸化膜１５に段差が形成さ
れなくなる。そのため、後の工程において、焦点深度の
差による問題が発生しにくくなる。さらに、第１ソース
線１３ａの表面の一部分は露出して埋込酸化膜１８と接
している。そのため、１対の第２ソース線１３ｂが互い
に繋がり、第１ソース線１３ａを覆った場合に比べて、
第１ソース線１３ａ内の不純物が第２ソース線１３ｂに
吸収されにくくなる。そのため、第１ソース線１３ａの
導電抵抗の上昇を抑制でき、リーク電流の発生を防止す
ることができる。

【００３９】次に、図２に示すフラッシュメモリの製造
工程について説明する。図３〜図８は、図２で示すフラ
ッシュメモリの製造工程を示す断面図である。図３を参
照して、シリコン基板１上に熱酸化法により熱酸化膜を
形成する。熱酸化膜上にＣＶＤ（Chemical Vapor Depos
ition ）法によりドープトポリシリコンを堆積する。こ
のドープトポリシリコン上にレジストパターン２５を形
成する。このレジストパターンに従ってドープトポリシ
リコンと熱酸化膜とをエッチングすることにより帯状ド
ープトポリシリコン層２４と帯状酸化膜２３を形成す
る。

【００４０】図４を参照して、帯状ドープトポリシリコ
ン層２４上にＣＶＤ法によりシリコン酸化膜、シリコン
窒化膜およびシリコン酸化膜を形成する。シリコン酸化
膜上にＣＶＤ法によりドープトポリシリコンを堆積す
る。ドープトポリシリコン上にスパッタリング法により
タングステンシリサイドを堆積する。タングステンシリ
サイド上にレジストパターン２６を形成し、レジストパ
ターン２６に従ってタングステンシリサイドから帯状酸
化膜までをエッチングすることにより、タングステンシ
リサイド層６ｂと、ドープトポリシリコン層６ａと、Ｏ
ＮＯ膜５と、フローティングゲート電極４と、ゲート酸
化膜３を形成する。

【００４１】図５を参照して、シリコン基板１にリンな
どのｎ型の不純物を注入することにより、第１ソース線
１３ａとドレイン領域１４を形成する。タングステンシ
リサイド層６ｂを覆うようにシリコン基板１上にＣＶＤ
法によりシリコン酸化膜を堆積する。このシリコン酸化
膜を全面エッチバックすることによりフローティングゲ
ート電極４とコントロールゲート電極６の側壁に接する
ように側壁酸化膜７を形成する。

【００４２】図６を参照して、コントロールゲート電極
６を覆うようにＣＶＤ法により層間絶縁膜としてのシリ
コン酸化膜１５を堆積する。このシリコン酸化膜１５上
にレジストパターンを形成し、このレジストパターンに
従ってシリコン酸化膜１５をエッチングすることによ
り、第１ソース線１３ａに達するコンタクト溝１５ａを
形成する。

【００４３】図７を参照して、シリコン基板１の表面と
コンタクト溝１５ａとを覆うようにスパッタリング法に
より厚さ約０．２μｍのアルミニウム層１６を堆積す
る。

【００４４】図８を参照して、アルミニウム層１６を全
面エッチバックすることにより、コンタクト溝１５ａの
側壁と第１ソース線１３ａに接する第２ソース線１３ｂ
を形成する。

【００４５】図２を参照して、コンタクト溝１５ａを埋
込むようにＣＶＤ法によりシリコン酸化膜からなる埋込
酸化膜１８を形成する。埋込酸化膜１８上にスパッタリ
ング法によりアルミニウムを堆積し、このアルミニウム
を所定の形状にパターニングすることによりビット線７
２を形成する。これにより図２に示すフラッシュメモリ
が完成する。

【００４６】このような工程に従えば、図２に示すフラ
ッシュメモリを確実に製造することができる。

【００４７】（実施の形態２）図９は、この発明の実施
の形態２に従ったフラッシュメモリの断面図である。図
９で示すフラッシュメモリでは、コンタクト溝１５ｂが
第１ソース領域３３ａの底部にまで達しており、コンタ
クト溝１５ｂが第１ソース領域３３ａを分割している。
このコンタクト溝１５ｂと第１ソース線３３ａとに接す
るように第２ソース線３３ｂが形成されている。その他
の点については、図９で示すフラッシュメモリは、図２
で示すフラッシュメモリと同様の構造である。

【００４８】また、図９で示すフラッシュメモリの平面
図は図１で示すものと同じであるので、その説明は繰返
さない。

【００４９】このように構成されたフラッシュメモリに
おいては、まず、実施の形態１で示すフラッシュメモリ
と同様の効果がある。さらに、コンタクト溝１５ｂが深
くなるので、第２ソース線３３ｂの断面積が大きくな
る。その結果、ソース領域３３の導電抵抗がさらに小さ
くなるという効果がある。また、分割された、それぞれ
のソース線に別々の電位を印加することも可能である。
また、側壁酸化膜７の厚さが薄くなれば、第２ソース線
３３ｂとコントロールゲート電極６との間でリーク電流
が発生する可能性があるので、この場合には第２ソース
線３３ｂを第１ソース線３３ａに接する部分にのみ設け
ることが好ましい。

【００５０】図１０〜図１２は、図９で示すフラッシュ
メモリの製造工程を示す断面図である。まず、実施の形
態１の図３〜図５に従い、シリコン基板１上にシリコン
酸化膜３、フローティングゲート電極４、ＯＮＯ膜５、
コントロールゲート電極６、側壁酸化膜７、第１ソース
線３３ａ、ドレイン領域１３およびシリコン酸化膜１５
を形成する。シリコン酸化膜１５上にレジストパターン
を形成し、このレジストパターンに従ってシリコン酸化
膜１５とシリコン基板１とをエッチングすることによ
り、コンタクト溝１５ｂを形成する。

【００５１】図１１を参照して、シリコン酸化膜１５の
表面とコンタクト溝１５ｂとを覆うようにスパッタリン
グ法によりアルミニウム層３６を堆積する。

【００５２】図１２を参照して、アルミニウム層３６を
全面エッチバックすることにより、第１ソース線３３ａ
に接する第２ソース線３３ｂを形成する。第１ソース線
３３ａと第２ソース線３３ｂがソース領域３３となる。

【００５３】図９を参照して、コンタクト溝１５ｂを覆
うように埋込酸化膜１８を形成し、埋込酸化膜１８上に
ビット線７２を形成することにより図９で示すフラッシ
ュメモリが完成する。このような工程に従えば、ソース
線の導電抵抗が小さく、かつ段差の少ないフラッシュメ
モリを確実に製造することができる。

【００５４】（実施の形態３）図１３は、この発明の実
施の形態３に従ったフラッシュメモリの断面図である。
図１３を参照して、側壁酸化膜７と第１ソース線４３ａ
とに接し、タングステンシリサイド層６ｂには接しない
ように第２ソース線４３ｂが形成されている。また、埋
込酸化膜が存在しない。その他の点については図１３で
示すフラッシュメモリは図２で示すフラッシュメモリと
同様であるので、その説明は繰返さない。また、図１３
で示すフラッシュメモリの平面図は、図１で示す平面図
の第１ソース線１３ｂの幅を広げたものとなる。

【００５５】このようなフラッシュメモリにおいては、
実施の形態１で示したフラッシュメモリと同様の効果が
ある。

【００５６】次に、図１３で示すフラッシュメモリの製
造工程について説明する。図１４〜図１６は、図１３で
示すフラッシュメモリの製造工程を示す断面図である。
まず、実施の形態１の図３〜図５に従い、ゲート酸化膜
３、フローティングゲート電極４、ＯＮＯ膜５、コント
ロールゲート電極６、第１ソース線４３ａ、側壁酸化膜
７を形成する。図１４を参照して、コントロールゲート
電極６を覆うようにスパッタリング法によりアルミニウ
ム層３２を堆積する。アルミニウム層３２上にレジスト
パターン３１を形成する。

【００５７】図１５を参照して、レジストパターン３１
に従いアルミニウム層３２をエッチングする。このと
き、エッチング後のアルミニウム層３２とタングステン
シリサイド層６ｂとが接触しないようにする。

【００５８】図１６を参照して、レジストパターン３１
を除去した後に、アルミニウム層３２を全面エッチバッ
クする。これにより、側壁酸化膜７と第１ソース線４３
ａとに接し、タングステンシリサイド層６ｂには接しな
い第２ソース線４３ｂを形成する。第１ソース線４３ａ
と第２ソース線４３ｂとがソース領域４３を構成する。

【００５９】このような製造方法に従えば、図１３で示
す半導体装置を確実に製造することができる。

【００６０】（実施の形態４）図１７は、この発明の実
施の形態４に従ったフラッシュメモリの平面図である。
図１７で示すフラッシュメモリでは、第２ソース線４３
ｂと側壁酸化膜７の間には保護絶縁膜２８が形成されて
いる。また、ドレイン領域１３の上には導電層４３ｃが
形成されている。それ以外の点については図１７で示す
フラッシュメモリは図１３で示すフラッシュメモリと同
様であるので、その説明は繰返さない。

【００６１】このように構成されたフラッシュメモリに
おいては、まず、実施の形態１で示すフラッシュメモリ
と同様の効果がある。さらに、保護絶縁膜２８によりタ
ングステンシリサイド層６ｂと第２ソース線４３ｂとが
接触しにくくなるので、フラッシュメモリの歩留りが向
上するという効果がある。

【００６２】次に、図１７で示すフラッシュメモリの製
造工程について説明する。図１８〜図２０は、図１７で
示すフラッシュメモリの製造工程を示す断面図である。
まず、実施の形態１の図３〜図５に従い、ゲート酸化膜
３、フローティングゲート電極４、ＯＮＯ膜５、コント
ロールゲート電極６、側壁酸化膜７、第１ソース線４３
ａ、ドレイン領域１３を形成する。図１８を参照して、
コントロールゲート電極６を覆うようにＣＶＤ法により
シリコン酸化膜からなる保護絶縁膜２８を形成する。保
護絶縁膜２８上にレジストパターン３０を形成する。レ
ジストパターン３０に従って保護絶縁膜２８をエッチン
グすることにより、第１ソース線４３ａの一部分を露出
させる。

【００６３】図１９を参照して、保護絶縁膜２８と第１
ソース線４３ａの露出部分とを覆うようにスパッタリン
グ法によりアルミニウム層２９を形成する。

【００６４】図２０を参照して、アルミニウム層２９を
全面エッチバックすることにより、第１ソース線４３ａ
および保護絶縁膜２８に接する第２ソース線４３ｂを形
成する。第１ソース線４３ａと第２ソース線４３ｂがソ
ース線４３を構成する。また、ドレイン領域１３の上に
は導電層４３ｃが形成される。

【００６５】このような製造工程に従えば、図１７で示
すフラッシュメモリを確実に製造することができる。ま
た、導電層４３ｃを他の配線として使うことができる。

【００６６】（実施の形態５）図２１は、この発明の実
施の形態５に従った半導体装置の平面図である。図２１
を参照して、シリコン基板上に第１導電層としてのゲー
ト電極９２が一方向に延びるように複数本形成されてい
る。ゲート電極９２上には、ゲート電極９２と同じ方向
に延び、ゲート電極９２とほぼ同様の幅を有する第２導
電層としての配線層５８が形成されている。配線層５８
とゲート電極９２とはコンタクトホール９９により電気
的に接続されている。図２１中の右から１本目と２本目
の配線層５８の間と、図２１の左から１本目と２本目の
配線層５８の間にはシリコン酸化膜の突出部５１ａが形
成されている。

【００６７】図２２は図２１中のＸＸＩＩ−ＸＸＩＩ線
に沿ってみた断面を示す図である。図２２を参照して、
シリコン基板１上にゲート酸化膜９１を介在させてゲー
ト電極９２が形成されている。ゲート電極９２はドープ
トポリシリコン層９２ａとタングステンシリサイド層９
２ｂからなる。ゲート電極９２を覆うようにシリコン基
板１上に絶縁膜としてのシリコン酸化膜５１が形成され
ている。シリコン酸化膜５１には突出部５１ａが形成さ
れている。突出部５１ａは、底面５１ｂと頂面５１ｄと
側面５１ｃおよび５１ｆにより構成される。対向する側
面５１ｃおよび５１ｆ間の距離は、下面５１ｂから頂面
５１ｄに近づくにつれて大きくなる。そのため、突出部
５１ａは逆テーパ状となっている。また、突出部５１ａ
のうち一番幅が広い幅Ｗ₁ は約０．５μｍであり、一番
幅が狭い部分の幅Ｗ₂ は約０．３５μｍである。また、
隣り合うゲート電極９２間の距離は約０．３μｍであ
る。

【００６８】側面５１ｃおよび５１ｆと底面５１ｂとに
接するように配線層５８が形成されている。配線層５８
は、Ｗ₁ とＷ₂ との差によって生じる逆テーパ部５１ｅ
にも形成されている。突出部５１ａと配線層５８とを覆
うようにシリコン酸化膜５３が形成されている。

【００６９】このように構成された半導体装置において
は、側面５１ｃおよび５１ｆに沿う部分、すなわち、逆
テーパ部５１ｅにも配線層５８が形成されるため、配線
層５８の断面積を大きくでき、導電抵抗を小さくするこ
とができる。

【００７０】次に、図２２で示す半導体装置の製造工程
について説明する。図２３〜図２８は図２２で示す半導
体装置の製造工程を示す断面図である。図２３を参照し
て、シリコン基板１上に熱酸化膜とドープトポリシリコ
ンとタングステンシリサイドとを形成する。タングステ
ンシリサイドとドープトポリシリコンと熱酸化膜とを所
定の形状にパターニングすることにより、タングステン
シリサイド層９２ｂとドープトポリシリコン層９２ａか
らなるゲート電極９２と、ゲート酸化膜９１とを形成す
る。ゲート電極９２を覆うようにシリコン酸化膜９８を
形成する。シリコン酸化膜９８上にＣＶＤ法により不純
物がドーピングされておらず絶縁性の高いポリシリコン
層５４を形成する。ポリシリコン層５４上にレジストパ
ターン５５を形成する。

【００７１】図２４を参照して、レジストパターン５５
に従いポリシリコン層５４を塩素ガスにより異方性エッ
チングする。

【００７２】図２５を参照して、ＣＦ₄ ガスによりシリ
コン酸化膜５１を異方性エッチングすることにより凸部
９７を形成する。

【００７３】図２６を参照して、レジストパターン５５
を残存させたままシリコン酸化膜５１をフッ酸水溶液に
より等方性エッチングすることにより、突出部５１ａを
形成する。その後、ポリシリコン層５４を除去する。

【００７４】図２７を参照して、突出部５１ａを覆うよ
うにスパッタリング法によりアルミニウム層５６を形成
する。

【００７５】図２８を参照して、アルミニウム層５６を
全面エッチバックすることにより、突出部５１ａに接す
る配線層５８を形成する。

【００７６】図２１を参照して、突出部５１ａと配線層
５８とを覆うようにシリコン酸化膜５３を形成すること
により、半導体装置が完成する。

【００７７】このような製造方法に従えば、微細に加工
しやすいシリコン酸化膜の突出部５１ｂに沿うような形
状の配線層５８を全面エッチバックにより形成する。そ
のため、アルミニウム層５６上にレジストパターンを形
成し、このレジストパターンに従い配線層を形成する場
合に比べて精度よく微細な配線層を製造することができ
る。また、エッチバックの際に逆テーパ部５１ｅに入っ
た導電層はエッチングされにくくなるため、逆テーパ部
５１ｅには導電層が残存する確率が高くなる。そのた
め、配線層５８が断線しにくくなり、半導体装置の信頼
性が向上する。

【００７８】（実施の形態６）図２９は、この発明の実
施の形態６に従った半導体装置の断面図である。図２９
で示す半導体装置では、突出部５１ａに接するようにチ
タン層６１、チタンナイトライド層６２およびタングス
テン層６７が形成されている。その他の点に関しては、
図２９で示す半導体装置は、図２２で示す半導体装置と
同様である。

【００７９】このような半導体装置においては、図２２
で示す半導体装置と同様の効果がある。

【００８０】次に、図２９で示す半導体装置の製造方法
について説明する。図３０は、図２９で示す半導体装置
の製造工程を示す断面図である。まず、実施の形態５の
図２３〜図２４に従い、シリコン基板１上にゲート酸化
膜９１、ドープトポリシリコン層９２ａ、タングステン
シリサイド層９２ｂ、突出部５１ａを有するシリコン酸
化膜５１を形成する。このシリコン酸化膜５１の突出部
５１ａを覆うようにスパッタリング法により厚さ約１０
Åのチタン層６４と厚さ約１５Åのチタンナイトライド
層６５を形成する。チタンナイトライド層６５上にＣＶ
Ｄ法によりタングステン層６６を形成する。

【００８１】図２９を参照して、タングステン層６６と
チタンナイトライド層６５とチタン層６４とを全面エッ
チバックすることによりタングステン層６７とチタンナ
イトライド層６２とチタン層６１とを形成する。タング
ステン層６７を覆うようにシリコン酸化膜５３を形成す
ることにより、図２９で示す半導体装置が完成する。

【００８２】（実施の形態７）図３１〜図３３は図２２
で示す半導体装置の別の製造工程を示す断面図である。
図３１を参照して、実施の形態５と同様にシリコン基板
１上にゲート酸化膜９１、ドープトポリシリコン層９２
ａおよびタングステンシリサイド層９２ｂを形成する。
ゲート電極９２を覆うようにＢＰＳＯＧ（Boro Phospho
Spin On Glass）からなる第１の絶縁膜としてのシリコ
ン酸化膜８１を形成する。シリコン酸化膜８１上にＴＥ
ＯＳ（Tetraetyl Ortho Silicate）を原料として第２の
絶縁膜としてのシリコン酸化膜８２を形成する。シリコ
ン酸化膜８２はシリコン酸化膜８１よりも等方性エッチ
ングされにくい。シリコン酸化膜８２上にレジストパタ
ーン８５を形成する。

【００８３】図３２を参照して、レジストパターン５５
をマスクとしてフッ酸水溶液によりシリコン酸化膜８２
を等方性エッチングする。

【００８４】図３３を参照して、さらにフッ酸水溶液に
よりシリコン酸化膜８１を等方性エッチングする。この
とき、シリコン酸化膜８１はエッチングされやすいの
で、レジストパターン５５の下においては、レジストパ
ターン５５から離れるほどシリコン酸化膜８１がよくエ
ッチングされる。そのため、シリコン酸化膜８１には、
逆テーパ状の突出部５１ａが形成される。

【００８５】次に、実施の形態５の図２７および図２２
を参照して、配線層５８およびシリコン酸化膜５３を形
成することにより図２２で示す半導体装置が完成する。
なお、この場合、シリコン酸化膜８１および８２が図２
２中のシリコン酸化膜５１に相当する。このような製造
工程に従えば、エッチングを異方性から等方性に変える
ことなく簡単な製造工程で図２２で示す半導体装置を製
造することができる。

【００８６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。そのため、膜厚や各々の材質などは必要に応じて
適宜変更することができる。本発明の範囲は上記した説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。

【００８７】

【発明の効果】請求項１、２、４および５記載の発明に
おいては、導電抵抗が小さくかつ段差の少ない半導体装
置を提供することができる。

【００８８】請求項３に記載の発明においては、さらに
導電抵抗が小さい半導体装置を得ることができる。

【００８９】請求項６、７および８に記載の半導体装置
およびその製造方法においては、導電抵抗が小さく微細
な配線層を有する半導体装置を得ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従ったフラッシュ
メモリの平面図である。

【図２】 図１中のＩＩ−ＩＩ線に沿ってみた断面を示
す図である。

【図３】 図２で示すフラッシュメモリの製造方法の第
１工程を示す断面図である。

【図４】 図２で示すフラッシュメモリの製造方法の第
２工程を示す断面図である。

【図５】 図２で示すフラッシュメモリの製造方法の第
３工程を示す断面図である。

【図６】 図２で示すフラッシュメモリの製造方法の第
４工程を示す断面図である。

【図７】 図２で示すフラッシュメモリの製造方法の第
５工程を示す断面図である。

【図８】 図２で示すフラッシュメモリの製造方法の第
６工程を示す断面図である。

【図９】 この発明の実施の形態２に従ったフラッシュ
メモリの断面図である。

【図１０】 図９で示すフラッシュメモリの製造方法の
第１工程を示す断面図である。

【図１１】 図９で示すフラッシュメモリの製造方法の
第２工程を示す断面図である。

【図１２】 図９で示すフラッシュメモリの製造方法の
第３工程を示す断面図である。

【図１３】 この発明の実施の形態３に従ったフラッシ
ュメモリの断面図である。

【図１４】 図１３で示すフラッシュメモリの製造方法
の第１工程を示す断面図である。

【図１５】 図１３で示すフラッシュメモリの製造方法
の第２工程を示す断面図である。

【図１６】 図１３で示すフラッシュメモリの製造方法
の第３工程を示す断面図である。

【図１７】 この発明の実施の形態４に従ったフラッシ
ュメモリの断面図である。

【図１８】 図１７で示すフラッシュメモリの製造方法
の第１工程を示す断面図である。

【図１９】 図１７で示すフラッシュメモリの製造方法
の第２工程を示す断面図である。

【図２０】 図１７で示すフラッシュメモリの製造方法
の第３工程を示す断面図である。

【図２１】 この発明の実施の形態５に従った半導体装
置の平面図である。

【図２２】 図２１中のＸＸＩＩ−ＸＸＩＩ線に沿って
みた断面を示す図である。

【図２３】 図２２で示す半導体装置の製造方法の第１
工程を示す断面図である。

【図２４】 図２２で示す半導体装置の製造方法の第２
工程を示す断面図である。

【図２５】 図２２で示す半導体装置の製造方法の第３
工程を示す断面図である。

【図２６】 図２２で示す半導体装置の製造方法の第４
工程を示す断面図である。

【図２７】 図２２で示す半導体装置の製造方法の第５
工程を示す断面図である。

【図２８】 図２２で示す半導体装置の製造方法の第６
工程を示す断面図である。

【図２９】 この発明の実施の形態６に従った半導体装
置の断面図である。

【図３０】 図２９で示す半導体装置の製造工程を示す
断面図である。

【図３１】 図２２で示す半導体装置の別の製造方法の
第１工程を示す断面図である。

【図３２】 図２２で示す半導体装置の別の製造方法の
第２工程を示す断面図である。

【図３３】 図２２で示す半導体装置の別の製造方法の
第３工程を示す断面図である。

【図３４】 従来のフラッシュメモリのメモリセルの断
面図である。

【図３５】 ゲート電極上に形成された配線層の断面図
である。

【符号の説明】

１ シリコン基板、６ コントロールゲート電極、７
側壁絶縁膜、１３ ソース領域、１３ａ 第１ソース
線、１３ｂ 第２ソース線、１５ シリコン酸化膜、１
５ａ コンタクト溝、５１ａ 突出部、５１ｂ 下面、
５１ｃ，５１ｆ頂面、５８ 配線層。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 一方向に延在するように前記半導体基板の主表面の部分
   に形成された第１導電層と、 前記半導体基板の主表面の上に形成された、前記第１導
   電層に達する溝を有する層間絶縁膜とを備え、 前記溝は、前記層間絶縁膜の対向する側壁によって形成
   され、前記導電層に沿って一方向に延在しており、さら
   に、 前記溝の対向する側壁の上に形成された第２導電層を備
   え、 前記第２導電層の一部分は、前記第１導電層の一部表面
   を露出させて前記第１導電層の一部表面と接触してい
   る、半導体装置。
2. 【請求項２】 前記第１導電層に沿って延在するように
   前記半導体基板の主表面上に形成された電極層をさらに
   備える、請求項１に記載の半導体装置。
3. 【請求項３】 前記半導体基板は、前記溝と連通する凹
   部を有し、前記凹部は前記第１導電層の側壁によって形
   成され、前記第２導電層は、前記溝の側壁と前記凹部の
   側壁に形成されて前記第１導電層に接触している、請求
   項１に記載の半導体装置。
4. 【請求項４】 主表面を有する半導体基板と、 一方向に延在するように前記半導体基板の主表面の上に
   形成された、側壁を有する電極層と、 前記電極層に沿って延在するように前記半導体基板の主
   表面の部分に形成された第１導電層と、 前記電極層の側壁に形成された側壁絶縁膜と、 前記側壁絶縁膜の上に形成された第２導電層とを備え、 前記第２導電層の一部分は、前記第１導電層の一部表面
   を露出させて前記第１導電層の一部表面と接触してい
   る、半導体装置。
5. 【請求項５】 前記第２導電層と前記側壁絶縁膜との間
   に形成された保護絶縁膜をさらに備える、請求項４に記
   載の半導体装置。
6. 【請求項６】 主表面を有する半導体基板と、 一方向に延在するように前記半導体基板の主表面の上に
   形成された第１導電層と、 前記第１導電層の延在する方向に沿って形成された突出
   部を有し、かつ前記第１導電層を覆う絶縁膜と、 前記第１導電層の延在する方向に沿って前記絶縁膜の上
   に形成された第２導電層とを備え、 前記絶縁膜の突出部は、下面と、前記下面から突出する
   頂面と、前記頂面と前記下面とを接続して対向する側面
   とから形成され、前記対向する側面間の距離は前記下面
   から前記頂面に向かうにつれて大きくなり、 前記第２導電層は前記側面の上に沿って形成されてい
   る、半導体装置。
7. 【請求項７】 一方向に延在するように半導体基板の主
   表面の上に第１導電層を形成する工程と、 前記第１導電層を覆う絶縁膜を形成する工程と、 前記絶縁膜の上に所定のパターンを有するマスクを形成
   する工程と、 前記マスクに形成されたパターンに従って前記絶縁膜を
   異方性エッチングすることにより、前記絶縁膜に凸部を
   形成する工程と、 前記凸部を形成した後、前記マスクを残存させたまま前
   記絶縁膜を等方性エッチングすることにより、下面と、
   前記下面から突出する頂面と、前記頂面と前記下面とを
   接続して対向する側面とから形成され、前記対向する側
   面間の距離は前記下面から前記頂面に向かうにつれて大
   きくなる突出部を形成する工程と、 前記突出部を覆うように導電層を形成する工程と、 前記導電層を全面エッチバックすることにより、前記突
   出部の側面の上に沿う第２導電層を形成する工程とを備
   えた、半導体装置の製造方法。
8. 【請求項８】 一方向に延在するように半導体基板の主
   表面の上に第１導電層を形成する工程と、 前記第１導電層を覆うように相対的に等方性エッチング
   されやすい第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に相対的に等方性エッチングされ
   にくい第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上に所定のパターンを有するマスク
   を形成する工程と、 前記マスクに形成されたパターンに従って前記第１と第
   ２の絶縁膜を等方性エッチングすることにより、下面
   と、前記下面から突出する頂面と、前記頂面と前記下面
   とを接続して対向する側面とから形成され、前記対向す
   る側面間の距離は前記下面から前記頂面に向かうにつれ
   て大きくなる突出部を形成する工程と、 前記突出部を覆うように導電層を形成する工程と、 前記導電層を全面エッチバックすることにより、前記突
   出部の側面の上に沿う第２導電層を形成する工程とを備
   えた、半導体装置の製造方法。