KR100694973B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트가 컨트롤 게이트에 의해 완전히 감싸지도록 하여 인접 셀간의 간섭(interference)을 방지하고, 커플링비(coupling ratio)를 향상시키기 위한 기술이다.

간섭, 문턱전압 분포, 커플링비

Description

플래쉬 메모리 소자의 제조방법{method for fabricating flash memory device}

도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정에 따른 평면도

도 2a 내지 도 2i는 도 1a 내지 도 1f의 Y-Y 방향에 따른 제조공정 단면도

도 3a 내지 도 3c는 도 1a, 도 1b 및 도 1f의 X-X 방향에 따른 제조공정 단면도

<도면의 주요 부분에 대한 부호의 설명>

14a : 플로팅 게이트 20 : 컨트롤 게이트

16 : 마스크막 18 : 층간절연막

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 인접 셀간의 간섭을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.

테크놀로지(technology)가 감소됨에 따라서, 셀(cell)간 거리가 작아지고 셀간의 커플링 커패시턴스(coupling capacitance)가 증가되고 있다.

이러한 커플링 커패시턴스의 증가는 인접 셀간의 간섭 증가를 의미하는 것으로, 특정 셀의 프로그램(program), 소거(erase) 후의 문턱전압(threshold voltage)이 그 주위에 위치한 셀들의 동작에 따라서 변화되게 됨을 의미한다.

이러한 간섭은 문턱전압 분포의 증가를 초래하여, 프로그램 디스터브(program disturb), 패스 디스터브(pass disturb), 리드 디스터브(read disturb) 등과 같은 셀 동작의 에러(error)를 유발시킨다.

그리고, 간섭에 의한 문턱전압 분포 증가로 인하여 싱글 레벨 셀(Single Level Cell)에 비하여 작은 문턱전압 분포가 요구되는 멀티 레벨 셀(Multi Level Cell : MLC) 제조에 많은 어려움이 따르고 있다.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 셀간 간섭을 줄일 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 문턱전압 분포 증가를 방지하는데 있다.

본 발명의 다른 목적은 셀 동작의 에러를 방지하는데 있다.

본 발명의 또 다른 목적은 멀티 레벨 셀 제조를 용이하게 하는데 있다.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 산화막을 개재하여 일방향으로 얼라인되는 스트라이프 형태로 플로팅 게이트용 폴리실리콘막을 형성하는 단계와, 전면에 완충막과 마스크막을 차례로 형성하는 단계와, 상기 일방향에 수직한 타방향으로 상기 마스크막과 완충막과 플로팅 게이트용 폴리실리콘막을 패터닝하여 섬(island) 구조의 플로팅 게이트를 형성하고 상기 타방향으로 얼라인되는 스트라이프 패턴으로 상기 완충막과 마스크막을 남기는 단계와, 상기 완충막과 마스크막으로 이루어진 스트라이프 패턴들 사이에 상기 타방향으로 얼라인되는 스트라이프 형태의 층간절연막을 형성하는 단계와, 상기 마스크막을 제거하여 상기 층간절연막의 측면을 노출시키는 단계와, 상기 마스크막을 제거하여 상기 층간절연막의 상부를 노출시키는 단계와, 상기 노출된 층간절연막의 측면을 리세스시키고 상기 완충막을 제거하는 단계와, 상기 층간절연막과 플로팅 게이트 사이에 홈이 형성되도록 상기 층간절연막의 폭을 줄이는 단계와, 전표면상에 층간유전막을 형성하고 상기 플로팅 게이트 및 층간절연막에 자기정합적으로 컨트롤 게이트를 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정에 따른 평면도이고, 도 2a 내지 도 2i는 도 1a 내지 도 1f의 Y-Y 방향에 따른 제조공정 단면도이고, 도 3a 내지 도 3c는 도 1a, 도 1b 및 도 1f의 X-X방향에 따른 제조공정 단면도이다.

본 발명의 실시예에 따른 플래쉬 메모리 소자 제조는 먼저, 도 1a, 도 2a 및 도 3a에 도시하는 바와 같이, 반도체 기판(10)상에 터널 산화막(11)과 제 1 폴리실리콘막(12)과 하드마스크막(미도시)을 형성하고, 필드(field) 영역이 정의되도록 사진 식각 공정으로 상기 하드마스크막을 패터닝한 다음에, 패터닝된 하드마스크막을 식각 마스크로 이용하여 상기 제 1 폴리실리콘막(12)과 터널 산화막(11)과 반도체 기판(10)을 식각하여 트렌치를 형성한다.

그런 다음, 상기 하드마스크막을 제거하고 상기 트렌치내에 절연막을 매립하여 소자분리막(30)을 형성하여 반도체 기판(10)을 활성영역과 필드영역으로 구분한다.

그런 다음, 전면에 제 2 폴리실리콘막(13)을 형성하고 상기 제 1 폴리실리콘막(12) 및 그에 인접한 영역상에 남도록 사진 식각 공정으로 상기 제 2 폴리실리콘막(13)을 패터닝한다.

그 결과, 도 1a에 도시하는 바와 같이 스트라이프(stripe) 형태의 소자분리막(30)들이 y 방향으로 얼라인(align)되어 형성되고, 이웃하는 소자분리막(30)들 사이의 활성영역상에는 제 1 폴리실리콘막(12)과 제 2 폴리실리콘막(13)의 적층막 으로 구성되는 플로팅 게이트용 폴리실리콘막(14)이 형성된다. 상기 플로팅 게이트용 폴리실리콘막(14)은 그 에지부분에서 상기 소자분리막(30)의 에지 부분과 일정 폭 오버랩된다.

그런 다음, 도 1b, 도 2b 및 도 3b에 도시하는 바와 같이, 전면에 30~500Å의 두께로 산화막을 증착하여 완충막(15)을 형성하고, 상기 완충막(15)상에 마스크막(16)을 형성한다.

이때, 상기 마스크막(16)은 상기 완충막(15) 및 이후에 형성되는 층간절연막 대비 식각선택비가 1 이상인 절연막 예를 들어, 질화막(nitride), 산화질화막(oxynitride) 등을 이용하여 형성한다.

이어서, 도 1c, 도 2c에 도시하는 바와 같이 상기 y방향에 수직한 x방향으로 얼라인되는 스트라이프(stripe) 형태로 남도록 사진 식각 공정으로 상기 마스크막(16)을 패터닝한다.

그리고, 상기 패터닝된 마스크막(16)을 식각 마스크로 상기 완충막(15)과 플로팅 게이트용 폴리실리콘막(14)을 식각하여 섬(island) 형태의 플로팅 게이트(14a)를 형성하고, 상기 플로팅 게이트(14a)를 포함하는 반도체 기판(10)상에는 x 방향으로 얼라인되는 스트라이프 패턴으로 완충막(15)과 마스크막(16)을 남긴다.

이어, 상기 마스크막(16)을 마스크로 저농도 소오스/드레인 이온을 주입하여 상기 활성영역의 반도체 기판(10)내에 LDD 접합(17)을 형성한다.

그런 다음, 도 1d 및 도 2d에 도시하는 바와 같이 전체 구조물상에 산화막을 증착하여 층간절연막(18)을 형성하고, 상기 마스크막(16)이 노출되도록 전면을 CMP(Chemical Mechanical Polishing)한다.

이어, 도 2e에 도시하는 바와 같이 상기 마스크막(16)을 제거하여 상기 층간절연막(18)의 상부 측면을 노출시킨다.

이때, 상기 마스크막(16)과 상기 완충막(15) 및 층간절연막(18)의 식각 선택비의 차이로 인하여 상기 마스크막(16) 제거시 상기 완충막(15) 및 층간절연막(18)은 제거되지 않는다.

그런 다음, 도 2f에 도시하는 바와 같이 등방성 식각 공정을 이용하여 상기 노출된 층간절연막(18)의 측면을 일정두께 리세스(recess)시키고, 상기 완충막(15)을 제거한다.

이때, 상기 플로팅 게이트(14a)와 상기 완충막(15) 및 층간절연막(18)간의 식각 선택비 차이로 인하여 상기 완충막(15) 및 층간절연막(18) 제거시 플로팅 게이트(14a)는 소실되지 않는다.

그런 다음, 도 1e 및 도 2g에 도시하는 바와 같이 상기 플로팅 게이트(14a)와 층간절연막(18) 사이에는 홈이 형성되도록 이방성 식각 공정으로 상기 층간절연막(18)을 식각한다.

이어, 도 2h에 도시하는 바와 같이 상기 반도체 기판(10) 전표면상에 층간유전막(19)을 형성하고, 상기 플로팅 게이트(14a) 및 층간절연막(18)이 완전히 덮이도록 컨트롤 게이트용 폴리실리콘막을 형성한다. 이때, 상기 컨트롤 게이트용 폴리실리콘막에 의하여 상기 플로팅 게이트(14a)와 층간절연막(18) 사이의 홈을 완전히 채워지게 된다.

그런 다음, 상기 층간절연막(18)이 노출되도록 상기 컨트롤 게이트용 폴리실리콘막을 CMP하여 상기 플로팅 게이트(14a) 및 층간절연막(18)막에 자기정합적으로 컨트롤 게이트(20)를 형성한다.

상기 컨트롤 게이트(20)는 상기 층간절연막(18)을 사이에 두고 분리되며 x 방향으로 얼라인되는 다수개의 스트라이프 패턴으로 형성되며, 상기 플로팅 게이트(14a)의 상면 및 측면을 완전히 감싼다.

이후, 도면에는 도시하지 않았지만 상기 컨트롤 게이트(20)의 전기저항을 줄이기 위해서는 텅스텐(W), 코발트(Co), 티타늄(Ti) 등의 고융점 금속을 이용한 실리사이드(silicide) 공정을 실시하는 것이 좋다.

그런 다음, 도 1f, 도 2i 및 도 3c에 도시하는 바와 같이 상기 층간절연막(18)을 완전히 제거하여, 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.

전술한 실시예는 본 발명을 셀프 얼라인 STI(Shallow Trench Isolation) 공정에 적용한 경우이나, 전통적인 STI(conventional Shallow Trench Isolation) 공정이나 SA-FG(Self Aligned Floating Gate) 공정과 같이 다른 형태의 공정에도 적용 가능함을 밝혀둔다.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.

첫째, 컨트롤 게이트가 플로팅 게이트의 측면을 완전히 감싸므로, 인접 플로 팅 게이트 혹은 컨트롤 게이트로부터의 간섭을 원천적으로 방지할 수 있다. 따라서, 문턱 전압 분포 증가를 방지할 수 있으므로 셀 동작의 안정성을 향상시킬 수 있다.

둘째, 문턱전압 분포 증가를 방지할 수 있으므로 작은 문턱전압 분포가 요구되는 멀티 레벨 셀(Multi Level Cell : MLC) 제조가 용이해진다.

셋째, 컨트롤 게이트가 플로팅 게이트의 상면 및 측면을 완전히 감싸므로 플로팅 게이트와 컨트롤 게이트간 오버랩 면적이 증가되게 된다. 따라서, 커플링비(coupling ratio)를 향상시킬 수 있다.

Claims (12)

1. (a) 반도체 기판상에 터널 산화막을 개재하여 일방향으로 얼라인되는 스트라이프 형태의 플로팅 게이트용 폴리실리콘막을 형성하는 단계;

   (b) 전면에 완충막과 마스크막을 차례로 형성하는 단계;

   (c) 상기 일방향에 수직한 타방향으로 상기 마스크막과 완충막과 플로팅 게이트용 폴리실리콘막을 패터닝하여 섬(island) 구조의 플로팅 게이트를 형성하고 상기 타방향으로 얼라인되는 스트라이프 패턴으로 상기 완충막과 마스크막을 남기는 단계;

   (d) 상기 완충막 및 마스크막으로 이루어진 스트라이프 패턴들 사이에 층간절연막을 형성하는 단계;

   (e) 상기 마스크막을 제거하여 상기 층간절연막의 측면을 노출시키는 단계;

   (f) 상기 노출된 층간절연막의 측면을 리세스시키고 상기 완충막을 제거하는 단계;

   (g) 상기 층간절연막의 폭을 줄이어 상기 층간절연막과 플로팅 게이트 사이에 홈을 형성하는 단계;

   (h) 전표면상에 층간유전막을 형성하고 상기 플로팅 게이트 및 층간절연막에 자기정합적으로 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
2. 제 1항에 있어서,

   상기 (h) 단계 이후에 상기 층간절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
3. 제 1항에 있어서,

   상기 완충막은 30~500Å 두께로 산화막을 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
4. 제 1항에 있어서,

   상기 마스크막은 상기 완충막 대비 식각 선택비가 1 이상인 절연막을 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
5. 제 4항에 있어서,

   상기 마스크막은 질화막, 산화 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
6. 제 1항에 있어서,

   상기 컨트롤 게이트를 형성한 후에 상기 컨트롤 게이트를 실리사이드(silicide)시키는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
7. 제 1항에 있어서,

   상기 (c) 단계 이후에 (d) 단계를 실시하기 전에, 상기 마스크막을 마스크로 저농도 불순물 이온을 주입하여 반도체 기판내에 LDD 접합을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
8. 제 1항에 있어서,

   상기 (d) 단계는 전면에 층간절연막을 형성하는 단계; 및

   상기 마스크막이 노출되도록 상기 층간절연막을 CMP(Chemical Mechanical Polishing)하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
9. 제 1항에 있어서,

   상기 (h) 단계는 전표면상에 층간유전막을 형성하는 단계;

   전면에 컨트롤 게이트용 폴리실리콘막을 형성하는 단계;

   상기 층간절연막이 노출되도록 상기 컨트롤 게이트용 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하는 단계로 이루어짐을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
10. 제 1항에 있어서,

    상기 완충막과 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
11. 제 1항에 있어서,

    상기 (f) 단계에서 등방성 식각 공정을 사용하여 상기 층간절연막의 측면을 리세스시킴과 동시에 상기 완충막을 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
12. 제 1항에 있어서,

    상기 (g) 단계에서 이방성 식각공정으로 상기 층간절연막을 식각하여 층간절연막의 폭을 줄이는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.

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