JP5319107B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、凹部の対向する側面上に互いに分離したワードラインを有する半導体装置及びその製造方法に関する。

データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の窒化膜に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。

ＳＯＮＯＳ型構造のフラッシュメモリの１つに、ソース領域とドレイン領域とを切り替えて動作させて、１つのメモリセル内の電荷蓄積層に２つの電荷蓄積領域を形成する仮想接地型フラッシュメモリがある。これにより、１メモリセルに２ビットの情報を記憶することが可能となる。仮想接地型フラッシュメモリでは、２つの電荷蓄積領域に蓄積された電荷が互いに干渉するＣＢＤ（Complementary bit disturb）を抑制するため、チャネル長をある程度長くすることが求められている。このため、微細化が困難であるという課題がある。

そこで、半導体基板に凹部を設け、凹部の対向する側面に電荷蓄積層を形成したフラッシュメモリが開発されている（例えば、特許文献１及び特許文献２）。これによれば、チャネルは凹部の側壁に沿って形成されるため、十分なチャネル長を確保することができ、ＣＢＤを抑制することができる。特に、凹部の底面及び凹部上部の側方に拡散領域を形成した場合は、凹部の対向する側面に形成された電荷蓄積層それぞれに２つの電荷蓄積領域を形成することができる。つまり、１つの凹部に４つの電荷蓄積領域が形成され、４ビットの情報を記憶することができる。
特開２００１−２７４３６６号公報 特開２００５−１３６４２６号公報

ＮＡＮＤ型フラッシュメモリにおいては、凹部の形成に加え、ＳＴＩ（shallow trench isolation）領域の形成も行う必要がある。また、１つの凹部に４つの電荷蓄積領域を形成するには、凹部の対向する側面上に、互いに分離したワードラインを形成する必要がある。このため、製造工程が複雑になる上、微細化が難しいという課題が生じる。

本発明は、上記課題に鑑みなされたものであり、凹部の対向する側面上に、互いに分離して延伸するワードラインを容易に形成することができ、メモリセルの微細化を図ることが可能な半導体装置及びその製造方法を提供することを目的とする。

本発明は、半導体基板に第１方向に延伸するＳＴＩ領域を形成する工程と、前記半導体基板上に前記第１方向に交差する方向である第２方向に延伸するマスク層を形成する工程と、前記ＳＴＩ領域と前記マスク層とをマスクに、前記半導体基板に凹部を形成する工程と、前記第１方向で対向する前記凹部の側面上に電荷蓄積層を形成する工程と、前記凹部と前記マスク層の側面上とに導電層を形成する工程と、前記導電層を全面エッチングして、前記第１方向で対向する前記凹部の側面上に、前記導電層からなり、互いに分離して前記第２方向に延伸するワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１方向で対向する凹部の側面上に、互いに分離し、第２方向に延伸するワードラインを、エッチングにより形成することができる。これにより、製造工程が複雑になることを抑制でき、また、メモリセルの微細化を図ることができる。

上記構成において、前記マスク層を形成する工程は、前記凹部の深さより大きい膜厚の前記マスク層を形成する工程である構成とすることができる。この構成によれば、ワードラインの上面を半導体基板の上面より突出させることができ、ワードラインを第２方向に延伸させることができる。

上記構成において、前記凹部を形成する工程は、前記第２方向における前記凹部間の前記ＳＴＩ領域に前記電荷蓄積層の膜厚より大きい深さの窪み部を形成する工程を含む構成とすることができる。この構成によれば、ワードラインがＳＴＩ領域上で分断することを抑制できる。

上記構成において、前記ワードラインの上面が露出するまで、前記マスク層を研磨する工程を有する構成とすることができる。この構成によれば、ワードラインの上面を半導体基板の上面より突出させることが容易にできる。

上記構成において、前記導電層を形成する工程は、前記半導体基板上に前記導電層を全面堆積する工程を含み、前記ワードラインを形成する工程は、前記導電層の膜厚と同等量の前記導電層をエッチングする第１のエッチング工程と、前記凹部の深さと同等量の前記導電層をエッチングする第２のエッチング工程と、を含む構成とすることができる。

上記構成において、前記凹部底面の前記半導体基板内に第１拡散領域を形成する工程と、前記凹部上部両側の前記半導体基板内に第２拡散領域を形成する工程と、を有する構成とすることができる。

本発明は、行列状に凹部が設けられた半導体基板と、第２方向での前記凹部間の前記半導体基板に設けられ、前記第２方向に交差する方向である第１方向に延伸するＳＴＩ領域と、前記第１方向で対向する前記凹部の側面上に設けられた電荷蓄積層と、前記第１方向で対向する前記凹部側面上に、互いに分離し、前記第２方向に延伸するワードラインと、を具備することを特徴とする半導体装置である。本発明に係る半導体装置を製造する際に、凹部の第１方向で対向する側面上に、互いに分離し、第２方向で延伸するワードラインをエッチングにより形成することができる。これにより、製造工程が複雑になることを抑制でき、また、メモリセルの微細化を図ることができる。

上記構成において、前記第１方向における前記ワードライン上部の幅と下部の幅とは同じ大きさである構成とすることができる。

上記構成において、前記ワードラインの上面は、前記半導体基板の上面より突出している構成とすることができる。この構成によれば、ワードライン上に形成するコンタクトプラグが、半導体基板に異常接触することを抑制できる。

上記構成において、前記ワードライン下であって、前記第２方向における前記凹部間の前記ＳＴＩ領域に窪み部が設けられ、前記ＳＴＩ領域に形成された前記電荷蓄積層は前記窪み部に埋め込まれるように形成されている構成とすることができる。この構成によれば、ワードラインがＳＴＩ領域上で分断することを抑制できる。

本発明によれば、第１方向で対向する凹部の側面上に、互いに分離し、第２方向に延伸するワードラインを、エッチングにより形成することができる。これにより、製造工程が複雑になることを抑制でき、また、メモリセルの微細化を図ることができる。

まず初めに、課題を明確にするため、図１（ａ）から図２（ｂ）を用い、比較例１に係るＮＡＮＤ型フラッシュメモリにおいて、凹部の対向する側面上に、互いに分離したワードラインを形成する方法を説明する。なお、図１（ａ）及び図２（ａ）において、ＯＮＯ膜１６を透視して拡散領域１８とＳＴＩ領域１２とを図示している。また、説明を簡明にするため、ＳＴＩ領域１２、凹部１４、ＯＮＯ膜１６、拡散領域１８を形成する工程については、ここでは説明を省略する（比較例２においても同じ）。図１（ａ）及び図１（ｂ）を参照に、行列状に設けられた凹部１４に埋め込まれ、ＳＴＩ領域１２延伸方向（第１方向）に交差する方向である第２方向に延伸する導電層２６を形成する。

図２（ａ）及び図２（ｂ）を参照に、導電層２６を覆うように半導体基板１０上にマスク層２２を形成する。マスク層２２に、第１方向における凹部１４の中央部上で、第２方向に延伸する開口部２４を形成する。マスク層２２をマスクに、導電層２６をエッチングする。これにより、凹部１４の第１方向で対向する側面上に、互いに分離したゲート電極３０を形成することができる。

比較例１の製造方法によれば、第１方向における凹部１４中央部上のマスク層２２に開口部２４を形成する。凹部１４の第１方向で対向する側面上に形成されるゲート電極３０は、開口部２４で画定されるため、開口部２４は位置精度良く形成する必要がある。しかしながら、メモリセルの微細化が進むと、凹部１４の幅も狭くなるため、開口部２４を位置精度良く形成することが困難となる。このため、メモリセルの微細化に限界が生じる。

次に、図３（ａ）から図５（ｃ）を用い、互いに分離したワードラインを形成する他の方法である比較例２に係るフラッシュメモリについて説明する。なお、図４（ａ）及び図５（ａ）において、ＯＮＯ膜１６と絶縁膜２８とを透過して、ＳＴＩ領域１２と拡散領域１８とを図示している。図３（ａ）から図３（ｃ）を参照に、凹部１４に沿ってＯＮＯ膜１６上に導電層２６を形成する。

図４（ａ）から図４（ｃ）を参照に、ＯＮＯ膜１６の表面が露出するまで、導電層２６を全面エッチングする。これにより、凹部１４中央部に形成された導電層２６はエッチングされてなくなる。つまり、凹部１４の側面に導電層２６が残存する。

図５（ａ）から図５（ｃ）を参照に、凹部１４中央部に埋め込まれるように絶縁膜２８を形成する。第１方向における凹部１４中央部上に、第２方向に延伸する開口部を有するマスク層（不図示）を形成する。マスク層をマスクに導電層２６をエッチングする。これにより、凹部１４の第２方向で対向する側面に形成された導電層２６はエッチングされる。凹部１４の第１方向で対向する側面に残存した導電層２６は、互いに分離したゲート電極３０となる。その後、ゲート電極３０上に第２方向に延伸するワードライン２０を形成する。

比較例２の製造方法によれば、図４（ａ）から図４（ｃ）に示すように、ＯＮＯ膜１６の表面が露出するまで、導電層２６をエッチバックする。このため、図５（ａ）から図５（ｃ）に示すように、第２方向で隣接する凹部１４に形成されたゲート電極３０は互いに分離している。よって、ゲート電極３０上に第２方向に延伸するワードライン２０を形成する必要がある。しかしながら、メモリセルの微細化が進み、ゲート電極３０の薄膜化が進むと、ゲート電極３０に位置精度良くワードライン２０を形成することは困難となる。このため、メモリセルの微細化に限界が生じる。これらの課題の解決を図り、凹部の対向する側面に互いに分離したワードラインを容易に形成することができ、メモリセルの微細化を図ることが可能な実施例を以下に示す。

図６（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの平面図である。図６（ｂ）から図６（ｅ）は図６（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。なお、図６（ａ）において、第１酸化シリコン膜４６を透視して第２拡散領域４４を図示している。図６（ａ）及び図６（ｃ）を参照に、半導体基板１０に、第１方向に延伸するＳＴＩ領域１２が形成されている。図６（ａ）、図６（ｂ）及び図６（ｄ）を参照に、ＳＴＩ領域１２間の半導体基板１０に行列状に凹部１４が形成されている。つまり、第１方向で対向する凹部１４の側面は半導体基板１０に接し、第１方向に交差する方向である第２方向で対向する凹部１４の側面はＳＴＩ領域１２に接している。第１方向で対向する凹部１４の側面に、トンネル絶縁膜３２、電荷蓄積層３４、トップ絶縁膜３６からなるＯＮＯ膜１６が形成されている。第１方向で対向する凹部１４の側面上に、互いに分離し、ＯＮＯ膜１６に接して、第２方向に延伸するワードライン２０が形成されている。第１方向におけるワードライン２０上部の幅と下部の幅とは同じ大きさである。つまり、ワードライン２０は、凹部１４の内側に形成されている。また、ワードライン２０の上部は低抵抗化のためにシリサイド化され、シリサイド層５０が形成されている。

図６（ａ）から図６（ｃ）を参照に、第２方向における凹部１４間のＳＴＩ領域１２に窪み部３８が形成されている。つまり、第２方向に凹部１４と窪み部３８とが交互に形成されている。ワードライン２０は、凹部１４と窪み部３８とを交互に跨いで第２方向に延伸している。ワードライン２０の上面（シリサイド層５０の上面）は半導体基板１０の表面及びＳＴＩ領域１２の表面より突出している。ＳＴＩ領域１２に形成された電荷蓄積層３４は窪み部３８に埋め込まれるように形成されている。

図６（ａ）から図６（ｅ）を参照に、ワードライン２０間に第２方向に延伸する第２酸化シリコン膜４０が形成されている。凹部１４底面の半導体基板１０内に第１拡散領域４２が形成され、凹部１４上部両側の半導体基板１０内に第２拡散領域４４が形成されている。

次に、図７（ａ）から図２０（ｅ）を用い、実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を説明する。図７（ａ）から図７（ｄ）を参照に、ｐ型シリコン基板である半導体基板１０上に第１方向に延伸し、幅が６５ｎｍ、間隔が６５ｎｍのマスク層（不図示）を形成する。マスク層をマスクに、半導体基板１０をＲＩＥ（反応性イオンエッチング）法を用いてエッチングする。これにより、半導体基板１０に幅が６５ｎｍ、間隔が６５ｎｍで、深さが２００ｎｍの溝部（不図示）が形成される。高密度プラズマＣＶＤ（高密度プラズマ化学気相成長）法を用いて、溝部に埋め込まれるように酸化シリコン膜を形成する。その後、半導体基板１０の表面が露出するまでＣＭＰ（化学機械研磨）法を用いて、酸化シリコン膜を除去する。これにより、半導体基板１０に第１方向に延伸し、幅が６５ｎｍ、間隔が６５ｎｍ、深さが２００ｎｍの酸化シリコン膜からなるＳＴＩ領域１２が形成される。

図８（ａ）から図８（ｄ）を参照に、半導体基板１０上に、熱酸化法を用いて、厚さが１０ｎｍの第１酸化シリコン膜４６を形成する。このとき、第１酸化シリコン膜４６の膜厚は後述する電荷蓄積層３４の膜厚より大きくなるようにする。半導体基板１０上に、ＣＶＤ法を用いて、厚さが１５０ｎｍの窒化シリコン膜からなるマスク層２２を形成する。このとき、マスク層２２の膜厚は、後述する凹部１４の深さより大きくなるようにする。

図９（ａ）から図９（ｄ）を参照に、マスク層２２上に、第１方向に交差する方向である第２方向に延伸し、幅が６５ｎｍ、間隔が１３０ｎｍのフォトレジスト（不図示）を形成する。フォトレジストをマスクに、ＲＩＥ法を用いて、マスク層２２をエッチングする。これにより、マスク層２２は、幅が６５ｎｍ、間隔が１３０ｎｍで第２方向に延伸する。フォトレジストを除去した後、マスク層２２とＳＴＩ領域１２とをマスクに、ＲＩＥ法を用いて、第１酸化シリコン膜４６と半導体基板１０とをエッチングする。これにより、半導体基板１０に長辺が１３０ｎｍ、短辺が６５ｎｍで深さが１００ｎｍの凹部１４が形成される。第１方向で対向する凹部１４の側面は半導体基板１０に接し、第２方向で対向する凹部１４の側面はＳＴＩ領域１２に接する。また、第１酸化シリコン膜４６をエッチングする際に、マスクとして用いたＳＴＩ領域１２も一部エッチングが進み、後述する電荷蓄積層３４の膜厚より大きい深さの窪み部３８が形成される。

図１０（ａ）から図１０（ｄ）を参照に、熱酸化法を用いて、半導体基板１０を酸化する。これにより、凹部１４内面の半導体基板１０に、厚さが５ｎｍの酸化シリコン膜からなるトンネル絶縁膜３２が形成される。図１１（ａ）から図１１（ｄ）を参照に、ＣＶＤ法を用いて、窒化シリコン膜を全面堆積する。これにより、凹部１４の内面に、厚さが５ｎｍの窒化シリコン膜からなる電荷蓄積層３４が形成される。また、ＳＴＩ領域１２の窪み部３８に形成された電荷蓄積層３４は、窪み部３８の深さが電荷蓄積層３４の膜厚より大きいため、窪み部３８に埋め込まれるように形成される。言い換えると、窪み部３８に形成された電荷蓄積層３４の上面は、ＳＴＩ領域１２の上面より半導体基板１０側に形成される。

図１２（ａ）から図１２（ｄ）を参照に、ＣＶＤ法を用いて、酸化シリコン膜を全面堆積する。これにより、電荷蓄積層３４に沿うように、厚さが１０ｎｍの酸化シリコン膜からなるトップ絶縁膜３６が形成される。これらにより、第１方向で対向する凹部１４の側面に、トンネル絶縁膜３２、電荷蓄積層３４、トップ絶縁膜３６からなるＯＮＯ膜１６が形成される。図１３（ａ）から図１３（ｄ）を参照に、ＳＴＩ領域１２とマスク層２２とをマスクに、凹部１４底面の半導体基板１０内に砒素をイオン注入し、ｎ型拡散領域である第１拡散領域４２を形成する。

図１４（ａ）から図１４（ｅ）を参照に、ＣＶＤ法を用いて、トップ絶縁膜３６上に、厚さが３０ｎｍのアモルファスシリコン膜（もしくはポリシリコン膜）からなる導電層２６を全面堆積する。これにより、導電層２６は、凹部１４に埋め込まれ、且つマスク層２２の側面及び上面に沿って形成される。このため、第１方向における凹部１４の端部に形成された導電層２６の高さｈ１は、第１方向における凹部１４の中央部に形成された導電層２６の高さｈ２に比べて大きくなる。

図１５（ａ）から図１５（ｅ）を参照に、ＨＢｒ、Ｃｌ_２及びＯ_２ガスを用いたＲＩＥ法により、導電層２６の膜厚と同等量の導電層２６を全面エッチングする。これにより、マスク層２２等の上方に形成された導電層２６が除去され、トップ絶縁膜３６が露出する。このため、第１方向における凹部１４の端部に形成された導電層２６の高さｈ１は、凹部１４の深さにマスク層２２の膜厚を加えた大きさと同程度になる。また、第１方向における凹部１４の中央部に形成された導電層２６の高さｈ２は、凹部１４の深さと同程度になる。

図１６（ａ）から図１６（ｅ）を参照に、ＨＢｒ、Ｃｌ_２及びＯ_２ガスを用いたＲＩＥ法により、導電層２６をさらに凹部１４の深さと同等量だけ全面エッチングする。第１方向における凹部１４の中央部に形成された導電層２６の高さｈ２は、凹部１４の深さと同程度であるため、第１方向における凹部１４の中央部に形成された導電層２６は完全に除去される。一方、第１方向における凹部１４の端部に形成された導電層２６の高さｈ１は、凹部１４の深さにマスク層２２の膜厚を加えた高さと同程度であるため、第１方向における凹部１４の端部に形成された導電層２６は、完全には除去されずに残存する。これにより、第１方向で対向する凹部１４の側面上に、導電層２６からなり、互いに分離したワードライン２０を形成することができる。また、ワードライン２０はゲート電極を兼ねており、凹部１４内ではワードライン２０はゲート電極として機能する。

図１７（ａ）から図１７（ｅ）を参照に、高密度プラズマＣＶＤ法を用いて、ワードライン２０間に埋め込まれるように、第２酸化シリコン膜４０を形成する。その後、ＣＭＰ法を用いて、ワードライン２０の上面が露出するまで、マスク層２２と第２酸化シリコン膜４０とを研磨する。なお、ＣＭＰ法において、ワードライン２０が露出したことをレーザー光で検出することで、終点を定めることができる。図１８（ａ）から図１８（ｅ）を参照に、ＣＨ_３Ｆ及びＯ_２ガスを用いたＲＩＥ法もしくはリン酸によるウエットエッチング法を用いて、マスク層２２を除去する。

図１９（ａ）から図１９（ｅ）を参照に、ワードライン２０と第２酸化シリコン膜４０とＳＴＩ領域１２とをマスクに、半導体基板１０に砒素をイオン注入する。これにより、凹部１４上部両側の半導体基板１０内に、ｎ型拡散領域である第２拡散領域４４が形成される。図２０（ａ）から図２０（ｅ）を参照に、半導体基板１０全面にＴｉもしくはＣｏを堆積し、熱処理を行うことで、ワードライン２０上部にシリサイド層５０を形成する。

実施例１の製造方法によれば、図９（ａ）から図９（ｄ）に示すように、半導体基板１０に第１方向に延伸するＳＴＩ領域１２を形成した後、半導体基板１０上に第１方向に交差する方向である第２方向に延伸するマスク層２２を形成する。その後、ＳＴＩ領域１２とマスク層２２とをマスクに、半導体基板１０に凹部１４を形成する。これにより、凹部１４は半導体基板１０に行列状に形成される。図１４（ａ）から図１４（ｅ）に示すように、凹部１４に埋め込まれ、且つマスク層２２の側面及び上面に沿って導電層２６を形成する。これにより、第１方向における凹部１４の端部に形成された導電層２６の高さｈ１は、第１方向における凹部１４の中央部に形成された導電層２６の高さｈ２より大きくなる。図１５（ａ）から図１６（ｅ）に示すように、導電層２６を全面エッチングして、第１方向における凹部１４の中央部に形成された導電層２６を除去する。第１方向における凹部１４の端部に形成された導電層２６の高さｈ１は、第１方向における凹部１４の中央部に形成された導電層２６の高さｈ２より大きい。このため、第１方向における凹部１４の中央部に形成された導電層２６が完全に除去されても、第１方向で対向する凹部１４の側面に導電層２６を残存させることができる。これにより、第１方向で対向する凹部１４の側面上に、互いに分離したワードライン２０を形成することができる。また、ワードライン２０の上部の幅と下部の幅とは同じ大きさになる。

このように、実施例１の製造方法によれば、導電層２６を全面エッチングすることで、第１方向で対向する凹部１４の側面上に自己整合的に、互いに分離したワードライン２０を容易に形成することができる。よって、比較例１のように、凹部１４中央部上のマスク層２２に位置精度良く開口部２４を形成する工程は必要なく、製造工程が複雑になることを抑制できる。また、比較例１に比べて、メモリセルの微細化を図ることができる。

特に、図８（ａ）から図８（ｄ）に示すように、マスク層２２の膜厚は、凹部１４の深さより大きくする。これにより、図１４（ａ）から図１４（ｅ）に示す、第１方向における凹部１４の端部に形成された導電層２６の高さｈ１は、第１方向における凹部１４の中央部に形成された導電層２６の高さｈ２より２倍以上大きくなる。よって、図１５（ａ）から図１６（ｅ）のように、導電層２６を全面エッチングして、第１方向における凹部１４の中央部に形成された導電層２６を完全に除去した場合でも、第１方向における凹部１４の端部に残存する導電層２６の上面を、半導体基板１０の上面より突出させることができる。つまり、第１方向で対向する凹部１４の側面上に、半導体基板１０の上面より突出するワードライン２０を形成することができる。これにより、ワードライン２０を第２方向に延伸させることができる。よって、比較例２のように、凹部１４にゲート電極３０を形成する工程とは別に、ワードライン２０を形成する工程を行う必要はなく、製造工程が複雑になることを抑制できる。また、比較例２に比べて、メモリセルの微細化を図ることができる。

また、ワードライン２０の上面が半導体基板１０の上面より突出していることで、ワードライン２０上に形成するコンタクトプラグが半導体基板１０に異常接触することを抑制できる。これにより、コンタクトプラグを形成する際のコンタクトマージンが大きくなる。

さらに、図８（ａ）から図８（ｄ）に示すように、マスク層２２を形成する前に、半導体基板１０上に、電荷蓄積層３４の膜厚より大きい膜厚の第１酸化シリコン膜４６を形成する。これにより、図９（ａ）から図９（ｄ）に示すように、半導体基板１０に凹部１４を形成する際、凹部１４間のＳＴＩ領域１２もエッチングが進み、電荷蓄積層３４の膜厚より大きい深さの窪み部３８が形成される。この状態で、図１１（ａ）から図１１（ｄ）に示すように、電荷蓄積層３４の形成を行うと、ＳＴＩ領域１２に形成される電荷蓄積層３４は窪み部３８に埋め込まれるように形成される。

マスク層２２と電荷蓄積層３４とは共に窒化シリコン膜からなる。このため、図１８（ａ）から図１８（ｅ）に示す、マスク層２２を除去する際、電荷蓄積層３４も除去される恐れがある。例えば、ＳＴＩ領域１２に形成された電荷蓄積層３４が除去されると、電荷蓄積層３４上に形成されるワードライン２０が、ＳＴＩ領域１２上で分断することが起こり得る。しかしながら、実施例１の製造方法では、ＳＴＩ領域１２に形成された電荷蓄積層３４は、ＳＴＩ領域１２の窪み部３８に埋め込まれるように形成される。このため、マスク層２２を除去する工程を実施した場合でも、ＳＴＩ領域１２に形成された電荷蓄積層３４は除去され難く済む。これにより、ワードライン２０がＳＴＩ領域１２上で分断することを抑制できる。特に、マスク層２２をリン酸によるウエットエッチング等の等方性エッチングを用いて除去する場合に、この効果は大きくなる。

さらに、図１７（ａ）から図１７（ｅ）に示すように、ワードライン２０の上面が露出するまで、マスク層２２等を研磨している。これにより、ワードライン２０の上面を半導体基板１０の上面より突出させることを容易に行うことができる。特に、実施例１のように、ワードライン２０の表面が露出したことをレーザー光で検出して終点を決める場合や、研磨している材料の変化を検出して終点を決める場合など、ワードライン２０表面が露出したことを確実に検出できる方法を用いて終点を決める場合が好ましい。

さらに、第１方向で対向する凹部１４の側面上に、互いに分離したワードライン２０を形成するため、図１５（ａ）から図１５（ｅ）に示すように、導電層２６の膜厚と同等量の導電層２６を全面エッチングする第１のエッチング工程を実施する。その後、図１６（ａ）から図１６（ｅ）に示すように、凹部１４の深さと同等量の導電層２６を全面エッチングする第２のエッチング工程を実施する。これにより、第１方向における凹部１４の中央部に形成された導電層２６を容易に、かつ確実に除去することができ、第１方向で対向する凹部１４の側面上に、互いに分離したワードライン２０を容易に形成することができる。また、第１のエッチング工程では、トップ絶縁膜３６が露出したことを確認して、エッチングの終点を判断してもよい。さらに、第２のエッチング工程では、第１方向における凹部１４の中央部に形成された導電層２６をより確実に除去するため、若干のオーバーエッチングを実施してもよい。

さらに、図１３（ａ）から図１３（ｅ）に示すように、凹部１４底面の半導体基板１０内に第１拡散領域４２を形成する。図１９（ａ）から図１９（ｅ）に示すように、凹部１４上部両側の半導体基板１０内に第２拡散領域４４を形成する。これにより、第１方向で対向する凹部１４の側面上に形成されたＯＮＯ膜１６それぞれに、２つの電荷蓄積領域を形成することができる。つまり、１つの凹部１４に４ビットの情報を記憶させることができる。

実施例１において、図１４（ａ）から図１４（ｅ）に示すように、導電層２６は凹部１４に埋め込まれるように形成された場合を例に示したがこれに限られない。導電層２６が、少なくとも、凹部１４の側面に沿って形成されている場合であればよい。この場合でも、実施例１の製造方法を用いることで、第１方向で対向する凹部１４の側面に、それぞれ分離したワードライン２０を形成することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は比較例１に係るＮＡＮＤ型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図（その１）であり、図１（ｂ）は図１（ａ）のＢ−Ｂ間の断面図である。 図２（ａ）は比較例１に係るＮＡＮＤ型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図（その２）であり、図２（ｂ）は図２（ａ）のＢ−Ｂ間の断面図である。 図３（ａ）は比較例２に係るＮＡＮＤ型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図（その１）であり、図３（ｂ）及び図３（ｃ）は図３（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。 図４（ａ）は比較例２に係るＮＡＮＤ型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図（その２）であり、図４（ｂ）及び図４（ｃ）は図４（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。 図５（ａ）は比較例２に係るＮＡＮＤ型フラッシュメモリにおいて、凹部の対向する側面上に互いに分離したワードラインを形成する方法を示す上面図（その３）であり、図５（ｂ）及び図５（ｃ）は図５（ａ）のＢ−Ｂ間及びＣ−Ｃ間の断面図である。 図６（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの上面図であり、図６（ｂ）から図６（ｅ）は図６（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図７（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１）であり、図７（ｂ）から図７（ｄ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図８（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その２）であり、図８（ｂ）から図８（ｄ）は図８（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図９（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その３）であり、図９（ｂ）から図９（ｄ）は図９（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図１０（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その４）であり、図１０（ｂ）から図１０（ｄ）は図１０（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図１１（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その５）であり、図１１（ｂ）から図１１（ｄ）は図１１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図１２（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その６）であり、図１２（ｂ）から図１２（ｄ）は図１２（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図１３（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その７）であり、図１３（ｂ）から図１３（ｄ）は図１３（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。 図１４（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その８）であり、図１４（ｂ）から図１４（ｅ）は図１４（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図１５（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その９）であり、図１５（ｂ）から図１５（ｅ）は図１５（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図１６（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１０）であり、図１６（ｂ）から図１６（ｅ）は図１６（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図１７（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１１）であり、図１７（ｂ）から図１７（ｅ）は図１７（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図１８（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１２）であり、図１８（ｂ）から図１８（ｅ）は図１８（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図１９（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１３）であり、図１９（ｂ）から図１９（ｅ）は図１９（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。 図２０（ａ）は実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す上面図（その１４）であり、図２０（ｂ）から図２０（ｅ）は図２０（ａ）のＢ−Ｂ間からＥ−Ｅ間の断面図である。

符号の説明

１０ 半導体基板
１２ ＳＴＩ領域
１４ 凹部
１６ ＯＮＯ膜
１８ 拡散領域
２０ ワードライン
２２ マスク層
２４ 開口部
２６ 導電層
２８ 絶縁膜
３０ ゲート電極
３２ トンネル絶縁膜
３４ 電荷蓄積層
３６ トップ絶縁膜
３８ 窪み部
４０ 第２酸化シリコン膜
４２ 第１拡散領域
４４ 第２拡散領域
４６ 第１酸化シリコン膜
５０ シリサイド層

Claims (8)

1. 半導体基板に第１方向に延伸するＳＴＩ領域を形成する工程と、
   前記半導体基板上に前記第１方向に交差する方向である第２方向に延伸するマスク層を形成する工程と、
   前記ＳＴＩ領域と前記マスク層とをマスクに、前記半導体基板に凹部を形成する工程と、
   前記凹部の内面を覆う電荷蓄積層を形成する工程と、
   前記凹部と前記マスク層の側面上とに導電層を形成する工程と、
   前記導電層を全面エッチングして、前記第１方向で対向する前記凹部の側面上に、前記導電層からなり、互いに分離して前記第２方向に延伸するワードラインを形成する工程と、を有し、
   前記マスク層を形成する工程は、前記凹部の深さより大きい膜厚の前記マスク層を形成する工程であることを特徴とする半導体装置の製造方法。
2. 前記凹部を形成する工程は、前記第２方向での前記凹部間の前記ＳＴＩ領域に、前記電荷蓄積層の膜厚より大きい深さの窪み部を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ワードラインの上面が露出するまで、前記マスク層を研磨する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記導電層を形成する工程は、前記半導体基板上に前記導電層を全面堆積する工程を含み、
   前記ワードラインを形成する工程は、前記導電層の膜厚と同等量の前記導電層をエッチングする第１のエッチング工程と、前記凹部の深さと同等量の前記導電層をエッチングする第２のエッチング工程と、を含むことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記凹部の底面の前記半導体基板内に第１拡散領域を形成する工程と、
   前記凹部の上部両側の前記半導体基板内に第２拡散領域を形成する工程と、を有することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 行列状に凹部が設けられた半導体基板と、
   第２方向での前記凹部間の前記半導体基板に設けられ、前記第２方向に交差する方向である第１方向に延伸するＳＴＩ領域と、
   前記凹部の内面を覆う電荷蓄積層と、
   前記第１方向で対向する前記凹部の側面上に、互いに分離し、前記第２方向に延伸するワードラインと、を具備し、
   前記ワードラインの上面は前記半導体基板の上面より突出していることを特徴とする半導体装置。
7. 前記第１方向における前記ワードラインの上部の幅と下部の幅とは同じ大きさであることを特徴とする請求項６に記載の半導体装置。
8. 前記ワードライン下であって、前記第２方向での前記凹部間の前記ＳＴＩ領域に窪み部が設けられ、
   前記ＳＴＩ領域に形成された前記電荷蓄積層は前記窪み部に埋め込まれるように形成されていることを特徴とする請求項６又は７に記載の半導体装置。

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