JP2008166528A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】溝部の両側面にそれぞれ形成された２つの電荷蓄積層からデータを読み出す際のデータの読み分け性を向上させることが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に設けられた溝部３０と、溝部３０の両側面に設けられたボトム酸化膜１４と、ボトム酸化膜１４の側面に設けられた２つの電荷蓄積層１６と、２つの電荷蓄積層１６の側面に設けられたトップ酸化膜１８と、溝部３０の底面上に設けられ、膜厚がトップ酸化膜１８より薄い酸化シリコン層２２と、を具備する半導体装置およびその製造方法である。
【選択図】図５

Description

本発明は半導体装置およびその製造方法に関し、特に、１トランジスタに２つの電荷蓄積領域を有する不揮発性メモリを備えた半導体装置およびその製造方法に関する。

近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例１）が開示されている。従来例１においては、ソースとドレインとを入れ替えて対称的に動作させることにより、１つのトランジスタのソースとドレインとの間の電荷蓄積層に２つの電荷蓄積領域を形成することができきる。これにより、１つのトランジスタに２ビットを記憶することができる。

しかし、従来例１において、メモリセルを微細化するとチャネル長が短くなり、ソースとドレインとの間の電荷蓄積層に形成された２つの電荷蓄積領域が分離しなくなる。つまり、電荷の書き分けが難しくなる。この課題の解決のため、特許文献２には、メモリセルの微細化が可能なフラッシュメモリ(従来例２)が開示されている。図１は従来例２に係るフラッシュメモリの断面図である。図１を参照に、半導体基板１０内に溝部３０が設けられ、溝部３０の両側面にはボトム酸化膜１４、電荷蓄積層としてトラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が設けられている。トップ酸化膜１８上には、ゲート電極を兼ねるワードライン２４が設けられている。溝部３０の両側の半導体基板１０内にはソースおよびドレインを兼ねるビットライン１２が設けられている。

従来例２によれば、ビットライン１２間隔が小さくなった場合も、チャネル５１のように溝部３０の周囲がチャネル長となる。よって、チャンル長を長くすることができる。これにより、ソースとドレインとの間に２つの電荷蓄積領域を分離し形成することが可能となる。また、溝部３０の底面上にトラップ層１６が形成されておらず、トラップ層１６が左右に分離している。このため、左右のトラップ層１６への電荷の書き分け性が向上する。
米国特許第６０１１７２５号明細書 特開２００５−５１７３０１号公報

しかしながら、従来例２においても、左右のトラップ層１６に記憶されたデータ（つまり、左右のトラップ層１６に電荷が蓄積されているか）の読み分けが難しいという課題がある。図１を参照に、この課題について説明する。左側のトラップ層１６に記憶されたデータの読み出しは以下のようにして行う。左側のビットライン１２をソース、右側のビットライン１２をドレインとする。左側のトラップ層１６に電子が蓄積されている場合、トラップ層１６の電界により、ソースとドレインとの間のチャネル５１を流れる電流は小さくなる。左側のトラップ層１６に電荷（電子）が蓄積されていない場合、チャネル５１を流れる電流は大きくなる。この電流を検知することにより、トラップ層１６のデータを読み出す。

しかしながら、右側のトラップ層１６の電荷による電界が矢印５０のように、溝部３０の底面上のボトム酸化膜１４およびトップ酸化膜１８を伝わり左側のトラップ層１６近くのチャネル５１まで到達してしまう。このため、左側のトラップ層１６に記憶されたデータの読み出す際に、チャネルを流れる電流は、右側のトラップ層１６に蓄積された電荷に影響されてしまう。つまり、データの読み分けが難しくなる。

本発明は、上記課題に鑑み、溝部の両側面にそれぞれ形成された２つの電荷蓄積層からデータを読み出す際のデータの読み分け性を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、半導体基板内に設けられた溝部と、該溝部の両側面に設けられたボトム酸化膜と、該ボトム酸化膜の側面に設けられた２つの電荷蓄積層と、該２つの電荷蓄積層の側面に設けられたトップ酸化膜と、前記溝部の底面上に設けられ、膜厚が前記トップ酸化膜より薄い酸化シリコン層と、を具備する半導体装置である。本発明によれば、データを読み出す際のデータの読み分け性を向上させることができる。

上記構成において、前記トップ酸化膜の側面および前記酸化シリコン層上に設けられ、前記２つの電荷蓄積層に対応する１つのゲート電極を具備する構成とすることができる。この構成によれば、酸化シリコン層が薄いため、ゲート電極からの電界が大きくなり、チャネルの制御性が高まる。

本発明は、半導体基板内に設けられた溝部と、該溝部の両側面に設けられたボトム酸化膜と、該ボトム酸化膜の側面に設けられた２つの電荷蓄積層と、該２つの電荷蓄積層の側面に設けられたトップ酸化膜と、前記２つの電荷蓄積層の間の前記半導体基板内に設けられた第２溝部と、を具備する半導体装置である。本発明によれば、データを読み出す際のデータの読み分け性を向上させることができる。

上記構成において、前記トップ酸化膜の側面および前記第２溝部内に設けられ、前記２つの電荷蓄積層に対応する１つのゲート電極を具備する構成とすることができる。この構成によれば、データを読み出す際のデータの読み分け性をより向上させることができる。

上記構成において、前記第２溝部の底面上に設けられ、膜厚が前記トップ酸化膜より薄い酸化シリコン層を具備する構成とすることができる。この構成によれば、データを読み出す際のデータの読み分け性をより向上させることができる。

上記構成において、前記溝部の両側の前記半導体基板内に設けられたビットラインを具備する構成とすることができる。上記構成において、前記電荷蓄積層は窒化シリコン膜を含む構成とすることができる。上記構成において、前記電荷蓄積層はフローティングゲートを含む構成とすることができる。

本発明は、半導体基板内に溝部を形成する工程と、前記溝部の側面および底面に電荷蓄積層を形成する工程と、前記溝部の側面に形成された前記電荷蓄積層をマスクに、前記溝部の底面の前記電荷蓄積層を除去する工程と、前記電荷蓄積層の側面にトップ酸化膜を形成する工程と、前記溝部の底面に、前記トップ酸化膜より膜厚の薄い酸化シリコン層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、データを読み出す際のデータの読み分け性を向上させることが可能な半導体装置を製造することができる。

上記構成において、前記トップ酸化膜を形成する工程は、前記溝部の側面および底面に形成された前記電荷蓄積層上に前記トップ酸化膜を形成する工程を含み、前記電荷蓄積層を除去する工程は、前記電荷蓄積層および前記トップ酸化膜をマスクに前記溝部の底面の前記電荷蓄積層および前記トップ酸化膜を除去する工程を含む構成とすることができる。この構成によれば、簡単に溝部の底面に、トップ酸化膜より膜厚の薄い酸化シリコン層を形成することができる。

上記構成において、前記溝部の側面および底面にボトム酸化膜を形成する工程を具備し、前記電荷蓄積層を除去する工程は、前記溝部の側面に形成された前記ボトム酸化膜および前記電荷蓄積層をマスクに、前記溝部の底面の前記ボトム酸化膜および前記電荷蓄積層を除去する工程と、前記溝部の側面の前記電荷蓄積層の上面を、前記溝部の側面の前記ボトム酸化膜の上面より低く形成する工程と、を含む構成とすることができる。上記構成によれば、電荷蓄積層上のトップ酸化膜を厚く形成できる。これにより、信頼性の高い半導体装置を製造することができる。

本発明は、半導体基板内に溝部を形成する工程と、前記溝部の側面および底面に電荷蓄積層を形成する工程と、前記溝部の側面に形成された前記電荷蓄積層をマスクに、前記溝部の底面の前記電荷蓄積層を除去する工程と、前記溝部の側面に形成された前記電荷蓄積層をマスクに前記溝部の底面をエッチングし前記半導体基板内に第２溝部を形成する工程と、前記第２溝部の側面および底面に酸化シリコン層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、データを読み出す際のデータの読み分け性を向上させることが可能な半導体装置を製造することができる。

本発明は、半導体基板上に開口部を有する絶縁層を形成する工程と、前記開口部下の前記半導体基板をエッチングし溝部を形成する工程と、前記溝部の側面および底面に電荷蓄積層を形成する工程と、前記溝部の側面に形成された前記電荷蓄積層をマスクに、前記溝部の底面の前記電荷蓄積層を除去する工程と、前記溝部内および前記絶縁層上にゲート電極を形成する工程と、を有し、前記電荷蓄積層を除去する工程は、前記半導体基板上の前記絶縁層が残存するように前記電荷蓄積層を除去する工程を含む半導体装置の製造方法である。本発明によれば、データを読み出す際のデータの読み分け性を向上させることが可能な半導体装置の製造方法において、ゲート電極と半導体基板との電気的分離を簡単に行うことができる。

本発明によれば、溝部の両側面にそれぞれ形成された２つの電荷蓄積層からデータを読み出す際のデータの読み分け性を向上させることが可能な半導体装置およびその製造方法を提供することができる。

以下、図面を参照に本発明の実施例を説明する。

図２（ａ）は実施例１にかかるフラッシュメモリの上視図（保護膜３６、配線層３４、層間絶縁膜３２およびＯＮＯ膜２０は図示していない）、図２（ｂ）は図２（ａ）のＡ−Ａ断面を示す図である。図２（ａ）より、半導体基板１０には溝部３０が設けられ、溝部３０の両側の半導体基板１０内にはソースおよびドレインを兼ねるビットライン１２が設けられている。ビットライン１２の幅方向にはゲートを兼ねるワードライン２４が延在している。図２（ｂ）を参照に、溝部３０の両側面には従来例２の図１と同様に、ＯＮＯ膜２０が設けられている。溝部３０の底面上にはトップ酸化膜１８の膜厚より薄い酸化シリコン層２２が設けられている。溝部３０内のトップ酸化膜１８の間および酸化シリコン層２２上にはワードライン２４が設けられている。ワードライン２４上には例えば酸化シリコン膜からなる層間絶縁膜３２が設けられている。層間絶縁膜３２上のビットライン１２の上方には例えばアルミニウムや銅からなる配線層３４が設けられている。配線層３４はビットライン１２の延在方向に延在している。配線層３４を覆うように例えば酸化シリコン膜からなる保護膜３６が設けられている。

図３（ａ）から図４（ｃ）を用い、実施例１に係るフラッシュメモリの製造方法に説明する。図３（ａ）を参照に、Ｐ型シリコン半導体基板（または半導体基板内のＰ型ウェル）１０の上部に例えば砒素をイオン注入し、その後熱処理することにより深さが例えば約５０ｎｍのＮ型拡散層１２（ビットライン１２となる層）を形成する。図３(ｂ)を参照に、Ｎ型拡散層１２上に例えば酸化シリコン膜等の絶縁膜からなるビットライン絶縁膜４０を形成する。ビットライン絶縁膜４０は熱酸化法またはＣＶＤ法により形成される。ただし、Ｎ型拡散層の拡散を防止するため、プラズマ酸化法またはプラズマＣＶＤ法を用い低温で形成することが好ましい。図３（ｃ）を参照に、フォトレジストを用いビットライン絶縁膜４０および半導体基板１０をＲＩＥ（反応性ドライエッチング）法を用いエッチングする。これにより半導体基板１０内に深さが例えば約８０ｎｍ、幅が例えば約１００ｎｍのＵ字状の溝部３０を形成する。Ｎ型拡散層より、溝部３０の両側にビットライン１２が形成される。溝部３０は矩形状でもよいが、溝部３０の角部への電界集中を抑制するためＵ字状とすることが好ましい。

図４（ａ）を参照に、溝部３０の両側面および底面に酸化シリコン膜からなるボトム酸化膜１４を形成する。ボトム酸化膜１４はＣＶＤ法、熱酸化法、プラズマ酸化法、ＬＰＲＯ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ）法またはＩＳＳＧ（Ｉｎ-Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法を用いることができる。高品質の酸化シリコン膜を形成するため、直接酸化法である熱酸化法、プラズマ酸化法、ＬＰＲＯ法またはＩＳＳＧ法を用いることが好ましい。ボトム酸化膜１４の側面および底面上に窒化シリコン膜からなるトラップ層１６を形成する。トラップ層１６は電荷の保持特性の観点から熱ＣＶＤ法を用い形成することが好ましい。トラップ層１６の側面および底面上に酸化シリコン膜からなるトップ酸化膜１８を形成する。トップ酸化膜１８は膜厚の確保が容易なＣＶＤ法で形成することが好ましい。以上により、ボトム酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が形成される。

図４(ｂ)を参照に、ＲＩＥ法を用いトップ酸化膜１８、トラップ層１６およびボトム酸化膜１４を全面エッチングし、溝部３０の側面にＯＮＯ膜２０を残存させる。このとき、オーバエッチングされてもビットライン絶縁膜４０により、ビットライン１２が露出することを防止することができる。一方、溝部３０の底面は半導体基板１０が露出する。図４（ｃ）を参照に、溝部３０の底面に酸化シリコン層２２を形成する。酸化シリコン膜２２は良好な膜質とするため、熱酸化法、プラズマ酸化法またはＩＳＳＧ法を用いることが好ましい。このとき、酸化シリコン層２２の膜厚はトップ酸化膜１８の膜厚より薄く形成する。この際、トラップ層１６の端面も酸化され酸化シリコン膜となる。その後、溝部３０内のトップ酸化膜１８間および酸化シリコン層２２上並びにビットライン絶縁膜４０上にポリシリコンからなるワードライン２４を形成する。ビットライン１２上にはビットライン絶縁膜４０を介しワードライン２４を形成できるため、ワードライン２４とビットライン１２を電気的に分離することができる。さらに、層間絶縁膜３２、配線層３４および保護膜３６を形成する。以上により実施例１に係るフラッシュメモリが完成する。

図５は実施例１の効果を説明するための図である。溝部３０の底面上の酸化シリコン層２２の膜厚は例えば約５ｎｍ、溝部３０の側面のトップ酸化膜１８の膜厚は例えば約１０ｎｍであり、酸化シリコン層２２の膜厚はトップ酸化膜１８の膜厚より薄い。その他の構成は図１と同じであり、同じ部材は同じ符号を付し説明を省略する。図５を参照に、左側のトラップ層１６のデータを読み出す際、右側のトラップ層１６に蓄積された電荷による電界は矢印５２のように左側までは到達しない。よって、データを読み出す際のデータの読み分け性を向上させることができる。

さらに、トップ酸化膜１８の側面および酸化シリコン層２２上に２つの電荷蓄積層に対応する１つのワードライン２４（ゲート電極）が設けられている。酸化シリコン層２２が薄いため、ワードライン２４（ゲート電極）からの電界が大きくなり、チャネル５４の制御性が高まる。よって、チャネル５４を流れる電流のオン／オフの電流比が十分確保され、トランジスタの動作マージンが大きくなる。

また、実施例１に係るフラッシュメモリの製造方法は、図４（ａ）のように、溝部３０の側面および底面にボトム酸化膜１４、電荷蓄積層であるトラップ層１６およびトップ酸化膜１８を形成する。図４（ｂ）のように、溝部３０の側面に形成されたボトム酸化膜１４、トラップ層１６およびトップ酸化膜１８をマスクに、溝部３０の底面のボトム酸化膜１４、トラップ層１６およびトップ酸化膜１８を除去する。これにより、図４（ｃ）のように、簡単に、溝部３０の底面に、トップ酸化膜１８より膜厚の薄い酸化シリコン層２２を形成することができる。

さらに、図３（ｃ）のように、半導体基板１０上に開口部を有する絶縁性のビットライン絶縁膜４０（絶縁層）を形成し、ビットライン絶縁膜４０の開口部下の半導体基板１０をエッチングし溝部３０を形成している。そして、図４（ｂ）のように、溝部３０の側面に形成されたボトム酸化膜１４、トラップ層１６およびトップ酸化膜１８をマスクに、溝部３０の底面のボトム酸化膜１４、トラップ層１６およびトップ酸化膜１８を除去する際に、半導体基板１０上のビットライン絶縁膜が残存するようにボトム酸化膜１４、トラップ層１６およびトップ酸化膜１８を除去する。これにより、溝部３０内およびビットライン絶縁膜４０上にワードライン２４（ゲート電極）を形成することができる。このようにして、ワードライン２４と半導体基板１０との電気的分離を簡単に行うことができる。

図６は実施例２に係るフラッシュメモリの製造方法を示す図である。図６（ａ）を参照に、実施例１の図３（ｃ）までの工程を行った後、ボトム酸化膜１４およびトラップ層１６を図４（ａ）と同様に形成する。図６（ｂ）を参照に、トラップ層１６およびボトム酸化膜１４を全面でエッチングする。これにより、溝部３０の側面に、トラップ層１６およびボトム酸化膜１４が残存し、溝部３０の底面の半導体基板１０が露出する。さらに、窒化シリコン膜であるトラップ層１６をエッチングする。これにより、トラップ層１６ａの上面がボトム酸化膜１４より例えば約１０ｎｍ(図６（ｂ）のＬ)低くなる。後にこの部分に形成されるトップ酸化膜を厚くするため、この段差Ｌはトラップ層１６の厚さより大きくすることが好ましい。

図６（ｃ）を参照に、トラップ層１６ａの側面および溝部３０の底面上にトップ酸化膜１８を例えばＣＶＤ法を用い形成する。このとき、トップ酸化膜１８はトラップ層１６よりも厚く形成することが好ましい。また、トラップ層１６ａの上面がボトム酸化膜１４より低いため、トラップ層１６ａの上面には溝部３０の底面より厚くトップ酸化膜１８が形成される。トップ酸化膜１８をエッチングする。これにより、溝部３０の底面に半導体基板１０が露出する。このとき、トラップ層１６ａの上面にはトップ酸化膜１８が残存する。図６（ｄ）を参照に、溝部３０の底面を例えば直接酸化法である例えば熱酸化法を用い酸化し、酸化シリコン層２２を形成する。このとき、酸化シリコン層２２の膜厚はトップ酸化膜１８より薄く形成する。その後、ワードライン２４、層間絶縁膜、配線層および保護膜を形成することによりフラッシュメモリが完成する。

実施例１においては、図４（ｃ）のように、溝部３０の側面のトラップ層１６上に形成される酸化シリコン膜は、溝部３０の底面の酸化シリコン層２２の膜厚程度となってしまう。この場合、信頼性が低下することもありうる。これに対し、実施例２に係るフラッシュメモリの製造方法においては、図６（ｂ）のように、溝部３０の底面のトラップ層１６を除去する際に、溝部３０の側面のトラップ層１６ａの上面を、溝部３０の側面のボトム酸化膜１４の上面より低く形成する。これにより、図６（ｄ）のように、トップ酸化膜１８を形成する際に、トラップ層１６上に形成される酸化シリコン膜の厚さを溝部３０の底面の酸化シリコン層２２の膜厚より厚くすることができる。よって、実施例１のように、信頼性が低下する可能性がない。

実施例３は溝部３０の底面にさらに第２溝部４２を有する例である。図７（ａ）を参照に、実施例２の図６（ａ）までの工程を行った後、溝部３０の側面のボトム酸化膜１４およびトラップ層１６をマスクに、溝部３０の底面のボトム酸化膜１４およびトラップ層１６を除去する。図７(ｂ)を参照に、ビットライン絶縁膜４０、ボトム酸化膜１４およびトラップ層１６をマスクに、ＲＩＥ法を用い溝部３０の底面をエッチングし、深さが例えば約２０ｎｍ、幅が例えば約２０ｎｍのＵ字状の第２溝部４２を形成する。図７（ｃ）を参照に、トップ酸化膜１８をトラップ層１６の側面および第２溝部４２の側面および底面に形成する。その後、ワードライン２４、層間絶縁膜、配線層および保護膜を形成することによりフラッシュメモリが完成する。

図８は実施例３に係るフラッシュメモリの断面図である。溝部３０内の２つのトラップ層１６間の半導体基板内に第２溝部４２が設けられている。また、トップ酸化膜１８の側面および第２溝部４２内に、２つのトラップ層１６に対応する１つのワードライン２４（ゲート電極）が設けられている。その他の構成は、実施例１の図５と同じであり同じ部材は同じ符号を付説明を省略する。実施例３によれば、第２溝部４２内のワードライン２４により、左側のトラップ層１６のデータを読み出す際、右側のトラップ層１６に蓄積された電荷による電界は矢印５６のように左側までは到達しない。よって、データを読み出す際のデータの読み分け性を向上させることができる。

図７に示した製造方法で実施例３を製造すると、第２溝部４２内の酸化シリコン層２２の膜厚はトップ酸化膜１８とほぼ同じとなる。このように、酸化シリコン層２２の膜厚がトップ酸化膜１８の膜厚以上であっても、第２溝部４２中のワードライン２４により右側のトラップ層１６に蓄積された電荷の電界が左側まで到達することを抑制することができる。

図８のように、酸化シリコン層２２の膜厚をトップ酸化膜１８の膜厚より薄くすることにより、右側のトラップ層１６に蓄積された電荷の電界が左側まで到達することをより抑制することができる。よって、データを読み出す際のデータの読み分け性をより向上させることができる。図８のフラッシュメモリは、例えば、以下により製造することができる。図６（ｃ）までの製造工程を行った後、トップ酸化膜１８およびビットライン絶縁膜４０をマスクに半導体基板１０をエッチングすることにより第２溝部を形成する。その後、図６（ｄ）と同様に、薄い酸化シリコン膜を第２溝部の側面および底面に形成する。

実施例３に係るフラッシュメモリの製造方法によれば、図７（ｂ）のように、溝部３０の側面に形成されたボトム酸化膜１４およびトラップ層１６をマスクに溝部３０の底面をエッチングし第２溝部４２を形成している。さらに、図７（ｃ）のように、第２溝部４２の側面および底面にトップ酸化膜１８と同時に酸化シリコン層を形成している。このように、第２溝部４２内にボトム酸化膜１４およびトラップ層１６を形成せずに、酸化シリコン層を形成することにより、第２溝部４２の幅を狭くし、微細化を図ることができる。例えば、第２溝部４２内にＯＮＯ膜２０を形成する場合は、第２溝部４２の幅は５０ｎｍ以上必要である。一方、実施例３のように、第２溝部４２内に酸化シリコン層のみを形成する場合は、第２溝部４２の幅は２０ｎｍ程度とすることができる。

実施例４は電荷蓄積層がフローティングゲートの例である。図９は実施例４に係るフラッシュメモリの断面図である。実施例１に対し電荷蓄積層がポリシリコン１７で形成されている、その他の構成は実施例１と同じであり同じ部材は同じ符号を付し説明を省略する。実施例４のように、電荷蓄積層として、ポリシリコン等の導電層を用いたフローティングゲートを用いても良い。実施例２および実施例３においても、電荷蓄積層としてポリシリコン等の導電層を用いたフローティングゲートを用いてもよい。さらに、電荷蓄積層として、半導体ナノクリスタルを多数含む絶縁膜またはハフニア(ハフニウム酸化膜)などのＨｉｇｈ-ｋ膜を電荷蓄積層を用いることもできる。

実施例１から実施例３において、酸化シリコン膜の形成方法として好適な例を示したがこれらの形成方法に限られるものではない。例えば、熱酸化法、プラズマ酸化法、ＬＰＲＯ法、ＩＳＳＧ法等の直接酸化法、熱ＣＶＤ法、プラズマＣＶＤ法等、適宜使用することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来例２に係るフラッシュメモリの断面図である。 図２（ａ）は実施例１に係るフラッシュメモリの上視図であり、図２（ｂ）は図２（ａ）のＡ−Ａ断面図である。 図３（ａ）から図３（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図４（ａ）から図４（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図５は実施例１に係るフラッシュメモリの効果を説明するための図である。 図６（ａ）から図６（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。 図７（ａ）から図７（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図である。 図８は実施例３に係るフラッシュメモリの効果を説明するための断面図である。 図９は実施例４に係るフラッシュメモリの断面図である。

符号の説明

１０ 半導体基板
１２ ビットライン（Ｎ型拡散層）
１４ ボトム酸化膜
１６ トラップ層
１８ トップ酸化膜
２０ ＯＮＯ膜
２２ 酸化シリコン層
３０ 溝部
３２ 層間絶縁膜
３４ 配線層
３６ 保護膜
４０ ビットライン絶縁膜
４２ 第２溝部

Claims (13)

1. 半導体基板内に設けられた溝部と、
   該溝部の両側面に設けられたボトム酸化膜と、
   該ボトム酸化膜の側面に設けられた２つの電荷蓄積層と、
   該２つの電荷蓄積層の側面に設けられたトップ酸化膜と、
   前記溝部の底面上に設けられ、膜厚が前記トップ酸化膜より薄い酸化シリコン層と、を具備する半導体装置。
2. 前記トップ酸化膜の側面および前記酸化シリコン層上に設けられ、前記２つの電荷蓄積層に対応する１つのゲート電極を具備する請求項１記載の半導体装置。
3. 半導体基板内に設けられた溝部と、
   該溝部の両側面に設けられたボトム酸化膜と、
   該ボトム酸化膜の側面に設けられた２つの電荷蓄積層と、
   該２つの電荷蓄積層の側面に設けられたトップ酸化膜と、
   前記２つの電荷蓄積層の間の前記半導体基板内に設けられた第２溝部と、を具備する半導体装置。
4. 前記トップ酸化膜の側面および前記第２溝部内に設けられ、前記２つの電荷蓄積層に対応する１つのゲート電極を具備する請求項３記載の半導体装置。
5. 前記第２溝部の底面上に設けられ、膜厚が前記トップ酸化膜より薄い酸化シリコン層を具備する請求項３記載の半導体装置。
6. 前記溝部の両側の前記半導体基板内に設けられたビットラインを具備する請求項１から５のいずれか一項記載の半導体装置。
7. 前記電荷蓄積層は窒化シリコン膜を含む請求項１から６のいずれか一項記載の半導体装置。
8. 前記電荷蓄積層はフローティングゲートを含む請求項１から６のいずれか一項記載の半導体装置。
9. 半導体基板内に溝部を形成する工程と、
   前記溝部の側面および底面に電荷蓄積層を形成する工程と、
   前記溝部の側面に形成された前記電荷蓄積層をマスクに、前記溝部の底面の前記電荷蓄積層を除去する工程と、
   前記電荷蓄積層の側面にトップ酸化膜を形成する工程と、
   前記溝部の底面に、前記トップ酸化膜より膜厚の薄い酸化シリコン層を形成する工程と、を有する半導体装置の製造方法。
10. 前記トップ酸化膜を形成する工程は、前記溝部の側面および底面に形成された前記電荷蓄積層上に前記トップ酸化膜を形成する工程を含み、
    前記電荷蓄積層を除去する工程は、前記電荷蓄積層および前記トップ酸化膜をマスクに前記溝部の底面の前記電荷蓄積層および前記トップ酸化膜を除去する工程を含む請求項９記載の半導体装置の製造方法。
11. 前記溝部の側面および底面にボトム酸化膜を形成する工程を具備し、
    前記電荷蓄積層を除去する工程は、前記溝部の側面に形成された前記ボトム酸化膜および前記電荷蓄積層をマスクに、前記溝部の底面の前記ボトム酸化膜および前記電荷蓄積層を除去する工程と、前記溝部の側面の前記電荷蓄積層の上面を、前記溝部の側面の前記ボトム酸化膜の上面より低く形成する工程と、を含む請求項９記載の半導体装置の製造方法。
12. 半導体基板内に溝部を形成する工程と、
    前記溝部の側面および底面に電荷蓄積層を形成する工程と、
    前記溝部の側面に形成された前記電荷蓄積層をマスクに、前記溝部の底面の前記電荷蓄積層を除去する工程と、
    前記溝部の側面に形成された前記電荷蓄積層をマスクに前記溝部の底面をエッチングし前記半導体基板内に第２溝部を形成する工程と、
    前記第２溝部の側面および底面に酸化シリコン層を形成する工程と、を有する半導体装置の製造方法。
13. 半導体基板上に開口部を有する絶縁層を形成する工程と、
    前記開口部下の前記半導体基板をエッチングし溝部を形成する工程と、
    前記溝部の側面および底面に電荷蓄積層を形成する工程と、
    前記溝部の側面に形成された前記電荷蓄積層をマスクに、前記溝部の底面の前記電荷蓄積層を除去する工程と、
    前記溝部内および前記絶縁層上にゲート電極を形成する工程と、を有し、
    前記電荷蓄積層を除去する工程は、前記半導体基板上の前記絶縁層が残存するように前記電荷蓄積層を除去する工程を含む半導体装置の製造方法。

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