KR0172788B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 듀얼게이트 전극중 P형 게이트 전극을 형성하면서 게이트 전극이 형성될 부위이외의 폴리실리콘을 확산원으로 해서 소오스/드레인 영역에 붕소를 확산시켜 결함이 없는 초저접합을 형성하여 우수한 전기적 특성을 지닌 초고집적 소자 제조가 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
Description
제1도는 종래의 기술에 따라 형성된 트랜지스터의 구조를 도시한 도면.
제2a도 내지 제2f도는 본 발명에 따른 트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : n-웰 2, 22 : p-웰
3, 23 : 소자분리막 4, 24 : 게이트 산화막
5 : n형 게이트 전극 6, 32 : 스페이서 산화막
7, 34 : n+소오스/드레인 8, 36 : p+소오스/드레인
25 : 폴리실리콘 26, 29, 30, 34 : 감광막
27 : 인과 붕소가 혼합된 폴리실리콘
28 : 붕소와 불화붕소가 혼합된 폴리실리콘
31 : p형 게이트 전극 32 : n형 게이트 전극
33 : 스페이서 산화막 35 : n+소오스/드레인
37 : 제1층간 절연막 38 : 제2층간 절연막
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 듀얼 게이트(Dual Gate) 전극중 P형 게이트 전극을 형성하면서 게이트 전극이 형성될 부위이외의 폴리실리콘을 확산원으로 해서 소오스/드레인 영역에 붕소를 확산시켜 결합이 없는 초저접합을 형성하여 우수한 전기적 특성을 지닌 초고집적 소자 제조가 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 필연적으로 표면 채널형 듀얼 게이트 전극형성과 소오스/드레인 접합의 접합깊이 감소가 요구되고 있다.
제1도는 종래기술에 의한 반도체 소자의 트랜지스터 구조의 일 실시예를 도시한 도면이다.
상기 제1도를 참조하면, P형 모스 전계 트랜지스터 및 N형 모스 전계 트랜지스터를 형성하기 위해 각각 반도체 기판의 소정영역에 N-well(1), P-well(2) 및 소자분리막(3)을 형성한다.
다음, 게이트 산화막(4)을 형성한 다음 도핑되지 않은 폴리실리콘 증착후 Pocl3도핑하거나 n형 도펀트가 in-situ로 도핑되는 폴리실리콘을 증착한다.
게이트 전극(5) 및 스페이서 산화막(6)을 형성한 다음 비소이온 주입을 통해 n-소오스/드레인(7)을 만든 다음 붕소나 불화붕소 이온주입을 통해 p-소오스/드레인(8)을 형성한다.
이상 상기와 같은 종래의 기술로는 p형 모스전계 트랜지스터의 게이트 전극이 n형인 관계로 표면 채널형으로 동작하지 못해 집적도 증가의 저해요인으로 작용하며, p형 소오스/드레인 형성을 위해 주입하는 붕소나 불화붕소는 필연적으로 채널링과 이온주입 결함과 관련된 붕소의 빠른 확산으로 얕은 접합 형성이 매우 어렵다.
이는 극저에너지 이온 주입기 사용으로 어느 정도 해결 가능하나 이 장비는 아직 상용화되고 있지 않으며, 또한 이온 주입기에 의한 이온 주입은 필연적으로 실리콘내 결함을 유발시켜 우수한 전기적 특성을 지닌 트랜지스터 제조가 힘든 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 듀얼 게이트(Dual Gate) 전극중 P형 게이트 전극을 형성하면서 게이트 전극이 형성될 부위이외의 폴리실리콘을 확산원으로 해서 소오스/드레인 영역에 붕소를 확산시켜 결함이 없는 초저접합을 형성하여 우수한 전기적 특성을 지닌 초고집적 소자 제조가 가능한 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 실리콘 기판상의 소정영역에 n-웰과 p-웰 및 소자 분리막을 차례로 형성한 후 게이트 산화막을 형성하는 단계와,
전체구조 상부에 폴리 실리콘을 소정두께로 증착하는 단계와,
감광막을 p형 모스 전계 트랜지스터 상단부위에 소정두께 증착하는 단계와,
노출된 상기 폴리실리콘내로 인 이온을 주입하는 단계와,
n형 모스 전계 트랜지스터 상단부위에 감광막을 증착하는 단계와,
노출된 폴리실리콘내로 붕소 이온을 주입하는 단계와,
p형 게이트 전극이 형성될 부위와 n형 게이트가 형성될 부위의 상단에 감광막 패턴을 각각 형성하는 단계와,
전체구조 상부에 불화붕소를 주입하는 단계와,
상기 감광막 패턴을 제거한 후 질소분위기에서 일정시간 열처리하는 단계와,
게이트 전극 형성을 위해 감광막을 입힌후 식각을 통해 n형 및 p형 게이트 전극을 형성하는 단계와,
상기 게이트 전극의 측벽에 스페이서 산화막을 형성하는 단계와,
n-웰측 부위의 상부에 감광막을 증착한 후 비소이온을 주입하여 n+소오스/드레인을 형성하는 단계와,
전체구조 상부에 제1층간 절연막과 제2층간 절연막을 차례로 형성하는 단계와,
상기 절연막 평탄화를 위해 소정온도에서 일정시간동안 질소분위기에서 열처리하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 설명을 상세히 하기로 한다.
제2a도 내지 제2f도는 본 발명에 따른 트랜지스터 제조 공정도이다.
제2a도를 참조하면, 실리콘 기판상의 소정영역에 n-well(21)과 p-well(22) 및 소자 분리막(23)을 형성한 후 30Å~60Å 두께의 게이트 산화막(24)을 형성한다.
다음 저압 화학 기상 증착법에 의해 폴리 실리콘(25)을 1500Å~2500Å 두께로 증착한다. 여기서 상기 폴리실리콘 대신 비정질 실리콘을 증착해도 무방하다.
다음, 감광막(26)으로 p형 모스 전계 트랜지스터 상단을 가린후 인(Phosphoros) 이온을 40KeV~60KeV 사이의 에너지로 3×1015/㎝2～1×1016/㎝2사이의 주입량으로 폴리실리콘(25)에 주입한다.
제2b도를 참조하면, n형 모스 전계 트랜지스터 상단을 감광막(26')으로 가린후 붕소(B) 이온을 10KeV이하의 에너지로 3×1015/㎝2～1×1016/㎝2주입량으로 도핑되지 않은 폴리실리콘(25)에 주입한다.
제2c도를 참조하면, p형 게이트 전극이 형성될 부위(25)와 n형 게이트가 형성될 부위(25') 상단에 감광막(29)을 증착한 후 불화붕소(BF2)를 15KeV~30KeV의 에너지와 3×1015/㎝2～1×1016/㎝2의 주입량으로 주입한다. 이때, n형 게이트 전극이 형성될 부위(25')는 감광막(29)에 불화 붕소 이온 주입이 차단되며 n+소오스/드레인 형성될 부위 상단의 폴리실리콘(27)에는 이전에 주입된 인에 의해 비정질화되었기 때문에 불화 붕소이온의 p-well 영역으로의 침투를 막는 차단층으로서의 역할을 하게 된다.
한편 P형 게이트 전극이 형성될 부위(25)도 감광막(29)에 의해 불화 붕소 이온주입이 차단되며 그 이외의 붕소가 도핑된 폴리실리콘(25)에는 불화붕소 이온이 주입되게 되어 붕소와 불화붕소가 혼합된 폴리실리콘층이 된다.
다음 감광막(29)을 제거한후 850℃～900℃ 사이의 온도에서 30～60분 동안 질소분위기에서 열처리한다. 이때 n형 게이트가 형성될 부위에 주입된 인은 전기적으로 활성화되면서 p형 게이트 전극이 형성될 부위(25)에 주입된 붕소이온은 폴리실리콘내에서 확산을 하며 전기적으로 활성화되나 질소분위기에서 열처리하므로 게이트 산화막(24)을 통해 실리콘내로 확산되기 어렵다.
반면에 p+소오스/드레인이 형성될 부분 상단의 폴리실리콘(28)내에 있는 불소와 불화붕소는 질소 분위기에서의 열처리동안 산화막을 통해 실리콘내로 확산되는데 이는 산화막 두께가 얇은 뿐 아니라 불소가 산화막내에서의 붕소확산 계수를 증가시키므로 산화막을 통해 실리콘내로 붕소의 주입이 가능하다.
한편 상기 열처리는 단시간 급속 열처리로 질소 분위기에서 1000℃～1100℃에서 10초～30초간 실시해도 무방하다.
또한 제2c도의 (28) 영역의 폴리실리콘에는 초기에 붕소가 3×1015/㎝2～1×1016/㎝2, 불화붕소가3×1015/㎝2～1×1016/㎝2주입되었으므로 붕소가 총 6×1015/㎝2～2×1016/㎝2만큼 주입된 셈이므로 실리콘 산화막을 통해 실리콘으로 확산되는 붕소의 양은 소오스/드레인으로서의 역할을 하기에 충분한 양이 된다.
제2d도를 참조하면, 게이트 전극 형성을 위해 감광막(30)을 입힌후 식각을 통해 n형 및 p형 게이트 전극을 형성한다.
제2e도를 참조하면, 게이트 전극(32)의 측벽에 스페이서 산화막(33)을 형성한후 n-웰(21)측 전체구조 상부에 감광막(34)을 증착하여 가린 후, n+소오스/드레인(35)을 형성하기 위해 비소이온을 주입한다.
제2f도를 참조하면, 전체구조 상부에 제1층간 절연막(37)과 제2층간 절연막(38)을 증착한후 절연막 평탄화를 위해 800℃~850℃ 온도범위에서 30～60분간 질소분위기에서 열처리한다.
이때 p+소오스/드레인(36) 형성은 이온주입기를 사용하지 않았으므로 결함이 없어 열처리동안 확산이 잘되지 않아 얕은 접합인 상태로 남아있으며, n+소오스/드레인(35)은 이온주입기 사용을 통해 형성하였으나 비소의 확산계수가 작으므로 역시 얕은 접합이 형성된다.
이와 같이 얕은 접합을 형성하면서도 결함이 없어 접합 누설전류값도 작으므로 소자의 집적도 증가에 크게 기여하는 듀얼 게이트 전극을 형성하면서 결함이 없고 얕은 접합을 갖는 우수한 전기적 특성을 지닌 트랜지스터 제조가 가능하다.
이상 상술한 바와같이 본 발명은 반도체 소자의 집적도 증가에 기여하는 듀얼 게이트를 형성하면서 불소가 산화막내에서 붕소의 확산을 증가시키는 성질을 이용하여 붕소 및 불화붕소가 주입된 폴리실리콘을 확산원으로 하여 기존의 이온주입기를 사용하여 형성하기 힘든 얕은 접합을 형성할 수 있다. 또한 열처리 시간을 조절하여 접합 깊이를 쉽게 조절할 수 있을 뿐만 아니라 확산 방법을 사용하여 p+소오스/드레인 접합을 형성하였으므로 결함이 전혀없어 소자의 전기적 특성을 향상시킨다.
Claims (9)
- 실리콘 기판상의 소정영역에 n-웰과 p-웰 및 소자 분리막을 차례로 형성한 후 게이트 산화막을 형성하는 단계와, 전체구조 상부에 폴리실리콘을 소정두께로 증착하는 단계와, 감광막을 p형 모스 전계 트랜지스터 상단부위에 소정두께 증착하는 단계와, 노출된 상기 폴리실리콘내로 인 이온을 주입하는 단계와, n형 모스 전계 트랜지스터 상단부위에 감광막을 증착하는 단계와, 노출된 폴리실리콘내로 붕소 이온을 주입하는 단계와, p형 게이트 전극이 형성될 부위와 n형 게이트가 형성될 부위의 상단에 감광막 패턴을 각각 형성하는 단계와, 전체구조 상부에 불화붕소를 주입하는 단계와, 상기 감광막 패턴을 제거한 후 질소분위기에서 일정시간 열처리하는 단계와, 게이트 전극 향성을 위해 감광막을 입힌후 식각을 통해 n형 및 p형 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서 산화막을 형성하는 단계와, n-웰측 부위의 상부에 감광막을 증착한 후 비소이온을 주입하여 n+소오스/드레인을 형성하는 단계와, 전체구조 상부에 제1층간 절연막과 제2층간 절연막을 차례로 형성하는 단계와, 상기 절연막 평탄화를 위해 소정온도에서 일정시간동안 질소분위기에서 열처리하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 산화막은 열산화 방식으로 30~60Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 산화막 상부에 증착되는 폴리실리콘의 두께는 1500~2500Å인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제3항에 있어서, 상기 폴리실리콘은 같은 두께의 비정질 실리콘으로 대체될 수 있는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 인이온 주입시 40KeV～60KeV의 에너지로 3×1015/㎝2～1×1016/㎝2주입량으로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 폴리실리콘상에 붕소 이온주입시, 15KeV～30KeV의 에너지와, 3×1015/㎝2～1×1016/㎝2주입량으로 주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 불화붕소 이온주입시 사용된 감광막 제거후 실시되는 열처리는 850℃～900℃ 사이의 온도에서 30～60분 동안 질소분위기에서 이뤄지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항 또는 제7항에 있어서, 상기 열처리는 1000℃～1100℃에서 10초～30초간 급속 열처리로 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연막 평탄화를 위한 열처리는 800℃～850℃ 온도범위에서 30～60분간 질소분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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