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KR0144020B1 - 낮은 면저항을 갖는 접합 형성방법 - Google Patents

낮은 면저항을 갖는 접합 형성방법

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KR0144020B1 KR1019950003738A KR19950003738A KR0144020B1 KR 0144020 B1 KR0144020 B1 KR 0144020B1 KR 1019950003738 A KR1019950003738 A KR 1019950003738A KR 19950003738 A KR19950003738 A KR 19950003738A KR 0144020 B1 KR0144020 B1 KR 0144020B1
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Abstract

본 발명은 낮은 면저항을 갖는 접합 형성방법에 있어서, 반도체기판(1) 중 접합을 형성할 부위의 상부에 비정질 실리콘층(2)을 형성하는 제 1 단계 : 상기 비정질 실리콘층(2)이 형성된 부위에 소정 불순물 이온(3)을 주입하는 제 2 단계 ; 상기 비정질 실리콘층이 형성된 부위에 소정 금속 이온(4)을 주입하는 제 3 단계 ; 및 상기 불순물 및 금속이온이 주입된 반도체기판(1)을 열처리하는 제 4 단계를 포함하는 것을 특징으로 하여, 접합의 소모없이 얕은 두께의 실리사이드층(6)을 형성할 수 있어 낮은 면저항과 보다 얕은 접합을 동시에 충족시키고, 이에 따라 소자의 집적도 및 속도를 향상시키는 특유의 효과가 있는 접합 형성방법에 관한 것이다.

Description

낮은 면저항을 갖는 접합(Junction) 형성방법
제 1a 도 내지 제 1d 도는 본 발명에 따른 MOS 트랜지스터의 형성 공정도.
*도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판 2 : 비정질 실리콘층
5 : 도핑층 6 : 실리사이드층
본 발명은 반도체 소자 제조공정 중 낮은 면저항을 갖는 접합(Junction) 형성방법에 관한 것이다.
일반적으로, 접합은 MOS 트랜지스터의 소스/드레인 영역과 같이 활성영역과 실리사이드층으로 주로 구성된다,
낮은 면저항을 갖는 접합을 형성하기 위해 티타늄 실리사이드층을 이용하는 방법을 종래기술의 일예로 살펴본다.
먼저 종래에는 도펀트 이온 주입과 열처리를 통해 접합을 형성한 후, 티타늄층을 형성하고, 이어 2단계 단시간 열처리를 통해 티타늄 실리사이드층을 형성한다.
그러나, 이러한 종래기술에서는 후속 열처리시 도펀트가 실리사이드층 내로 재분포하거나, 비정상적인 실리콘 원자의 소모로 인하여 접합의 파괴 또는 접합 누설전류를 증가시키는 문제점이 있다,
또한, 소자가 점점 고집적화 되어감에 따라 접합깊이 역시 점점 감소하고 있으며, 이로 인하여 면저항이 증가하여 소자의 속도를 저하시킬 수 있고, 이를 해결하기 위하여 티탄늄층을 증착하는 종래 방법으로는 접합부위 실리콘원자의 소모를 억제하기가 어렵다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 이온 주입을 이용함으로써 접합의 소모없이 얕은 두께의 실리사이드층을 형성할 수 있어 낮은 면저항과 보다 얕은 접합을 동시에 충족시키는 접합 형성방법율 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 낮은 면저항을 갖는 접합형성방법에 있어서, 반도체기판 중 접합을 형성할 부위의 상부에 비정질 실리콘층을 형성하는 제 1 단계 ; 상기 비정질 실리콘층이 형성된 부위에 소정 불순물 이온을 주입하는 제 2 단계 : 상기 비정질 실리콘층이 형성된 부위에 소정 금속 이온을 주입하는 제 3 단계 : 및 상기 불순물 및 금속 이온이 주입된 반도체기판을 열처리하는 제 4 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제 1a 도 내지 제 1d 도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
제 1a 도 내지 제 1d 도는 본 발명의 일실시예에 따른 MOS 트랜지스터의 형성 공정도로서, 본 발명은 먼저 제 1a 도에 도시된 바와 같이 실리콘기판(1) 상에 통상의 게이트 전극 및 스페이서를 형성한 후, 소스/드레인 영역이 될 부위에 두께 t(임의의 수)의 비정질 실리콘층(2)을 형성한다.
이어서, 제 1b 도에 도시된 바와 같이 BF2 이온주입을 통하여 소스/드레인 영역에 보론(B) 이온(3)을 위치시킨다. 보론은 단결정 실리콘기판(1)에 주입시 격자의 방향성에 의해 채널링(Channeling)이 심하게 발생되기 때문에 얕은 접합(Shallow Junction)을 형성하기에 매우 어려우나, 본 발명에서는 비정질 실리콘층(2)을 통하여 주입하기 때문에 보론의 채널링 발생을 억제할 수가 있게 된다. 여기서, 채널링을 억제하면서 비정질 실리콘층(2)과 실리콘기판(1) 간의 계면에 고농도의 보론이온이 위치하도록 하기 위해, 보론의 투사범위(Projected range)를 비정질 실리콘층(2)의 중앙(두께의)에 위치하도록 설정한다. 즉, 보론의 투사범위를 0.5t로 설정한다.
계속해서, 제 1c 도에 도시된 바와 같이 접합의 실리콘 원자 소모없이 얇은 두께의 실리사이드층을 형성하기 위하여, 상기 보론이온 주입시의 주입에너지 보다 작은 에너지로 텅스텐 이온(4)을 주입하되, 주입되는 텅스텐 이온이 비정질 실리콘층(2)에만 존재하도록 실시하는 것이 효과적이다. 이를 위해 텅스텐 이온주입의 투사범위를 상기 보론 이온주입시와 동일하게 0.5t로 설정한다.
끝으로, 상기와 같은 공정이 실시된 웨이퍼를 단시간 급속 열처리와 화로(Furnace)를 사용한 열처리를 수행함으로써, 이온주입된 텅스텐 이온(4) 및 보론 이은(3)이 확산되어 텅스텐 실리사이드층(6) 및 소스/드레인 영역이 되는 도핑층(5)을 형성한다.
참고적으로, 본 발명에서 사용한 텅스텐은 일예일 뿐 어떠한 전이금속이라도 대체가 가능하다.
상기와 같이 이루어지는 본 발명은 접합의 소모없이 얕은 두께의 실리사이드층을 형성할 수 있어 낮은 면저항과 보다 얕은 접합을 동시에 충족시키고, 이에 따라 소자의 집적도 및 속도를 향상시키는 특유의 효과가 있다.

Claims (6)

  1. 낮은 면저항을 갖는 접합 형성방법에 있어서, 반도체기판 중 접합을 형성할 부위의 상부에 비정질 실리콘층을 형성하는 제 1 단계 ; 상기 비정질 실리콘층이 형성된 부위에 소정 불순물 이온을 주입하는 제 2 단계 ; 상기 비정질 실리콘층이 형성된 부위에 소정 금속 이온을 주입하는 제 3 단계 : 및 상기 불순물 및 금속 이온이 주입된 반도체기판을 열처리하는 제 4 단계를 포함하는 것을 특징으로 하는 접합 형성방법.
  2. 제 1 항에 있어서, 상기 제 2 단계는, 상기 불순물은 BF2이온인 것을 특징으로 하는 접합 형성방법.
  3. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 단계는, 상기 불순물 이온의 투사범위(Projected range)를 상기 비정질 실리콘층의 중앙에 설정하는 것을 특징으로 하는 접합 형성방법.
  4. 제 1 항에 있어서, 상기 제 3 단계에서 금속 이온은, 텅스텐 이온인 것을 특징으로 하는 접합 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 제 3 단계는, 상기 금속 이온의 주입 에너지를 적어도 상기 제 2 단계의 불순물 이온주입시의 주입 에너지보다 낮게 설정하는 것을 특징으로 하는 접합 형성방법.
  6. 제 5 항에 있어서, 상기 제 3 단계는, 상기 금속 이온의 투사범위(Projected range)를 상기 비정질 실리콘층의 중앙에 설정하는 것을 특징으로 하는 접합 형성방법,
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