JP2003303962A

JP2003303962A - 半導体装置及びその製造方法

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Publication number: JP2003303962A
Application number: JP2002106517A
Authority: JP
Inventors: Masahiro Suzuki; 巨裕鈴木; Toshiyuki Morishita; 敏之森下
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-04-09
Filing date: 2002-04-09
Publication date: 2003-10-24
Anticipated expiration: 2022-04-09
Also published as: JP3644438B2

Abstract

(57)【要約】【課題】トレンチゲートを有する横型のＭＯＳＦＥＴ
を備えた半導体装置のオン抵抗を低減する。また、この
半導体装置の製造工程の削減を図る。【解決手段】Ｎ^-型ドリフト層６の表層にトレンチ２
７、及びトレンチ２７にゲート酸化膜２８を介して形成
されたトレンチゲート電極２９を備え、トレンチ２７に
隣接して形成されたＰ型ベース領域３１と、Ｐ型ベース
領域３１の表層に形成されたＮ型ソース領域３２を有す
る構造とする。このとき、トレンチ２７が、Ｎ型ソース
領域３２のＮ型ドレイン領域３３に近い側の端部３２ａ
から、Ｎ型ドレイン領域３３から離れた側の端部３２ｂ
まで横切る状態で、Ｐ型ベース領域３１及びＮ型ソース
領域３２と接する構造とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチゲートを
有する半導体装置に関するもので、特に横型のＭＯＳＦ
ＥＴを備えた半導体装置に関するものである。

【０００２】

【従来の技術】従来、トレンチゲートを有する横型のＭ
ＯＳＦＥＴとして、例えば特開平１１−１０３０５８号
公報に提案されているものがある。図１３にこのトレン
チゲートを有する横型のＭＯＳＦＥＴを備えた半導体装
置の断面構成を示す。

【０００３】この半導体装置は、Ｎ⁺型層１２１上にＮ^-
型層１２２が形成されている半導体基板１２３と、半導
体基板１２３表面に形成されたトレンチ１２４及びトレ
ンチ内に形成されたトレンチゲート電極１２５とを備え
ている。

【０００４】そして、Ｎ^-型層１２２の表層にて、一部
がトレンチ１２４に接して形成されたＰ型ベース領域１
２６と、Ｐ型ベース領域１２６の表層に形成されたＮ⁺
型ソース領域１２７とを有している。なお、トレンチゲ
ート電極１２５は紙面垂直方向の奥側に位置するので、
図１３では点線にて示している。

【０００５】また、Ｎ^-型層１２２の表層のうち、ソー
ス領域１２７と異なる領域に形成されたドレイン領域１
２８を有している。このドレイン領域１２８は、埋め込
み電極１２９を介してＮ⁺型層１２１と電気的に接続さ
れている。

【０００６】また、Ｎ^-型層１２１の表層には、ベース
領域１２６とドレイン領域１２８との間に、Ｎ^-型ドリ
フト領域１２９が形成されている。

【０００７】このように構成された半導体装置は、ベー
ス領域１２６のうち、ソース領域１２７とドレイン領域
１２８との間に位置し、トレンチ１２４と接している領
域をチャネル領域としている。図１３にて、ベース領域
１２６のうち、点線の領域と重なっている領域がチャネ
ル領域である。そして、ゲート電圧を印加し、オン状態
にした場合、ソース領域からチャネル領域を通り、さら
にＮ^-型ドリフト層を通って、ドレイン領域に電流が流
れる。

【０００８】このとき、電流経路は大きく分けて２つあ
る。１つは、図に示すように、ソース領域１２７からチ
ャネル領域を横方向に流れ、ドリフト層１２９を通っ
て、ドレイン領域１２８に到達する経路である。もう１
つは、ソース領域１２７からチャネル領域を斜め下方向
に流れ、Ｎ^-型層１２２、Ｎ⁺型層１２１を通り、埋め込
み電極１２９を経てドレイン領域１２８に到達する経路
である。

【０００９】

【発明が解決しようとする課題】このようなトレンチゲ
ートを有する横型のＭＯＳＦＥＴを備えた半導体装置に
おいて、オン状態での抵抗（以下ではオン抵抗と呼ぶ）
が低いことが望ましい。

【００１０】しかしながら、上記した構造では、トレン
チ１２４が、ベース領域１２６のうち、ドレイン領域１
２８側の端部１２６ａからソース領域１２７のドレイン
領域側の端部１２７ａまでの領域と接する状態でしか存
在していなかった。このため、ゲート電圧を印加したと
き、このトレンチ１２４と接しているベース領域１２６
がチャネル領域となって、ソース領域１２７、ドレイン
領域１２８間に電子が流れるが、多くの電子は基板表面
と平行な方向で流れていた。そして、ソース領域からチ
ャネル領域を斜め下方向に横切ってＮ＋型層に達する電
子の経路では、電子が十分に流れず、オン抵抗が十分に
低減されていなかった。

【００１１】また、トレンチゲートを有する横型のＭＯ
ＳＦＥＴを備えた半導体装置を製造する上で、製造工程
をできるだけ削減し、コストを低減させることが要求さ
れる。

【００１２】本発明は上記点に鑑みて、オン抵抗が低減
されたトレンチゲートを有する横型のＭＯＳＦＥＴを備
えた半導体装置及びその製造方法の提供することを目的
とする。また、その半導体装置の製造工程の削減を図る
ことを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第１半導体層（５）
と、この第１半導体層（５）上に形成され第２半導体層
とが形成された半導体基板（４）と、第２半導体層
（６）の表層に形成されたドレイン領域（３３、５１、
１０１、１１３）と、トレンチ（２７、７１、９１）及
び、トレンチ（２７、７１、９１）内にゲート絶縁膜
（２８、７２、９２、１０６、１１６）を介して形成さ
れたゲート電極（２９、７３、９３、１０７、１１７）
と、トレンチ（２７、７１、９１）と接して形成された
第２導電型のベース領域（３１、８１、１０３、１１
２）と、ベース領域（３１、８１、１０３、１１２）内
の表層にて、トレンチ（２７、７１、９１）と接して形
成された第１導電型のソース領域（３２、１０４、１１
８）と、ドレイン領域（３３、５１、１０１、１１３）
と電気的に接続された第１電極（３８）と、ソース領域
（３２、１０４、１１８）と電気的に接続された第２電
極（３７、１１５）とを有してなるトランジスタを備
え、ベース領域（３１、８１、１０３、１１２）のう
ち、ソース領域（３２、１０４、１１８）の下側に位置
する領域（４２）がトレンチ（２７、７１、９１）と接
していることを特徴としている。

【００１４】このような構造とすることで、ゲート電圧
印加時に、ベース領域（３１、８１、１０３、１１２）
のうち、基板（４）表面と平行な方向におけるソース領
域（３２、１０４、１１８）とドレイン領域（３３、５
１、１０１、１１３）との間の領域だけでなく、ソース
領域（３２、１０４、１１８）の下側の領域（４２）を
もチャネル領域とすることができる。

【００１５】これにより、ゲート電極（２９、７３、９
３、１０７、１１７）に電圧を印加したとき、基板
（４）表面と平行な方向だけでなく、基板（４）表面と
垂直な方向にて、ソース領域（３２、１０４、１１８）
と第１半導体層（５）との間に電子が流れるようにする
ことができる。したがって、第１の半導体層を介してソ
ース電極とドレイン電極との間に電子を多く流すことが
できる。

【００１６】このため、従来の半導体装置よりも、ソー
ス領域（３２、１０４、１１８）と第１半導体層（５）
との間に電子を多く流すことができ、従来の半導体装置
よりも電子の経路を広げているため、オン抵抗を低減す
ることができる。

【００１７】例えば、請求項２に示すように、トレンチ
（２７、７１、９１）が、ソース領域（３２、１０４、
１１８）のうち、ドレイン領域（３３、５１、１０１、
１１３）に最も近い側の端部（３２ａ、１０４ａ）か
ら、ドレイン領域（３３、５１、１０１、１１３）から
最も離れた側の端部（３２ｂ、１０４ｂ）までの距離の
５０％以上の領域と接するように配置することで、ゲー
ト電極（２９、７３、９３、１０７、１１７）に電圧を
印加したとき、基板（４）表面と垂直な方向にて、ソー
ス領域（３２、１０４、１１８）から第１半導体層
（５）に電流が流れるようにし、さらに第１の半導体層
を介してドレイン電極に電流を流すことができる。ま
た、請求項３に示すように、ドレイン領域（３３、５
１、１０１、１１３）が第１半導体層（５）と接した構
造とすることもできる。

【００１８】これにより、ドレイン領域（３３、５１、
１０１、１１３）と第１半導体層（５）とを接続するた
めの導体領域を不要とすることができる。

【００１９】また、請求項４に示すように、半導体基板
（４）は、第１半導体層（５）と基板（１）との間に絶
縁層（２）を有しており、トレンチ（２７、７１、９
１）は絶縁層（２）と接続している構造とすることもで
きる。

【００２０】これにより、ゲート電極（２９、７３、９
３、１０７、１１７）と絶縁層（２）とを同電位にする
ことができる。このため、トレンチ（２７、７１、９
１）と基板との間にて起きる電界集中を緩和することが
できる。したがって、ソース・ドレイン間の耐圧を向上
させることができる。

【００２１】また、ゲート電圧を印加したとき、トレン
チ（２７、７１、９１）に接している第２半導体層
（６）に電子が蓄積されることから、この領域の第２半
導体層（６）の抵抗を低減することができる。このた
め、ソース領域（３２、１０４、１１８）から第１半導
体層（５）に向けて電子が流れやすくなり、さらにオン
抵抗を低減することができる。

【００２２】また、請求項５に示すように、第２電極
（３７、１１５）はベース領域（３１、１１２）と電気
的に接続されており、ソース領域（３２、１１８）は、
平面レイアウトパターンにて、第２電極（３７、１１
５）と離間して形成された構造とすることができる。

【００２３】また、請求項６に記載の発明では、ベース
領域（３１、８１、１０３、１１２）のうち、ソース領
域（３２、１０４、１１８）とドレイン領域（３３、５
１、１０１、１１３）との間に位置する領域上にプレー
ナー型ゲート電極（３０）を有することを特徴としてい
る。

【００２４】これにより、基板（４）表面にてさらにチ
ャネル領域を増やすことができ、チャネル面積を増大さ
せることができる。このため、オン抵抗をより低減させ
ることができる。

【００２５】また、請求項７に記載の発明では、ベース
領域（３１）の表層に、ベース領域（３１）よりも不純
物濃度が高濃度とされた第２導電型のベースコンタクト
領域（３５）を有しており、基板（４）表面にて、ドレ
イン領域（３３）から第２電極（３７）に向かってサー
ジ電流が流れるように、基板（４）表層には、ドレイン
領域（３３）に近い側のベース領域（３１）と、ベース
コンタクト領域（３５）との間に、第２導電型の半導体
領域（３５ａ）が形成されていることを特徴としてい
る。

【００２６】基板（４）表面にて、ベースコンタクト領
域（３５）とドレイン領域（３３）に近い側のベース領
域（３１）とが電気的に接続されていない半導体装置お
いて、第１電極（３８）にサージが入力された場合、サ
ージ電流は、ドレイン領域（３３）から基板表面側のド
リフト層（６）、ベース領域（３１）を流れ、さらに、
ソース領域（３２）の下側のベース領域（３１）を通
り、第２電極（３７）に到達する。

【００２７】これに対して、本発明では、第１電極（３
８）にサージが入力されたときサージ電流を基板表面側
のドリフト層（６）、ベース領域（３１）、この第２導
電型の半導体領域（３５ａ）を経て、第２電極（３７）
に流すことができる。このように、サージ電流を基板表
面にて流すことができるので、基板表面にてサージ電流
が流れない場合と比較して、電流経路を短縮することが
できる。また、通常、ベース領域（３１）は規範表面付
近が最も不純物濃度が高いことから、サージ電流に対す
る抵抗も低下させることができる。

【００２８】本発明の構造は、ドレイン領域（３３）か
らソース領域（３２）にサージ電流が流れやすい構造と
なっている。このため、寄生バイポーラトランジスタの
動作を抑制することができる。これにより、サージによ
る半導体素子の破壊を抑制することができる。

【００２９】また、請求項８に記載の発明では、２つの
トランジスタを備える半導体装置であって、各々のトラ
ンジスタにおけるドレイン領域（３３）とソース領域
（３２）とを結ぶ方向にて、２つのトランジスタは、各
々のベース領域同士が隣り合っており、各々のベース領
域（８１）同士は連結されている構造であることを特徴
としている。

【００３０】このように、隣り合うトランジスタにおい
て、各々のトランジスタのベース領域を１つのベース領
域（８１）にて形成し、このベース領域（８１）内に各
々のトランジスタのソース領域（３２）を別々に形成し
た構造とすることもできる。

【００３１】このような構造とすることで、トランジス
タを別々に形成した場合よりも、素子面積を小さくする
ことができる。

【００３２】さらに、請求項９に示すように、各々のト
ランジスタのトレンチ（９１）及びゲート電極（９３）
は連結された構造とすることもできる。

【００３３】また、請求項１０に記載の発明では、基板
（１）を用意し、半導体基板（４）上に第１導電型の第
１半導体層（５）を形成し、第１半導体層（５）上に第
１半導体層（５）よりも不純物濃度が低い第１導電型の
第２半導体層（６）を形成することで半導体基板（４）
を形成する工程と、第２半導体層（６）の表層に、第１
半導体層（５）と電気的に接続するように第１導電型の
ドレイン領域（３３、５１、１０１、１１３）を形成す
る工程と、第２半導体層（６）の表層にトレンチ（２
７、７１、９１）を形成し、該トレンチ（２７、７１、
９１）内にゲート電極（２９、７３、９３、１０７、１
１７）を形成する工程と、第２半導体層（６）の表層
に、ドレイン領域（３３、５１、１０１、１１３）と離
間して、トレンチ（２７、７１、９１）と接するように
第２導電型のベース領域（３１、８１、１０３、１１
２）を形成する工程と、ベース領域（３１、８１、１０
３、１１２）内の表層にて、トレンチ（２７、７１、９
１）と接するように第１導電型のソース領域（３２、１
０４、１１８）を形成する工程とを有し、ソース領域
（３２、１０４、１１８）を形成する工程では、ベース
領域（３１、８１、１０３、１１２）のうち、ソース領
域（３２、１０４、１１８）の下側に位置する領域（４
２）がトレンチ（２７、７１、９１）と接するようにソ
ース領域（３２、１０４、１１８）を形成することを特
徴としている。

【００３４】この製造方法により、請求項１に記載の半
導体装置が得られる。

【００３５】また、請求項１１に記載の発明では、第２
半導体層（６）を形成する工程では、ドレイン領域（５
１）を形成したとき、第２半導体層（６）のうちドレイ
ン領域（５１）近辺にて、基板（４）表面と垂直な方向
で不純物濃度が均一となるように、第２半導体層（６）
の上部（６２）と下部（６１）とにて、下部（６１）の
不純物濃度が上部（６２）よりも高くなるように形成す
ることを特徴としている。

【００３６】このように製造することで、ドレイン領域
（５１）近辺における第２半導体層（６）の抵抗を基板
（４）表面と垂直な方向にて一様にすることができる。

【００３７】一般的に、ドレイン領域（５１）を不純物
拡散にて形成したとき、第２半導体層（６）はドレイン
領域（５１）の近辺において、基板（４）表面から底面
に向かうにつれ、不純物濃度が低下する傾向がある。こ
のため、基板（４）表面にて電流が最も多く流れ、流れ
る電流に偏りが生じていた。

【００３８】これに対して、本発明では、第２半導体層
（６）の不純物濃度が基板（４）表面と垂直な方向にて
一様であることから、電流経路に偏りを生じさせること
なく、第２半導体層（６）に電流を流すことができる。
これにより、オン抵抗をより低減させることができる。

【００３９】また、請求項１２に記載の発明では、バイ
ポーラトランジスタと、トレンチ（２７）及びトレンチ
（２７）内に形成されたゲート電極（２９）を有するＭ
ＯＳトランジスタとを同一の半導体基板（４）上に備え
てなる半導体装置の製造方法であって、共に第１導電型
である第１半導体層（５）と第２半導体層（６）とが積
層された半導体基板（４）を用意する工程と、半導体基
板（４）上にバイポーラトランジスタを形成するための
バイポーラトランジスタ部と、ＭＯＳトランジスタを形
成するためのＭＯＳトランジスタ部とを形成する工程と
を備え、バイポーラトランジスタ部を形成する工程で
は、第２半導体層（６）の表層に、第１導電型のコレク
タ領域（１５）を形成する工程と、コレクタ領域（１
５）と離間して、第２半導体層（６）の表層に、第２導
電型の第１ベース領域（１６）を形成する工程と、第１
ベース領域（１６）の表層に第１導電型のエミッタ領域
（１７）を形成する工程とを有し、ＭＯＳトランジスタ
部を形成する工程では、第２半導体層（６）の表層に、
第１導電型のドレイン領域（３３）を形成する工程と、
トレンチ（２７）及びゲート電極（２９）を形成する工
程と、ドレイン領域（３３）と離間して、トレンチ（２
７）と接する第２導電型の第２ベース領域（３１）を形
成する工程と、ベース領域（３１）内の表層に第１導電
型のソース領域（３２）を形成し、ベース領域（３１、
８１、１０３、１１２）のうち、ソース領域（３２、１
０４、１１８）の下側に位置する領域（４２）がトレン
チ（２７、７１、９１）と接する状態とする工程とを有
し、バイポーラトランジスタ部を形成する工程における
コレクタ領域（１５）を形成する工程と、パワーＭＯＳ
トランジスタ部を形成する工程におけるドレイン領域
（３３）を形成する工程とを同一の工程にて行うことを
特徴としている。

【００４０】このように、コレクタ領域（１５）とドレ
イン領域（３３）とを同時に形成していることから、コ
レクタ領域（１５）とドレイン領域（３３）とを別々に
形成する場合よりも製造工程を削減することができる。

【００４１】さらに、請求項１３に示すように、バイポ
ーラトランジスタ部を形成する工程におけるエミッタ領
域（１７）を形成する工程と、パワーＭＯＳトランジス
タ部を形成する工程におけるソース領域（３２）を形成
する工程とを同一の工程にて行うこともできる。

【００４２】これにより、エミッタ領域（１７）とソー
ス領域（３２）とを別々に形成する場合よりも製造工程
を削減することができる。

【００４３】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００４４】

【発明の実施の形態】（第１実施形態）図１に本発明の
第１実施形態におけるパワーＭＯＳＦＥＴを備える半導
体装置の断面を示す。なお、特許請求の範囲にて記載さ
れているパワーＭＯＳトランジスタはパワーＭＯＳＦＥ
Ｔと同意であり、以下では、パワーＭＯＳＦＥＴを単に
パワーＭＯＳと呼ぶ。

【００４５】この半導体装置は、例えば、パワーＭＯＳ
部の他に、制御部としてのロジック部及びバイポーラト
ランジスタ部とを同一の半導体基板上に備えている。

【００４６】具体的には、この半導体装置は、基板１上
に埋め込み酸化膜２を有し、この埋め込み酸化膜２の上
に半導体層３を有するＳＯＩ基板４を備えている。この
半導体層３に、ロジック部と、バイポーラトランジスタ
部と、パワーＭＯＳ部とが形成されており、各部はそれ
ぞれ酸化膜７にて分離されている。そして、各部とも
に、この半導体層３のうち、下側は不純物濃度が例えば
１．０×１０¹⁹ｃｍ^-3とされた第１半導体層としてのＮ
⁺型層５である。また、上側は不純物濃度が例えば１．
０×１０¹⁵ｃｍ^-3とされた第２半導体層としてのＮ^-型
ドリフト層６である。

【００４７】ロジック部は、ＰＭＯＳ部とＮＭＯＳ部と
を有している。

【００４８】ＰＭＯＳ部は、Ｎ^-型層６の表面上にプレ
ーナーゲート電極８を有している。そして、Ｎ^-型層６
の表層にて、プレーナーゲート電極８の両側に、Ｐ⁺型
ソース領域９と、Ｐ⁺型ドレイン領域１０とが形成され
ている。

【００４９】ＮＭＯＳ部は、Ｎ^-型層６の表層に不純物
濃度が例えば１．０×１０¹⁷ｃｍ^-3であるＰ型ベース領
域１１を有している。このベース領域１１の表面上には
プレーナーゲート電極１２が形成されている。そして、
ベース領域１１の表層のうち、プレーナーゲート電極１
２の両側にＮ⁺型ソース領域１３と、Ｎ⁺型ドレイン領域
１４とが形成されている。

【００５０】バイポーラトランジスタ部は、Ｎ^-型層６
の表層にＮ型コレクタ領域１５と、このコレクタ領域１
５と分離されたＰ型ベース領域１６とを有している。コ
レクタ領域１５は、不純物濃度が例えば１．０×１０¹⁷
ｃｍ^-3であり、Ｎ⁺型層５と接する深さにて形成されて
いる。Ｐ型ベース領域１６は、不純物濃度が例えば１．
０×１０¹⁷ｃｍ^-3である。また、Ｐ型ベース領域１６の
表層には、表面の不純物濃度が例えば１．０×１０¹⁹〜
１．０×１０²⁰ｃｍ^-3、底面近辺の不純物濃度が例え
ば、１．０×１０¹⁷ｃｍ^-3であるＮ型エミッタ領域１７
が形成されている。

【００５１】これらＮ型コレクタ領域１５、Ｐ型ベース
領域１６、Ｎ型エミッタ領域１７の表層の電極と接続さ
れる領域には、それぞれ、Ｎ⁺型コレクタコンタクト領
域１８、Ｐ⁺型ベースコンタクト領域１９、Ｎ⁺型エミッ
タコンタクト領域２０が形成されている。これら各コン
タクト領域１８、１９、２０は、不純物濃度が例えば
１．０×１０²⁰ｃｍ^-3と高くなっている。

【００５２】図２に図１中のパワーＭＯＳ部の平面レイ
アウトを示し、図３（ａ）、（ｂ）に図２中のＡ−Ａ’
断面、Ｂ−Ｂ’断面を示す。なお、図１中のパワーＭＯ
Ｓ部は、図３（ａ）、（ｂ）を重ねて示したものであ
る。

【００５３】パワーＭＯＳ部は、Ｎ^-型ドリフト層６の
表層に、Ｎ型ドレイン領域３３を有している。このＮ型
ドレイン領域３３は、表面の不純物濃度が例えば５．０
×１０¹⁹ｃｍ^-3であり、深さが例えば４．０μｍでＮ⁺
型層５と接している。なお、Ｎ^-型ドリフト層６は、こ
のＮ型ドレイン領域１３からの不純物の流入により、不
純物濃度が例えば５．０×１０¹⁵ｃｍ^-3となっている。

【００５４】また、図２、図３（ａ）に示すように、Ｎ
型ドレイン領域３３から離間した位置には、Ｎ^-型ドリ
フト層６表面から、その途中の深さまで達したトレンチ
２７を有している。そして、このトレンチ２７内にゲー
ト絶縁膜としてのゲート酸化膜２８を介して形成された
トレンチゲート電極２９とを有している。トレンチ２７
は、深さが例えば、２．５μｍとなっている。また、こ
のトレンチゲート電極２９はｐｏｌｙ−Ｓｉにて構成さ
れている。

【００５５】また、図２，図３（ｂ）に示すように、Ｎ
^-型ドリフト層６の表層に、Ｎ型ドレイン領域３３と離
間して、不純物濃度が例えば１．０×１０¹⁷ｃｍ^-3とさ
れたＰ型ベース領域３１が形成されている。このＰ型ベ
ース領域３１内の表層には、表面の不純物濃度が例えば
１．０×１０¹⁹〜１．０×１０²⁰ｃｍ^-3、底面近辺の不
純物濃度が例えば、１．０×１０¹⁷ｃｍ^-3であり、深さ
が例えば１．１μｍのＮ型ソース領域３２が形成されて
いる。

【００５６】そして、半導体基板４の表面のうち、Ｎ型
ソース領域３２とＮ型ドレイン領域３３との間に位置す
るＰ型ベース領域３１上に、ゲート酸化膜３０ａを介し
て、ｐｏｌｙ−Ｓｉにて構成されたプレーナーゲート電
極３０が形成されている。

【００５７】ここで、図３（ｂ）中の点線の領域は、紙
面垂直方向の奥側にて、Ｐ型ベース領域３１及びＮ型ソ
ース領域３２に隣接しているトレンチゲート電極２９の
位置を示している。トレンチゲート電極２９は、図３
（ｂ）の左右方向、すなわち、Ｎ型ソース領域３２とＮ
型ドレイン領域３３とを結ぶ方向にて、Ｎ型ソース領域
３２のＮ型ドレイン領域３３に近い側の端部３２ａか
ら、Ｎ型ドレイン領域３３から離れた側の端部３２ｂま
で横切っている。つまり、Ｎ型ソース領域３２全体がト
レンチゲート電極２９と重なった状態となっている。

【００５８】本実施形態では、このようにＰ型ベース領
域３１のうち、Ｎ型ソース領域３２よりもドレイン側の
領域４０、４１だけでなく、Ｎ型ソース領域３２の下側
の領域４２もトレンチゲート電極２９と接している状態
となっている。

【００５９】また、図２、図３（ｂ）に示すように、Ｎ
型ソース領域３２の表層には、Ｎ⁺型ソースコンタクト
領域３４が形成されている。このＮ⁺型ソースコンタク
ト領域３４はＮ型ソース領域３２の表層だけでなく、ト
レンチ２７から離れた領域に延長して形成されている。
なお、図２では、Ｎ型ソース領域３２の領域が識別でき
るように、Ｎ型ソース領域３２のみを示しているが、こ
のＮ型ソース領域３２と同じ位置にＮ⁺型ソースコンタ
クト領域３４が形成されている。

【００６０】また、同様に、Ｐ型ベース領域３１の表層
にはＰ⁺型ベースコンタクト領域３５が形成されてお
り、Ｎ型ドレイン領域３３の表層にもＮ⁺型ドレインコ
ンタクト領域３６が形成されている。これら各コンタク
ト領域３４、３５、３６は、不純物濃度が例えば１．０
×１０²⁰ｃｍ^-3と高くなっている。

【００６１】そして、図２中に斜線にて示すように、Ｎ
⁺型ソースコンタクト領域３４とＰ⁺型ベースコンタクト
領域３５との上で、これらと電気的に接続された第２電
極としてのソース電極３７が形成されている。なお、こ
のソース電極３７は、Ｎ型ソース領域３２と離れてい
る。また、Ｎ⁺型ドレインコンタクト領域３６上には、
このＮ⁺型ドレインコンタクト領域３６と電気的に接続
された第１電極としてのドレイン電極３８が形成されて
いる、なお、これらの電極３７、３８は例えばＡｌにて
構成されている。

【００６２】このように構成されているパワーＭＯＳ部
は、トレンチゲート電極２９及びプレーナーゲート電極
３０にゲート電圧を印加したオン時にて、ソース電極３
７、ドレイン電極３８間に電流が流れる。ゲート電圧を
印加しないオフ時では電流が流れない。

【００６３】例えば、ゲート電圧を７Ｖ、ドレイン電圧
０．２Ｖ、ソース電圧０Ｖとしたオン時の場合、従来と
同様に、Ｐ型ベース領域３１のうち、Ｎ型ソース領域３
２とＮ型ドレイン領域３３との間であって、トレンチゲ
ート電極２９上の（トレンチゲート電極２９に隣接して
いる）領域に反転層４０が形成される。

【００６４】また、プレーナーゲート電極３０を有する
ので、プレーナーゲート電極３０の下側にも反転層４１
が形成される。このプレーナーゲート電極３０により、
トレンチゲート電極２９から離れたＰ型ベース領域３１
の表層を反転層とすることができる。

【００６５】さらに、本実施形態では、トレンチ２７
が、Ｎ型ソース領域３２のＮ型ドレイン領域３３に近い
側の端部３２ａから、Ｎ型ドレイン領域３３から離れた
側の端部３２ｂまで横切る状態で、Ｐ型ベース領域３１
及びＮ型ソース領域３２と接している。これにより、Ｐ
型ベース領域３１のうち、Ｎ型ソース領域３２の下側に
おいても、反転層４２が形成される。

【００６６】このように、本実施形態では、反転層４
０、４１、４２からなる反転層３１ａが形成される。こ
の反転層３１ａがチャネル領域となり、このチャネル領
域を介してＮ型ソース領域３２からＮ型ドレイン領域３
３に、電子が流れる。このとき、電子は３種類の経路を
通る。

【００６７】トレンチゲート電極２９上の反転層４０を
通過する場合では、従来の半導体装置と同様に、基板４
表面と平行な方向にて、Ｎ^-型ドリフト層６を通って、
直接Ｎ型ドレイン領域３３に電子は流れる。この経路で
は、電子は基板４の底面側に広がりながら、Ｎ型ソース
領域３２からＮ型ドレイン領域３３に流れる。

【００６８】また、Ｎ型ソース領域３２の下側に形成さ
れた反転層４２を通過する場合では、反転層４２から、
この下側のＮ^-型ドリフト層６を通り、Ｎ⁺型層５に到達
し、さらにこのＮ⁺型層５を経てＮ型ドレイン領域３３
に電子は到達する。

【００６９】この経路では、まず、Ｎ型ソース領域３２
から反転層４２に電子が到達する。このとき、Ｎ型ソー
ス領域３２の深さが１．１μｍであり、Ｎ型ソース領域
３２の底面からＰ型ベース領域３１の底面までの距離は
０．９μｍである。これに対して、Ｎ型ソース領域３２
のドレイン側端部３２ａからＰ型ベース領域３１のドレ
イン側の端部までの距離は１．０μｍである。

【００７０】したがって、反転層４０の紙面横方向の幅
よりも反転層４２の紙面下側の方向の幅の方が短いこと
から、反転層４２の方が反転層４０よりも抵抗が小さ
い。このため、電子はこの反転層４２を通り、さらにそ
の下側のＮ^-型ドリフト層６に到達することができる。
そして、さらにその下側にある高濃度のＮ⁺型層５に電
子は流れ、このＮ⁺型層５を経てＮ型ドレイン領域３３
に到達する。

【００７１】本実施形態では、従来の半導体装置のよう
に、トレンチゲート電極がソース領域と重なっていない
場合に対して、Ｐ型ベース領域３１のうち、Ｎ型ソース
領域３２の下側の領域４２をもチャネル領域とすること
ができる。このため、従来の半導体装置よりもチャネル
面積が大きく、電子の通る経路が広がっている。

【００７２】また、プレーナーゲート電極３０の下側の
反転層４１を通過する場合では、Ｎ型ソース領域３２か
ら、反転層４１を通り、Ｎ^-型ドリフト層６の表面部分
を通って、Ｎ型ドレイン領域３３に電子が到達する。

【００７３】このようにプレーナーゲート電極３０を有
しているので、トレンチゲート電極２９から離れた基板
４表面においても、反転層４１を形成することができ
る。これにより、従来の半導体装置より、反転層を多く
形成される。このため、チャネル面積が大きく、電子の
通る経路がより広がっている。

【００７４】上記したとおり、本実施形態では、従来よ
りも電流経路が広がっていることから、従来の半導体装
置と比較して、オン抵抗を大幅に低減することができ
る。

【００７５】なお、Ｎ型ソース領域３２から基板４表面
と垂直方向に、Ｎ⁺型層５に向けて電子が流れるように
して、オン抵抗を低減するためには、本実施形態のよう
に、トレンチ２７が、Ｎ型ソース領域３２のＮ型ドレイ
ン領域３３に近い側の端部３２ａから、Ｎ型ドレイン領
域３３から離れた側の端部３２ｂまで横切る状態で、Ｐ
型ベース領域３１及びＮ型ソース領域３２と接している
のが最も好ましい。

【００７６】しかしながら、本実施形態のように、トレ
ンチ２７とＮ型ソース領域３２とが配置されていなくて
も、トレンチ２７が、Ｎ型ソース領域３２のうち、ドレ
イン領域３３に最も近い側の端部３２ａから、ドレイン
領域３３から最も離れた側の端部３２ｂまでの距離の５
０％以上の領域と接するように、トレンチ２７とソース
領域３２を配置していれば良い。これにより、ゲート電
極に電圧を印加したとき、基板４表面の垂直方向にて、
ソース領域から第１半導体層に電流が流れるようにする
ことができ、従来の半導体装置に対して、オン抵抗を低
減させることができる。

【００７７】次に図１の半導体装置の製造方法を説明す
る。

【００７８】まず、半導体基板４上にロジック部、バイ
ポーラトランジスタ部、パワーＭＯＳ部の形成予定領域
を分離する工程を行う。

【００７９】ＳＯＩ基板４を用意し、埋め込み酸化膜２
上に、Ｎ⁺型層５と、Ｎ^-型ドリフト層６とを順にエピタ
キシャル成長にて形成する。続いて、素子分離用の酸化
膜７を形成することで、ロジック部、バイポーラトラン
ジスタ部、パワーＭＯＳ部の形成予定領域を分離する。

【００８０】次に各部の形成予定領域にて、各素子を形
成する工程を行う。

【００８１】まず、パワーＭＯＳ部におけるＮ型ドレイ
ン領域３３と、バイポーラトランジスタ部におけるＮ型
コレクタ領域１５とを同時に形成する。

【００８２】最初にＰ（リン）をチルト角０度にて、チ
ャネリングを利用して、深くイオン注入し、拡散させ
る。リンは拡散係数が大きいので、深さ４μｍまで拡散
させることができる。これにより、パワーＭＯＳ部に
て、不純物濃度が例えば５．０×１０¹⁹ｃｍ^-3であり、
Ｎ⁺型層５まで達し、Ｎ⁺型層５に電気的に接続している
Ｎ型ドレイン領域３３が形成される。また、バイポーラ
トランジスタ部にて、Ｎ⁺型層５まで達し、Ｎ⁺型層５に
電気的に接続しているＮ型コレクタ領域１５が形成され
る。

【００８３】続いて、Ａｓ（砒素）を通常のチルト角７
度でイオン注入し、拡散させる。砒素は拡散係数が小さ
いので、表面近くにとどまり、表面の不純物濃度を例え
ば、１．０×１０²⁰ｃｍ^-3に保つことができる。このよ
うにして、Ｎ型ドレイン領域３３の表層部にＮ⁺型ドレ
インコンタクト領域３６を形成すると共に、Ｎ型コレク
タ領域１５の表層部にＮ⁺型コレクタコンタクト領域１
８を形成する。

【００８４】本実施形態では、このようにＮ型コレクタ
領域１５とＮ型ドレイン領域３３とを同時に形成してい
ることから、別々に形成する場合よりも製造工程を削減
することができる。

【００８５】次に、パワーＭＯＳ部にて、Ｎ型ドレイン
領域３３と離間して、トレンチ２７を形成する。そし
て、トレンチ２７の内壁にゲート酸化膜２８、トレンチ
ゲート電極２９を形成すると共に、基板４表面にゲート
酸化膜３０ａを介して、プレーナーゲート電極３０を形
成する。このとき、同時に、ロジック部のＰＭＯＳ部、
ＮＭＯＳ部における基板４表面にも、プレーナーゲート
電極８、１２を形成する。

【００８６】続いて、パワーＭＯＳ部のＰ型ベース領域
３１と、バイポーラトランジスタ部のＰ型ベース領域１
６とを形成する。

【００８７】この工程では、パワーＭＯＳ部にて、Ｎ^-
型ドリフト層６の表層に、Ｎ型ドレイン領域３３と離間
して、トレンチゲート電極２９及びプレーナーゲート電
極３０をマスクとし、Ｂ（ボロン）を用いたイオン注入
を行う。その後、拡散させることで、不純物濃度が例え
ば、１．０×１０¹⁷ｃｍ^-3、深さが例えば２．０μｍと
なるようにＰ型ベース領域３１を形成する。このように
して、トレンチ２７に接した状態で、かつプレーナーゲ
ート電極３０の下側に拡散しているＰ型ベース領域３１
が形成される。

【００８８】このとき、同時にバイポーラトランジスタ
部にて、Ｂ（ボロン）を用いたイオン注入を行うこと
で、不純物濃度が例えば、１．０×１０¹⁷ｃｍ^-3であ
り、深さが例えば２．０μｍとなるようにＰ型ベース領
域１６を形成する。

【００８９】また、ロジック部にて、ＮＭＯＳ部のＰ型
ベース領域１１を形成する。

【００９０】続いて、Ｐ型ベース領域３１、Ｐ型ベース
領域１６の表層部に、それぞれ、不純物濃度が例えば
１．０×１０²⁰ｃｍ^-3となるようにＰ⁺型ベースコンタ
クト領域３５、Ｐ⁺型ベースコンタクト領域１９を形成
する。このとき、同時にロジック部においても、Ｎ^-型
ドリフト層６の表層にて、ＰＭＯＳ部のＰ⁺型ソース領
域９、Ｐ⁺型ドレイン領域１０をプレーナーゲート電極
８をマスクとして、プレーナーゲート電極８の両側に形
成する。

【００９１】次に、パワーＭＯＳ部にて、Ｎ型ソース領
域３２を形成すると共に、バイポーラトランジスタ部に
て、Ｎ型エミッタ領域１７を形成する。

【００９２】この工程では、パワーＭＯＳ部にて、Ｐ型
ベース領域３１内の表層にＰ（リン）をチルト角０度に
てイオン注入し、拡散させる。これにより、深さが１．
１μｍで、表面の不純物濃度が例えば１．０×１０¹⁹〜
１．０×１０²⁰ｃｍ^-3、底面近辺の不純物濃度が例え
ば、１．０×１０¹⁷ｃｍ^-3であるＮ型ソース領域３２が
形成される。

【００９３】このとき、トレンチゲート電極２９をマス
クとしてイオン注入し、Ｎ型ソース領域３２の全領域が
トレンチ２７と接するようにＮ型ソース領域３２を形成
する。このようにして、トレンチ２７がＮ型ソース領域
３２のＮ型ドレイン領域３３に最も近い側の端部から、
Ｎ型ドレイン領域３３から最も離れた側の端部まで横切
った状態となるように、Ｎ型ソース領域３２が形成され
る。

【００９４】また、バイポーラトランジスタ部において
も同様に、Ｐ型ベース領域１６の表層にＰ（リン）をチ
ルト角０度にてイオン注入し、拡散させる。これによ
り、深さ、不純物濃度がＮ型ソース領域３２と同じであ
るＮ型エミッタ領域１７が形成される。

【００９５】続いて、Ｎ型ソース領域３２とＮ型エミッ
タ領域１７との表層に、Ａｓ（砒素）を通常のチルト角
７度でイオン注入し、拡散させる。これにより、不純物
濃度が例えば１．０×１０²⁰ｃｍ^-3であるＮ⁺型ソース
コンタクト領域３４が形成されると共に、同濃度のＮ⁺
型エミッタコンタクト領域２０が形成される。

【００９６】このとき、同時に、ロジック部において
も、ＮＭＯＳ部のＰ型ベース領域１１の表層にて、プレ
ーナーゲート電極１２をマスクとしてイオン注入を行
う。これにより、ＮＭＯＳ部にＮ⁺型ソース領域１３、
Ｎ⁺型ドレイン領域１４が形成される。

【００９７】なお、後の工程にて、パワーＭＯＳ部に
て、Ｎ⁺型ソースコンタクト領域３４とＰ⁺型ベースコン
タクト領域３５と電気的に接続するように、基板４表面
上にソース電極３７を形成する。このため、パワーＭＯ
Ｓ部にて、Ｎ型ソース領域３２を形成するとき、ソース
電極３７の形成予定領域と重ならないように、トレンチ
ゲート電極２９の周辺にのみ形成する。

【００９８】これにより、Ｎ⁺型ソースコンタクト領域
３４とＰ⁺型ベースコンタクト領域３５と電気的に接続
するようにソース電極３７を形成することができる。

【００９９】その後、パワーＭＯＳ部にて、基板４表面
上に、ソース電極３７、ドレイン電極３８を形成する。

【０１００】このようにして、図１に示す半導体装置が
形成される。

【０１０１】上記したように、パワーＭＯＳ部の製造工
程の多くを、バイポーラトランジスタ部やロジック部で
の製造工程と同時に行っている。これにより、パワーＭ
ＯＳ部の製造工程を別途行う必要が無い。

【０１０２】特に、本実施形態では、パワーＭＯＳ部に
おけるＮ型ドレイン領域３３と、バイポーラトランジス
タ部におけるＮ型コレクタ領域１５とを同時に形成して
いる。また、パワーＭＯＳ部にて、Ｎ型ソース領域３２
を形成すると共に、バイポーラトランジスタ部にて、Ｎ
型エミッタ領域１７を形成している。

【０１０３】これにより、バイポーラトランジスタ部や
ロジック部での製造工程とパワーＭＯＳ部での製造工程
とを別々に行う場合と比較して、パワーＭＯＳ部の製造
工程を削減することができる。

【０１０４】（第２実施形態）図４に本発明を適用した
第２実施形態における半導体装置の平面レイアウトを示
し、図４中のＣ−Ｃ’断面、Ｄ−Ｄ’断面をそれぞれ図
５（ａ）、（ｂ）に示す。なお、本実施形態では、パワ
ーＭＯＳ部のみ示す。

【０１０５】本実施形態では、第１実施形態におけるＮ
型ドレイン領域３３を、これよりも浅く形成されたＮ型
ドレイン領域５１に替え、このＮ型ドレイン領域５１を
埋め込みアルミ電極５２にて、Ｎ⁺型層５と電気的に接
続した構造としている。

【０１０６】なお、その他の構造においては、第１実施
形態と同様なので説明を省略する。

【０１０７】これにより、Ｎ⁺型ドレインコンタクト領
域３６とＮ⁺型層５との間の抵抗を低減することができ
る。また、Ｎ型ドレイン領域５１は第１実施形態よりも
浅く形成されている。したがって、図４に示すように、
Ｎ型ドレイン領域５１の幅を第１実施形態よりも小さく
することができる。このため、単位セルあたりの面積を
縮小することができる。

【０１０８】なお、この場合、製造工程にて、Ｎ型ドレ
イン領域５１の他にアルミ電極５２を形成する工程が必
要となる。このことから、製造工程の削減という観点で
は、第１実施形態のようにＮ型ドレイン領域をＮ⁺型層
５と接するように形成するのが好ましい。

【０１０９】ところで、Ｎ型ドレイン領域５１は、第１
実施形態のＮ型ドレイン領域３３と同様にイオン注入及
び拡散にて形成される。このとき、Ｎ型ドレイン領域５
１の周りのＮ^-型ドリフト層６においても不純物が拡散
される。これにより、Ｎ^-型ドリフト層６のうち、図５
（ｂ）中の点線のＮ型ドレイン領域５１の近辺の領域Ｓ
は、領域Ｓの下側のＮ^-型ドリフト層６よりも不純物濃
度が高くなっている。

【０１１０】このため、基板４表面近辺にて電流が最も
多く流れ、流れる電流に偏りが生じてしまう恐れがあ
る。そこで、図６（ａ）、（ｂ）に示す製造方法にて、
半導体装置を製造する。

【０１１１】図６（ａ）に示すように、半導体基板４を
用意し、エピタキシャル成長にて、基板４上にＮ⁺型層
５を形成する。そして、Ｎ^-型ドリフト層６を形成す
る。このとき、Ｎ^-型ドリフト層６の上部６２と下部６
１とにて、下部６１の不純物濃度が上部６２よりも高く
なるように形成する。なお、予めドリフト層６が基板４
表面と垂直な方向で不純物濃度が均一となるように下部
の濃度を設定しておく。

【０１１２】続いて、図６（ｂ）に示すように、アルミ
電極５２を形成した後、Ｎ型ドレイン領域５１を形成す
る。その後、トレンチゲート電極２９、Ｐ型ベース領域
３１、Ｎ型ソース領域３２等を形成することで、図６
（ｂ）に示す構造の半導体装置が形成される。

【０１１３】これにより、ドレイン領域５１を形成した
とき、ドリフト層６が基板４表面と垂直な方向で不純物
濃度を均一となるようにすることができる。

【０１１４】なお、領域Ｓにおいても、表面から底面に
向かうにつれ、不純物濃度が低くなっている。Ｎ型ドレ
イン領域５１を形成するとき、基板４表面からＮ^-型ド
リフト層６に不純物を拡散させている。しかしながら、
不純物は基板４の底面側には十分拡散されないから、表
面側の方が底面側よりも不純物濃度が高くなってしま
う。

【０１１５】そこで、Ｎ^-型ドリフト層６の上部６１を
形成する際に、領域Ｓでの不純物の濃度勾配を緩和する
ように、上部６１において、表面側の濃度が底面側より
も低くなるように形成する。これにより、Ｎ^-型ドリフ
ト層６での基板４表面に垂直な方向における濃度勾配を
緩和することができる。

【０１１６】このように製造することで、ドレイン領域
５１近辺におけるドリフト層６の抵抗を基板４と垂直な
方向にて一様にすることができる。このため、電流経路
に偏りを生じさせることなく、ドリフト領域６の上部６
２と下部６１とに電流を流すことができる。これによ
り、オン抵抗をより低減させることができる。

【０１１７】なお、第１実施形態のように、Ｎ型ドレイ
ン領域３３がＮ⁺型層５に接して形成されている場合に
おいても、Ｎ型ドレイン領域３３の周りのＮ^-型ドリフ
ト層６は、領域Ｓのように、表面側の方が底面側よりも
不純物濃度が高くなる傾向がある。そこで、第１実施形
態の場合でも、本実施形態のように、表面側の濃度が底
面側よりも低くなるように、Ｎ^-型ドリフト層６を形成
することが好ましい。

【０１１８】（第３実施形態）図７に第３実施形態にお
ける半導体装置の断面を示す。なお、本実施形態では、
パワーＭＯＳ部のみ示す。また、本実施形態は、第１実
施形態の図３（ａ）におけるトレンチ２７が、埋め込み
酸化膜２に接する深さにて形成された構造としている。
その他は第１実施形態と同様である。

【０１１９】本実施形態では、トレンチ７１が埋め込み
酸化膜２に接するように形成され、このトレンチ７１内
にゲート酸化膜７２を介してトレンチゲート電極７３が
形成されている。これにより、トレンチゲート電極７３
と埋め込み酸化膜２とを同電位にすることができる。こ
のため、トレンチ７１と基板４との間にて起きる電界集
中を緩和することができる。したがって、ソース・ドレ
イン間の耐圧を向上させることができる。

【０１２０】また、トレンチゲート電極７３にゲート電
圧を印加したとき、トレンチ７１に接しているＮ^-型ド
リフト層６に電子が蓄積される。このことから、トレン
チ７１に接するＮ^-型ドリフト層６の抵抗を低減するこ
とができる。このため、ソース領域３２からＮ⁺型層５
へ電子が流れやすくなり、さらにオン抵抗を低減するこ
とができる。

【０１２１】（第４実施形態）図８（ａ）、（ｂ）に第
４実施形態における半導体装置の断面を示す。図８
（ａ）は、図３（ａ）をＰ型ベース領域３１を中心に左
右対称に配置し、隣り合うＰ型ベース領域３１を一体と
した構造を示したものである。また、図８（ｂ）は、同
様に図３（ｂ）をＰ型ベース領域３１を中心に左右対称
に配置したものである。

【０１２２】本実施形態のように、このように第１実施
形態でのパワーＭＯＳ部のセルが２つ左右対称に並んで
いる構造とすることができる。

【０１２３】本実施形態では、パワーＭＯＳ部のセルに
おけるＮ型ドレイン領域３３とＮ型ソース領域３２とを
結ぶ方向にて、２つのセルのＰ型ベース領域３１同士が
隣り合っており、このＰ型ベース領域３１同士が連結さ
れている。そして、この共有化されたＰ型ベース領域８
１内に隣り合うセルのＮ型ソース領域３２がそれぞれ形
成された構造としている。

【０１２４】これにより、１つのＰ型ベース領域３１と
Ｐ⁺型ベースコンタクト領域３５とを共有していること
から、第１実施形態よりも１セルあたりの面積を小さく
することができる。

【０１２５】さらに、図９に示すように、図８（ａ）で
は別々に形成されていたトレンチゲート電極２９が連結
された構造とすることもできる。このように共通化され
た１つの大きなトレンチ９１及びトレンチ９１内にゲー
ト酸化膜９２を介して形成されたトレンチゲート電極９
３を備える構造とすることで、別々にトレンチゲート２
９を形成する場合と比較して、この半導体装置の製造時
におけるトレンチゲート電極９３の製造を容易にするこ
とができる。

【０１２６】（第５実施形態）図１０（ａ）に第５実施
形態における半導体装置の平面パターンを示し、図１０
（ｂ）に、図１０（ａ）中のＧ−Ｇ’断面を示す。な
お、図１０（ａ）中のＥ−Ｅ’断面、Ｆ−Ｆ’断面はそ
れぞれ、図３（ａ）、（ｂ）と同じである。また、本実
施形態では、パワーＭＯＳ部のみ示す。

【０１２７】第１実施形態では、図２に示すように、平
面パターンにおいて、Ｎ⁺型ソースコンタクト領域３４
は、Ｎ型ソース領域３２からソース電極３７の下側にか
けて形成されていた。

【０１２８】これに対して、本実施形態では、図３
（ａ）にて、ソース電極３７が配置されていた領域に、
Ｎ⁺型ソースコンタクト領域３４を形成しないで、Ｎ型
ソース領域３２の近辺にのみ形成している。そして、そ
の代わりに、Ｐ⁺型ベースコンタクト領域３５がソース
電極３７からプレーナーゲート電極３０にかけて、Ｐ型
ベース領域３１の表層に形成された構造としている。

【０１２９】なお、その他については、第１実施形態と
同様なので説明を省略する。

【０１３０】第１実施形態では、Ｎ型ドレイン領域３３
から正のサージが入力されたとき、サージ電流の経路は
２つに分かれる。第１の経路は、Ｎ型ドレイン領域３３
からＮ⁺型層５を通じて、下側からＮ^-型ドリフト層６、
Ｐ型ベース領域３１を経て、ソース電極３７に流れる経
路である。

【０１３１】第２の経路は、Ｎ型ドレイン領域３３から
基板４表面にて、Ｎ^-型ドリフト層６、Ｐ型ベース領域
３１に到達する。その後、Ｐ型ベース領域３１のうち、
Ｎ型ソース領域３２の下側の領域を通って、サージ電流
はソース電極３７に流れる経路である。ここで、Ｎ型ソ
ース領域３２は深さが１．１μｍである。Ｐ型ベース領
域３１のうち、表面から１．１μｍよりも深いところで
は、表面側よりも不純物濃度が低くなっている。このた
め、Ｐ型ベース領域３１のうち、表面から１．１μｍよ
りも深いところでは、表面側に比べて、抵抗が高くなっ
ている。また、サージ電流が表面を流れる場合に比べ
て、電流経路が長くなっているので、電流経路の抵抗は
高くなっている。

【０１３２】そのため、Ｐ型ベース領域３１のうちＮ型
ソース領域３２の近辺で、電位の上昇が生じ、Ｐ型ベー
ス領域３１からＮ型ソース領域３２に電流が流れるよう
になる。ここで、このトランジスタはＮ型ソース領域３
２をエミッタ、Ｎ型ドレイン領域３３をコレクタとした
バイポーラトランジスタとみなせる。Ｐ型ベース領域３
１からＮ型ソース領域３２に流れる電流は、この寄生ト
ランジスタのベース電流であることから、この寄生トラ
ンジスタがオン状態となってしまう。この寄生トランジ
スタの動作は、構造上、セル部よりも外周部にて先に起
きるので、サージ電流は外周部に集中してしまう。この
ため、電流集中により外周部が破壊されてしまう恐れが
ある。

【０１３３】この対策として、本実施形態では、ソース
電極３７の下側のＰ⁺型ベースコンタクト領域３５をプ
レーナーゲート電極３０の下側まで延長させている。す
なわち、基板４表面にてＮ型ドレイン領域３３とソース
電極３７との間にサージ電流が流れるように、プレーナ
ーゲート電極３０の下側のＰ型ベース領域３１と、ソー
ス電極３７の下側のＰ⁺型ベースコンタクト領域３５と
の間にＰ⁺型領域３５ａによるバイパスを設けた構造と
している。

【０１３４】これにより、ドレイン電極にサージが入力
された場合、サージ電流を基板４表面側のＮ^-型ドリフ
ト層６、Ｐ型ベース領域３１、このＰ⁺型ベースコンタ
クト領域３５ａを経て、ソース電極３７に流すことがで
きる。このように、サージ電流を基板４表面にて流すこ
とができるので、第１実施形態と比較して、電流経路を
短縮することができる。また、Ｐ型ベース領域３１は表
面付近が最も不純物濃度が高いことから、抵抗も低下さ
せることができる。

【０１３５】したがって、Ｐ型ベース領域３１のうちＮ
型ソース領域３２の近辺での電位の上昇を小さくするこ
とができる。このことから、寄生バイポーラトランジス
タの動作を抑制することができる。これにより、電流集
中による破壊を抑制することができる。

【０１３６】なお、本実施形態では、Ｐ⁺型ベースコン
タクト領域３５を拡大して、Ｐ⁺型ベースコンタクト領
域３５ａを形成していたが、別途Ｐ⁺型領域を形成して
も良い。

【０１３７】（第６実施形態）第１実施形態の図２に示
される平面レイアウトパターンを、図１１に示すような
平面レイアウトパターンとすることができる。

【０１３８】本実施形態では、図１１に示すように、外
周にＮ型ドレイン領域１０１が形成されている。そし
て、Ｎ型ドレイン領域１０１から中心側に向かって、順
にＮ^-型ドリフト層１０２、Ｐ型ベース領域１０３、Ｎ
型ソース領域１０４、Ｐ⁺型ベースコンタクト領域１０
５が形成されている。

【０１３９】また、ゲート酸化膜１０６及びトレンチゲ
ート電極１０７はＮ^-型ドリフト層１０２の一部から、
Ｐ⁺型ベースコンタクト領域１０５の近傍まで形成され
ている。なお、本実施形態では、このＰ⁺型ベースコン
タクト領域１０５とＮ型ソース領域１０４との境界が、
Ｎ型ソース領域１０４のＮ型ドレイン領域１０１から最
も離れた側の端部１０４ｂである。なお、図１１中の点
線の領域Ｈが、図２中の点線の領域Ｇに相当する。

【０１４０】本実施形態においても、Ｎ型ソース領域１
０４のうち、ドレイン領域１０１に最も近い側の端部１
０４ａから、ドレイン領域１０１から最も離れた側の端
部１０４ｂまでの距離の５０％以上の領域が、トレンチ
と接している。そのため、オン時において、Ｎ型ソース
領域１０４からその下側のＮ⁺型層５に電子が流れ、そ
のＮ⁺型層５から、Ｎ型ドレイン領域１０１に電子を流
すことができる。

【０１４１】このとき、本実施形態では、このように、
Ｎ型ドレイン領域１０１を外周に形成した構造とするこ
とで、Ｎ型ドレイン領域１０１の面積を増加させてい
る。したがって、Ｎ⁺型層５からＮ型ドレイン領域１０
１に電子が流れる経路を広げることができる。これによ
り、オン抵抗をより低減させることができる。

【０１４２】（第７実施形態）また、第１実施形態の図
２に示される平面レイアウトパターンを、図１２に示す
ような平面レイアウトパターンとすることもできる。

【０１４３】本実施形態では、図２中のＮ型ソース領域
３２とソース電極３７とを分離しやすいように、Ｐ型ベ
ース領域３１を広げた構造としている。

【０１４４】第１実施形態では、図２に示すように、Ｎ
^-型ドリフト層６、Ｐ型ベース領域３１、Ｎ型ドレイン
領域３３等の各領域がストライプ状に形成されていた。

【０１４５】これに対して、本実施形態では、外周にＮ
⁺型ソースコンタクト領域１１１が形成されている。そ
して、外周から中心に順に向かって、Ｐ型ベース領域１
１２、Ｎ型ドレイン領域１１３、Ｎ⁺型ドレインコンタ
クト領域１１４が形成されている。図１２中の四隅に
て、Ｎ⁺型ソースコンタクト領域１１１とＰ型ベース領
域１１２と電気的に接続するように、ソース電極１１５
が形成されている。

【０１４６】また、Ｐ型ベース領域１１２にゲート酸化
膜１１６及びトレンチゲート電極１１７が形成されてい
る。そして、ゲート酸化膜１１６及びトレンチゲート電
極１１７と接して、Ｎ型ソース領域１１８が形成されて
いる。なお、図１２中の点線の領域Ｉが図２中の点線の
領域Ｇに相当する。

【０１４７】本実施形態では、このようにＮ⁺型ソース
コンタクト領域１１１とＰ型ベース領域１１２とのそれ
ぞれの面積が第１実施形態よりも広くなっている。この
ため、ソース電極１１５とＮ型ソース領域１１８とを大
きく離すことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるパワーＭＯＳを
備える半導体装置の断面構成を示す図である。

【図２】図１中のパワーＭＯＳの平面レイアウトパター
ンを示した図である。

【図３】（ａ）は、図２中のＡ−Ａ’断面を示す図であ
り、（ｂ）は図２中のＢ−Ｂ’断面を示す図である。

【図４】本発明の第２実施形態におけるパワーＭＯＳの
平面レイアウトパターンを示す図である。

【図５】（ａ）は、図４中のＣ−Ｃ’断面を示す図であ
り、（ｂ）図４中のＤ−Ｄ’断面を示す図である。

【図６】第２実施形態における製造方法を説明するため
の図である。

【図７】第３実施形態におけるパワーＭＯＳの断面を示
す図である。

【図８】第４実施形態における第１の例としてのパワー
ＭＯＳの断面を示す図である。

【図９】第４実施形態における第２の例としてのパワー
ＭＯＳの断面を示す図である。

【図１０】（ａ）は第５実施形態におけるにパワーＭＯ
Ｓの平面レイアウトパターンを示す図であり、（ｂ）は
（ａ）中のＧ−Ｇ’断面を示す図である。

【図１１】第６実施形態におけるにパワーＭＯＳの平面
レイアウトパターンを示す図である。

【図１２】第７実施形態におけるにパワーＭＯＳの平面
レイアウトパターンを示す図である。

【図１３】従来におけるにパワーＭＯＳの断面を示す図
である。

【符号の説明】

１…基板、２…埋め込み酸化膜、４…ＳＯＩ基板、５…
Ｎ⁺型層、６…Ｎ^-型ドリフト層、２７…トレンチ、２８
…ゲート酸化膜、２９…トレンチゲート電極、３０…プ
レーナーゲート電極、３１…Ｐ型ベース領域、３２…Ｎ
型ソース領域、３３…Ｎ型ドレイン領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/08 ３３１Ｈ０１Ｌ 27/06 ３２１Ａ５Ｆ１４０ 29/423 １０１Ｕ 29/49 29/72 Ｐ 29/732 29/58 Ｇ 29/786 Ｆターム(参考） 4M104 AA09 BB01 BB40 CC05 FF01 GG09 GG10 GG14 GG18 HH20 5F003 AZ03 BA29 BB06 BC01 BC08 BE01 BE02 BE09 BE90 BF01 BG01 BH01 BH11 BH18 BJ15 BP23 BP24 5F048 AA05 AA09 AA10 AC05 AC06 BA16 BB01 BB05 BB20 BC03 BC07 BC11 BD04 BD05 BD07 BF02 BF18 BG05 BG14 CA03 CA07 DA06 DA08 DA13 DA15 5F082 AA04 AA11 BA05 BA11 BA23 BA26 BA31 BA47 BC01 BC09 DA03 EA08 EA09 5F110 AA07 BB04 BB12 CC02 CC09 DD05 EE09 EE22 EE24 EE47 FF02 GG02 GG12 GG22 GG23 GG30 GG34 HJ01 HJ04 HJ07 HJ13 HJ30 HL03 HM02 HM12 NN71 NN78 5F140 AA30 AB03 AB07 AC21 AC36 BA01 BB04 BB05 BC06 BC10 BD05 BF01 BF04 BF43 BH25 BH27 BH30 BH43 BH47 BJ01 BJ05 BK07 BK13 CB04

Claims

【特許請求の範囲】

【請求項１】基板（１）上に形成された第１導電型の
第１半導体層（５）と、前記第１半導体層（５）上に形
成され、前記第１半導体層（５）よりも低い不純物濃度
とされた第１導電型の第２半導体層（６）とを有する半
導体基板（４）と、前記第２半導体層（６）の表層に形成され、前記第１半
導体層（５）と電気的に接続された第１導電型のドレイ
ン領域（３３、５１、１０１、１１３）と、前記第２半導体層（６）の表面から所定深さにて形成さ
れたトレンチ（２７、７１、９１）と、該トレンチ（２
７、７１、９１）内にゲート絶縁膜（２８、７２、９
２、１０６、１１６）を介して形成されたゲート電極
（２９、７３、９３、１０７、１１７）と、前記第２半導体層（６）の表層にて、前記ドレイン領域
（３３、５１、１０１、１１３）と離間して、前記トレ
ンチ（２７、７１、９１）と接して形成された第２導電
型のベース領域（３１、８１、１０３、１１２）と、前記ベース領域（３１、８１、１０３、１１２）内の表
層にて、前記トレンチ（２７、７１、９１）と接して形
成された第１導電型のソース領域（３２、１０４、１１
８）と、前記ドレイン領域（３３、５１、１０１、１１３）と電
気的に接続された第１電極（３８）と、前記ソース領域（３２、１０４、１１８）と電気的に接
続された第２電極（３７、１１５）とを有してなるトラ
ンジスタを備え、前記ベース領域（３１、８１、１０３、１１２）のう
ち、前記ソース領域（３２、１０４、１１８）の下側に
位置する領域（４２）が前記トレンチ（２７、７１、９
１）と接していることを特徴とする半導体装置。
【請求項２】前記トレンチ（２７、７１、９１）は、
前記ソース領域（３２、１０４、１１８）のうち、前記
ドレイン領域（３３、５１、１０１、１１３）に最も近
い側の端部（３２ａ、１０４ａ）から、前記ドレイン領
域（３３、５１、１０１、１１３）から最も離れた側の
端部（３２ｂ、１０４ｂ）までの距離の５０％以上の領
域と接していることを特徴とする請求項１に記載の半導
体装置。
【請求項３】前記ドレイン領域（３３、５１、１０
１、１１３）が前記第１半導体層（５）と接するように
形成されていることを特徴とする請求項１又は２に記載
の半導体装置。
【請求項４】前記半導体基板（４）は、前記第１半導
体層（５）と前記基板（１）との間に絶縁層（２）を有
しており、前記トレンチ（２７、７１、９１）は前記絶縁層（２）
と接続していることを特徴とする請求項１乃至３のいず
れか１つに記載の半導体装置。
【請求項５】前記第２電極（３７、１１５）は前記ベ
ース領域（３１、１１２）と電気的に接続されており、前記ソース領域（３２、１１８）は、平面レイアウトパ
ターンにて、前記第２電極（３７、１１５）と離間して
形成されていることを特徴とする請求項１乃至４のいず
れか１つに記載の半導体装置。
【請求項６】前記ベース領域（３１、８１、１０３、
１１２）のうち、前記ソース領域（３２、１０４、１１
８）と前記ドレイン領域（３３、５１、１０１、１１
３）との間に位置する領域上にプレーナー型ゲート電極
（３０）を有することを特徴とする請求項１乃至５のい
ずれか１つに記載の半導体装置。
【請求項７】前記ベース領域（３１）の表層に、前記
ベース領域（３１）よりも不純物濃度が高濃度とされた
第２導電型のベースコンタクト領域（３５）を有してお
り、前記基板（４）表面にて、前記ドレイン領域（３３）か
ら前記第２電極（３７）に向かってサージ電流が流れる
ように、前記基板（４）表層には、前記ドレイン領域
（３３）に近い側の前記ベース領域（３１）と、前記ベ
ースコンタクト領域（３５）との間に、第２導電型の半
導体領域（３５ａ）が形成されていることを特徴とする
請求項１乃至６のいずれか１つに記載の半導体装置。
【請求項８】２つの前記トランジスタを備える半導体
装置であって、各々の前記トランジスタにおける前記ドレイン領域（３
３）と前記ソース領域（３２）とを結ぶ方向にて、２つの前記トランジスタは、各々の前記ベース領域同士
が隣り合っており、各々の前記ベース領域（８１）同士は連結されている構
造であることを特徴とする請求項１乃至７のいずれか１
つに記載の半導体装置。
【請求項９】各々の前記トランジスタの前記トレンチ
（９１）及び前記ゲート電極（９３）は連結された構造
であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】基板（１）を用意し、前記基板（１）
上に第１導電型の第１半導体層（５）を形成し、前記第
１半導体層（５）上に前記第１半導体層（５）よりも不
純物濃度が低い第１導電型の第２半導体層（６）を形成
することで半導体基板（４）を形成する工程と、前記第２半導体層（６）の表層に、前記第１半導体層
（５）と電気的に接続するように第１導電型のドレイン
領域（３３、５１、１０１、１１３）を形成する工程
と、前記第２半導体層（６）の表層にトレンチ（２７、７
１、９１）を形成し、該トレンチ（２７、７１、９１）
内にゲート電極（２９、７３、９３、１０７、１１７）
を形成する工程と、前記第２半導体層（６）の表層に、前記ドレイン領域
（３３、５１、１０１、１１３）と離間して、前記トレ
ンチ（２７、７１、９１）と接するように第２導電型の
ベース領域（３１、８１、１０３、１１２）を形成する
工程と、前記ベース領域（３１、８１、１０３、１１２）内の表
層にて、前記トレンチ（２７、７１、９１）と接するよ
うに第１導電型のソース領域（３２、１０４、１１８）
を形成する工程とを有し、前記ソース領域（３２、１０４、１１８）を形成する工
程では、前記ベース領域（３１、８１、１０３、１１
２）のうち、前記ソース領域（３２、１０４、１１８）
の下側に位置する領域（４２）が前記トレンチ（２７、
７１、９１）と接するように前記ソース領域（３２、１
０４、１１８）を形成することを特徴とする半導体装置
の製造方法。
【請求項１１】前記第２半導体層（６）を形成する工
程では、前記ドレイン領域（５１）を形成したとき、前
記第２半導体層（６）のうち前記ドレイン領域（５１）
近辺にて、基板（４）表面と垂直な方向で不純物濃度が
均一となるように、前記第２半導体層（６）の上部（６
２）と下部（６１）とにて、前記下部（６１）の不純物
濃度が前記上部（６２）よりも高くなるように形成する
ことを特徴とする請求項１０に記載の半導体装置の製造
方法。
【請求項１２】バイポーラトランジスタと、トレンチ
（２７）及び前記トレンチ（２７）内に形成されたゲー
ト電極（２９）を有するＭＯＳトランジスタとを同一の
半導体基板（４）上に備えてなる半導体装置の製造方法
であって、共に第１導電型である第１半導体層（５）と第２半導体
層（６）とが積層された半導体基板（４）を用意する工
程と、前記半導体基板（４）上に前記バイポーラトランジスタ
を形成するためのバイポーラトランジスタ部と、前記Ｍ
ＯＳトランジスタを形成するためのＭＯＳトランジスタ
部とを形成する工程とを備え、前記バイポーラトランジスタ部を形成する工程では、前記第２半導体層（６）の表層に、第１導電型のコレク
タ領域（１５）を形成する工程と、前記コレクタ領域（１５）と離間して、前記第２半導体
層（６）の表層に、第２導電型の第１ベース領域（１
６）を形成する工程と、前記第１ベース領域（１６）の表層に第１導電型のエミ
ッタ領域（１７）を形成する工程とを有し、前記ＭＯＳトランジスタ部を形成する工程では、前記第２半導体層（６）の表層に、第１導電型のドレイ
ン領域（３３）を形成する工程と、前記トレンチ（２７）及び前記ゲート電極（２９）を形
成する工程と、前記ドレイン領域（３３）と離間して、前記トレンチ
（２７）と接する第２導電型の第２ベース領域（３１）
を形成する工程と、前記ベース領域（３１）内の表層に第１導電型のソース
領域（３２）を形成し、前記ベース領域（３１、８１、
１０３、１１２）のうち、前記ソース領域（３２、１０
４、１１８）の下側に位置する領域（４２）が前記トレ
ンチ（２７、７１、９１）と接する状態とする工程とを
有し、前記バイポーラトランジスタ部を形成する工程における
前記コレクタ領域（１５）を形成する工程と、前記パワ
ーＭＯＳトランジスタ部を形成する工程における前記ド
レイン領域（３３）を形成する工程とを同一の工程にて
行うことを特徴とする半導体装置の製造方法。
【請求項１３】前記バイポーラトランジスタ部を形成
する工程における前記エミッタ領域（１７）を形成する
工程と、前記パワーＭＯＳトランジスタ部を形成する工
程における前記ソース領域（３２）を形成する工程とを
同一の工程にて行うことを特徴とする請求項１２に記載
の半導体装置の製造方法。