JP2007103459A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】基板深さ方向（縦方向）に伸長するトレンチ電極構造のゲート電極（ＭＯＳゲート）を通じて、オン抵抗の低減を図りながら、基板表面に層間絶縁膜を介して配線が形成された場合にあっても、リーク電流を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】トレンチ電極構造のゲート電極Ｇ（ＭＯＳゲート）を備えるＭＯＳＦＥＴ（電界効果トランジスタ）に適用される構造として、ｐ型のベース領域ＢＳの基板表面付近に、該ベース領域ＢＳよりも濃度の高いｐ型の拡散層ＳＰを設けるようにする。しかも、この拡散層ＳＰの濃度は、該拡散層ＳＰに係る導電型不純物の固溶度を超えない範囲で、ソース領域Ｓの濃度よりも大きくなるように設定する。
【選択図】図１

Description

この発明は、ＭＯＳ系デバイス（ＭＯＳ構造を利用した半導体素子）を構成する半導体装置およびその製造方法に関し、特にパワーＭＯＳＦＥＴや、ＩＧＢＴ、あるいはサイリスタ（ＭＣＴ）等のパワーデバイスに用いて有益な半導体装置およびその製造方法に関する。

周知のように、この種の半導体装置としては、例えばＤＭＯＳ（二重拡散ＭＯＳ）構造のトランジスタがよく知られている。しかし、このＤＭＯＳ構造のトランジスタは、低耐圧〜中耐圧（５０Ｖ〜３００Ｖ程度）の領域において、まだオン抵抗が高く、同領域においてより低いオン抵抗の得られる半導体装置の開発、実用化が切に望まれている。

そこで近年、例えば特許文献１に記載されるように、基板の深さ方向（縦方向）をチャネル幅方向とするようなチャネルを形成すべく、ソース・ドレイン間の電流を制御するゲート電極（ＭＯＳゲート）について、同基板深さ方向に伸長するトレンチ電極構造を採用した、いわゆる３次元パワーＭＯＳＦＥＴ（電界効果トランジスタ）なども提案されるに至っている。以下、図１５〜図２４を参照して、こうした３次元パワーＭＯＳＦＥＴの一例の概要を説明する。

はじめに、図１５および図１６を参照して、この３次元パワーＭＯＳＦＥＴの構造について説明する。なお、図１５は、このトランジスタの概略構造を示す平面図、図１６は、図１５中に一点鎖線にて示される領域Ｕを切り取ってその構造をより詳細に示す斜視図である。

同図１５に示されるように、このトランジスタの母材となる基板（例えばシリコン基板）には、トレンチＴ１が所定の間隔をおいて連続的に形成されている（トレンチＴ１間のアイソレーション（素子分離）は図示略）。そして、このトレンチＴ１の内外の構造を詳しくみると、図１６に示されるように、このトランジスタは、互いに対向する（詳しくは、図中のＹ方向およびＺ方向に対向する）かたちで設けられたｎ型のソース領域Ｓ（トレンチＴ１の内）、および同じくｎ型のドレイン領域Ｄ（トレンチＴ１の外）を備えて構成されている。また、当該基板の表面からは、ｐ型のベース領域ＢＳが、隣接する上記ソース領域Ｓを囲繞するように延設されている。さらに、該ベース領域ＢＳおよび上記ドレイン領域Ｄの間には、上記ドレイン領域Ｄよりも濃度の低いｎ型からなるドリフト領域ＤＦが設けられている。そして、こうしたソース領域Ｓおよびベース領域ＢＳを基板の深さ方向（図中のＺ方向）に貫通するようにトレンチＴが設けられるとともに、さらにこのトレンチＴの内部には、例えば酸化シリコンからなるゲート絶縁膜ＧＩを介して、例えば多結晶シリコンからなるゲート電極Ｇが形成されている。なお、これらソース領域Ｓおよびドレイン領域Ｄ、並びにゲート電極Ｇは、図１６に示されるように、所定の配線を介して、端子（例えばパッド）ＳＥおよびＤＥおよびＧＥまで引き出されている。また、上記ベース領域ＢＳも、上記ソース領域Ｓに同じく、上記端子ＳＥと電気的に接続されている。

このような構成のもと、このトランジスタでは、該ゲート電極Ｇへの電圧（ゲート電圧）の印加に伴い、同ゲート電極Ｇと隣接する上記ベース領域ＢＳの所定の部分（詳しくはゲート電極Ｇとの隣接部分）に、図中のＺ方向およびＹ方向をチャネル幅方向とするチャネルが形成されるようになっている。すなわち、当該トランジスタの出力電流は、上記端子ＳＥおよびＤＥ間（ソース・ドレイン間）を、図中のＹ方向およびＺ方向へそれぞれ流れることになる。また、この出力電流として大電流を得るべく、こうしたゲート電極Ｇは、所定の間隔をおいて連続的に形成され、図１５に示すように、これらが互いに電気的に並列接続されることにより、１つの信号をもってその各々に略同時に電圧（ゲート電圧）が印加されるようになっている。

次に、図１７〜図２３を参照して、この３次元パワーＭＯＳＦＥＴの製造方法について説明する。なお、図１７（ａ）〜図２３（ａ）は、図１５中のＡ−Ａ’線に沿った断面図、図１７（ｂ）〜図２３（ｂ）は、図１５中のＢ−Ｂ’線に沿った断面図である。

このトランジスタを製造する際には、まず、図１７に示されるように、例えばｎ型のシリコンからなる半導体基板１を用意し、この基板１の上に、例えばシリコン基板の酸化あるいはＣＶＤ（化学気相成長）により、例えば酸化シリコンからなるトレンチ形成用のマスク材Ｍ１を形成するとともに、適宜のフォトリソグラフィ工程、さらにはエッチング工程（ドライまたはウェット）を通じて、このマスク材Ｍ１をパターンニングする。

次いで、図１８に示すように、基板１の表面側から上記マスク材Ｍ１をマスクとしたエッチング（ドライまたはウェット）を行うことにより、同基板１にトレンチＴ１（図１５）を形成する。なお、このトレンチＴ１の寸法は、例えば深さ（Ｚ方向）「１０〜１００（μｍ）」、幅（Ｙ方向）「１０〜１００（μｍ）」に設定される。またここでは、あえて上記マスク材Ｍ１を残すようにしているが、該マスク材Ｍ１は、このトレンチＴ１形成の際にエッチング除去してもよい。

さらに、図１９に示すように、今度はこのトレンチＴ１の内部を埋め込むべく、例えばエピタキシャル成長にて、基板１よりも濃度の低いｎ型（ｎ⁻型）のシリコンからなる半導体膜２、ｐ型のシリコンからなる半導体膜３、ｎ型のシリコン（もしくは多結晶シリコン）からなる半導体膜４を、基板１の表面に順次堆積形成する。そして、例えば上記マスク材Ｍ１をストッパにした平坦化研磨、同マスク材Ｍ１の除去、仕上げ研磨、と続けて行うことにより、図２０に示すように、基板１の表面を平坦化する。さらに続けて、トレンチＴ１間（図１５）にアイソレーション（素子分離）を形成すべく、この基板１の表面に例えばＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化を施してから、例えばＣＶＤにより、例えば酸化シリコンからなるトレンチ形成用のマスク材Ｍ２を形成する。そして、図２１に示すように、例えばフォトリソグラフィ工程、そしてこれに続くエッチング工程（ドライまたはウェット）を通じて、このマスク材Ｍ２をパターンニングする。

次いで、図２２に示すように、基板１の表面側から上記マスク材Ｍ２をマスクとしたエッチング（ドライまたはウェット）を行うことにより、同基板１にトレンチＴ（図１５）を形成するとともに、このトレンチＴの形成と同時に（もしくは別途に）、上記マスク材Ｍ２をエッチング除去する。

また次に、例えばこのトレンチＴの内壁部分を酸化させることによって、例えば酸化シリコンからなるゲート絶縁膜ＧＩ（図１５）を形成し、さらに、このトレンチＴの内部を埋め込むべく、例えばｎ型（ｎ^＋型）の多結晶シリコンからなるゲート電極Ｇ（図１５）を形成する。そして、例えばエッチバックにより、基板１の表面を平坦化する。さらに、この平坦化の後、半導体デバイスの通常の製造工程（フォトリソグラフィ工程やエッチング工程（ドライまたはウェット）等）を通じて、上記ゲート電極Ｇに対するゲート配線をはじめとする各種の配線（電極）や、保護膜等を形成することによって、図２３に示されるように、このトランジスタは完成する。すなわち、基板１がドレイン領域Ｄ、半導体膜２がドリフト領域ＤＦ、半導体膜３がベース領域ＢＳ、半導体膜４がソース領域Ｓとなる。

図２４に、こうした３次元パワーＭＯＳＦＥＴを含めた２種類のパワーデバイスのオン抵抗と耐圧との関係について、これら各要素を縦軸（オン抵抗）および横軸（耐圧）にとった具体的なデータ（縦型ＤＭＯＳトランジスタの理論限界データおよび３次元パワーＭＯＳＦＥＴのシミュレーションデータ）により、各デバイスの傾向（特性）をグラフとして示す。

同図２４に示されるように、低耐圧〜中耐圧（５０Ｖ〜３００Ｖ程度）の領域においては、縦型ＤＭＯＳ構造のトランジスタよりも３次元パワーＭＯＳＦＥＴのほうが、より低いオン抵抗が得られる傾向にある。例えばトレンチ電極構造の上記ゲート電極Ｇを、深さ「３０（μｍ）」に形成すれば、耐圧「３００（Ｖ）」の領域で、縦型ＤＭＯＳ構造のトランジスタの規格化オン抵抗の理論限界を下回ることが可能になる。ちなみに、これらオン抵抗や耐圧の調整や設定は、通常、ドリフト領域の幅（厚さ）の設定を通じて行われる。すなわち、例えばオン抵抗を小さく抑えたいときは、このドリフト領域の幅を狭く設定する。他方、耐圧を大きく確保したいときは、逆にドリフト領域の幅を広く設定するようにする。
特許第３３５６１６２号公報

ところで、このようなトランジスタは通常、図２５（図１７（ａ）〜図２３（ａ）に対応する断面図）に示されるように、基板表面に適宜の絶縁材料（例えば酸化シリコン）からなる層間絶縁膜ＳＩを介して適宜の配線材（例えばアルミニウム）からなる配線Ｌ（例えばソース配線）の形成された状態で使用される。このため、基板表面には、配線Ｌ、層間絶縁膜ＳＩ、およびベース領域ＢＳにより、寄生的にＭＯＳ構造が形成され、例えば外乱の影響（サージ等）や断線（ショート）に起因して上記配線Ｌへ正の電位（電圧）が印加されると、ｐ型のベース領域ＢＳの表面に、少数キャリアである電子が集まり、意図しないチャネル（反転層）が形成されることになる。そして、こうして生じたチャネル（反転層）は、トランジスタが動作していない場合でも不要な電流を漏らすように作用し、その結果、いわゆるリーク電流を増加させてしまうことになる。

この発明は、こうした実情に鑑みてなされたものであり、基板深さ方向（縦方向）に伸長するトレンチ電極構造のゲート電極（ＭＯＳゲート）を通じて、オン抵抗の低減を図りながら、基板表面に層間絶縁膜を介して配線が形成された場合にあっても、リーク電流を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。

こうした目的を達成するため、請求項１に記載の発明では、当該半導体装置の母材となる基板内に、ＭＯＳ系デバイス（例えばＭＯＳＦＥＴや、ＩＧＢＴ、あるいはサイリスタ（ＭＣＴ）等々、ＭＯＳ構造を利用した半導体素子）を構成すべく互いに対向するかたちで設けられた各々任意の導電型からなる第１の不純物領域および第２の不純物領域と、前記第２の不純物領域を囲繞するように前記基板の表面から延設され、該第２の不純物領域とは異なる導電型からなるベース領域と、前記第１および第２の不純物領域と共に前記ＭＯＳ系デバイスを構成すべく、前記基板の深さ方向に延設されたトレンチの内部にゲート絶縁膜を介して埋設され、印加電圧に応じて前記ベース領域の所定の部分にチャネルを形成するゲート電極と、を備える半導体装置として、少なくとも前記ベース領域の基板表面付近に、同一の導電型で該ベース領域よりも濃度の高い拡散層が設けられた構造とする。

このように、高濃度の拡散層を設けることで、少なくとも上記ベース領域の基板表面付近においては、多数キャリア（例えばベース領域の導電型がｐ型であれば、正孔）の数が増大し、これに伴い、少数キャリア（例えばベース領域の導電型がｐ型であれば、電子）の数は、逆に減少することになる。したがって、基板表面に層間絶縁膜を介して配線が形成され、この配線に反転電位（反転電圧）が印加された場合（図２５参照）であれ、基板表面付近には少数キャリアが集まりにくくなり、ひいては同基板表面付近に反転層が形成されにくくなる（換言すれば、反転層を形成するために必要となる印加電圧が高くなる）。すなわち、半導体装置としてのこのような構造によれば、基板深さ方向（縦方向）に伸長するトレンチ電極構造のゲート電極（ＭＯＳゲート）を通じて、オン抵抗の低減を図りながら、基板表面に層間絶縁膜を介して配線が形成された場合にあっても、基板表面付近に意図しない電流路（反転層）は形成され難くなり、結果、リーク電流が抑制されるようになる。

また、この請求項１に記載の半導体装置において、前記ベース領域に設けられた高濃度の拡散層の濃度は、前記ベース領域よりは高い濃度に設定する必要があるものの、該拡散層に係る導電型不純物の固溶度（析出されずに溶け込む不純物の最大密度）を超えるほど、これが高く設定されてしまうと、析出した不純物によって欠陥の生成が懸念されるようになる。したがって、この高濃度の拡散層の濃度は、請求項２に記載の発明によるように、該高濃度の拡散層に係る導電型不純物の固溶度を超えない範囲に設定することが望ましい。

さらに発明者は、前述したリーク電流のメカニズム（発生原理）に加えて、前記第２の不純物領域の拡散（特に熱拡散）がリーク電流に寄与している可能性も、ここに示唆する。すなわち、先の図１５や図１６に示した従来の半導体装置において、後工程の熱処理（例えば不純物の活性化や再結晶化のための熱処理）を行った場合には、先の図２５に破線にて示されるように、前記ソース領域Ｓ（第２の不純物領域）の導電型不純物（ｎ型不純物）がｐ型のベース領域ＢＳへ拡散することも懸念される。そして、このような拡散がなされた場合には、同ベース領域ＢＳの基板表面付近で、少数キャリア（この例では、電子）の数が増加し、ここに反転層が形成され易くなったり、あるいは完全に反転してベース領域ＢＳの一部が実質的にソース領域Ｓとなることによって、電流のリークに寄与するチャネル長（反転層の長さ）が短くなったりすることが、考えられる。図２６に、熱処理後のベース領域ＢＳの濃度プロファイル（ｐ型不純物の濃度）を、発明者のシミュレーションの結果として示す。この図２６に示されるように、基板表面付近の濃度は、確かに低濃度化している。

このように、前記第２の不純物領域（例えばソース領域Ｓ）の拡散（特に熱拡散）も、リーク電流に寄与していると考えられる。そこで、請求項３に記載の発明によるように、上記請求項１または２に記載の半導体装置において、前記ベース領域に設けられた高濃度の拡散層の濃度を、前記第２の不純物領域の濃度よりも大きく設定するようにすれば、該第２の不純物領域は前記ベース領域へ拡散しにくくなり、例えば後工程において所定の熱処理を施した場合であれ、同ベース領域への拡散（熱拡散）は抑制されるようになる。すなわち、この請求項３に記載の構造によれば、上記リーク電流のさらなる抑制が図られるようになる。

また、こうした拡散は、ダングリングボンド（未結合手）の多い不安定な基板表面付近において、特に活発に起こる。この点、請求項４に記載の発明によるように、上記請求項３に記載の半導体装置において、前記ベース領域に設けられた高濃度の拡散層を、基板表面付近において前記第２の不純物領域まで延設するようにすれば、基板表面付近における拡散が、この高濃度（第２の不純物領域よりも高濃度）の拡散層によって、より効率的に抑制されるようになる。

また、請求項５に記載の発明によるように、これら請求項１〜４のいずれか一項に記載の半導体装置において、前記ベース領域に設けられた高濃度の拡散層を、前記基板の深さ方向へ延設される態様で形成されるものとすれば、前記基板の表面付近だけでなくより深いところまで、上記拡散が抑制されるようになる。

さらにこの場合、請求項６に記載の発明によるように、前記ベース領域に設けられた高濃度の拡散層を、前記第２の不純物領域と前記ベース領域との界面に沿って延設されるものとすれば、例えば基板表面の斜め方向からのイオン注入などによって、容易にこれを形成することが可能になる。

またここで、前記延設される態様で設けられた高濃度の拡散層の濃度プロファイルを、請求項７に記載の発明によるように、前記基板表面付近に濃度一定の領域を有し、そこから同基板の深さ方向へ進むにつれて低濃度になるものとすれば、例えば濃度一定の領域を固溶度近くに設定するなどして、不純物を析出させずに当該拡散層全体の濃度を高くすることが、すなわち不純物の固溶度を超えない範囲で該拡散層の高濃度化を図ることが可能になる（詳しくは図４参照）。なお、こうした濃度プロファイルも、例えば基板表面の斜め方向からのイオン注入などによって、容易に形成することができる。

また、前述した課題（リーク電流）は、ＭＯＳＦＥＴ（電界効果トランジスタ）において特に顕著に現れる（しかも、トランジスタ動作に悪影響を与える）ため、上記請求項１〜７のいずれか一項に記載の発明は、請求項８に記載の発明によるように、前記第１の不純物領域および前記第２の不純物領域が、同一の導電型からなるドレイン領域（第１の不純物領域）およびソース領域（第２の不純物領域）であり、前記ＭＯＳ系デバイスがＭＯＳＦＥＴである場合に適用して特に有効である。また、低耐圧〜中耐圧（５０Ｖ〜３００Ｖ程度）の領域においてより低いオン抵抗の得られる半導体装置の開発、実用化が望まれていることも、前述したとおりである。

さらに、この請求項８に記載の半導体装置については、請求項９に記載の発明によるように、前記ベース領域と前記ドレイン領域との間に、前記ドレイン領域よりも濃度の低い同一の導電型からなるドリフト領域が介在する構造とすることが有効である。前述したように、このようなドリフト領域を設けるようにすれば、該ドリフト領域の寸法（例えば幅）の設定を通じて、例えばオン抵抗や耐圧の調整や設定についてもこれを容易に行うことが可能になる。

ところで、トレンチ電極構造のゲート電極（ＭＯＳゲート）を採用する３次元ＭＯＳＦＥＴは、基板深く形成された上記ベース領域の抵抗成分（電位分布）に起因して、寄生的にバイポーラトランジスタ（上記ソース領域・ドレイン領域・ベース領域によって形成される寄生バイポーラ）が、生成され易くなっている。

この点、請求項１０に記載の発明では、上記請求項９に記載の半導体装置において、前記ベース領域に設けられた高濃度の拡散層を、前記基板表面付近において前記ドリフト領域まで延設するようにしている。前述したように、ドリフト領域の幅（厚み）はオン抵抗や耐圧に影響する。詳しくは、該ドリフト領域の幅を広く（大きく）設定すれば、耐圧は大きくなる（増大する）。この請求項１０に記載の構造では、基板表面付近におけるドリフト領域の幅（厚み）が、該高濃度の拡散層によって選択的に狭められているため、ドリフト領域の幅と耐圧とのこのような関係により、結果的に、ここにブレイクポイント（プレイクし易い箇所）が形成されることになる。また、ドリフト領域の幅（厚み）が基板表面付近において選択的に狭められることで、ここに電位分布（等電位線）の急カーブが形成されることにもなるため、このカーブ部における電界の集中によっても、この部分（ドリフト領域の幅狭な部分）がプレイクし易くなる。そして、こうして動作前にプレイクさえさせてしまえば、寄生バイポーラは動作（トランジスタ動作）しなくなるため、上述の寄生バイポーラの好ましくない動作についても、上記高濃度の拡散層の幅（より正確には、この拡散層がドリフト領域を侵食する程度）の設定を通じて、より容易にその抑止（防止）を図ることが可能になる。

さらにこの場合、請求項１１に記載の発明によるように、前記ベース領域に設けられた高濃度の拡散層を、少なくとも前記ゲート電極よりも前記ドレイン領域側へ突き出る態様で、前記ドリフト領域まで延設されるものとすれば、前記ゲート電極（トレンチ電極）の角（コーナー部）への電界集中が緩和されるようになるため、この電界集中に起因して生じる同電極の信頼性の低下（詳しくは、電極材の劣化や、寿命（例えばＴＤＤＢ）の低下など）についてもこれが、好適に抑制されるようになる（詳しくは図１２参照）。

また前述したように、出力電流として大電流を得る上では、請求項１２に記載の発明によるように、上記請求項１〜１１のいずれか一項に記載の半導体装置において、前記ゲート電極を、所定の間隔をおいて連続的に形成されるものとし、これを、互いに電気的に並列に接続させることが望ましい。

また、これも前述したとおりであるが、基板表面付近の反転層に起因するリーク電流は、請求項１３に記載の発明によるように、上記請求項１〜１２のいずれか一項に記載の半導体装置において、前記基板の表面に層間絶縁膜を介して所定の配線が形成された構造（図２５参照）となる場合に、特に顕著に発生するようになる。すなわち、上記請求項１〜１２のいずれか一項に記載の発明は、こうした構造（請求項１３に記載の構造）に適用して特に有効である。

他方、半導体装置の製造方法としては、請求項１４に記載の発明によるように、所定の導電型からなる第１の不純物領域を有する半導体基板の所望の箇所にトレンチを形成する工程と、該形成されたトレンチに適宜の半導体膜を成膜することにより、前記第１の不純物領域とは異なる導電型からなるベース領域を形成する工程と、前記トレンチの少なくとも内壁部分に形成された前記ベース領域に対して、前記半導体基板表面の斜め方向から、所定の導電型不純物をイオン注入する工程と、前記トレンチを完全に埋めるべく、該トレンチに対して適宜の半導体膜をさらに埋設することにより、所定の導電型からなる第２の不純物領域を形成する工程と、を備え、前記第１の不純物領域および前記第２の不純物領域および前記ベース領域の他にさらに、前記半導体基板の深さ方向に延設されたトレンチの内部にゲート絶縁膜を介して埋設され、前記ベース領域の所定の部分にチャネルを形成するゲート電極、を形成することによって、これら各要素をＭＯＳ系デバイスとして機能させる方法が有効である。こうした方法によれば、上記請求項５〜７のいずれか一項に記載の構造などについてもこれが、容易に実現されるようになる。

さらにこの場合、請求項１５に記載の発明によるように、前記イオン注入された導電型不純物を熱拡散させるべく、該イオン注入の工程後に、熱処理工程をさらに備える方法とすれば、前記イオン注入の実行に伴って生成された結晶欠陥などについても、これを好適に回復（再結晶化）させることが可能になる。

また、請求項１６に記載の発明によるように、これら請求項１４または１５に記載の方法も、先の請求項８に記載の発明と同様、前記第１の不純物領域および前記第２の不純物領域が、同一の導電型からなるドレイン領域（第１の不純物領域）およびソース領域（第２の不純物領域）であり、前記ＭＯＳ系デバイスがＭＯＳＦＥＴである場合に適用して特に有効である。

そして、前述のドリフト領域を形成する場合には、請求項１７に記載の発明によるように、前記ベース領域を形成する工程に先立つ工程として、前記形成されたトレンチに、前記ベース領域に係る半導体膜の下層として適宜の半導体膜を成膜する工程、をさらに備え、この工程を通じて形成された半導体膜を、前記ドレイン領域よりも濃度の低い同一の導電型からなって前記ベース領域と前記ドレイン領域との間に介在するドリフト領域とする方法が、特に有効である。

（第１の実施の形態）
以下、図１および図２を参照して、この発明に係る半導体装置およびその製造方法を具体化した第１の実施の形態について説明する。なお、この実施の形態の半導体装置としても、先の図１５に例示した半導体装置と同様、基板の深さ方向をチャネル幅方向とするようなチャネルを形成すべく、ソース・ドレイン間の電流を制御するゲート電極（ＭＯＳゲート）について基板深さ方向に伸長するトレンチ電極構造を採用した、いわゆる３次元パワーＭＯＳＦＥＴを想定している。

図１は、このトランジスタの概略構造を示す平面図、図２（ａ）は、図１中のＡ−Ａ’線に沿った断面図、図２（ｂ）は、図１中のＢ−Ｂ’線に沿った断面図、図２（ｃ）は、図１中のＣ−Ｃ’線に沿った断面図である。なお、ここでは、先の図１５の平面図でいうところの一部のみを拡大して示し、同図１５に示した装置に準ずる部分である装置全体の概略構造についてはその図示を割愛している。しかし、この実施の形態に係るトランジスタにおいても、トレンチＴ１（エピトレンチ）は、母材となる基板（例えばシリコン基板）に、所定の間隔（ここでは等間隔）をおいて連続的に形成されており、同トレンチＴ１内に形成される各種の要素（当該トランジスタの構成要素）は各々、これらトレンチＴ１間で並列に接続されて用いられるようになっている（なお、最終的にはこれを、例えば「１〜１０（ｍｍ）」角ごとにチップとして切り出し、封止・検査工程等を経た後、完成品（製品）とする）。また、各端子ＳＥおよびＤＥおよびＧＥの引き出し態様（接続態様）も、基本的には、先の図１５（および図１６）に例示した装置と同様である。さらに、基板の表面には、先の図２５に例示した装置と同様、適宜の絶縁材料（例えば酸化シリコン）からなる層間絶縁膜を介して、適宜の配線材（例えばアルミニウム）からなる配線が形成されている。

同図１および図２に示されるように、このトランジスタも、基本的には、先の図１５に例示した半導体装置に準じた構造を有して構成されている。ただしここでは、上記ベース領域ＢＳの基板表面付近に、該ベース領域ＢＳよりも濃度の高いｐ型の拡散層ＳＰをさらに設け、この部分における反転層（チャネル）の形成、ひいてはリーク電流の発生を抑制するようにしている。

すなわち、このトランジスタにおいても、基板内部には、互いに対向する（詳しくは、図中のＹ方向およびＺ方向に対向する）ｎ型のソース領域Ｓ（第２の不純物領域）およびドレイン領域Ｄ（第１の不純物領域）が設けられており、当該基板の表面からは、ｐ型のベース領域ＢＳが、隣接する上記ソース領域Ｓを囲繞するように延設されている。そして、該ベース領域ＢＳおよび上記ドレイン領域Ｄの間には、上記ドレイン領域Ｄよりも濃度の低いｎ型からなるドリフト領域ＤＦが設けられている。ただし、上記ベース領域ＢＳの基板表面付近には、上述のように、該ベース領域ＢＳよりも濃度の高いｐ型の拡散層ＳＰがさらに設けられている。

ちなみに、この実施の形態においては、これら各要素の寸法および濃度が、次のように設定されている。
・ドレイン領域Ｄ（導電型：ｎ^＋）：幅（Ｙ方向）が「２〜２０（μｍ）」に、不純物濃度が「１×１０^１８〜１×１０^２０（ａｔｏｍｓ／ｃｍ^３）」に設定されている。
・ソース領域Ｓ（導電型：ｎ^＋）：幅（Ｙ方向）が「１〜２０（μｍ）」に、不純物濃度が「１×１０^１８〜１×１０^２１（ａｔｏｍｓ／ｃｍ^３）」に設定されている。
・ドリフト領域ＤＦ（導電型：ｎ⁻）：幅（Ｙ方向）が「２〜３０（μｍ）」に、不純物濃度が「１×１０^１４〜１×１０^１６（ａｔｏｍｓ／ｃｍ^３）」に設定されている。
・ベース領域ＢＳ（導電型：ｐ）：幅（Ｙ方向）が「０．５〜４（μｍ）」に、不純物濃度が「１×１０^１６〜１×１０^１８（ａｔｏｍｓ／ｃｍ^３）」に設定されている。
・拡散層ＳＰ（導電型：ｐ^＋）：深さ（Ｚ方向）が、「５（μｍ）」以下、もしくはベース領域ＢＳの深さの「２０（％）」以下に（この深さは、チャネル領域の減少がオン抵抗へ与える影響を考慮しつつ設定する）、また幅（Ｙ方向）が、「０．５〜４（μｍ）」（ただし、ベース領域ＢＳ内に収まる（同一の幅も含む）範囲）に設定されている。また、不純物濃度は、上記ベース領域ＢＳおよびソース領域Ｓよりも高濃度な範囲で、且つ、該拡散層ＳＰに係る導電型不純物の固溶度を超えない範囲、例えば「１×１０^１６〜１×１０^２１（ａｔｏｍｓ／ｃｍ^３）」（ただし、上記ベース領域ＢＳおよびソース領域Ｓの濃度を考慮すれば、より好ましい範囲は「１×１０^１８〜１×１０^２０（ａｔｏｍｓ／ｃｍ^３）」となる）に設定されている。

またここで、上記ドレイン領域Ｄおよびソース領域Ｓおよびドリフト領域ＤＦおよびベース領域ＢＳの濃度プロファイルは、基板の深さ方向について濃度が均一になるようなプロファイル（分布）となっている。

そして、このトランジスタにおいても、先の図１５に例示した装置と同様、上記ソース領域Ｓおよびベース領域ＢＳを基板の深さ方向（図中のＺ方向）に貫通するようにトレンチＴを設け、さらにこのトレンチＴの内部に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを介して、例えば多結晶シリコンからなるゲート電極Ｇを埋設するようにしている。すなわち、このトランジスタにおいても、該ゲート電極Ｇへの電圧（ゲート電圧）の印加に伴い、同ゲート電極Ｇと隣接する上記ベース領域ＢＳの所定の部分（詳しくはゲート電極Ｇとの隣接部分）に、図中のＺ方向およびＹ方向をチャネル幅方向とするチャネルが形成され、図中のＹ方向およびＺ方向へそれぞれ電流が流れるようになっている。また、当該トランジスタの出力として大電流を得るべく、こうしたゲート電極Ｇは、所定の間隔をおいて連続的に形成され、図１に示すように、これらが互いに電気的に並列接続されることにより、１つの信号をもってその各々に略同時に電圧（ゲート電圧）が印加されるようになっている。

なお、こうしたトランジスタも、基本的には、先の図１７〜図２３に例示した方法に準ずる方法をもって、製造することができる。ただし、このトランジスタでは、新たに拡散層ＳＰが設けられているため、このトランジスタを製造する際には、例えば前述の半導体膜２〜４形成後の平坦化工程（図２０）の後、あるいはゲート電極Ｇ形成後の平坦化（エッチバック）工程（図２３）の後などに、こうした拡散層ＳＰを形成する工程が新たに必要となる。すなわち、例えば上記ベース領域ＢＳの基板表面付近に対してイオン注入を行った後、その注入された導電型不純物（ｐ型）を活性化する（適宜の熱処理を施す）などして、上記拡散層ＳＰを形成するようにする。

そして、以上説明したこの実施の形態に係る半導体装置およびその製造方法によれば、以下のような優れた効果が得られるようになる。
（１）３次元パワーＭＯＳＦＥＴ（電界効果トランジスタ）として、ｐ型のベース領域ＢＳの基板表面付近に、該ベース領域ＢＳよりも濃度の高いｐ型の拡散層ＳＰが設けられた構造とした。このように、高濃度の拡散層ＳＰを設けることで、少なくとも上記ベース領域の基板表面付近においては、少数キャリア（ここでは電子）の数が減少する。これにより、基板表面に層間絶縁膜を介して配線が形成され、この配線に反転電位（反転電圧）が印加された場合（図２５参照）であれ、基板表面付近には少数キャリアが集まりにくくなり、同基板表面付近に前述の反転層が形成されにくくなる（換言すれば、反転層を形成するために必要となる印加電圧が高くなる）。すなわち、基板深さ方向に伸長するトレンチ電極構造のゲート電極Ｇを通じて、オン抵抗の低減を図りながら、前述したリーク電流についても、これが好適に抑制されるようになる。

（２）トレンチ電極構造のゲート電極Ｇを、基板の深さ方向に向かってソース領域Ｓおよびベース領域ＢＳを共に貫通するように形成した。これにより、１つの方向だけでなく２方向（図１中のＹ方向およびＺ方向）にチャネルが形成されるようになり、より大きな電流の制御が可能になる。

（３）拡散層ＳＰの濃度を、該拡散層ＳＰに係る導電型不純物の固溶度を超えない範囲に設定した。これにより、不純物の析出に起因した欠陥の生成などについても、その防止が好適に図られるようになる。

（４）さらに、この拡散層ＳＰの濃度を、上記ソース領域Ｓ（第２の不純物領域）の濃度よりも大きく設定するようにした。これにより、該ソース領域Ｓはベース領域ＢＳへ拡散しにくくなり、例えば後工程において所定の熱処理を施した場合であれ、同ベース領域ＢＳへの拡散（熱拡散）は抑制されるようになる。すなわち、こうすることで、前述のリーク電流に対する耐性がさらに高められることになる（詳しくは、図２６のシミュレーション結果も参照）。

（５）ＭＯＳ系デバイスの中でも、特にＭＯＳＦＥＴ（電界効果トランジスタ）として、当該半導体装置を構成するようにした。これにより、前述した低耐圧〜中耐圧（５０Ｖ〜３００Ｖ程度）の領域（図２４参照）にあっても、当該半導体装置（トランジスタ）を、より低いオン抵抗で動作させることが可能になる。

（６）ｐ型のベース領域ＢＳとｎ型のドレイン領域Ｄとの間に、ドレイン領域Ｄよりも濃度の低いｎ型のドリフト領域ＤＦが介在する構造とした。これにより、該ドリフト領域ＤＦの寸法（例えば幅）の設定を通じて、より容易に、オン抵抗や耐圧の調整や設定を行うことが可能になる。

（７）上記ドレイン領域Ｄおよびソース領域Ｓおよびドリフト領域ＤＦおよびベース領域ＢＳの濃度プロファイルを、基板の深さ方向について濃度が均一になるようなプロファイル（分布）とした。これにより、トランジスタが動作したときにチャネルに流れる電流が深さ方向に偏ることなく一定になる。このため、チャネル抵抗の低減、ひいてはオン抵抗の低減が図られるようになる。また、寄生トランジスタの動作（オン駆動）を抑制することも可能になり、空乏層の伸びが抑制されることによって、パンチスルーも起こりにくくなる。

（８）トレンチ電極構造のゲート電極Ｇを、所定の間隔をおいて連続的に形成されるものとし、これを、互いに電気的に並列に接続させるようにした。これにより、当該トランジスタの出力として大電流が得られるようになる。

（９）また、基板の表面に層間絶縁膜を介して所定の配線が形成された構造とした。こうした構造であっても、本発明を適用すれば、前述したリーク電流（図２５参照）は大幅に抑制されるようになる。

（第２の実施の形態）
次に、図３〜図５を参照して、この発明に係る半導体装置およびその製造方法を具体化した第２の実施の形態について説明する。ただし、図３（図２（ａ）に対応する断面図）に示されるように、この実施の形態に係る装置も、基本的には、先の第１の実施の形態の装置に準ずる構造を有しているため、便宜上、共通の構造（もしくは動作）に関する説明は割愛する。すなわち、ここでは主に、上記第１の実施の形態の装置との相違点について説明する。

はじめに、図３および図４を参照して、このトランジスタの構造について詳述する。なお、図３は、このトランジスタの概略構造を示す断面図（先の図１や図２に示した要素と同一の要素には各々同一の符号を付して図示）、図４は、拡散層ＳＰの濃度プロファイルを示すグラフである。また、同図４において、（ａ）は、第１の実施の形態の装置に係る拡散層ＳＰの濃度プロファイルを示しており、また（ｂ）は、この第２の実施の形態の装置に係る拡散層ＳＰの濃度プロファイルを示している。

図３に示されるように、この実施の形態においては、高濃度の拡散層ＳＰが、基板の深さ方向に延設される態様で設けられている。詳しくは、ｐ型のベース領域ＢＳとｎ型のソース領域Ｓとの界面に沿って延設されている。すなわちこれにより、基板の表面付近だけでなくより深いところまで、上記ソース領域Ｓの拡散（特に熱拡散）が抑制されるようになっている。

しかも、図４（ｂ）に示されるように、この拡散層ＳＰの濃度プロファイルは、基板表面付近に濃度一定の領域を有し、そこから同基板の深さ方向へ進むにつれて低濃度になる傾向（特性）をもっている。

詳しくは、先の第１の実施の形態の装置においては、図４（ａ）に示されるように、上記拡散層ＳＰが、基板表面付近に比較的急峻なピーク（最高度）をもつ濃度プロファイルとなっている。これに対し、この第２の実施の形態の装置においては、図４（ｂ）に示されるように、同拡散層ＳＰが、基板表面付近に濃度一定の領域をもつ濃度プロファイルとなっている。換言すれば、この濃度プロファイルでは、ピークが存在しない、あるいはピークが平坦になっている。このため、この濃度一定の領域を固溶度近くに設定することで、不純物の固溶度を超えない範囲で（不純物を析出させずに）、当該拡散層ＳＰ全体の濃度を高くすることが可能になる。

次に、図５（ａ）〜（ｅ）を参照して、この実施の形態に係る半導体装置の製造方法について詳述する。なお、これら図５（ａ）〜（ｅ）も、先の図２（ａ）に対応する断面図である。

図５（ａ）に示すように、この装置の製造に際しても、まずは、例えばｎ型のシリコンからなる半導体基板１を用意し、先の図１７〜図１９に示した工程に準ずる工程を経て、トレンチＴ１を形成した後、基板１よりも濃度の低いｎ型のシリコンからなる半導体膜２、そしてｐ型のシリコンからなる半導体膜３を、同基板１の表面に順次堆積形成する。ただし、この実施の形態においては、半導体膜４（図１９）の形成に先立ち、図５（ｂ）に示すように、トレンチＴ１に形成されたベース領域ＢＳに対して（特に同領域ＢＳのトレンチＴ１内壁部分に対して）、基板表面の斜め方向から（便宜上、一方向のみ図示）、所定の導電型不純物（例えばボロン）をイオン注入して、基板の深さ方向に延伸する高濃度（ｐ型）の拡散層Ｄ１を形成するようにしている。なおこの際、基板１に対するイオン注入の方向は、例えば同基板１を傾けることによって、所望とされる角度に設定する。

さらに、該イオン注入された導電型不純物を熱拡散させるべく、適宜の熱処理（例えば、温度「８００〜１０００」℃で、「５〜２０」分間）を施した後、図５（ｃ）に示すように、上記トレンチＴ１を完全に埋めるべく、例えばｎ型のシリコン（もしくは多結晶シリコン）からなる半導体膜４を成膜する。そして、先の図２０に示した工程に準ずる工程を経て、図５（ｄ）に示すように、基板１の表面を平坦化する。

そうして、先の図２１〜図２３に示した工程に準ずる工程を経て、トレンチＴ、ゲート電極Ｇや、各種の配線（電極）、さらには保護膜等を形成することによって、図５（ｅ）に示されるように、このトランジスタは完成する。すなわち、この実施の形態に係る製造工程（製造方法）にあっても、基板１がドレイン領域Ｄ、半導体膜２がドリフト領域ＤＦ、半導体膜３がベース領域ＢＳ、半導体膜４がソース領域Ｓとなり、さらに拡散層Ｄ１が拡散層ＳＰとなる。

以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、第１の実施の形態による前記（１）〜（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果も得られるようになる。

（１０）上記高濃度の拡散層ＳＰを、基板の深さ方向へ延設される様に形成した。これにより、基板の表面付近だけでなくより深いところまで、前述のソース領域Ｓの拡散（詳しくは図２５や図２６を参照）が抑制されるようになる。

（１１）しかも、この拡散層ＳＰを、ｐ型のベース領域ＢＳとｎ型のソース領域Ｓとの界面に沿って延設するようにしたことで、その形成も容易である。
（１２）さらに、この拡散層ＳＰの濃度プロファイルを、基板表面付近に濃度一定の領域を有し、そこから同基板の深さ方向へ進むにつれて低濃度になるものとした（図４（ｂ）参照）。これにより、不純物の固溶度を超えない範囲で（不純物を析出させずに）、当該拡散層ＳＰ全体の濃度を高くする（高濃度化を図る）ことが可能になる。

（１３）また、当該半導体装置（ＭＯＳＦＥＴ）の製造方法としては、図５に示すような方法（製造工程）を採用した。これにより、上記形態を有する拡散層ＳＰの形成も容易となる。

（１４）また、半導体膜３（ベース領域ＢＳ）を形成する工程に先立つ工程として、該半導体膜３（ベース領域ＢＳ）の下層となる半導体膜２（ドリフト領域ＤＦ）を形成するようにしたことで、上記ドリフト領域ＤＦの形成も容易に行うことができる。

（１５）先のイオン注入工程（図５（ｂ）参照）によって基板内へ導入された導電型不純物を熱拡散させるべく、該イオン注入の工程後に、熱処理工程を設けるようにした。これにより、該イオン注入の実行に伴って生成された結晶欠陥などについても、これを好適に回復（再結晶化）させることが可能になる。

（第３の実施の形態）
次に、図６および図７を参照して、この発明に係る半導体装置およびその製造方法を具体化した第３の実施の形態について説明する。ただし、これら図６および図７（図１および図２に対応する平面図および断面図）に示されるように、この実施の形態に係る装置も、基本的には、先の第１の実施の形態の装置に準ずる構造を有しているため、便宜上、共通の部分に関する説明は割愛する。すなわち、ここでは主に、上記第１の実施の形態の装置との相違点について説明する。

以下、図６および図７を参照して、このトランジスタの概要について詳述する。なお、図６は、このトランジスタの概略構造を示す平面図、図７（ａ）は、図６中のＡ−Ａ’線に沿った断面図、図７（ｂ）は、図６中のＢ−Ｂ’線に沿った断面図、図７（ｃ）は、図６中のＣ−Ｃ’線に沿った断面図である。また、これら各図においては、先の図１や図２に示した要素と同一の要素に各々、同一の符号を付して示している。

同図６および図７に示されるように、この実施の形態においては、高濃度の拡散層ＳＰを、基板表面付近においてソース領域Ｓまで延設するようにしている。これにより、前述のソース領域Ｓの拡散（詳しくは図２５や図２６を参照）が、特に活発な基板表面付近において、積極的に且つ効率的に抑制されるようになる。

ちなみに、この実施の形態においては、この拡散層ＳＰの寸法が、次のように設定されている（濃度および濃度プロファイルは、第１の実施の形態と同様）。
・拡散層ＳＰ（導電型：ｐ^＋）：深さ（Ｚ方向）が、「５（μｍ）」以下、もしくはベース領域ＢＳの深さの「２０（％）」以下に（この深さは、チャネル領域の減少がオン抵抗へ与える影響を考慮しつつ設定する）、また幅（Ｙ方向）が、「１．０〜１０（μｍ）」（ただし、当該拡散層ＳＰがソース領域Ｓ内にも位置する範囲）に設定されている。

以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、第１の実施の形態による前記（１）〜（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果も得られるようになる。

（１６）上記高濃度の拡散層ＳＰを、基板表面付近においてソース領域Ｓまで延設するようにしたことで、基板表面付近における拡散（詳しくはソース領域Ｓの拡散）が、この高濃度（ソース領域Ｓよりも高濃度）の拡散層ＳＰによって、より効率的に抑制されるようになる。

（第４の実施の形態）
次に、図８および図９を参照して、この発明に係る半導体装置およびその製造方法を具体化した第４の実施の形態について説明する。ただし、これら図８および図９（図１および図２に対応する平面図および断面図）に示されるように、この実施の形態に係る装置も、基本的には、先の第１の実施の形態の装置に準ずる構造を有しているため、便宜上、共通の部分に関する説明は割愛する。すなわち、ここでは主に、上記第１の実施の形態の装置との相違点について説明する。

以下、図８および図９を参照して、このトランジスタの概要について詳述する。なお、図８は、このトランジスタの概略構造を示す平面図、図９（ａ）は、図８中のＡ−Ａ’線に沿った断面図、図９（ｂ）は、図８中のＢ−Ｂ’線に沿った断面図、図９（ｃ）は、図８中のＣ−Ｃ’線に沿った断面図である。また、これら各図においては、先の図１や図２に示した要素と同一の要素に各々、同一の符号を付して示している。

同図８および図９に示されるように、この実施の形態においては、高濃度の拡散層ＳＰを、基板表面付近においてドリフト領域ＤＦまで延設するようにしている。これにより、基板表面付近におけるドリフト領域ＤＦの幅（厚み）が、該拡散層ＳＰによって選択的に狭められ、ここにブレイクポイント（プレイクし易い箇所）が形成されるようになる。また、ドリフト領域ＤＦの幅（厚み）が基板表面付近において選択的に狭められることで、ここに電位分布の急カーブが形成されることにもなるため、このカーブ部における電界の集中によっても、この部分（ドリフト領域の幅狭な部分）がプレイクし易くなる。

このように、この実施の形態に係る半導体装置（トランジスタ）においては、基板表面付近における拡散層ＳＰとドリフト領域ＤＦとの間（境界）に、ブレイクポイントが形成される。このため、前述した寄生バイポーラ（ソース領域Ｓ・ドレイン領域Ｄ・ベース領域ＢＳによって形成される寄生バイポーラ）の好ましくない動作（詳しくは「課題を解決するための手段」の記載を参照）についても、拡散層ＳＰの幅（より正確には、該拡散層ＳＰがドリフト領域ＤＦを侵食する程度）の設定を通じて、より容易にその抑止（防止）を図ることが可能になる。

ちなみに、この実施の形態においては、この拡散層ＳＰの寸法が、次のように設定されている（濃度および濃度プロファイルは、第１の実施の形態と同様）。
・拡散層ＳＰ（導電型：ｐ^＋）：深さ（Ｚ方向）が、「５（μｍ）」以下、もしくはベース領域ＢＳの深さの「２０（％）」以下に（この深さは、チャネル領域の減少がオン抵抗へ与える影響を考慮しつつ設定する）、また幅（Ｙ方向）が、「１．０〜１０（μｍ）」（ただし、当該拡散層ＳＰがドリフト領域ＤＦ内にも位置する範囲）に設定されている。

以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、第１の実施の形態による前記（１）〜（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果も得られるようになる。

（１７）上記高濃度の拡散層ＳＰを、基板表面付近においてドリフト領域ＤＦまで延設するようにしたことで、前述した寄生バイポーラの好ましくない動作（詳しくは「課題を解決するための手段」の記載を参照）についても、拡散層ＳＰの幅（より正確には、該拡散層ＳＰがドリフト領域ＤＦを侵食する程度）の設定を通じて、より容易にその抑止（防止）を図ることが可能になる。

（第５の実施の形態）
次に、図１０および図１１を参照して、この発明に係る半導体装置およびその製造方法を具体化した第５の実施の形態について説明する。ただし、これら図１０および図１１（図１および図２に対応する平面図および断面図）に示されるように、この実施の形態に係る装置も、基本的には、先の第４の実施の形態の装置に準ずる構造を有しているため、便宜上、共通の部分に関する説明は割愛する。すなわち、ここでは主に、上記第４の実施の形態の装置との相違点について説明する。

以下、図１０および図１１を参照して、このトランジスタの概要について詳述する。なお、図１０は、このトランジスタの概略構造を示す平面図、図１１（ａ）は、図１０中のＡ−Ａ’線に沿った断面図、図１１（ｂ）は、図１０中のＢ−Ｂ’線に沿った断面図、図１１（ｃ）は、図１０中のＣ−Ｃ’線に沿った断面図である。また、これら各図においては、先の図１や図２に示した要素と同一の要素に各々、同一の符号を付して示している。

同図１０および図１１に示されるように、この実施の形態においては、高濃度の拡散層ＳＰを、少なくともゲート電極Ｇ（トレンチ突き出し位置）よりもドレイン領域Ｄ側へ突き出る様に、しかも基板表面付近においてドリフト領域ＤＦまで、延設するようにしている。これにより、ゲート電極Ｇ（トレンチ電極）の角（コーナー部）への電界集中は緩和されるようになる。

図１２は、このゲート電極Ｇ付近の電位分布を等電位線により模式的に示す平面図である。なお、同図１２において、（ａ）は、第４の実施の形態に係る装置の電位分布を、また（ｂ）は、この第５の実施の形態に係る装置の電位分布を、それぞれ示している。

同図１２（ａ）に示されるように、先の第４の実施の形態の装置においては、電位分布（等電位線）がトレンチＴ（ゲート電極Ｇ）に沿って曲線状になり、ゲート電極Ｇ（トレンチ電極）の角（コーナー部）には、急カーブが形成される。これに対し、この第５の実施の形態の装置においては、図１２（ｂ）に示されるように、ゲート電極Ｇ付近の電位分布（等電位線）が、ドレイン領域Ｄに平行な直線状に（詳しくは、直線が連続する様に）形成される。このため、ゲート電極Ｇの角（コーナー部）への電界集中は緩和され（ブレイクポイントはドリフト領域ＤＦ内に形成される）、この電界集中に起因して生じる同電極Ｇの信頼性の低下（詳しくは、電極材の劣化や、寿命（例えばＴＤＤＢ）の低下など）が抑制されるようになる。

なお、この実施の形態においては、上記拡散層ＳＰの寸法が、次のように設定されている（濃度および濃度プロファイルは、第１の実施の形態と同様）。
・拡散層ＳＰ（導電型：ｐ^＋）：深さ（Ｚ方向）が、「５（μｍ）」以下、もしくはベース領域ＢＳの深さの「２０（％）」以下に（この深さは、チャネル領域の減少がオン抵抗へ与える影響を考慮しつつ設定する）、また幅（Ｙ方向）が、「１．０〜１０（μｍ）」（ただし、当該拡散層ＳＰがゲート電極Ｇよりもドレイン領域Ｄ側へ突き出てドリフト領域ＤＦ内にも位置する範囲）に設定されている。

以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、第１および第４の実施の形態による前記（１）〜（９）および（１７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果も得られるようになる。

（１８）上記高濃度の拡散層ＳＰを、少なくともゲート電極Ｇよりもドレイン領域Ｄ側へ突き出る態様で、基板表面付近においてドリフト領域ＤＦまで延設するようにしたことで、上記ゲート電極Ｇの信頼性の低下（詳しくは、電極材の劣化や、寿命（例えばＴＤＤＢ）の低下など）が、好適に抑制されるようになる。

（他の実施の形態）
なお、上記各実施の形態は、以下のように変更して実施してもよい。
・上記各実施の形態において示した上記拡散層ＳＰの各形態を組み合わせて実施するようにしてもよい。すなわち、例えば図１３および図１４（図１および図２に対応する平面図および断面図）に示すように、この拡散層ＳＰが基板表面付近においてソース領域Ｓとドリフト領域ＤＦとの双方へ延設された構造とすることもできる。あるいは、上記第３〜第５の実施の形態において示した各形態の拡散層ＳＰについて、これを基板の深さ方向へ延設した構造とすることもできる。

・上記各実施の形態においては、ドレイン領域Ｄおよびソース領域Ｓおよびドリフト領域ＤＦおよびベース領域ＢＳの濃度プロファイルを、基板の深さ方向について濃度が均一になるようなプロファイル（分布）としたが、これは必須の構成ではなく、各領域について任意の濃度プロファイルを採用することができる。

・上記各実施の形態において採用したトレンチＴ１間のアイソレーション（素子分離）は、必須の構成ではなく、例えば素子設計等の都合に応じて、その形成を適宜に割愛することもできる。

・当該半導体装置（トランジスタ）を構成する各要素の導電型を逆転させた構造、すなわちｐ型とｎ型とを入れ替えた構造とした場合も、同様にこの発明を適用することができる。ただし、上記各実施の形態に係るトランジスタのように、ｎチャネルのトランジスタであれば、キャリアが電子になるため、ドリフト速度が速くなり、オン抵抗も低くなる。

・上記各実施の形態においては、トレンチ電極構造のゲート電極Ｇを、基板の深さ方向に向かってソース領域Ｓおよびベース領域ＢＳを共に貫通するように形成した。しかし、同ゲート電極Ｇは、これら領域を貫通させることなく、上記ソース領域Ｓ内で止まるように形成してもよい。ただしこの場合は、一方向（例えば図１中のＹ方向）のみに電流が流れるようになる。

・上記各実施の形態においては、トレンチ電極構造のゲート電極Ｇを、所定の間隔をおいて連続的に形成されるものとし、これを、互いに電気的に並列に接続させるようにした。しかし、これは必須の構成ではない。また、各ゲート電極Ｇに対するゲート電圧の印加タイミングも任意であり、例えば出力電流の進行方向に従って、これらを順次オンさせるようにしてもよい。さらに、該ゲート電極Ｇの数も全く任意であり、極端なことをいえば、１つあれば足りる。

・上記各実施の形態においては、ＭＯＳ系デバイスの一例として３次元パワーＭＯＳＦＥＴ（電界効果トランジスタ）を例示したが、この発明は、任意のＭＯＳ系デバイスに対して同様に適用することができる。例えばドレイン領域Ｄをｐ型の半導体領域（コレクタ領域）に変更したＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）やサイリスタ（ＭＣＴ：ＭｏｓＣｏｎｔｒｏｌｌｅｄＴｈｙｒｉｓｔｏｒ）等にも適用可能である。

・上記拡散層ＳＰの濃度（ベース領域ＢＳと同一の導電型）は、ベース領域ＢＳよりも高い範囲であれば任意である。すなわち、この拡散層ＳＰの濃度が、該拡散層ＳＰに係る導電型不純物の固溶度を超えていても、前記（１）の効果等を得ることは可能である。

・当該半導体装置の製造方法は、先の図１７〜図２３に例示した方法に準ずるものに限られることなく、基本的には任意である。例えば図２０に例示した平坦化工程についていえば、特にストッパを用いずとも、例えば研磨時間を測定することによって、あるいは他の素子（例えば別途設けられたモニタ用の素子）の研磨の程度をみることによって、所望とされる量の研磨、ひいては的確な平坦化を行うことができる。

この発明に係る半導体装置およびその製造方法の第１の実施の形態について、該半導体装置（トランジスタ）の概略構造を示す平面図。 （ａ）は、図１中のＡ−Ａ’線に沿った断面図、（ｂ）は、図１中のＢ−Ｂ’線に沿った断面図、（ｃ）は、図１中のＣ−Ｃ’線に沿った断面図。 この発明に係る半導体装置およびその製造方法の第２の実施の形態について、該半導体装置（トランジスタ）の概略構造を示す断面図。 （ａ）は、第１の実施の形態の装置に係る高濃度拡散層の濃度プロファイルを示すグラフ、（ｂ）は、当該第２の実施の形態の装置に係る高濃度拡散層の濃度プロファイルを示すグラフ。 同第２の実施の形態の半導体装置の製造方法について、（ａ）〜（ｅ）はその製造プロセスを示す断面図。 この発明に係る半導体装置およびその製造方法の第３の実施の形態について、該半導体装置（トランジスタ）の概略構造を示す平面図。 （ａ）は、図６中のＡ−Ａ’線に沿った断面図、（ｂ）は、図６中のＢ−Ｂ’線に沿った断面図、（ｃ）は、図６中のＣ−Ｃ’線に沿った断面図。 この発明に係る半導体装置およびその製造方法の第４の実施の形態について、該半導体装置（トランジスタ）の概略構造を示す平面図。 （ａ）は、図８中のＡ−Ａ’線に沿った断面図、（ｂ）は、図８中のＢ−Ｂ’線に沿った断面図、（ｃ）は、図８中のＣ−Ｃ’線に沿った断面図。 この発明に係る半導体装置およびその製造方法の第５の実施の形態について、該半導体装置（トランジスタ）の概略構造を示す平面図。 （ａ）は、図１０中のＡ−Ａ’線に沿った断面図、（ｂ）は、図１０中のＢ−Ｂ’線に沿った断面図、（ｃ）は、図１０中のＣ−Ｃ’線に沿った断面図。 ゲート電極付近の電位分布について、（ａ）は、第４の実施の形態に係る装置の電位分布を、（ｂ）は、当該第５の実施の形態に係る装置の電位分布を、それぞれ等電位線により模式的に示す平面図。 ベース領域に設けられた高濃度拡散層について、その形態の変形例を模式的に示す平面図。 （ａ）は、図１３中のＡ−Ａ’線に沿った断面図、（ｂ）は、図１３中のＢ−Ｂ’線に沿った断面図、（ｃ）は、図１３中のＣ−Ｃ’線に沿った断面図。 従来の半導体装置（トランジスタ）の一例について、その概要を示す平面図。 図１５中に一点鎖線にて示される領域Ｕを切り取ってその構造をより詳細に示す斜視図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 （ａ）および（ｂ）は、従来の半導体装置の製造方法について、その製造プロセス例を示す断面図。 ２種類のパワーデバイスのオン抵抗と耐圧との関係について、これら各要素を縦軸（オン抵抗）および横軸（耐圧）にとった具体的なデータにより、各デバイスの傾向（特性）を示すグラフ。 トランジスタ（特にパワーＭＯＳＦＥＴ）の使用態様の一例を、従来の半導体装置（パワーＭＯＳＦＥＴ）を例にとって示す断面図。 発明者のシミュレーション結果として、熱処理後のベース領域の濃度プロファイル（ｐ型不純物の濃度）を示すグラフ。

符号の説明

１…半導体基板、２〜４…半導体膜、ＢＳ…ベース領域、Ｄ…ドレイン領域、Ｄ１…拡散層、ＤＥ、ＧＥ、ＳＥ…端子、ＤＦ…ドリフト領域、Ｇ…ゲート電極、ＧＩ…ゲート絶縁膜、Ｓ…ソース領域、ＳＰ…拡散層、Ｔ、Ｔ１…トレンチ。

Claims (17)

1. 当該半導体装置の母材となる基板内に、
   ＭＯＳ系デバイスを構成すべく互いに対向するかたちで設けられた各々任意の導電型からなる第１の不純物領域および第２の不純物領域と、
   前記第２の不純物領域を囲繞するように前記基板の表面から延設され、該第２の不純物領域とは異なる導電型からなるベース領域と、
   前記第１および第２の不純物領域と共に前記ＭＯＳ系デバイスを構成すべく、前記基板の深さ方向に延設されたトレンチの内部にゲート絶縁膜を介して埋設され、印加電圧に応じて前記ベース領域の所定の部分にチャネルを形成するゲート電極と、
   を備える半導体装置において、
   少なくとも前記ベース領域の基板表面付近には、同一の導電型で該ベース領域よりも濃度の高い拡散層が形成されてなる
   ことを特徴とする半導体装置。
2. 前記ベース領域に設けられた高濃度の拡散層の濃度が、該高濃度の拡散層に係る導電型不純物の固溶度を超えない範囲に設定された
   請求項１に記載の半導体装置。
3. 前記ベース領域に設けられた高濃度の拡散層の濃度が、前記第２の不純物領域の濃度よりも大きく設定された
   請求項１または２に記載の半導体装置。
4. 前記ベース領域に設けられた高濃度の拡散層は、基板表面付近において前記第２の不純物領域まで延設されてなる
   請求項３に記載の半導体装置。
5. 前記ベース領域に設けられた高濃度の拡散層が、前記基板の深さ方向へ延設される態様で設けられてなる
   請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ベース領域に設けられた高濃度の拡散層が、前記第２の不純物領域と前記ベース領域との界面に沿って延設されている
   請求項５に記載の半導体装置。
7. 前記延設される態様で設けられた高濃度の拡散層の濃度プロファイルは、前記基板表面付近に濃度一定の領域を有し、そこから同基板の深さ方向へ進むにつれて低濃度になる
   請求項６に記載の半導体装置。
8. 前記第１の不純物領域および前記第２の不純物領域は、同一の導電型からなるドレイン領域およびソース領域であり、前記ＭＯＳ系デバイスは、ＭＯＳＦＥＴである
   請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記ベース領域と前記ドレイン領域との間には、前記ドレイン領域よりも濃度の低い同一の導電型からなるドリフト領域が介在する
   請求項８に記載の半導体装置。
10. 前記ベース領域に設けられた高濃度の拡散層は、前記基板表面付近において前記ドリフト領域まで延設されてなる
    請求項９に記載の半導体装置。
11. 前記ベース領域に設けられた高濃度の拡散層は、少なくとも前記ゲート電極よりも前記ドレイン領域側へ突き出る態様で、前記ドリフト領域まで延設されてなる
    請求項１０に記載の半導体装置。
12. 前記ゲート電極は、所定の間隔をおいて連続的に形成され、互いに電気的に並列接続されてなる
    請求項１〜１１のいずれか一項に記載の半導体装置。
13. 前記基板の表面には、層間絶縁膜を介して所定の配線が形成されてなる
    請求項１〜１２のいずれか一項に記載の半導体装置。
14. 所定の導電型からなる第１の不純物領域を有する半導体基板の所望の箇所にトレンチを形成する工程と、
    該形成されたトレンチに適宜の半導体膜を成膜することにより、前記第１の不純物領域とは異なる導電型からなるベース領域を形成する工程と、
    前記トレンチの少なくとも内壁部分に形成された前記ベース領域に対して、前記半導体基板表面の斜め方向から、所定の導電型不純物をイオン注入する工程と、
    前記トレンチを完全に埋めるべく、該トレンチに対して適宜の半導体膜をさらに埋設することにより、所定の導電型からなる第２の不純物領域を形成する工程と、
    を備え、前記第１の不純物領域および前記第２の不純物領域および前記ベース領域の他にさらに、前記半導体基板の深さ方向に延設されたトレンチの内部にゲート絶縁膜を介して埋設され、前記ベース領域の所定の部分にチャネルを形成するゲート電極、を形成することによって、これら各要素をＭＯＳ系デバイスとして機能させる
    ことを特徴とする半導体装置の製造方法。
15. 前記イオン注入された導電型不純物を熱拡散させるべく、該イオン注入の工程後に、熱処理工程をさらに備える
    請求項１４に記載の半導体装置の製造方法。
16. 前記第１の不純物領域および前記第２の不純物領域は、同一の導電型からなるドレイン領域およびソース領域であり、前記ＭＯＳ系デバイスは、ＭＯＳＦＥＴである
    請求項１４または１５に記載の半導体装置の製造方法。
17. 前記ベース領域を形成する工程に先立つ工程として、
    前記形成されたトレンチに、前記ベース領域に係る半導体膜の下層として適宜の半導体膜を成膜する工程、
    をさらに備え、この工程を通じて形成された半導体膜を、前記ドレイン領域よりも濃度の低い同一の導電型からなって前記ベース領域と前記ドレイン領域との間に介在するドリフト領域とする
    請求項１６に記載の半導体装置の製造方法。

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