JP2019145716A - 半導体装置 - Google Patents

Abstract

【課題】耐圧を低下させることなくオン抵抗を低減する横型の半導体装置を提供する。【解決手段】半導体装置１００は横型であり、半導体層が、絶縁膜４によって第１半導体領域１０と第２半導体領域５０に分離される。第１半導体領域１０と第２半導体領域５０の双方に接しているドレイン電極２と、第１半導体領域１０に接しているソース電極２２と、第２半導体領域５０に接しているゲート電極６４を備えている。第１半導体領域１０は、ドレイン電極２に接続されているｎ型のドレイン領域１４と、ｎ型のドリフト領域１６と、ｐ型のベース領域１８と、ベース領域１８の表層に設ｎ型のソース領域２０を有する。第２半導体領域５０は、ドレイン電極２に接続されているｐ型の第１領域５２と、第１領域５２に隣接しているｎ型の第２領域５４と、第２領域５４に隣接しゲート電極６４に接続されているｐ型の第３領域６２を有する。【選択図】図１

Description

本明細書は、横型の半導体装置に関する技術を開示する。

特許文献１に、横型の半導体装置が開示されている。特許文献１の半導体装置は、互いに間隔をあけて半導体層の表面に設けられているソース電極及びドレイン電極を備えている。半導体層は、ドレイン電極に接続されているｎ型のドレイン領域と、ドレイン領域に隣接して設けられているｎ⁻型のドリフト領域と、ドレイン領域とは反対側でドリフト領域に隣接して設けられているｐ型のベース領域と、ベース領域の表面に設けられているとともにソース電極に接続されており、ベース領域によってドリフト領域から分離されているｎ型のソース領域を含んでいる。特許文献１の半導体装置では、半導体層の表面に、ゲート絶縁膜を介してゲート電極が設けられている。ゲート電極は、ドリフト領域とソース領域を分離している部分（ベース領域）に対向している。

特開平６−３１８７１４号公報

特許文献１の半導体装置は、ゲート電極に正電圧を印加すると、ドリフト領域とソース領域を分離している部分（ベース領域）に電子のチャネルが形成され、ドリフト領域とソース領域が導通し、半導体装置がオンする。ソース領域から導入された電子は、ドリフト領域を通過してドレイン領域に移動する。これにより、ドレイン電極とソース電極間に電流が流れる。ゲート電極への正電圧の印加を停止すると、電子のチャネルは消失し、半導体装置がオフする。また、半導体装置がオフ状態のときは、ｐ型のベース領域からｎ⁻型のドリフト領域に向けて電界が広がり（空乏層が伸び）、半導体装置の耐圧を維持している。特許文献１では、耐圧を維持するため、ドリフト領域に含まれるｎ型不純物を薄くしている。すなわち、ｎ⁻型のドリフト領域を採用している。そのため、半導体装置がオン状態のときに、電子は、抵抗の高いｎ⁻型のドリフト領域を通過する必要がある。その結果、半導体装置のオン抵抗が高くなる。このように、従来の半導体装置では、高耐圧化とオン抵抗の低減は、トレードオフの関係を有する。本明細書は、横型の半導体装置において、耐圧を低下させることなくオン抵抗を低減する技術を提供する。

本明細書に開示する半導体装置は、横型の半導体装置であり、半導体層が、その表面から裏面に至る絶縁膜によって第１半導体領域と第２半導体領域に分離されている。その半導体装置は、第１半導体領域と第２半導体領域の双方に接しているドレイン電極と、ドレイン電極から離れた位置で第１半導体領域に接しているソース電極と、ドレイン電極から離れた位置で第２半導体領域に接しているゲート電極を備えている。第１半導体領域は、ドレイン電極に接続されているｎ型のドレイン領域と、ドレイン領域に隣接して設けられており、ドレイン領域より不純物濃度が低いｎ型のドリフト領域と、ドレイン領域とは反対側でドリフト領域に隣接して設けられているｐ型のベース領域と、ベース領域の表層に設けられているとともにソース電極に接続されており、ベース領域によってドリフト領域から分離されているｎ型のソース領域を有している。第２半導体領域は、ドレイン電極に接続されているｐ型の第１領域と、第１領域に隣接して設けられているｎ型の第２領域と、第２領域に隣接して設けられており、ゲート電極に接続されているｐ型の第３領域を有している。

上記半導体装置は、ゲート電極に正電圧を印加する（半導体装置をオンする）と、第３領域から第２領域に正孔が注入される。ゲート電極に正電圧が印加されている間、第２領域に注入された正孔は、ドレイン電極側にｐｎ接合（ｐ型の第１領域とｎ型の第２領域）が設けられていることにより、第１領域を通過してドレイン電極に移動することができない。そのため、正孔が第２領域に蓄積され、第２半導体領域の電位が上昇する。その結果、第１半導体領域では、ベース領域と絶縁膜の界面に反転層が形成され、また、ドリフト領域と絶縁膜の界面がアキミュレーション状態になる。すなわち、上記半導体装置は、ゲート電極に正電圧を印加すると、ドリフト領域に、低抵抗のアキミュレーション層が形成される。半導体装置がオン状態のときに、電子が低抵抗のチャネル（アキミュレーション層）を移動することができる。また、ゲート電極への正電圧の印加を停止する（半導体装置をオフする）と、第２領域に蓄積されている正孔が第３領域より排出され、第２半導体領域の電位が低下する。その結果、第１半導体領域では、ドリフト領域に形成されていたアキミュレーション層が消失し、高抵抗のドリフト領域で所望の耐圧を維持することができる。上記半導体装置は、ドリフト領域の不純物濃度を高くすることなく（半導体装置の耐圧を低下させることなく）、オン抵抗を低減することができる。

上記半導体装置では、絶縁膜を介して、ドリフト領域とベース領域の界面が、第２領域と第３領域の界面と対向していていてよい。半導体装置をオフすると、第１半導体領域ではｐ型のベース領域からｎ型のドリフト領域に電界が広がり、第２半導体領域ではｐ型の第３領域からｎ型の第２領域に電界が広がる。上記両界面が絶縁膜を介して対向していれば、半導体装置がオフしているときに、絶縁膜を介して第１半導体領域と第２半導体領域の電位がほぼ同電位となる。絶縁膜に加わる負荷（電圧ストレス）を低減することができ、絶縁膜の劣化を抑制することができる。

上記半導体装置では、第３領域が、第３領域よりもｐ型の不純物濃度が濃い第４領域を介してゲート電極に接続されていてよい。ゲート電極と第２半導体領域（第３領域）を電気的に良好に接続する（コンタクト性を向上させる）ことができる。

上記半導体装置では、第２領域内の第１領域及び第３領域から離れた位置に、第２領域よりもｎ型の不純物濃度が濃い第５領域が設けられていてよい。第２半導体領域内において、ドレイン電極側からゲート電極側に向けて、ｐ型層（第１領域）／ｎ⁻型層（第２領域）／ｎ型層（第５領域）の構造が形成される。第３領域から第２領域に注入された正孔が、ドレイン電極に移動することをより確実に防止することができる。

上記半導体装置では、半導体層を平面視したときに、第１半導体領域の両側に絶縁膜を介して第２半導体領域が設けられていてよい。第１半導体領域の両側面にチャネルが形成され、オン抵抗をさらに低減することができる。

上記半導体装置では、半導体層は、ＳＯＩ基板の活性層を含んでいてよい。ＳＯＩ基板を用いることにより、半導体層の表面から裏面に至る絶縁膜をし、第１半導体領域と第２半導体領域を容易に分離することができる。

実施例の半導体装置の平面図を示す。 図１のII−II線に沿った断面図を示す。 図１のIII−III線に沿った断面図を示す。 図１のIV−IV線に沿った断面図を示す。

図１から図４を参照し、半導体装置１００について説明する。半導体装置１００は、横型の半導体装置である。そのため、半導体装置１００では、装置表面側にドレイン電極２とソース電極２２とゲート電極６４が現れている。ドレイン電極２とソース電極２２は、間隔をあけて（非接触に）設けられている。ドレイン電極２とゲート電極６４も、間隔をあけて設けられている。なお、ドレイン電極２とソース電極２２の間、及び、ドレイン電極２とゲート電極６４の間は、パッシベーション膜６で絶縁されている（図２から図４を参照）。また、ソース電極２２とゲート電極６４は、後述する絶縁膜４によって絶縁されている。

半導体装置１００は、半導体基板３と埋込み絶縁層５と半導体層７を含むＳＯＩ（Silicon on Insulator）基板９を利用して製造されている（図２〜図４を参照）。なお、図１では、パッシベーション膜６の図示を省略している。半導体層７は、ＳＯＩ基板９の活性層の一部を含む。半導体基板３の材料は単結晶シリコンであり、埋込み絶縁層５の材料は酸化シリコンである。なお、半導体基板３は不純物（ｎ型不純物、または、ｐ型不純物）を高濃度に含んでおり、低抵抗である。また、詳細は後述するが、第１半導体領域１０が設けられている半導体層７は、ＳＯＩ基板９の活性層自体を利用して形成されており、その材料は単結晶シリコンである。第２半導体領域５０が設けられている半導体層７は、ＳＯＩ基板９の活性層の一部を除去し、除去した部分に充填した多結晶シリコン（ポリシリコン）を利用して形成されている。なお、以下の説明では、パッシベーション膜６が設けられている側の半導体層７の面を半導体層７の表面と称し、埋込み絶縁層５が設けられている側の半導体層７の面を半導体層７の裏面と称することがある。また、半導体装置１００では、ｎ型不純物としてリン（Ｐ）が用いられ、ｐ型不純物としてホウ素（Ｂ）が用いられている。

図１に示すように、半導体装置１００では、絶縁膜４を介して、第１半導体領域１０と第２半導体領域５０が交互に設けられている。また、図４に示すように、絶縁膜４は、半導体層７の表面から裏面まで（パッシベーション膜６から埋込み絶縁層５まで）伸びている。すなわち、半導体層７は、絶縁膜４によって、第１半導体領域１０と第２半導体領域５０に分離されている。なお、ドレイン電極２は、半導体層７（第１半導体領域１０及び第２半導体領域５０の双方）の側面に接している。ソース電極２２は、ドレイン電極２から離れた位置で、半導体層７（第１半導体領域１０）の表面に接している。ゲート電極６４は、ドレイン電極２から離れた位置で、半導体層７（第２半導体領域５０）の側面に接している。なお、ドレイン電極２，ソース電極２２及びゲート電極６４の材料として、アルミニウム（Ａｌ），アルミニウムとシリコンの合金（Ａｌ−Ｓｉ合金），タングステン（Ｗ），銅（Ｃｕ）等の金属を用いることができる。また、ドレイン電極２と高濃度領域１２及び／又は第１領域５２との間、ソース電極２２とソース領域２０及び／又はベースコンタクト領域２４との間、ゲート電極６４と第４領域６２との間に、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）とが積層されたバリアメタル層を配置してもよい。

図１及び図２を参照し、第１半導体領域１０について説明する。第１半導体領域１０は、ｎ型のドレイン領域１４と、ｎ型のドリフト領域１６と、ｐ型のベース領域１８と、ｎ型のソース領域２０と、ｐ型のベースコンタクト領域２４を備えている。ドレイン領域１４は、ｎ型不純物を高濃度に含む高濃度領域１２を介して、ドレイン電極２に接続されている。なお、高濃度領域１２は、ドレイン領域１４とドレイン電極２を低抵抗に接続するためのコンタクト領域と捉えることができる。そのため、高濃度領域１２は、ドレイン領域１４の一部と称することもできる。すなわち、ドレイン領域１４は、直接、あるいは高濃度領域１２を介してドレイン２に接続されているといえる。ドレイン領域１４の不純物濃度は、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３に調整されている。高濃度領域１２の不純物濃度は、５×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３に調整されている。高濃度領域１２は、第１半導体領域１０の一方の側面（ドレイン電極２側の側面）を構成している。すなわち、高濃度領域１２は、半導体層７の表面から裏面に至る範囲に設けられている。同様に、ドレイン領域１４も、半導体層７の表面から裏面に至る範囲に設けられている。高濃度領域１２とドレイン領域１４は、パッシベーション膜６及び埋込み絶縁層５に接している。ドレイン電極２は、第１半導体領域１０の一方の側面（高濃度領域１２）の全面に接している。

ドリフト領域１６は、ドレイン領域１４に隣接して設けられている。ドリフト領域１６は、ドレイン領域１４に対して、ドレイン電極２の反対側に設けられている。すなわち、ドリフト領域１６とドレイン電極２の間に、ドレイン領域１４及び高濃度領域１２が設けられている。ドリフト領域１６の不純物濃度は、１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３に調整されている。ドリフト領域１６の不純物濃度は、ドレイン領域１４（及び高濃度領域１２）の不純物濃度より低い。なお、ドリフト領域１６は、半導体層７の表面から裏面に至る範囲に設けられており、パッシベーション膜６及び埋込み絶縁層５に接している。

ベース領域１８は、ドリフト領域１６に隣接して設けられている。ベース領域１８は、ドリフト領域１６に対して、ドレイン領域１４の反対側に設けられている。すなわち、ベース領域１８とドレイン領域１４の間に、ドリフト領域１６が設けられている。ベース領域１８の不純物濃度は、５×１０^１６ｃｍ^−３〜５×１０^１７ｃｍ^−３に調整されている。ベース領域１８は、半導体層７の表面から裏面に至る範囲に設けられており、パッシベーション膜６及び埋込み絶縁層５に接している。

ソース領域２０は、ベース領域１８の表層に設けられている。また、ソース領域２０は、ベース領域１８によってドリフト領域１６から分離されている。すなわち、ｎ型のソース領域２０とｎ型のドリフト領域１６の間に、ｐ型のベース領域１８の一部が存在している。ソース領域２０の不純物濃度は、１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３に調整されている。なお、半導体層７の厚み方向（Ｚ軸方向）において、ソース領域２０の厚み（Ｚ軸方向の距離）は、ベース領域１８の厚みの半分以下に調整されている。そのため、ソース領域２０は、埋込み絶縁層５と非接触である。

ベースコンタクト領域２４は、ベース領域１８の表層に設けられている。ベースコンタクト領域２４は、ベース領域１８とソース電極２２を低抵抗に接続するための高濃度領域と捉えることもできる。すなわち、ベースコンタクト領域２４は、ベース領域１８の一部と評価することもできる。なお、ベースコンタクト領域２４は、ソース領域２０に対して、ドリフト領域１６の反対側に設けられている。すなわち、ベースコンタクト領域２４は、ベース領域１８内において、ソース領域２０とドリフト領域１６を分離している部分に設けられていない。ベースコンタクト領域２４の不純物濃度は、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３に調整されている。Ｚ軸方向において、ベースコンタクト領域２４の厚みは、ベース領域１８の厚みの半分以下に調整されている。ベースコンタクト領域２４は、埋込み絶縁層５と非接触である。

次に、図１及び図３を参照し、第２半導体領域５０について説明する。第２半導体領域５０には、ドレイン電極２側からゲート電極６４に向けて、ｐ^＋型の第１領域５２、ｎ⁻型の第２領域５４（５４ａ）、ｎ型の第５領域５６、ｎ⁻型の第２領域５４（５４ｂ）、ｐ型の第３領域６０及びｐ^＋型の第４領域６２が設けられている。第１〜第５領域５２〜６２は、半導体層７の表面から裏面まで伸びており、パッシベーション膜６及び埋込み絶縁層５に接している。第１領域５２はドレイン電極２に接続されており、第４領域６２はゲート電極６４に接続されている。第１領域５２の不純物濃度は、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３に調整されており、第２領域５４（５４ａ，５４ｂ）の不純物濃度は、１×１０^１４ｃｍ^−３〜１×１０^１６ｃｍ^−３に調整されており、第３領域６０の不純物濃度は、１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３に調整されており、第４領域６２の不純物濃度は、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３に調整されており、第５領域５６の不純物濃度は、１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３に調整されている。

なお、第５領域５６は、第２領域５４内において、第１領域５２及び第３領域６０から離れた位置にｎ型不純物を導入することにより形成された領域である。第５領域５６は、ドレイン電極２とゲート電極６４を結ぶ方向（Ｘ軸方向）において、第２領域５４の中点よりも第１領域５２側に形成されている。なお、以下の説明では、第５領域５４よりドレイン電極２側の第２領域５４を第２領域５４ａと称し、第５領域５４よりゲート電極６４側の第２領域５４を第２領域５４ｂと称して区別することがある。また、第４領域６２は、第３領域６０とゲート電極６４を低抵抗に接続するためのコンタクト領域と捉えることができる。そのため、第３領域６０は、第４領域６２を介してゲート電極６４に接続されているといえる。

次に、第１半導体領域１０と第２半導体領域５０の関係について説明する。絶縁膜４がパッシベーション膜６から埋込み絶縁層５まで伸びており、第１半導体領域１０と第２半導体領域５０を分離している。換言すると、絶縁膜４は、半導体層７の表面から裏面まで伸びており、第１半導体領域１０と第２半導体領域５０は、絶縁膜４を介して対向している。また、第１半導体領域１０のドリフト領域１６とベース領域１８の界面は、絶縁膜４を介して、第２領域５４ｂと第３領域６０の界面と対向している。なお、第１半導体領域１０と第２半導体領域５０は、共通のドレイン電極２に接続されている。

上記したように、第１半導体領域１０と第２半導体領域５０は、絶縁膜４を介して交互に設けられている。すなわち、ドレイン電極２とソース電極２２を結ぶ方向（Ｘ軸方向）に直交する方向（Ｙ軸方向）において、第１半導体領域１０の両側に第２半導体領域５０が設けられている。換言すると、Ｙ軸方向において、第２半導体領域５０の両側に第１半導体領域１０が設けられている。但し、半導体装置１００の端部では、第１半導体領域１０及び／又は第２半導体領域５０の片側のみに、第１半導体領域１０又は第２半導体領域５０が設けられている。

上記したように、第２半導体領域５０は、ＳＯＩ基板９の活性層の一部を除去し、除去した部分に充填した多結晶シリコンを利用して形成されている。半導体装置１００では、ＳＯＩ基板９の活性層の一部を除去した後、残存した活性層の側面（Ｙ軸方向の側面）に公知の方法で絶縁膜４を形成し、その後活性層を除去した部分に多結晶シリコンを充填する。それにより、活性層の残存部分と多結晶シリコン層が絶縁膜４を介して対向する半導体層７を製造する。その後、公知のイオン注入技術を用いて、活性層の残存部分に第１半導体領域１０を形成し、多結晶シリコン層に第２半導体領域５０を形成する。なお、絶縁膜４を形成する方法として、熱酸化、ＣＶＤ法、及び熱酸化とＣＶＤ法の複合技術等が挙げられる。

半導体装置１００の利点を説明する。半導体装置１００では、ドレイン電極２が電源の高電位側に接続され、ソース電極２２が電源の低電位側（例えば、接地電位）に接続され、ゲート電極６４がゲート駆動回路（図示書略）に接続される。なお、ソース電極２２は、半導体基板３にも接続されている。ドリフト領域１６にオン電圧（正電圧）が印加されると、第２半導体領域５０では、第３領域６０から第２領域５４ｂに正孔が注入される。また、ドレイン電極２側には、第１領域５２と第２領域５４ａと第５領域５６から成るｐ^＋／ｎ⁻／ｎ構造が設けられている。ｐ^＋型の第１領域５２がドレイン電極２に接続されているので、第３領域６０から第２領域５４ｂに注入された正孔は、ドレイン電極２に移動しない。そのため、第３領域６０から第２領域５４ｂに注入された正孔により、第２半導体領域５０の電位が上昇する。

第２半導体領域５０の電位が上昇すると、絶縁膜４にとベース領域１８の界面に反転層（電子のチャネル）が形成され、ソース領域２０とドリフト領域１６が導通する。ソース領域２０から注入された電子がドレイン領域１４に移動し、ドレイン電極２とソース電極２２の間に電流が流れる。また、第２半導体領域５０の電位が上昇すると、絶縁膜４とドリフト領域１６の界面がアキミュレーション状態となり、絶縁膜４とドリフト領域１６の間に低抵抗の（実質的にｎ^＋状態の）アキミュレーション層が形成される。ソース領域２０から注入された電子は、ドリフト領域１６を通過する際、低抵抗のアキミュレーション層を通ってドレイン領域１４に移動することができる。半導体装置１００は、電子が高抵抗のｎ⁻型ドリフト領域を移動する従来の半導体装置と比較して、オン抵抗を低減することができ、従来よりも大きな電流を流すことができる。なお、第２半導体領域５０は、半導体装置１００のゲート部として機能している。

ゲート電極６４へのオン電圧の印加を停止すると、第２領域５４ｂに注入されていた正孔が排出され、第２半導体領域５０の電位が低下する。その結果、第１半導体領域１０では、ベース領域１８に形成されていた反転層が消失し、ソース領域２０とドリフト領域１６が非導通となる。ドレイン電極２とソース電極２２の間に電流が流れず、半導体装置１００がオフする。また、ゲート電極６４へのオン電圧の印加を停止すると、第１半導体領域１０では、ベース領域１８からドリフト領域１６に向けて電界が広がる。同様に、ゲート電極６４へのオン電圧の印加を停止すると、第３領域６０から第２領域５４ｂに向けて電界が広がる。その結果、半導体装置１００の耐圧が保持される。

なお、第２半導体領域５０の電位が低下すると、第１半導体領域１０では、ドリフト領域１６に形成されていたアキミュレーション層も消失する。すなわち、ゲート電極６４へのオン電圧の印加を停止すると、ｐ型のベース領域１８からｎ⁻型の（高抵抗の）ドリフト領域１６に電界が広がることとなる。そのため、半導体装置１００は、従来の半導体装置と比較して耐圧が低下することはない。半導体装置１００は、従来の半導体装置と比較して、耐圧を低下させることなくオン抵抗を低減することができる。

半導体装置１００について、他の利点を説明する。上記したように、Ｙ軸方向において、第１半導体領域１０の両側に、第２半導体領域５０（半導体装置１００のゲート部に相当）が設けられている。そのため、半導体装置１００では、半導体装置１００がオン状態のときに、Ｙ軸方向において、ベース領域１８の両側に反転層が形成されるとともに、ドリフト領域１６の両側にアキミュレーション層が形成される。すなわち、第１半導体領域１０のＹ軸方向両側面に、チャネルが形成される。そのため、半導体装置１００は、チャネルを広く確保することができるので、オン抵抗をさらに低減する（大きな電流を流す）ことができる。

また、第１半導体領域１０と第２半導体領域５０は共通のドレイン電極２に接続されており、ドリフト領域１６とベース領域１８の界面が、絶縁膜４を介して、第２領域５４ｂと第３領域６０の界面と対向している。そのため、半導体装置１００がオフ状態のときに、絶縁膜４を介して、第１半導体領域１０側の電位（ドリフト領域１６の電位）と第２半導体領域５０側の電位（第２領域５４ｂの電位）がほぼ同電位となる。すなわち、半導体装置１００がオフ状態のときに、絶縁膜４の第１半導体領域１０側と絶縁膜４の第２半導体領域５０側の電位差がほぼゼロになる。そのため、半導体装置１００がオフ状態のときに、絶縁膜４に加わる電圧負荷が抑制され、絶縁膜４の劣化を抑制することができる。その結果、半導体装置１００の耐久性（寿命）が低下することを抑制することができる。

また、第２半導体領域５０において、第５領域５６が第２領域５４内に設けられ、第２領域５４を分断している。その結果、ドレイン電極２からゲート電極６４に向けて、ｐ^＋／ｎ⁻／ｎ構造が設けられている。ｐ^＋／ｎ⁻／ｎ構造を設けることにより、ゲート電極６４に正電圧を印加したときに、第２領域５４ｂに導入された正孔が第１領域５２に移動することが抑制され、第２半導体領域５０の電位を上昇しやすくすることができる。また、第５領域５６は、第２領域５４内において、ドレイン電極２側（第２領域５４のＸ軸方向中点よりもドレイン電極２側）に設けられている。そのため、第５領域５６よりもゲート電極６４側の第２領域５４（第２領域５４ｂ）の距離を長く確保することができる。半導体装置１００がオフ状態のときに、第３領域６０から第２領域５４に向けて電界が広がり易い。半導体装置１００（第２半導体領域５０）の耐圧を高く維持することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：ドレイン電極
４：絶縁膜
６：第１領域
７：半導体層
１０：第１半導体領域
１４：ドレイン領域
１６：ドリフト領域
１８：ベース領域
２０：ソース領域
２２：ソース電極
５０：第２半導体領域
５２：第１領域
５４：第２領域
６０：第３領域
６４：ゲート電極
１００：半導体装置

Claims (6)

1. 横型の半導体装置であり、
   半導体層が、その表面から裏面に至る絶縁膜によって第１半導体領域と第２半導体領域に分離されており、
   前記第１半導体領域と前記第２半導体領域の双方に接しているドレイン電極と、
   前記ドレイン電極から離れた位置で前記第１半導体領域に接しているソース電極と、
   前記ドレイン電極から離れた位置で前記第２半導体領域に接しているゲート電極と、
   を備えており、
   前記第１半導体領域は、
   前記ドレイン電極に接続されているｎ型のドレイン領域と、
   前記ドレイン領域に隣接して設けられており、前記ドレイン領域より不純物濃度が低いｎ型のドリフト領域と、
   前記ドレイン領域とは反対側で前記ドリフト領域に隣接して設けられているｐ型のベース領域と、
   前記ベース領域の表層に設けられているとともに前記ソース電極に接続されており、前記ベース領域によって前記ドリフト領域から分離されているｎ型のソース領域と、を有しており、
   前記第２半導体領域は、
   前記ドレイン電極に接続されているｐ型の第１領域と、
   前記第１領域に隣接して設けられているｎ型の第２領域と、
   前記第２領域に隣接して設けられており、前記ゲート電極に接続されているｐ型の第３領域と、を有している半導体装置。
2. 前記絶縁膜を介して、前記ドリフト領域と前記ベース領域の界面が、前記第２領域と前記第３領域の界面と対向している請求項１に記載の半導体装置。
3. 前記第３領域が、前記第３領域よりもｐ型の不純物濃度が濃い第４領域を介して前記ゲート電極に接続されている請求項１又は２に記載の半導体装置。
4. 前記第２領域内の前記第１領域及び前記第３領域から離れた位置に、前記第２領域よりもｎ型の不純物濃度が濃い第５領域が設けられている請求項１から３のいずれか一項に記載の半導体装置。
5. 前記半導体層を平面視したときに、前記第１半導体領域の両側に前記絶縁膜を介して前記第２半導体領域が設けられている請求項１から４のいずれか一項に記載の半導体装置。
6. 前記半導体層は、ＳＯＩ基板の活性層を含んでいる請求項１から５のいずれか一項に記載の半導体装置。

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