JP2020004876A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】高温度においてゲート電圧制御による電流制御性を向上させることができる炭化珪素半導体装置を提供すること。
【解決手段】ｐ型ベース領域２３の、活性領域よりも外側のｐ型ベース領域延在部２３’にｐ⁺型高濃度領域５１が設けられる。半導体基板のおもて面に平行な第１方向Ｘにおいてｐ⁺型高濃度領域５１とｎ⁺型ソース領域２４との間、および、半導体基板１０のおもて面に平行で、第１方向Ｘと直交する第２方向Ｙにおいてｐ⁺型高濃度領域５１と最も外側のトレンチ２６との間、の部分はｐ型ベース領域延在部２３’を構成するｐ型炭化珪素エピタキシャル層であり、半導体基板１０のおもて面１３ａに露出される。第１方向Ｘにおいてｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１は０．６μｍ以上である。第２方向Ｙにおいてｐ⁺型高濃度領域５１から最も外側のトレンチ２６までの第２距離Ｙ１は０．６μｍ以上である。
【選択図】図３

Description

この発明は、炭化珪素半導体装置に関する。

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）よりも高耐圧、低オン抵抗、低損失、高速特性、高温特性などを実現可能な半導体材料として期待される。また、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳゲート構造を備えた半導体装置では、トレンチゲート構造が採用されている。

トレンチゲート構造では、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。

従来の炭化珪素半導体装置（炭化珪素を半導体材料として用いた半導体装置）の構造について、ＭＯＳＦＥＴを例に説明する。図２１は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２２は、図２１の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図２２には、活性領域１０１とエッジ終端領域１０２との間の領域（以下、境界領域とする）１０３の断面構造を示す。図２３は、図２１の一部を拡大して示す平面図である。図２４，２５は、それぞれ、図２３の切断線ＣＣ−ＣＣ’および切断線ＤＤ−ＤＤ’における断面構造を示す断面図である。

図２３には、頂点ＢＢ，ＢＢ’を対頂点とする矩形枠で囲んだ、半導体基板（半導体チップ）１１０のコーナー部付近における活性領域１０１と境界領域１０３との境界付近の状態を示す。この矩形枠の頂点ＢＢは半導体基板１１０のコーナー部側であり、頂点ＢＢ’は半導体基板１１０の中央部側である。半導体基板１１０のコーナー部とは、略矩形状の平面形状を有する半導体基板１１０の頂点である。図２３には、ｎ⁺型ソース領域１２４、ｐ⁺型コンタクト領域１２５、トレンチ１２６およびｐ⁺型高濃度領域１５１のレイアウトを示し、ゲート絶縁膜１２７およびゲート電極１２８を図示省略する。

図２１〜２５に示す従来の炭化珪素半導体装置は、活性領域１０１とエッジ終端領域１０２との間に、ｐ⁺型高濃度領域１５１を有する境界領域１０３を備えたＭＯＳＦＥＴである。活性領域１０１は、炭化珪素からなる半導体基板１１０の中央部に配置されている。活性領域１０１には、トレンチゲート構造の縦型ＭＯＳＦＥＴの複数の単位セルが配置され、このＭＯＳＦＥＴの導通時に主電流が流れる。トレンチゲート構造（トレンチ１２６の内部にゲート絶縁膜１２７を介して埋め込まれたゲート電極１２８）は、半導体基板１１０のおもて面に平行な方向Ｘに延在するストライプ状に配置されている。

エッジ終端領域１０２は、境界領域１０３と半導体基板１１０の端部との間の領域であり、境界領域１０３を介して活性領域１０１の周囲を囲む。エッジ終端領域１０２は、活性領域１０１の端部での電界集中を緩和して所定の耐圧（耐電圧）を保持する機能を有する。耐圧とは、ｐｎ接合部でアバランシェ降伏を起こし、ソース−ドレイン間の電流を増加してもそれ以上ソース−ドレイン間の電圧が増加しない限界の電圧である。エッジ終端領域１０２には、例えば、外側（半導体基板１１０の端部側）に配置されるほど不純物濃度を低くした複数のｐ^-型領域１４１およびｐ^--型領域１４２からなる接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造１４０等の耐圧構造が配置される。

境界領域１０３は、活性領域１０１とエッジ終端領域１０２との間において半導体基板１１０のおもて面全面に設けられたｐ⁺型高濃度領域１５１で構成される。ｐ⁺型高濃度領域１５１は、ＭＯＳＦＥＴのｐ型ベース領域１２３の、境界領域１０３に延在する部分（以下、ｐ型ベース領域延在部とする）１２３’に設けられ、ｎ⁺型ソース領域１２４およびｐ⁺型コンタクト領域１２５に接する。また、ｐ⁺型高濃度領域１５１は、ＪＴＥ構造１４０の最も内側（半導体基板１１０の中央部側）のｐ^-型領域１４１に接する。ｐ⁺型高濃度領域１５１は、ｐ型ベース領域１２３よりも不純物濃度が高い。

ｐ⁺型高濃度領域１５１は、ｐ型ベース領域１２３を低抵抗化する機能を有する。ｐ型ベース領域１２３を低抵抗化することで、オフ時のアバランシェ降伏１６１により高電界がかかる活性領域１０１の端部またはエッジ終端領域１０２で主に発生する正孔電流１６２がソース電極１３１へ引き抜かれる際にｐ型ベース領域１２３の電位の持ち上がりが防止される。例えば、ｐ型ベース領域１２３の電位の持ち上がりが過剰になると、正孔電流１６２が引き抜かれるコンタクト付近で、厚さの薄いゲート絶縁膜１２７にかかる電界が大きくなるため、ゲート絶縁膜１２７の寿命短縮や絶縁破壊につながる。

また、ｐ⁺型高濃度領域１５１は、ＭＯＳＦＥＴのｐ型ベース領域１２３のシート抵抗を小さくするために、ＭＯＳＦＥＴのｎ⁺型ソース領域１２４に隣接して配置されている。このｐ⁺型高濃度領域１５１は、通常、アルミニウム（Ａｌ）等のｐ型不純物のイオン注入と、当該イオン注入後に行う不純物活性化のための熱処理（以下、活性化アニールとする）と、により形成される。ｐ⁺型高濃度領域１５１を形成するためのイオン注入条件は、例えば、最大加速エネルギーを３５０ｋｅＶとし、ｐ型不純物の総ドーズ量を５．１５×１０¹⁵／ｃｍ²とする。

符号１２１，１１１，１１２は、半導体基板１１０を構成する炭化珪素エピタキシャル層である。符号１２２，１２２’，１２９，１３２，１３３，１４３，１４４は、それぞれ、ｎ^-型ドリフト領域、ｎ型ＪＦＥＴ領域、層間絶縁膜、ゲートパッド、ドレイン電極、ｎ型チャネルストッパー領域およびフィールド酸化膜である。符号１３０は、半導体部とオーミック接触する金属膜である。符号１５２，１５３は、それぞれ、ゲート電位の導電層およびゲートランナーである。符号１３７，１３８は、ｐ⁺型領域である。符号Ｙは、トレンチ１２６が並ぶ方向である。符号Ｚは、半導体基板１１０の深さ方向である。

このような従来の炭化珪素半導体装置として、１つのトレンチの内部のゲート電極で１つのＭＯＳゲートを構成した単位セルを複数備えたトレンチゲート型ＭＯＳＦＥＴであって、最も外側のｐ⁺型コンタクト領域をエッジ終端領域まで延在させて、ＪＴＥ構造の最も内側のｐ型領域と接触させた装置が提案されている（例えば、下記特許文献１（第００４４段落）参照。）。下記特許文献１では、メサ領域内のｎ⁺型ソース領域が、同じメサ領域内のｐ⁺型コンタクト領域、または、トレンチの終端部付近のｐ⁺型コンタクト領域に接していることで、すべてのｎ⁺型ソース領域を同電位に固定している。

特開２０１８−０１９０４５号公報

しかしながら、上述した従来の炭化珪素半導体装置（図２１〜２５参照）では、半導体基板１１０が高温度（例えば１２５℃以上程度）となる条件で、オフ状態を維持する際に、ゲート電極１２８にソース電極１３１の電位に対して負バイアスとなるゲート電圧Ｖｇ（ゲート電圧Ｖｇ＜０：以下、ゲート負バイアスとする）が長時間印加されたとする。この場合、ゲートしきい値電圧Ｖｔｈが初期状態と比べてマイナス方向（低くなる方向）へ大きく変動し、初期状態と比べて低いゲート電圧Ｖｇで通電してドレイン電流Ｉｄが流れ始める。このため、ドレイン電流Ｉｄのゲインカーブ（図２６参照）が初期状態と比べてゲート電圧Ｖｇのマイナス方向へ大きく変位する。

初期状態とは、ゲート電極１２８へのゲート負バイアスの印加時間の合計が０（ゼロ）Ｖの状態である。ドレイン電流Ｉｄとは、通電時にｎ⁺型ドレイン領域（ｎ⁺型出発基板１２１）からｎ⁺型ソース領域１２４へ向かって移動する電子の流れである。ドレイン電流Ｉｄのゲインカーブとは、ゲート電極１２８にソース電極１３１の電位に対して正バイアスとなるゲート電圧Ｖｇ（ゲート電圧Ｖｇ≧０：以下、ゲート正バイアスとする）を印加して当該ゲート電圧Ｖｇを増加させていったときに、ゲートしきい値電圧Ｖｔｈ以上のゲート電圧Ｖｇで流れ始め、さらにゲート電圧Ｖｇの増加に伴って増加するドレイン電流Ｉｄの増加曲線である。

ドレイン電流Ｉｄの所定の電流量に対応するゲート電圧Ｖｇの初期状態時からの変動に規則性はなく、その変動量ΔＶｇはゲート電極１２８に印加されたゲート負バイアスの任意の印加時間でマイナス方向へ最大となる。かつ、このゲート電圧Ｖｇの変動量ΔＶｇは、初期状態時のゲート電圧Ｖｇの変動量ΔＶｇと比べてプラス方向へ変動しない。したがって、ゲート電極１２８に印加されたゲート負バイアスの印加時間を時間軸とした場合、ゲート電圧Ｖｇの変動量ΔＶｇは、最小の変動量ΔＶｇとなる初期状態時の最大値と、最大の変動量ΔＶｇとなる任意の印加時間時の最小値と、の間で規則性なく変動する。

この現象は、ゲインカーブ内のドレイン電流Ｉｄの立ち上がり領域に顕著にあらわれる。この現象を検証した結果を図２６，２７に示す。図２６は、従来の炭化珪素半導体装置のドレイン電流Ｉｄのゲインカーブの電流立ち上がり初期の領域を示す特性図である。図２６の横軸は、通電時にゲート電極１２８に印加されるゲート電圧Ｖｇ（ゲート正バイアス）［Ｖ］である。図２６の縦軸は、ドレイン電流Ｉｄを定格電流Ｉ０で割った規格化ドレイン電流である。一般にゲートしきい値電圧Ｖｔｈは規格化ドレイン電流（＝Ｉｄ／Ｉ０）が１０^-3となるときのゲート電圧Ｖｇとして定義される。

図２６の注釈は、ゲート電極１２８に印加したゲート負バイアスの印加時間である。ゲート電極１２８へのゲート負バイアス印加時、ドレイン電極１３３とソース電極１３１との間の電圧（ソース−ドレイン電圧）は０（ゼロ）Ｖである。また、図２６の注釈に示す「０ｈ」の試料は上述した初期状態に相当する。図２７は、図２６のゲート電圧Ｖｇ（ゲート正バイアス）の初期状態時からの変動量ΔＶｇとオフ時のゲート電圧Ｖｇ（ゲート負バイアス）の印加時間との関係を示す特性図である。図２７の横軸はゲート負バイアスの印加時間［時間（ｈ：ｈｏｕｒ）］であり、縦軸はゲート正バイアスの初期状態時からの変動量ΔＶｇである。

まず、従来の炭化珪素半導体装置（図２１〜２５参照）の構造を備えたＭＯＳＦＥＴであって、半導体基板１１０が２００℃の高温度となる条件でゲート電極１２８にゲート負バイアスを印加した複数の試料を用意した。これらの試料は、ゲート電極１２８に印加したゲート負バイアスが−５Ｖであり（ゲート電圧Ｖｇ＝−５Ｖ）、当該ゲート負バイアスの印加時間が０ｈ〜２５００ｈの範囲内で異なっている。これらの試料に対して、室温（例えば２５℃程度）でゲート電極１２８にゲート正バイアスを印加して通電した後に当該ゲート正バイアスを増加させてドレイン電流Ｉｄの電流量［Ａ］を測定した結果を図２６に示す。

また、規格化ドレイン電流Ｉｄ／Ｉ０の所定の電流量Ｉｄ１／Ｉ０，Ｉｄ２／Ｉ０（図２６に符号１７１，１７２を付した破線で示す箇所）に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを図２７に示す。図２７には、例えば、ドレイン電流Ｉｄの電流量が定格電流Ｉ０の千分の一の電流量Ｉｄ１／Ｉ０（＝１０^-3）となる測定点（以下、第１測定点１７１’）、および、ドレイン電流Ｉｄの電流量が第１測定点１７１’のドレイン電流Ｉｄの電流量Ｉｄ１の百万分の一の電流量Ｉｄ２／Ｉ０（＝１０^-9）となる測定点（以下、第２測定点１７２’）、におけるゲート正バイアスの初期状態時からの変動量ΔＶｇと、を示す。

図２７に示すように、第１測定点１７１’でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスは、ゲート電極１２８に印加したゲート負バイアスの印加時間が異なるすべての試料で５．２Ｖとなった。すなわち、第１測定点１７１’でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇは、ゲート負バイアス印加の有無によらず、ほぼ０（ゼロ）Ｖであった。それに対して、第１測定点１７１’と比べてゲート電極１２８に印加されたゲート正バイアスがゲートしきい値電圧Ｖｔｈに近いゲート電圧Ｖｇを印加した状態にある第２測定点１７２’でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇは最大で−１．２Ｖであった。

この図２７に示す結果から、ドレイン電流Ｉｄの立ち上がり領域（具体的には、第２測定点１７２’付近）で、高温度およびゲート負バイアス印加の悪影響によりゲートしきい値電圧Ｖｔｈの特性が不安定になる、いわゆるＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）となることがわかる。このように、ドレイン電流Ｉｄのゲインカーブは、ドレイン電流Ｉｄの立ち上がり領域にのみ、初期状態と比べてゲート電圧Ｖｇのマイナス方向へ大きく変位する。

このようなドレイン電流Ｉｄのゲインカーブの変位は、ゲート電極１２８に０Ｖ以下のゲート電圧Ｖｇを印加してオフ状態を維持する際に、逆方向リーク電流の増加、または、過大なリーク電流による熱暴徒および素子破壊を引き起こす問題がある。

この発明は、上述した従来技術による問題点を解消するため、高温度（２００℃以上程度）においてゲート電圧制御による電流制御性を向上させることができる炭化珪素半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１主面および第２主面を有する第１導電型の半導体基板に、主電流が流れる活性領域が設けられている。終端領域は、前記活性領域の周囲を囲む。第２導電型エピタキシャル層は、前記半導体基板の一部をなし、前記半導体基板の前記第１主面を形成する。前記活性領域において、前記第２導電型エピタキシャル層の前記第１主面側の表面層に、第１導電型の第１半導体領域が選択的に設けられている。前記活性領域と前記終端領域との境界領域において、前記第２導電型エピタキシャル層の前記第１主面側の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記第２導電型エピタキシャル層よりも不純物濃度が高い。第２導電型の第３半導体領域は、前記第２導電型エピタキシャル層の、前記第１半導体領域および前記第２半導体領域を除いた部分である。第１導電型の第４半導体領域は、前記半導体基板の、前記第２導電型エピタキシャル層を除いた部分である。トレンチは、前記第１半導体領域および前記第３半導体領域を貫通して前記第４半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第１電極は、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記半導体基板の前記第２主面に設けられている。前記第２半導体領域は、前記第１半導体領域と離して配置されている。前記第２半導体領域と前記第１半導体領域との間において前記半導体基板の前記第１主面に、前記第２導電型エピタキシャル層の前記第３半導体領域の部分が露出されている。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板の前記第１主面に平行な第１方向に直線状に延在する。前記第２半導体領域は、前記トレンチの端部付近において前記第１方向に前記第１半導体領域と離して配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記第１方向に前記活性領域から前記境界領域にまで延在するストライプ状に複数配置されている。前記第１半導体領域は、隣り合う前記トレンチの間に配置されている。前記第２半導体領域は、複数の前記トレンチのうち、前記半導体基板の前記第１主面に平行で、かつ前記第１方向と直交する第２方向に最も前記境界領域寄りの最外トレンチと離して配置されている。前記第２半導体領域と前記最外トレンチとの間において前記半導体基板の前記第１主面に、前記第２導電型エピタキシャル層の前記第３半導体領域の部分が露出されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の、前記半導体基板の前記第１主面に露出する部分は、前記境界領域に配置され、前記活性領域の周囲を囲むことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１方向において前記第２半導体領域から前記第１半導体領域までの第１距離は０．６μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２方向において前記第２半導体領域から前記最外トレンチまでの第２距離は０．６μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１方向において前記第２半導体領域から前記第１半導体領域までの第１距離は９．３５μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板の前記第１主面に平行な第１方向に前記活性領域から前記境界領域にまで延在するストライプ状に複数配置されている。前記第１半導体領域は、隣り合う前記トレンチの間に配置されている。前記第２半導体領域は、複数の前記トレンチのうち、前記半導体基板の前記第１主面に平行で、かつ前記第１方向と直交する第２方向に最も前記境界領域寄りの最外トレンチと離して配置されている。前記第２半導体領域と前記最外トレンチとの間において前記半導体基板の前記第１主面に、前記第２導電型エピタキシャル層の前記第３半導体領域の部分が露出されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２方向において前記第２半導体領域から前記最外トレンチまでの第２距離は０．６μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、６．４×１０¹⁴／ｃｍ²以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記活性領域から前記境界領域にまで延在し、前記第２半導体領域よりも前記活性領域寄りの位置で終端していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の、前記半導体基板の前記第１主面に露出する部分に選択的に設けられた第２導電型の第５半導体領域をさらに備える。前記第５半導体領域は、前記第３半導体領域よりも不純物濃度が高い。前記第３半導体領域は、前記第５半導体領域を介して前記第１電極に電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第２導電型エピタキシャル層に第２導電型不純物がイオン注入されてなる拡散領域であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第２導電型エピタキシャル層に第２導電型不純物がイオン注入されてなる拡散領域であることを特徴とする。

上述した発明によれば、高温度条件でゲート電極にゲート負バイアスが印加されたときに、第３半導体領域の、ゲート絶縁膜との界面に正孔が蓄積されることを抑制することができる。これにより、ゲート電極にゲートしきい値電圧以上のゲート正バイアスが印加されたときに第４半導体領域から第１半導体領域へ向かって流れる電流のゲインカーブが初期状態と比べてゲート電圧のマイナス方向へ変位することを抑制することができる。

本発明にかかる炭化珪素半導体装置によれば、高温度（２００℃以上程度）においてゲート電圧制御による電流制御性を向上させることができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の一部を拡大して示す平面図である。 図３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図３の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施例１の第１距離について検証した結果を示す特性図である。 実施の形態２にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施例２の第１距離について検証した結果を示す特性図である。 実施の形態３にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施例３のｐ⁺型高濃度領域のドーズ量について検証した結果を示す特性図である。 実施の形態４にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施例４のｐ⁺型高濃度領域のドーズ量について検証した結果を示す特性図である。 実施の形態５にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１５の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 実施の形態６にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１７の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 実施の形態７にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施例６の第１距離とアバランシェ電流Ｉａｖとの関係を示す特性図である。 従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２１の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。 図２１の一部を拡大して示す平面図である。 図２３の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。 図２３の切断線ＤＤ−ＤＤ’における断面構造を示す断面図である。 従来の炭化珪素半導体装置のドレイン電流Ｉｄのゲインカーブの電流立ち上がり初期の領域を示す特性図である。 図２６のゲート電圧Ｖｇの変動量ΔＶｇとオフ時のゲート電圧Ｖｇの印加時間との関係を示す特性図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置（炭化珪素（ＳｉＣ）を半導体材料として用いた半導体装置）の構造について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図２には、活性領域１とエッジ終端領域２との間の領域（境界領域）３の断面構造を示す。図３は、図１の一部を拡大して示す平面図である。図４，５は、それぞれ、図３の切断線Ｃ−Ｃ’および切断線Ｄ−Ｄ’における断面構造を示す断面図である。

図３には、図１の頂点Ｂ，Ｂ’を対頂点とする矩形枠で囲んだ、半導体基板（半導体チップ）１０のコーナー部付近における活性領域１と境界領域３との境界付近の状態を示す。この矩形枠の頂点Ｂ付近は半導体基板１０のコーナー部側の部分であり、頂点Ｂ’付近は半導体基板１０の中央部側の部分である。半導体基板１０のコーナー部とは、略矩形状の平面形状を有する半導体基板１０の頂点である。図３には、ｎ⁺型ソース領域（第１半導体領域）２４、ｐ⁺型コンタクト領域２５、トレンチ２６およびｐ⁺型高濃度領域（第２半導体領域）５１のレイアウトを示し、ゲート絶縁膜２７およびゲート電極２８を図示省略する。

図１〜５に示す実施の形態１にかかる炭化珪素半導体装置は、活性領域１とエッジ終端領域２との間に、ｐ⁺型高濃度領域５１を有する境界領域３を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。活性領域１は、炭化珪素からなる半導体基板１０の中央部に配置されている。活性領域１には、トレンチゲート構造の縦型ＭＯＳＦＥＴの複数の単位セル（素子の構成単位）が配置され、このＭＯＳＦＥＴの導通（通電）時に主電流（ドレイン電流Ｉｄ）が流れる。トレンチゲート構造は、半導体基板１０のおもて面１３ａから所定深さに達するトレンチ２６の内部にゲート絶縁膜２７を介して埋め込まれたゲート電極２８で構成されたＭＯＳゲートを有する。

活性領域１は、後述するｎ⁺型ソース領域２４の外周よりも内側（半導体基板１０の中央側）の領域であり、例えば略矩形状の平面形状を有する。後述する第１方向Ｘにおいてｎ⁺型ソース領域２４の外周とは、隣り合うトレンチ２６間において当該トレンチ２６に沿って第１方向Ｘに直線状に延びるｎ⁺型ソース領域２４の第１方向Ｘの端部である。後述する第２方向Ｙにおいてｎ⁺型ソース領域２４の外周とは、第２方向Ｙに最も外側（半導体基板１０の端部側）のトレンチ（最外トレンチ）２６の内側の側壁とｎ⁺型ソース領域２４との境界である。エッジ終端領域２は、ｐ⁺型高濃度領域５１と後述するＪＴＥ構造４０のｐ^-型領域４１との境界よりも外側の領域である。

半導体基板１０は、ｎ⁺型ドレイン領域となる炭化珪素からなるｎ⁺型出発基板２１のおもて面１３ａ上にｎ^-型ドリフト領域（第４半導体領域）２２およびｐ型ベース領域（第３半導体領域）２３となる各炭化珪素エピタキシャル層１１，１２を順にエピタキシャル成長させてなるエピタキシャル基板である。この半導体基板１０において、ｐ型炭化珪素エピタキシャル層（第２導電型エピタキシャル層）１２が露出する主面（第１主面）をおもて面１３ａとし、ｎ⁺型出発基板２１の裏面が露出する主面（第２主面）を裏面とする。活性領域１において、ｎ^-型炭化珪素エピタキシャル層１１の内部には、後述する第１，２ｐ⁺型領域３７，３８がそれぞれ選択的に設けられている。ｎ^-型炭化珪素エピタキシャル層１１の、第１，２ｐ⁺型領域３７，３８を除いた部分がｎ^-型ドリフト領域２２である。

また、活性領域１において、ｐ型炭化珪素エピタキシャル層１２の表面領域（半導体基板１０のおもて面１３ａの表面層）には、ｎ⁺型ソース領域２４およびｐ⁺型コンタクト領域２５がそれぞれ選択的に設けられている。ｎ⁺型ソース領域２４は、ｐ型炭化珪素エピタキシャル層１２への例えばリン（Ｐ）等のｎ型不純物のイオン注入により形成される。ｐ⁺型コンタクト領域２５およびｐ⁺型高濃度領域５１は、ｐ型炭化珪素エピタキシャル層１２への例えばアルミニウム（Ａｌ）等のｐ型不純物のイオン注入により形成される。ｐ型炭化珪素エピタキシャル層１２の、ｎ⁺型ソース領域２４、ｐ⁺型コンタクト領域２５およびｐ⁺型高濃度領域５１を除いた部分がｐ型ベース領域２３である。

ｐ型ベース領域２３は、活性領域１よりも外側へ延在し、境界領域３とエッジ終端領域２との境界付近に位置する後述する段差１３のステア１３ｂで終端している。以下、ｐ型ベース領域２３の、活性領域１よりも外側の部分をｐ型ベース領域延在部２３’とする。具体的には、ｐ型ベース領域延在部２３’は、後述する第１方向Ｘにおいて、ｐ型ベース領域２３の、ｎ⁺型ソース領域２４の外周よりも外側の部分である。ｐ型ベース領域延在部２３’は、後述する第２方向Ｙにおいて、ｐ型ベース領域２３の、最も外側のトレンチ２６よりも外側の部分である。ｐ型ベース領域延在部２３’は、略矩形状に活性領域１の周囲を囲む。

トレンチ２６は、半導体基板１０のおもて面１３ａからｎ⁺型ソース領域２４およびｐ型ベース領域２３を深さ方向Ｚに貫通してｎ^-型ドリフト領域２２に達する。トレンチ２６は、両端部がそれぞれ半導体基板１０の対辺付近に位置するように、半導体基板１０のおもて面１３ａに平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に配置されている。トレンチ２６の端部は、活性領域１から外側へ延在し、境界領域３で終端している。トレンチ２６の端部は、ｐ⁺型高濃度領域５１にまで達していてもよい（図３参照）。トレンチ２６は、両端部ともにそれぞれ隣り合う他のトレンチ２６と端部同士を連結した略環状の平面形状を有していてもよい。

トレンチ２６の内部には、ゲート絶縁膜２７を介してゲート電極２８が設けられている。１つのトレンチ２６の内部に配置されたゲート電極２８と、当該トレンチ２６によって分離された隣り合うメサ領域と、でＭＯＳＦＥＴの１つの単位セルが構成される。メサ領域に設けられた領域は、ゲート絶縁膜２７によってゲート電極２８と電気的に絶縁されている。メサ領域とは、隣り合うトレンチ２６間の領域である。ＭＯＳＦＥＴの単位セルは、第１方向Ｘに延在するストライプ状に複数配置されている。すなわち、ｐ型ベース領域２３、ｎ⁺型ソース領域２４、トレンチ２６、ゲート絶縁膜２７およびゲート電極２８は、第１方向Ｘに延在するストライプ状に配置されている。

ｎ⁺型ソース領域２４は、トレンチ２６の側壁からメサ領域を挟んで当該トレンチ２６に隣り合う他のトレンチ２６の側壁にまで達するように、活性領域１におけるメサ領域の全面に設けられている。ｐ⁺型コンタクト領域２５は、第１方向Ｘに所定間隔で、ｎ⁺型ソース領域２４の内部に点在して配置されている。ｐ⁺型コンタクト領域２５は、後述する金属膜３０とｎ⁺型ソース領域２４およびｐ⁺型コンタクト領域２５とのコンタクト抵抗を低減する機能を有する。このｐ⁺型コンタクト領域２５により、金属膜３０と半導体部とのコンタクト（電気的接触部）の電圧−電流特性がオーミック性（直線性）を示す。このため、ソース電極（第１電極）３１と半導体部との電位差を小さくすることができる。

ソース電極３１と半導体部との電位差が小さくなることによって、ｎ⁺型ソース領域２４、ｐ型ベース領域２３およびｎ^-型ドリフト領域２２からなるｎｐｎ寄生バイポーラ動作によるゲート絶縁膜２７の絶縁破壊を防止することができる。半導体基板１０のおもて面１３ａからトレンチ２６の底面よりもｎ⁺型出発基板２１側に深い位置において、ｎ^-型ドリフト領域２２の内部には、第１，２ｐ⁺型領域３７，３８がそれぞれ選択的に設けられている。第１ｐ⁺型領域３７は、トレンチ２６の底面よりもｎ⁺型出発基板２１側に深い位置に配置され、深さ方向Ｚにトレンチ２６の底面に対向する。トレンチ２６の底面が第１ｐ⁺型領域３７の内部で終端していてもよい。

第２ｐ⁺型領域３８は、メサ領域において、ｐ型ベース領域２３よりもｎ⁺型出発基板２１側に深い位置に配置され、かつｐ型ベース領域２３に接する。第２ｐ⁺型領域３８は、トレンチ２６から離して設けられている。第１，２ｐ⁺型領域３７，３８は、第１方向Ｘと直交し、かつ半導体基板１０のおもて面１３ａに平行な方向（以下、第２方向とする）Ｙに交互に繰り返し配置されている。これら第１，２ｐ⁺型領域３７，３８を設けることで、ＭＯＳＦＥＴのオフ時にゲート絶縁膜２７にかかる電界の抑制と、耐圧向上と、を実現可能である。第１，２ｐ⁺型領域３７，３８間のｎ型ＪＦＥＴ領域２２’の不純物濃度を、ｎ^-型ドリフト領域２２の不純物濃度よりも高くしてもよい。

また、第１，２ｐ⁺型領域３７，３８は、第１方向Ｘに外側へ後述する段差１３のコーナー部１３ｃまで延在し、当該段差１３のコーナー部１３ｃにおいてｐ⁺型高濃度領域５１を覆う。また、第２ｐ⁺型領域３８は、第２方向Ｙにおいて最も外側のトレンチ２６よりも外側にも配置されている。第２方向Ｙにおいて最も外側のトレンチ２６よりも外側にも配置された第２ｐ⁺型領域３８は、ｐ型ベース領域延在部２３’ よりもｎ⁺型出発基板２１側に深い位置に配置され、かつｐ型ベース領域延在部２３’に接する。かつ、当該第２ｐ⁺型領域３８は、第２方向Ｙに外側へ段差１３のコーナー部１３ｃまで延在し、当該段差１３のコーナー部１３ｃにおいてｐ⁺型高濃度領域５１を覆う。

層間絶縁膜２９は、半導体基板１０のおもて面１３ａの全面に設けられ、ゲート電極２８を覆う。層間絶縁膜２９を深さ方向Ｚに貫通する第１コンタクトホール２９ａが設けられている。第１コンタクトホール２９ａは、活性領域１におけるメサ領域（すなわちｎ⁺型ソース領域２４およびｐ⁺型コンタクト領域２５）を露出する。各メサ領域は、それぞれ異なる第１コンタクトホール２９ａに露出されている。第１コンタクトホール２９ａは、例えば第１方向Ｘに所定間隔で点在しており、それぞれ異なるｐ⁺型コンタクト領域２５を露出する。各第１コンタクトホール２９ａの内部において半導体基板１０のおもて面１３ａ上に、それぞれ金属膜３０が設けられている。

金属膜３０は、ｎ⁺型ソース領域２４およびｐ⁺型コンタクト領域２５に接し、電圧−電流特性がオーミック性を示すコンタクトを形成している。金属膜３０は、例えばニッケルシリサイド（ＮｉＳｉ）膜である。ソース電極３１は、金属膜３０を介してｎ⁺型ソース領域２４、ｐ⁺型コンタクト領域２５およびｐ型ベース領域２３に電気的に接続されている。ソース電極３１は、半導体基板１０のおもて面１３ａにおいて活性領域１のほぼ全面を覆う。ソース電極３１は、ソースパッドを兼ねる。ソース電極３１は、層間絶縁膜２９上に延在し、境界領域３で終端していてもよい。ソース電極３１は、例えばアルミニウム−シリコン（Ａｌ−Ｓｉ）膜であってもよい。

また、活性領域１において層間絶縁膜２９上には、例えば活性領域１の、境界領域３との境界付近に、ソース電極３１と離してゲートパッド３２が設けられている。ゲートパッド３２は、例えば、略矩形状の平面形状を有する。ゲートパッド３２は、例えばソース電極３１と同じ材料で形成される。ゲートパッド３２には、後述する導電層５２およびゲートランナー５３を介してすべてのゲート電極２８が電気的に接続されている。ドレイン電極（第２電極）３３は、活性領域１からエッジ終端領域２にわたって、半導体基板１０の裏面全体に設けられている。ドレイン電極３３は、ｎ⁺型ドレイン領域であるｎ⁺型出発基板２１の裏面に接し、電圧−電流特性がオーミック性を示すコンタクトを形成する。

エッジ終端領域２は、境界領域３と半導体基板１０の端部との間の領域であり、境界領域３を介して略矩形状に活性領域１の周囲を囲む。エッジ終端領域２は、活性領域１の端部での電界集中を緩和して所定の耐圧（耐電圧）を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２の全域にわたってｐ型炭化珪素エピタキシャル層１２が除去されることで、半導体基板１０のおもて面１３ａにエッジ終端領域２を活性領域１よりも低くした（ｎ⁺型出発基板２１側に凹ませた）段差１３が形成されている。この段差１３により、エッジ終端領域２に新たに半導体基板１０のおもて面１３ａ’が形成される。

エッジ終端領域２における半導体基板１０のおもて面１３ａ’には、ｎ^-型炭化珪素エピタキシャル層１１が露出されている。段差１３の形成時に、ｐ型炭化珪素エピタキシャル層１２とともにｎ^-型炭化珪素エピタキシャル層１１が所定深さで除去されてもよい。段差１３のステア１３ｂは、例えば境界領域３に位置している。段差１３のステア１３ｂとは、半導体基板１０のおもて面のうち、半導体基板１０の内側部分のおもて面１３ａ（上段の面）と、半導体基板１０の外側部分のおもて面１３ａ’（下段の面）と、を連結する面である。段差１３のステア１３ｂには、後述するｐ⁺型高濃度領域５１が露出されている。段差１３の下段の面である半導体基板１０の外側部分のおもて面１３ａ’は、境界領域３まで延在していてもよい。

エッジ終端領域２において半導体基板１０のおもて面１３ａ’の表面層には、例えば、外側に配置されるほど不純物濃度を低くした複数のｐ型領域（ここでは例えば２つのｐ型領域に内側から順に符号４１，４２を付す）からなる接合終端（ＪＴＥ）構造４０等の耐圧構造が配置される。ＪＴＥ構造４０の最も内側のｐ^-型領域４１は、境界領域３を介して活性領域１の周囲を囲む。ＪＴＥ構造４０のｐ^--型領域４２は、ｐ^-型領域４１の外側に隣接して配置され、ｐ^-型領域４１の周囲を囲む。エッジ終端領域２における半導体基板１０のおもて面１３ａ’からの深さは、ｐ^-型領域４１およびｐ^--型領域４２よりも例えば第２ｐ⁺型領域３８で深くなっている。

これらｐ^-型領域４１およびｐ^--型領域４２の内部に、オフ時に第２ｐ⁺型領域３８とｎ^-型ドリフト領域２２とｐｎ接合面の端部から外側に向かって伸びる空乏層が広がることで、エッジ終端領域２での耐圧が確保される。また、エッジ終端領域２において半導体基板１０のおもて面１３ａ’の表面層には、ＪＴＥ構造４０よりも外側で、かつＪＴＥ構造４０と離して、ｎ型チャネルストッパー領域４３が選択的に設けられている。ｎ型チャネルストッパー領域４３は、半導体基板１０の端部（半導体基板１０の側面）に露出されている。エッジ終端領域２において、半導体基板１０のおもて面１３ａ’は、半導体基板１０と層間絶縁膜２９との間に設けられたフィールド酸化膜４４で覆われている。

境界領域３は、活性領域１とエッジ終端領域２との間において半導体基板１０のおもて面１３ａの表面層に設けられたｐ⁺型高濃度領域５１で構成される。ｐ⁺型高濃度領域５１は、例えば、アルミニウム等のｐ型不純物のイオン注入によりｐ型ベース領域延在部２３’の表面領域に形成されている。ｐ⁺型高濃度領域５１は、第１方向Ｘにおいて活性領域１のｎ⁺型ソース領域２４と離して配置され、かつ第２方向Ｙにおいて最も外側のトレンチ２６の外側の側壁と離して配置されている。第２方向Ｙにおいてｐ⁺型高濃度領域５１と最も外側のトレンチ２６との間に、ｎ⁺型ソース領域２４およびｐ⁺型コンタクト領域２５は設けられていない。

第１方向Ｘにおいてｐ⁺型高濃度領域５１とｎ⁺型ソース領域２４とに挟まれた部分、および、第２方向Ｙにおいてｐ⁺型高濃度領域５１と最も外側のトレンチ２６とに挟まれた部分、はｐ型炭化珪素エピタキシャル層１２で構成されたｐ型ベース領域延在部２３’の一部であり、活性領域１と境界領域３との境界に沿って半導体基板１０のおもて面１３ａに露出されている（図３のハッチングされていない部分（図９，１１，１３，１５，１７においても同様））。すなわち、略矩形状の平面形状を有する活性領域１の１対の対辺に沿って延在する略直線状に、または、略矩形状の平面形状を有する活性領域１の周囲を囲む略矩形状に、活性領域１と境界領域３との境界に沿って半導体基板１０のおもて面１３ａにｐ型ベース領域延在部２３’が露出されている。

図３には、半導体基板１０のコーナー部の状態のみを示すが、活性領域１と境界領域３との境界の第２方向Ｙに平行な対辺に沿って、ｐ⁺型高濃度領域５１をｎ⁺型ソース領域２４から離して配置した状態となっている。活性領域１と境界領域３との境界の第１方向Ｘに平行な対辺に沿って、ｐ⁺型高濃度領域５１を最も外側のトレンチ２６から離して配置した状態となっている。これによって、ｐ型ベース領域延在部２３’の、第１方向Ｘにおいてｐ⁺型高濃度領域５１とｎ⁺型ソース領域２４とに挟まれた部分、または、第２方向Ｙにおいてｐ⁺型高濃度領域５１と最も外側のトレンチ２６とに挟まれた部分、もしくはその両方の部分を、結晶欠陥が存在しないｐ型炭化珪素エピタキシャル層１２で構成することができる。

第１方向Ｘにおいてｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１は例えば０．６μｍ以上程度とするとよい。第２方向Ｙにおいてｐ⁺型高濃度領域５１から最も外側のトレンチ２６までの第２距離Ｙ１は例えば０．６μｍ以上程度とするとよい。これら第１，２距離Ｘ１，Ｙ１の条件は少なくとも一方の条件が満たされていれば、後述する本発明の効果が得られる。第１，２距離Ｘ１，Ｙ１の条件をともに満たす場合、第１，２距離Ｘ１，Ｙ１は等しい（Ｘ１＝Ｙ１）。半導体基板１０のおもて面１３ａ側から見て、活性領域１の周囲は０．６μｍ以上の幅を有するｐ型ベース領域延在部２３’に囲まれ、当該ｐ型ベース領域延在部２３’の周囲はｐ⁺型高濃度領域５１に囲まれる。

このように活性領域１とｐ⁺型高濃度領域５１との間に、ｐ型炭化珪素エピタキシャル層１２で構成されたｐ型ベース領域延在部２３’が配置される。これによって、高温度（例えば１２５℃以上程度）となる条件で、ゲート電極２８にソース電極３１の電位に対して負バイアスとなるゲート電圧Ｖｇ（ゲート電圧Ｖｇ＜０：ゲート負バイアス）が長時間印加されたとしても、ドレイン電流Ｉｄの所定の電流量に対応するゲート電圧Ｖｇの初期状態時からの変動量ΔＶｇを低減することができる。これにより、高温度条件でのゲート負バイアス印加によって、ゲートしきい値電圧Ｖｔｈの特性が不安定になる期間、すなわちＮＢＴＩとなる期間を少なくすることができる。また、高温度となる条件で、ゲート電極２８にゲート負バイアスが長時間印加されたとしても、ドレイン遮断電流（リーク電流）Ｉｄｓｓの電流量を初期状態時に近づけることができる。

ゲート電圧Ｖｇの初期状態時からの変動量ΔＶｇとは、初期状態でのゲート電圧Ｖｇから、ゲート負バイアスを印加した状態でのゲート電圧Ｖｇを減算した値（差分）である。通電時とは、ゲート電極２８にソース電極３１の電位に対して正バイアスとなるゲート電圧Ｖｇ（ゲート電圧Ｖｇ≧０：ゲート正バイアス）を印加して当該ゲート電圧Ｖｇを増加させていき、ゲート電圧Ｖｇがゲートしきい値電圧Ｖｔｈ以上となったときである。ドレイン電流Ｉｄは、通電後に流れ始め、ゲート電圧Ｖｇの増加に伴って増加する。初期状態とは、ゲート電極２８にゲート負バイアスが印加されていない状態、すなわちゲート電極２８へのゲート負バイアスの印加時間の合計が０（ゼロ）Ｖの状態である。

また、ｐ⁺型高濃度領域５１は、境界領域３における半導体基板１０のおもて面１３ａに露出されている。かつ、ｐ⁺型高濃度領域５１は、段差１３のステア１３ｂおよびコーナー部１３ｃから段差１３の下段の面である半導体基板１０の外側部分のおもて面に１３ａ’にわたって露出されている。段差１３のコーナー部１３ｃとは、段差１３の下段の面である半導体基板１０の外側部分のおもて面１３ａ’と段差１３のステア１３ｂとの境界である。ｐ⁺型高濃度領域５１は、段差１３のコーナー部１３ｃにおいて第１方向Ｘにｎ^-型ドリフト領域２２および第１，２ｐ⁺型領域３７，３８に接し、第２方向Ｙに第２ｐ⁺型領域３８に接する。

ｐ⁺型高濃度領域５１は、第１，２方向Ｘ，ＹにＪＴＥ構造４０の最も内側のｐ^-型領域４１に接する。ｐ⁺型高濃度領域５１は、第１，２ｐ⁺型領域３７，３８よりも外側へ延在していてもよい。この場合、ｐ⁺型高濃度領域５１は、第１，２ｐ⁺型領域３７，３８とＪＴＥ構造４０のｐ^-型領域４１との間においてｎ^-型ドリフト領域２２に接する。ｐ⁺型高濃度領域５１の表面全体がゲート絶縁膜２７、層間絶縁膜２９およびフィールド酸化膜４４からなる絶縁膜で覆われている。すなわち、ｐ⁺型高濃度領域５１は、金属膜３０に直接接していない。ｐ⁺型高濃度領域５１は、ｐ型ベース領域延在部２３’（すなわちｐ型ベース領域２３）を介してソース電極３１に電気的に接続されている。

また、ｐ⁺型高濃度領域５１は、ｐ型ベース領域２３よりも不純物濃度が高い。ｐ⁺型高濃度領域５１は、ｐ型ベース領域２３を低抵抗化する機能を有する。ｐ型ベース領域２３を低抵抗化することで、オフ時のアバランシェ降伏により電界が集中するエッジ終端領域２と境界領域３との境界付近または活性領域１の端部で主に発生する正孔電流がソース電極３１へ引き抜かれる際にｐ型ベース領域延在部２３’（すなわちｐ型ベース領域２３）の電位が持ち上がることを防止することができる。これによって、厚さの薄いゲート絶縁膜２７にかかる電界を緩和することができ、ゲート絶縁膜２７の寿命を延ばしたり、ゲート絶縁膜２７の絶縁破壊を防止することができる。

境界領域３において、フィールド酸化膜４４上には、ポリシリコン（ｐｏｌｙ−Ｓｉ：）からなる導電層５２と、例えばソース電極３１と同じ材料で形成されたゲートランナー５３と、が設けられている（図２参照）。導電層５２には、図示省略する部分ですべてのゲート電極２８が電気的に接続されている。導電層５２は、層間絶縁膜２９で覆われている。ゲートランナー５３は、層間絶縁膜２９を深さ方向に貫通する第２コンタクトホール２９ｂを介して導電層５２に接続されている。導電層５２およびゲートランナー５３は、略矩形状に活性領域１の周囲を囲む。ゲートランナー５３は、ゲートパッド３２（図１参照）に接続されている。

特に限定しないが、例えば実施の形態１にかかるＭＯＳＦＥＴが耐圧１２００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ｎ⁺型出発基板２１の不純物濃度は、例えば１×１０¹⁸／ｃｍ³程度である。ｎ^-型炭化珪素エピタキシャル層１１の厚さｔ１１は、例えば１０μｍである。ｎ^-型炭化珪素エピタキシャル層１１（ｎ^-型ドリフト領域２２）の不純物濃度は、例えば５×１０¹⁵／ｃｍ³以上２×１０¹⁶／ｃｍ³程度である。ｎ型ＪＦＥＴ領域２２’の不純物濃度は、例えば１×１０¹⁷／ｃｍ³程度である。

第１ｐ⁺型領域３７の厚さｔ１は、例えば０．５μｍ程度であってもよい。第１ｐ⁺型領域３７は、例えば半導体基板１０のおもて面１３ａから２μｍ程度の深さにまで達する。第２ｐ⁺型領域３８の厚さｔ２は、例えば１μｍ程度であってもよい。第２ｐ⁺型領域３８は、例えば半導体基板１０のおもて面１３ａから２μｍ程度の深さにまで達する。第１，２ｐ⁺型領域３７，３８の不純物濃度は、例えば１×１０¹⁷／ｃｍ³以上１×１０¹⁹／ｃｍ³以下程度であり、例えば１×１０¹⁸／ｃｍ³程度であってもよい。

ｐ型炭化珪素エピタキシャル層１２の厚さｔ１２は、例えば１μｍ程度である。ｐ型炭化珪素エピタキシャル層１２（ｐ型ベース領域２３）の不純物濃度は、例えば１×１０¹⁶／ｃｍ³以上３×１０¹⁸／ｃｍ³以下程度であり、例えば１×１０¹⁷／ｃｍ³程度であってもよい。ｎ⁺型ソース領域２４の不純物濃度は、例えば１×１０²¹／ｃｍ³程度である。ｐ⁺型高濃度領域５１の厚さｔ３は、例えば０．５μｍ程度である。ｐ⁺型高濃度領域５１の不純物濃度は、例えば５×１０¹⁸／ｃｍ³以上１×１０²¹／ｃｍ³以下程度である。

次に、実施の形態１にかかる炭化珪素半導体装置の動作について説明する。ドレイン電極３３にソース電極３１に対して正の電圧（ソース−ドレイン電圧）が印加された状態で、ゲート電極２８にゲートしきい値電圧Ｖｔｈ未満のゲート電圧Ｖｇが印加される。これにより、ｐ型ベース領域２３とｎ^-型ドリフト領域２２との間のｐｎ接合が逆バイアスされた状態となるため、活性領域１の逆方向耐圧が確保され、ドレイン電流Ｉｄは流れない。すなわち、ＭＯＳＦＥＴはオフ状態を維持する。このとき、例えば、ゲート電極２８にゲート負バイアスを印加することで、ＭＯＳＦＥＴを確実にオフすることができる。

一方、ソース−ドレイン電圧が印加された状態で、ゲート電極２８にゲートしきい値電圧Ｖｔｈ以上のゲート電圧Ｖｇが印加されると、ｐ型ベース領域２３の、ｎ⁺型ソース領域２４とｎ^-型ドリフト領域２２とに挟まれた、トレンチ２６に沿った部分にｎ型の反転層（チャネル）が形成される。これによって、ｎ⁺型出発基板２１、ｎ^-型ドリフト領域２２、ｐ型ベース領域２３の表面反転層およびｎ⁺型ソース領域２４の経路で電流が流れ、ＭＯＳＦＥＴがオン状態となる。このように、ゲート電圧Ｖｇを制御することによって、ＭＯＳＦＥＴのスイッチング動作を行うことができる。

実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６，７は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型出発基板２１のおもて面に、ｎ^-型炭化珪素エピタキシャル層１１をエピタキシャル成長させる。次に、フォトリソグラフィおよびイオン注入により、ｎ^-型炭化珪素エピタキシャル層１１の内部に、第１，２ｐ⁺型領域３７，３８を選択的に形成する。次に、エピタキシャル成長によりｎ^-型炭化珪素エピタキシャル層１１の厚さを増やして、ｎ^-型炭化珪素エピタキシャル層１１を所定の厚さｔ１１まで厚くする。

次に、フォトリソグラフィおよびイオン注入により、ｎ^-型炭化珪素エピタキシャル層１１の表面層に第２ｐ⁺型領域３８となるｐ⁺型領域を形成することで、第２ｐ⁺型領域３８を所定の厚さｔ２にまで厚くする。ｎ^-型炭化珪素エピタキシャル層１１の、第１，２ｐ⁺型領域３７，３８と、後の工程で形成されるｐ^-型領域４１、ｐ^--型領域４２およびｎ型チャネルストッパー領域４３と、を除いた部分がｎ^-型ドリフト領域２２となる。次に、ｎ^-型炭化珪素エピタキシャル層１１の表面に、ｐ型炭化珪素エピタキシャル層１２をエピタキシャル成長させる。

次に、エッジ終端領域２の全域にわたってｐ型炭化珪素エピタキシャル層１２を除去して、半導体基板１０のおもて面１３ａにエッジ終端領域２を活性領域１よりも低くした段差１３を形成する。これにより、エッジ終端領域２における半導体基板１０のおもて面１３ａ’にｎ^-型炭化珪素エピタキシャル層１１が露出される。次に、異なる酸化膜マスクを用いてイオン注入を行うことにより、上述した所定領域にそれぞれｎ⁺型ソース領域２４、ｐ⁺型コンタクト領域２５、ｐ⁺型高濃度領域５１、ＪＴＥ構造４０（ｐ^-型領域４１、ｐ^--型領域４２）およびｎ型チャネルストッパー領域４３を選択的に形成する。

ｎ⁺型ソース領域２４、ｐ⁺型コンタクト領域２５、ｐ⁺型高濃度領域５１、ＪＴＥ構造４０およびｎ型チャネルストッパー領域４３の形成順序は種々変更可能である。また、ｐ⁺型高濃度領域５１は、ｐ⁺型コンタクト領域２５と同時に形成可能である。例えば、ｎ⁺型ソース領域２４、ＪＴＥ構造４０およびｎ型チャネルストッパー領域４３の形成後に、ｐ⁺型コンタクト領域２５およびｐ⁺型高濃度領域５１を形成する場合、まず、図６に示すように、半導体基板１０のおもて面全面（すなわち半導体基板１０のおもて面１３ａ，１３ａ’および段差１３のステア１３ｂ）に酸化膜６１を堆積する。

次に、フォトリソグラフィおよびエッチングにより、酸化膜６１の、ｐ⁺型コンタクト領域２５の形成領域６１ａおよびｐ⁺型高濃度領域５１の形成領域６１ｂに対応する部分を除去する。次に、酸化膜６１の残部をマスクとして例えばアルミニウム等のｐ型不純物をイオン注入６２する（図６）。このイオン注入６２により、活性領域１の所定領域にｐ⁺型コンタクト領域２５が形成され、境界領域３の所定領域にｐ⁺型高濃度領域５１が形成される（図７）。このイオン注入６２の条件は、従来と同様に、最大加速エネルギーを３５０ｋｅＶとし、ｐ型不純物の総ドーズ量を５．１５×１０¹⁵／ｃｍ²としてもよい。

次に、イオン注入したすべての不純物を活性化させるための熱処理（活性化アニール）を、例えば１７００℃程度の温度で１０分間程度行う。次に、一般的な方法により、トレンチ２６、ゲート絶縁膜２７およびゲート電極２８によるトレンチゲート構造を形成する。例えば熱酸化によりゲート絶縁膜２７を形成した後、ゲート絶縁膜２７と半導体部との間の界面特性を改善するためのＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ）を行ってもよい。その後、一般的な方法により、フィールド酸化膜４４、層間絶縁膜２９、金属膜３０、導電層５２、ソース電極３１、ゲートパッド３２、ゲートランナー５３およびドレイン電極３３を形成することで、図１〜５に示すＭＯＳＦＥＴが完成する。

次に、上述したように活性領域１とｐ⁺型高濃度領域５１との間に、ｐ型炭化珪素エピタキシャル層１２で構成されたｐ型ベース領域延在部２３’を配置する理由について説明する。まず、従来の炭化珪素半導体装置（図２１〜２５参照、以下、従来構造とする）のドレイン電流Ｉｄのゲインカーブ（図２６参照）が初期状態と比べてゲート電圧Ｖｇのマイナス方向へ大きく変位するメカニズムについて説明する。ドレイン電流Ｉｄのゲインカーブの変位は、次の５つの事項を要因として起きると推測される。

１つ目の事項は、ｐ型炭化珪素エピタキシャル層１１２の内部にｐ⁺型高濃度領域１５１を形成するためのｐ型不純物のイオン注入により、ｐ型炭化珪素エピタキシャル層１１２中に点欠陥が発生することである。２つ目の事項は、ｐ型炭化珪素エピタキシャル層１１２中の点欠陥が、ｐ⁺型高濃度領域１５１の形成領域だけでなく、ｐ⁺型高濃度領域１５１よりも外側へ、半導体基板１０のおもて面に平行な方向（すなわち第１，２方向Ｘ，Ｙを含む放射状）に数μｍの範囲に拡散することである。

３つ目の事項は、ゲート絶縁膜１２７を形成するための熱酸化（ＰＯＡを含む）によりｐ型炭化珪素エピタキシャル層１１２中の点欠陥がゲート絶縁膜１２７中で正孔トラップとなることである。４つ目の事項は、これらの事項を含むプロセスで作製されたＭＯＳＦＥＴのゲート電極１２８に、半導体基板１１０が高温度（例えば１２５℃以上程度）となる条件で、ゲート負バイアス（例えばゲート電圧Ｖｇ＝−５Ｖ）が印加されることで、ｐ型ベース領域１２３の、ゲート絶縁膜１２７との界面に正孔が蓄積されることである。

５つ目の事項は、ｐ型ベース領域１２３の、ゲート絶縁膜１２７との界面に蓄積された正孔の一部がトンネリングしてゲート絶縁膜１２７中の正孔トラップに捕獲されることである。これによって、ドレイン電流Ｉｄのゲインカーブが初期状態と比べてゲート電圧Ｖｇのマイナス方向へ大きく変位する。これら５つの事項は、ゲート電極１２８と、ゲート電極１２８にゲート電圧Ｖｇを印加するゲートランナー１５３との電気的接続箇所付近、すなわちｎ⁺型ソース領域１２４の外周付近で顕著にあらわれる。

上記５つの事項がｎ⁺型ソース領域１２４の外周付近で顕著にあらわれることで、ドレイン電流Ｉｄの立ち上がり領域にのみ、ドレイン電流Ｉｄのゲインカーブが変位する。そこで、３つ目の事項において点欠陥がゲート絶縁膜２７中に拡散しないように、２つ目の事項に挙げた点欠陥の拡散長に対して、本発明のようにｐ⁺型高濃度領域５１をｎ⁺型ソース領域２４から十分に離して、活性領域１とｐ⁺型高濃度領域５１との間に、結晶欠陥が存在しないｐ型炭化珪素エピタキシャル層１２を配置するとよい。

（実施例１）
次に、実施の形態１にかかる炭化珪素半導体装置ｎ第１，２距離Ｘ１，Ｙ１について検証した。図８は、実施例１の第１距離について検証した結果を示す特性図である。図８の横軸は第１方向Ｘにおけるｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１であり、縦軸はゲート正バイアスの経時変動を観察した所定時間内で生じたゲート正バイアスの変動量ΔＶｇの最大値である。まず、上述した実施の形態１にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを複数作製した（以下、実施例１とする）。実施例１の各試料は、それぞれ第１距離Ｘ１が異なる。ｐ⁺型高濃度領域５１’のアルミニウムドーズ量を５．１５×１０¹⁵／ｃｍ²とした。

これら実施例１の各試料に対して、それぞれ、２００℃の高温度雰囲気下において、ソース電極３１およびドレイン電極３３を接地した状態で、ゲート電極２８に所定の印加時間で−５Ｖのゲート電圧Ｖｇ（ゲート負バイアス）を印加した。そして、ゲート電極２８に任意の印加時間でゲート負バイアスを印加するごとに、それぞれ室温雰囲気下においてゲート電極２８にゲート正バイアスを印加して通電させて当該ゲート正バイアスを測定することで、ゲート正バイアスの初期状態時からの経時変動を１０００時間観察した。ゲート電極２８に印加するゲート負バイアスの印加時間は、０時間（初期状態）から１０００時間に達するまで所定時間ずつ増加させた。

このゲート正バイアスの初期状態時からの経時変動の観察を、ドレイン電流Ｉｄの電流量が定格電流の千分の一の電流量Ｉｄ１／Ｉ０（＝１０^-3）となる第１測定点（図２６の符号１７１に相当）と、ドレイン電流Ｉｄの電流量が第１測定点のドレイン電流Ｉｄ１の電流量の百万分の一の電流量Ｉｄ２／Ｉ０（＝１０^-9）となる第２測定点（図２６の符号１７２に相当）と、のそれぞれで行った。そして、第１，２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇの最大値を比較した結果を図８に示す。図８において第１距離Ｘ１を０．０μｍとした試料は、ｐ⁺型高濃度領域１５１とｎ⁺型ソース領域１２４とが接する従来構造（図２１〜２５参照）に相当する。

図８に示す結果より、第１，２測定点のいずれにおいても、第１方向Ｘにおいてｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１を０．６μｍ以上とすることで、ドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを従来構造よりも低減することができることが確認された。ゲート正バイアスの初期状態時からの変動量ΔＶｇを低減するとは、ゲート正バイアスの初期状態時からの変動量ΔＶｇの絶対値を小さくすることである。具体的には、当該第１距離Ｘ１を０．６μｍ以上とすれば、例えば、第１測定点と比べてゲート正バイアスがゲートしきい値電圧Ｖｔｈに近い第２測定点であっても、ドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを、従来構造の−１．４５Ｖ（符号７１で示すデータ点の試料）から−０．８Ｖ程度（符号７２の円で囲むデータ点の試料）まで低減することができる。

図示省略するが、第２方向Ｙにおいてｐ⁺型高濃度領域５１から最も外側のトレンチ２６までの第２距離Ｙ１を０．６μｍ以上とした場合においても、図８に示す結果と同様の結果が得られる。

以上、説明したように、実施の形態１によれば、活性領域とエッジ終端領域との間の境界領域を構成するｐ⁺型高濃度領域を、第１方向にｎ⁺型ソース領域と離して、または、第２方向に最も外側のトレンチと離して、もしくはその両方と離して配置する。第１方向においてｐ⁺型高濃度領域とｎ⁺型ソース領域とに挟まれた部分、または、第２方向においてｐ⁺型高濃度領域と最も外側のトレンチとに挟まれた部分、もしくはその両方の部分は、ｐ型炭化珪素エピタキシャル層の、半導体基板のおもて面に露出された部分である。これにより、ｐ型ベース領域延在部の、ゲート絶縁膜に隣接する部分は、結晶欠陥が存在しないｐ型炭化珪素エピタキシャル層となる。このため、ゲート絶縁膜の熱酸化時に、ゲート絶縁膜に結晶欠陥に起因する正孔トラップが発生することを抑制することができる。

このようにゲート絶縁膜内での正孔トラップの発生が抑制されることで、高温度条件でゲート電極にゲート負バイアスが印加されたときに、ｐ型ベース領域の、ゲート絶縁膜との界面に正孔が蓄積されることを抑制することができる。これによって、高温度条件で、オフ状態を維持するためにゲート電極にゲート負バイアスが印加されたとしても、ドレイン電流の所定の電流量に対応するゲート正バイアスの初期状態時からの変動量を低減することができる。また、ゲート電極に０Ｖ以下のゲート電圧を印加してオフ状態を維持する際に、ドレイン遮断電流の電流量を初期状態時に近づけることができる。このため、ドレイン電流のゲインカーブが初期状態と比べてゲート電圧のマイナス方向へ変位することを抑制することができ、ゲート電圧制御による電流制御性を向上させることができる。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９には、図１の頂点Ｂ，Ｂ’を対頂点とする矩形枠で囲んだ、半導体基板１０のコーナー部付近における活性領域１と境界領域３との境界付近の状態を示す。半導体基板１０に対する頂点Ｂおよび頂点Ｂ’の位置は実施の形態１と同様である。図９の切断線Ｃ−Ｃ’における断面構造は、図４の符号Ｘ１をＸ１’に代えたものである。図９の切断線Ｄ−Ｄ’における断面構造は、図５と同様である。

実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、次の２点である。１つ目の相違点は、第１方向Ｘにおけるｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１’を、第２方向Ｙにおけるｐ⁺型高濃度領域５１から最も外側のトレンチ２６までの第２距離Ｙ１よりも広くした（Ｘ１’＞Ｙ１）点である。２つ目の相違点は、第１，２距離Ｘ１’，Ｙ１の条件をともに満たすようにｐ⁺型高濃度領域５１が配置される点である。第１距離Ｘ１’は例えば９．３５μｍ以上程度とし、第２距離Ｙ１は例えば０．６μｍ以上程度とするとよい。

（実施例２）
次に、実施の形態２にかかる炭化珪素半導体装置の第１，２距離Ｘ１’，Ｙ１について検証した。図１０は、実施例２の第１距離について検証した結果を示す特性図である。図１０の横軸は第１方向Ｘにおけるｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１’であり、縦軸はゲート正バイアスの経時変動を観察した所定時間内で生じたゲート正バイアスの変動量ΔＶｇの最大値である。まず、上述した実施の形態２にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを複数作製した（以下、実施例２とする）。

実施例２の各試料はそれぞれ第１距離Ｘ１’が異なる。実施例２のすべての試料はともに第２距離Ｙ１は１．６μｍとした。実施例２の各試料の定格電流は、実施例１と同じとした。ｐ⁺型高濃度領域５１のドーズ量は実施例１と同様である。そして、これら実施例２の各試料に対して、実施例１と同様にゲート正バイアスの初期状態時からの経時変動を第１，２測定点それぞれで観察し、ドレイン電流Ｉｄの所定の電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇの最大値を比較した結果を図１０に示す。

図１０に示す結果より、実施例２においては、第２距離Ｙ１を１．６μｍとし、第１距離Ｘ１’を９．３５μｍ以上とした試料で、第１測定点と比べてゲート正バイアスがゲートしきい値電圧Ｖｔｈに近い第２測定点であっても、第２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを−０．７５Ｖ（符号７３で示すデータ点の試料）から−０．４Ｖ程度（符号７４の円で囲むデータ点の試料）まで低減することができることが確認された。

上述したように第２距離Ｙ１が０．６μｍ以上であれば、ドレイン電流Ｉｄの所定の電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇの低減効果が得られる（図９参照）。このため、実施例２において、第１距離Ｘ１’が９．３５μｍ以上であり、かつ第２距離Ｙ１が０．６μｍ以上であれば、図１０に示す結果と同様に、第２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを−０．４Ｖ程度まで低減することができることがわかる。

以上、説明したように、実施の形態２によれば、第１距離を第２距離よりも広くした場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態３にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１１には、図１の頂点Ｂ，Ｂ’を対頂点とする矩形枠で囲んだ、半導体基板１０のコーナー部付近における活性領域１と境界領域３との境界付近の状態を示す。半導体基板１０に対する頂点Ｂおよび頂点Ｂ’の位置は実施の形態１と同様である。図１１の切断線Ｃ−Ｃ’および切断線Ｄ−Ｄ’における断面構造は、それぞれ図４，５の符号５１を５１’に代えたものである。

実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、境界領域３を構成するｐ⁺型高濃度領域５１’のドーズ量を低くした点である。ｐ⁺型高濃度領域５１’からｎ⁺型ソース領域２４までの第１距離Ｘ１が例えば０．６μｍ以上である場合、ｐ⁺型高濃度領域５１’のドーズ量は、例えばアルミニウムをドーパントとして６．４×１０¹⁴／ｃｍ²以下程度であることがよい。

ｐ⁺型高濃度領域５１’のドーズ量を例えばアルミニウムをドーパントとして３．４×１０¹⁴／ｃｍ²以下程度とした場合には、ｐ⁺型高濃度領域５１’は、従来構造（図２１〜２５参照）と同様にｎ⁺型ソース領域２４に接していてもよい。

（実施例３）
次に、実施の形態３にかかる炭化珪素半導体装置のｐ⁺型高濃度領域５１’のドーズ量について検証した。図１２は、実施例３のｐ⁺型高濃度領域のドーズ量について検証した結果を示す特性図である。図１２の横軸は第１方向Ｘにおけるｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１であり、縦軸はゲート正バイアスの経時変動を観察した所定時間内で生じたゲート正バイアスの変動量ΔＶｇの最大値である。まず、上述した実施の形態３にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを複数作製した（以下、実施例３とする）。

実施例３の各第１試料８１は、実施例１と同様に第１距離Ｘ１が０．６μｍ以上でそれぞれ異なる。上述したドレイン電流Ｉｄのゲインカーブの変位のメカニズムから、ドレイン電流Ｉｄのゲインカーブの変位は点欠陥密度にも依存することが推測される。そこで、実施例３の各第１試料８１のｐ⁺型高濃度領域５１’のアルミニウムドーズ量を、実施例１のｐ⁺型高濃度領域５１のアルミニウムドーズ量（＝５．１５×１０¹⁵／ｃｍ²）の１／８（＝６．４×１０¹⁴／ｃｍ²）とした。実施例３の各第１試料８１の定格電流は実施例１と同じとした。

さらに、ｐ⁺型高濃度領域５１’とｎ⁺型ソース領域２４とを接触させた構造（すなわち第１距離Ｘ１＝０μｍ）で、ｐ⁺型高濃度領域５１’のアルミニウムドーズ量を実施例１のｐ⁺型高濃度領域５１のアルミニウムドーズ量の１／１５（＝３．４×１０¹⁴／ｃｍ²）とした試料を実施例３の第２試料８２とする。実施例３の第２試料８２の第１距離Ｘ１およびｐ⁺型高濃度領域５１のドーズ量以外の構成は、実施例３の第１試料８１と同様である。

これら実施例３の各第１，２試料８１，８２に対して、実施例１と同様にゲート正バイアスの初期状態時からの経時変動を第１，２測定点それぞれで観察し、第１，２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇの最大値を比較した結果を図１２に示す。図１２では、実施例１の結果（図８参照）を「第１，２測定点」とし、実施例３の第１，２試料８１，８２の結果を「第１，２測定点（ドーズ量低減）」とした。

図１２に示す結果から、従来構造では、第２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇが−１．４５Ｖ（データ点７１）であった。それに対して、第１距離Ｘ１を０μｍとした実施例３の第２試料８２であっても、第２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを−０．０９５Ｖまで低減することができることが確認された。また、第１距離Ｘ１を０．６μｍ以上とした実施例３の第１試料８１においては、ｐ⁺型高濃度領域５１’のドーズ量を実施例１のｐ⁺型高濃度領域５１のドーズ量の１／８のドーズ量とすることで、第２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを−０．０９０Ｖ〜０．０９８Ｖまで低減することができることが確認された。

以上、説明したように、実施の形態３によれば、ｐ⁺型高濃度領域のドーズ量を低減した場合においても、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１３は、実施の形態４にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１３には、図１の頂点Ｂ，Ｂ’を対頂点とする矩形枠で囲んだ、半導体基板１０のコーナー部付近における活性領域１と境界領域３との境界付近の状態を示す。半導体基板１０に対する頂点Ｂおよび頂点Ｂ’の位置は実施の形態１と同様である。図１３の切断線Ｃ−Ｃ’ における断面構造は、図４の符号５１，Ｘ１をそれぞれ５１’、Ｘ１’に代えたものである。図１３の切断線Ｄ−Ｄ’における断面構造は、図５の符号５１を５１’に代えたものである。

実施の形態４にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、境界領域３を構成するｐ⁺型高濃度領域５１’のドーズ量を実施の形態２と比べて低減した点である。すなわち、実施の形態４にかかる炭化珪素半導体装置は、実施の形態２にかかる炭化珪素半導体装置の構成に実施の形態３ｐ⁺型高濃度領域５１’の条件を適用したものである。第１距離Ｘ１’を例えば９．３５μｍ以上程度とし、第２距離Ｙ１を例えば０．６μｍ以上程度とする場合、ｐ⁺型高濃度領域５１’のドーズ量は、例えばアルミニウムをドーパントとして１．０３×１０¹⁵／ｃｍ²以下程度であることがよい。

（実施例４）
次に、実施の形態４にかかる炭化珪素半導体装置のｐ⁺型高濃度領域５１’のドーズ量について検証した。図１４は、実施例４のｐ⁺型高濃度領域のドーズ量について検証した結果を示す特性図である。図１４の横軸は第１方向Ｘにおけるｐ⁺型高濃度領域５１’からｎ⁺型ソース領域２４までの第１距離Ｘ１’であり、縦軸はゲート正バイアスの経時変動を観察した所定時間内で生じたゲート正バイアスの変動量ΔＶｇの最大値である。まず、上述した実施の形態４にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを複数作製した（以下、実施例４とする）。

まず、実施の形態４にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを複数作製した（以下、実施例４とする）。実施例４の第１試料８３の第１距離Ｘ１は、実施例２のデータ点７３の試料と同様である。実施例４の第１試料８３の第２距離Ｙ１は１．６μｍとした。実施例４の第１試料８３のｐ⁺型高濃度領域５１’のドーズ量は実施例２のｐ⁺型高濃度領域５１のドーズ量（＝５．１５×１０¹⁵／ｃｍ²）の１／８のドーズ量（＝６．４×１０¹⁴／ｃｍ²）とした。実施例４の第１試料８３の定格電流は実施例２と同じとした。ｐ⁺型高濃度領域５１’を形成するためのイオン注入６２のドーパントは実施例２と同様である。

さらに、ｐ⁺型高濃度領域５１’のドーズ量を実施例２のｐ⁺型高濃度領域５１のドーズ量の１／５（＝１．０３×１０¹⁵／ｃｍ²）とした試料を実施例４の第２試料８４とする。実施例４の各第２試料８４は、実施例２のデータ点７４の各試料とでそれぞれ異なる。実施例４の第２試料８４の第１距離Ｘ１およびｐ⁺型高濃度領域５１’のドーズ量以外の構成は、実施例４の第１試料８３と同様である。

これら実施例４の各第１，２試料８３，８４に対して、実施例２と同様にゲート正バイアスの初期状態時からの経時変動を第１，２測定点それぞれで観察し、第１，２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇの最大値を比較した結果を図１４に示す。図１４では、実施例２の結果（図１０参照）を「第１，２測定点」とし、実施例４の第１，２試料８３，８４の結果を「第１，２測定点（ドーズ量低減）」とした。

図１４に示す結果から、第２試料８４においては、第２測定点でのドレイン電流Ｉｄの電流量に対応するゲート正バイアスの初期状態時からの変動量ΔＶｇを、実施例２で最も低減効果が得られた−０．４Ｖ程度（符号７４の円で囲むデータ点の試料）から−０．０８５Ｖ〜０．０９８Ｖ程度まで低減することができることが確認された。

以上、説明したように、実施の形態４によれば、実施の形態３のｐ⁺型高濃度領域の条件を実施の形態２にかかる炭化珪素半導体装置の構成に適用した場合においても、実施の形態１，２と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図１５は、実施の形態５にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５には、図１の頂点Ｂ，Ｂ’を対頂点とする矩形枠で囲んだ、半導体基板１０のコーナー部付近における活性領域１と境界領域３との境界付近の状態を示す。半導体基板１０に対する頂点Ｂおよび頂点Ｂ’の位置は実施の形態１と同様である。図１５の切断線Ｄ−Ｄ’ における断面構造は、図５と同様である。図１６は、図１５の切断線Ｅ−Ｅ’における断面構造を示す断面図である。

実施の形態５にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、活性領域１から第１方向Ｘに外側へ延在するトレンチ２６がｐ⁺型高濃度領域５１にまで達していない点である。すなわち、トレンチ２６の端部は、第１方向Ｘにおいて、ｐ型ベース領域延在部２３’の、ｐ⁺型高濃度領域５１とｎ⁺型ソース領域２４とに挟まれた部分で終端している。活性領域１から第１方向Ｘに外側へトレンチ２６が延在する長さは種々変更可能であり、トレンチ２６がｐ⁺型高濃度領域５１に達しないように、トレンチ２６を第１方向Ｘに外側へ延在させた分だけ、ｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１１を長くすればよい。

実施の形態５にかかる炭化珪素半導体装置の構成に実施の形態４のｐ⁺型高濃度領域の条件を適用してもよい。

以上、説明したように、実施の形態５によれば、活性領域から第１方向に外側へ延在するトレンチの終端位置によらず、実施の形態１〜４と同様の効果を得ることができる。

（実施の形態６）
次に、実施の形態６にかかる炭化珪素半導体装置の構造について説明する。図１７は、実施の形態６にかかる炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１７には、図１の頂点Ｂ，Ｂ’を対頂点とする矩形枠で囲んだ、半導体基板１０のコーナー部付近における活性領域１と境界領域３との境界付近の状態を示す。半導体基板１０に対する頂点Ｂおよび頂点Ｂ’の位置は実施の形態１と同様である。図１５の切断線Ｃ−Ｃ’ における断面構造は、図４と同様である。図１８は、図１７の切断線Ｆ−Ｆ’における断面構造を示す断面図である。

実施の形態６にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｐ型ベース領域延在部２３’の、半導体基板１０のおもて面１３ａに露出された部分に第２ｐ⁺型コンタクト領域（第５半導体領域）２５’を配置した点である。具体的には、ｐ型ベース領域延在部２３’の、第１方向Ｘにおいてｐ⁺型高濃度領域５１とｎ⁺型ソース領域２４とに挟まれた部分、または、第２方向Ｙにおいてｐ⁺型高濃度領域５１と最も外側のトレンチ２６とに挟まれた部分、もしくはその両方の部分に、第２ｐ⁺型コンタクト領域２５’が選択的に設けられている。

図１７には、ｐ型ベース領域延在部２３’の、第２方向Ｙにおいてｐ⁺型高濃度領域５１と最も外側のトレンチ２６とに挟まれた部分にのみ、第１方向Ｘに所定間隔で点在する第２ｐ⁺型コンタクト領域２５’を設けた状態を示す。図示省略するが、ｐ型ベース領域延在部２３’の、第１方向Ｘにおいてｐ⁺型高濃度領域５１とｎ⁺型ソース領域２４とに挟まれた部分に第２ｐ⁺型コンタクト領域２５’を配置する場合、例えば活性領域１のｐ⁺型コンタクト領域（以下、第１ｐ⁺型コンタクト領域とする）２５と同じ所定間隔で、第１方向Ｘに第２ｐ⁺型コンタクト領域２５’を点在して配置すればよい。

第２ｐ⁺型コンタクト領域２５’は、ｐ⁺型高濃度領域５１に接していてもよい。第２ｐ⁺型コンタクト領域２５’の条件（不純物濃度や寸法等）は、第１ｐ⁺型コンタクト領域２５と同様である。第２ｐ⁺型コンタクト領域２５’は、境界領域３において層間絶縁膜２９を深さ方向Ｚに貫通する第３コンタクトホール２９ｃに露出されている。第３コンタクトホール２９ｃには、それぞれ異なる第２ｐ⁺型コンタクト領域２５’が露出される。第２ｐ⁺型コンタクト領域２５’は、第１ｐ⁺型コンタクト領域２５と同様、第３コンタクトホール２９ｃにおいて金属膜３０とのオーミック性を示すコンタクトを形成する。

ソース電極３１は、第３コンタクトホール２９ｃの内部の金属膜３０を介して第２ｐ⁺型コンタクト領域２５’に電気的に接続され、第２ｐ⁺型コンタクト領域２５’を介してｐ型ベース領域延在部２３’に電気的に接続されている。第２ｐ⁺型コンタクト領域２５’を設けることで、ドレイン電流Ｉｄの所定の電流量に対応するゲート電圧Ｖｇの初期状態時からの変動量ΔＶｇの低減効果が若干低くなるが、ｐ型ベース領域延在部２３’のｐ型不純物濃度が高くなり低抵抗化されるため、アバランシェ耐量を向上させることができる。このため、ドレイン電流Ｉｄの所定電流量に対応するゲート電圧Ｖｇの初期状態時からの変動量ΔＶｇと、アバランシェ耐量と、がともに所定値となるように、適宜、第２ｐ⁺型コンタクト領域２５’を配置すればよい。

実施の形態６の第２ｐ⁺型コンタクト領域の構成を実施の形態２〜５にかかる炭化珪素半導体装置の構成に適用してもよい。

以上、説明したように、実施の形態６によれば、ｐ型ベース領域延在部の、半導体基板のおもて面に露出された部分に第２ｐ⁺型コンタクト領域を配置した場合においても、実施の形態１〜５と同様の効果を得ることができる。また、実施の形態６によれば、ｐ型ベース領域延在部に第２ｐ⁺型コンタクト領域を設けることによってｐ型ベース領域延在部が低抵抗化される。これにより、オフ時にアバランシェ降伏によりエッジ終端領域から活性領域側へ向かって流れる正孔電流（以下、アバランシェ電流とする）を、第２ｐ⁺型コンタクト領域から第３コンタクトホールを介してソース電極へ向かう経路にも流すことができる。このため、アバランシェ耐量を向上させることができる。

（実施の形態７）
次に、実施の形態７にかかる炭化珪素半導体装置の構造について説明する。図１９は、実施の形態７にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態７にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、トレンチ２６’の一方の端部が活性領域１で終端している点である。例えば、第１方向Ｘにストライプ状に延在するトレンチ２６’の組が、第１方向Ｘに隣り合うように活性領域１に、互いに離して２組配置されていてもよい。

トレンチ２６’の一方の端部は活性領域１の例えば中央部で終端し、他方の端部は境界領域３で終端している。活性領域１の中央部は、ｐ⁺型高濃度領域で構成された無効領域４となっている。活性領域１の、無効領域４を除いた領域が有効領域である。無効領域４はＭＯＳＦＥＴとして機能しない領域であり、有効領域はＭＯＳＦＥＴとして機能する領域である。無効領域４のｐ⁺型高濃度領域の形成方法は、境界領域３のｐ⁺型高濃度領域と同様である。

トレンチ２６’の、活性領域１の内部で終端する一方の端部付近Ｈにおいても、実施の形態１と同様に、無効領域４のｐ⁺型高濃度領域はｎ⁺型ソース領域と離して配置されている。第１方向Ｘにおいて無効領域４のｐ⁺型高濃度領域からｎ⁺型ソース領域までの距離の条件は、第１方向Ｘにおいて境界領域３のｐ⁺型高濃度領域からｎ⁺型ソース領域までの第１距離と同様である。トレンチ２６’の、境界領域３で終端する他方の端部付近の構成は、実施の形態１と同様である。

実施の形態７のトレンチの構成を実施の形態２〜６にかかる炭化珪素半導体装置の構成に適用してもよい。

以上、説明したように、実施の形態７によれば、トレンチゲート構造を構成するトレンチの端部に、ｐ⁺型高濃度領域をｎ⁺型ソース領域と離して配置することで、実施の形態１〜６と同様の効果を得ることができる。

（実施例５）
次に、実施の形態３にかかる炭化珪素半導体装置のドレイン遮断電流（リーク電流）Ｉｄｓｓについて検証した。ドレイン遮断電流Ｉｄｓｓとは、ゲート−ソース間を短絡した状態（すなわちゲート電圧Ｖｇ＝０Ｖの状態）で、ソース−ドレイン電圧Ｖｄを印加したときのドレイン電流Ｉｄである。まず、上述した実施の形態３にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを作製した（以下、実施例５とする）。

実施例５は、第１距離Ｘ１を０．６μｍ程度に十分長くし、ｐ⁺型高濃度領域５１’のアルミニウムドーズ量を従来構造よりも低く６．４×１０¹⁴／ｃｍ²とし、ゲートしきい値電圧Ｖｔｈを３Ｖと低くした。この実施例５について、ゲート電圧Ｖｇを０Ｖとし、ソース−ドレイン電圧Ｖｄを６００Ｖとしたときのドレイン遮断電流Ｉｄｓｓを測定した。また、比較として、従来構造（図２１〜２５参照）についても、実施例５と同様の条件でドレイン遮断電流Ｉｄｓｓを測定した。

従来構造では、ドレイン遮断電流Ｉｄｓｓが時間経過とともに１００ｐＡ〜１００μＡと大きくばらつくことが確認された。それに対して、実施例５においては、ドレイン遮断電流Ｉｄｓｓの時間経過に伴う変動は１００ｐＡ〜１ｎＡ程度であった。すなわち、ｐ⁺型高濃度領域５１’のアルミニウムドーズ量を低くしたとしても、ドレイン遮断電流Ｉｄｓｓを問題にならないレベルまで小さくすることができることが確認された。

実施の形態４にかかる炭化珪素半導体装置についても実施例５と同様の効果が得られる。

（実施例６）
次に、上述した実施の形態２にかかる炭化珪素半導体装置のオフ時に発生するアバランシェ降伏によりエッジ終端領域２から活性領域１側へ向かって流れる正孔電流（アバランシェ電流）Ｉａｖの電流量について検証した。図２０は、実施例６の第１距離と規格化されたアバランシェ電流Ｉａｖ／Ｉ０（Ｉ０は定格電流）との関係を示す特性図である。図２０の横軸は第１方向Ｘにおけるｐ⁺型高濃度領域５１からｎ⁺型ソース領域２４までの第１距離Ｘ１’であり、縦軸は規格化アバランシェ電流Ｉａｖ／Ｉ０である。

まず、上述した実施の形態２にかかる炭化珪素半導体装置の構造を備えたトレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを複数作製した（以下、実施例６とする）。実施例６の各試料は、それぞれ第１距離Ｘ１を０μｍ、９．３５μｍおよび２６μｍとした。これら実施例６の各試料について、オフ時にアバランシェ降伏により発生するアバランシェ電流Ｉａｖを測定した。その結果を図２０に示す。図２０において第１距離Ｘ１’を０．０μｍとした試料は、従来構造に相当する。

図２０に示す結果から、実施例６においては、規格化アバランシェ電流Ｉａｖ／Ｉ０は、従来構造の３．１６（符号７５の円で囲むデータ点の試料）から２．８４（符号７６の円で囲むデータ点の試料）まで低減するが定格電流の２倍以上あり、実使用上問題にならないレベルである。

図示省略するが、実施の形態１，３〜７にかかる炭化珪素半導体装置についても実施例６と同様の効果が得られる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、トレンチゲート構造を有する例えばＩＧＢＴ等のＭＯＳ型炭化珪素半導体装置にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用であり、特にｎチャネル型炭化珪素半導体装置に適している。

１ 活性領域
２ エッジ終端領域
３ 境界領域
４ 無効領域
１０ 半導体基板
１１ ｎ^-型炭化珪素エピタキシャル層
１２ ｐ型炭化珪素エピタキシャル層
１３ 半導体基板のおもて面の段差
１３ａ， １３ａ' 半導体基板のおもて面
１３ｂ 半導体基板のおもて面の段差のステア
１３ｃ 半導体基板のおもて面の段差のコーナー部
２１ ｎ⁺型出発基板
２２ ｎ^-型ドリフト領域
２２' ｎ型ＪＦＥＴ領域
２３ ｐ型ベース領域
２３' ｐ型ベース領域延在部
２４ ｎ⁺型ソース領域
２５，２５' ｐ⁺型コンタクト領域
２６，２６' トレンチ
２７ ゲート絶縁膜
２８ ゲート電極
２９ 層間絶縁膜
２９ａ〜２９ｃ コンタクトホール
３０ 金属膜
３１ ソース電極
３２ ゲートパッド
３３ ドレイン電極
３７ トレンチ直下のｐ⁺型領域
３８ メサ領域のｐ⁺型領域
４０ ＪＴＥ構造
４１，４２ ＪＴＥ構造のｐ型領域
４３ ｎ型チャネルストッパー領域
４４ フィールド酸化膜
５１，５１' ｐ⁺型高濃度領域
５２ 導電層
５３ ゲートランナー
６１ 酸化膜
６１ａ ｐ⁺型コンタクト領域の形成領域
６１ｂ ｐ⁺型高濃度領域の形成領域
６２ イオン注入
ｔ１ トレンチ直下のｐ⁺型領域の厚さ
ｔ２ メサ領域ののｐ⁺型領域の厚さ
ｔ３ 境界領域のｐ⁺型高濃度領域の厚さ
ｔ１１ ｎ^-型炭化珪素エピタキシャル層の厚さ
ｔ１２ ｐ型炭化珪素エピタキシャル層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｘ１，Ｘ１'，Ｘ１１ 第１方向においてｐ⁺型高濃度領域からｎ⁺型ソース領域までの距離（第１距離）
Ｙ 半導体基板のおもて面に平行で、かつ第１方向と直交する方向（第２方向）
Ｙ１ 第２方向においてｐ⁺型高濃度領域から最も外側のトレンチまでの距離（第２距離）
Ｚ 深さ方向

Claims (14)

1. 第１主面および第２主面を有する第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
   前記活性領域の周囲を囲む終端領域と、
   前記半導体基板の一部をなし、前記半導体基板の前記第１主面を形成する第２導電型エピタキシャル層と、
   前記活性領域において、前記第２導電型エピタキシャル層の前記第１主面側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
   前記活性領域と前記終端領域との境界領域において、前記第２導電型エピタキシャル層の前記第１主面側の表面層に選択的に設けられた、前記第２導電型エピタキシャル層よりも不純物濃度の高い第２導電型の第２半導体領域と、
   前記第２導電型エピタキシャル層の、前記第１半導体領域および前記第２半導体領域を除いた部分である第２導電型の第３半導体領域と、
   前記半導体基板の、前記第２導電型エピタキシャル層を除いた部分である第１導電型の第４半導体領域と、
   前記第１半導体領域および前記第３半導体領域を貫通して前記第４半導体領域に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
   前記半導体基板の前記第２主面に設けられた第２電極と、
   を備え、
   前記第２半導体領域は、前記第１半導体領域と離して配置され、
   前記第２半導体領域と前記第１半導体領域との間において前記半導体基板の前記第１主面に、前記第２導電型エピタキシャル層の前記第３半導体領域の部分が露出されていることを特徴とする炭化珪素半導体装置。
2. 前記トレンチは、前記半導体基板の前記第１主面に平行な第１方向に直線状に延在し、
   前記第２半導体領域は、前記トレンチの端部付近において前記第１方向に前記第１半導体領域と離して配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 前記トレンチは、前記第１方向に前記活性領域から前記境界領域にまで延在するストライプ状に複数配置され、
   前記第１半導体領域は、隣り合う前記トレンチの間に配置され、
   前記第２半導体領域は、複数の前記トレンチのうち、前記半導体基板の前記第１主面に平行で、かつ前記第１方向と直交する第２方向に最も前記境界領域寄りの最外トレンチと離して配置され、
   前記第２半導体領域と前記最外トレンチとの間において前記半導体基板の前記第１主面に、前記第２導電型エピタキシャル層の前記第３半導体領域の部分が露出されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
4. 前記第３半導体領域の、前記半導体基板の前記第１主面に露出する部分は、前記境界領域に配置され、前記活性領域の周囲を囲むことを特徴とする請求項３に記載の炭化珪素半導体装置。
5. 前記第１方向において前記第２半導体領域から前記第１半導体領域までの第１距離は０．６μｍ以上であることを特徴とする請求項２に記載の炭化珪素半導体装置。
6. 前記第２方向において前記第２半導体領域から前記最外トレンチまでの第２距離は０．６μｍ以上であることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
7. 前記第１方向において前記第２半導体領域から前記第１半導体領域までの第１距離は９．３５μｍ以上であることを特徴とする請求項６に記載の炭化珪素半導体装置。
8. 前記トレンチは、前記半導体基板の前記第１主面に平行な第１方向に前記活性領域から前記境界領域にまで延在するストライプ状に複数配置され、
   前記第１半導体領域は、隣り合う前記トレンチの間に配置され、
   前記第２半導体領域は、複数の前記トレンチのうち、前記半導体基板の前記第１主面に平行で、かつ前記第１方向と直交する第２方向に最も前記境界領域寄りの最外トレンチと離して配置され、
   前記第２半導体領域と前記最外トレンチとの間において前記半導体基板の前記第１主面に、前記第２導電型エピタキシャル層の前記第３半導体領域の部分が露出されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
9. 前記第２方向において前記第２半導体領域から前記最外トレンチまでの第２距離は０．６μｍ以上であることを特徴とする請求項８に記載の炭化珪素半導体装置。
10. 前記第２半導体領域の不純物濃度は、６．４×１０¹⁴／ｃｍ²以下であることを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体装置。
11. 前記トレンチは、前記活性領域から前記境界領域にまで延在し、前記第２半導体領域よりも前記活性領域寄りの位置で終端していることを特徴とする請求項２に記載の炭化珪素半導体装置。
12. 前記第３半導体領域の、前記半導体基板の前記第１主面に露出する部分に選択的に設けられた、前記第３半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域をさらに備え、
    前記第３半導体領域は、前記第５半導体領域を介して前記第１電極に電気的に接続されていることを特徴とする請求項１〜１１のいずれか一つに記載の炭化珪素半導体装置。
13. 前記第５半導体領域は、前記第２導電型エピタキシャル層に第２導電型不純物がイオン注入されてなる拡散領域であることを特徴とする請求項１２に記載の炭化珪素半導体装置。
14. 前記第２半導体領域は、前記第２導電型エピタキシャル層に第２導電型不純物がイオン注入されてなる拡散領域であることを特徴とする請求項１〜１３のいずれか一つに記載の炭化珪素半導体装置。

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