JP2008016495A

JP2008016495A - 半導体装置の製造方法

Info

Publication number: JP2008016495A
Application number: JP2006183564A
Authority: JP
Inventors: Yoshifumi Ota; 敬文太田; Hideyuki Akanuma; 英幸赤沼
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-07-03
Filing date: 2006-07-03
Publication date: 2008-01-24

Abstract

【課題】製造工程数が少ない半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体層２０にマスク膜７１を形成する工程と、マスク膜７１をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１を形成するとともに、ＭＯＳトランジスタのオフセット領域４２を形成する工程と、マスク膜７１を除去する工程とを具備する。さらに、素子分離膜２５、ゲート電極４４、及びマスク膜をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１に位置するコレクタ領域３２を形成するとともに、ＭＯＳトランジスタのソース及びドレイン４２ａ，４５を形成する工程とを具備してもよい。
【選択図】図２

Description

本発明は、バイポーラトランジスタ及びＭＯＳトランジスタを同一の半導体基板上に形成する半導体装置の製造方法に関する。特に本発明は、製造工程数が少ない半導体装置の製造方法に関する。

図３は、バイポーラトランジスタ及びＭＯＳトランジスタを同一のシリコン基板１００上に形成した半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板１００は第１導電型（例えばＰ型）であり、シリコン基板１００上には第２導電型（例えばＮ型）のシリコン層１２０が形成されている。バイポーラトランジスタは第１導電型のベース領域１２１、第２導電型のコレクタ領域１３２、及び第２導電型のエミッタ領域１３３を有している。コレクタ領域１３２は、第１導電型のオフセット領域１３１の一部に形成されている。ＭＯＳトランジスタは第２導電型のウェル１４１、第１導電型のオフセット領域１４２、並びにソース及びドレインである第１導電型の不純物領域１４２ａ，１４５を有している。
特開平９−６９５７４号公報（図５〜図９）

上記したように、バイポーラトランジスタ及びＭＯＳトランジスタを同一の半導体基板上に形成する場合、多くの不純物領域を形成する必要があるため、多くの不純物導入工程が必要になる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造工程数が少ない半導体装置の製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板又は半導体層上に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板又は半導体層に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域を形成するとともに、ＭＯＳトランジスタのオフセット領域を形成する工程と、
前記第１のマスク膜を除去する工程とを具備する。

この半導体装置の製造方法によれば、前記バイポーラトランジスタのオフセット領域と、前記ＭＯＳトランジスタのオフセット領域を同一工程で形成している。従って、製造工程数を少なくすることができる。

前記第１のマスク膜を除去する工程の後に、前記半導体基板又は半導体層に素子分離膜を形成する工程と、前記半導体基板又は半導体層に、前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板又は前記半導体層上に第２のマスク膜を形成する工程と、前記素子分離膜、前記ゲート電極、及び前記第２のマスク膜をマスクとして前記半導体基板又は前記半導体層に第１導電型の不純物を導入することにより、前記バイポーラトランジスタのオフセット領域に位置するコレクタ領域を形成するとともに、前記ＭＯＳトランジスタのソース及びドレインを形成する工程とを具備してもよい。

以下、図面を参照して本発明の実施形態に係る半導体装置の製造方法について説明する。本方法によって製造される半導体装置は、同一のシリコン基板上にバイポーラトランジスタ及びＭＯＳトランジスタを有する。バイポーラトランジスタ及びＭＯＳトランジスタそれぞれは、オフセット領域を有する。

まず、図１（Ａ）に示すように、第１導電型（例えばＰ型）のシリコン基板１０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン基板１０に第１導電型の不純物を導入する。これにより、シリコン基板１０には第1導電型の埋込層１４ａ，１４ｂ，１４ｃが形成される。その後、レジストパターンを除去する。

次いで、シリコン基板１０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン基板１０に第２導電型（例えばＮ型）の不純物を導入する。これにより、シリコン基板１０には第２導電型の埋込層１１，１２が形成される。その後、レジストパターンを除去する。

次いで、シリコン基板１０上に第２導電型のシリコン層２０をエピタキシャル成長する。次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には第２導電型の拡散層２１，２２が形成される。拡散層２１，２２はそれぞれ埋込層１１，１２の一部上に位置しており、これら埋込層１１，１２に電気的に接続している。拡散層２１及び埋込層１１はバイポーラトランジスタのベースとして機能し、拡散層２２はＭＯＳトランジスタの基板電位を与える電極として機能する。

次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０には第１導電型の拡散層２４ａ，２４ｂ，２４ｃが形成される。拡散層２４ａ〜２４ｃは、それぞれ埋込層１４ａ〜１４ｃ上に位置しており、これら埋込層１４ａ〜１４ｃに電気的に接続している。拡散層２４ａ〜２４ｃ及び埋込層１４ａ〜１４ｃにより、シリコン基板１０及びシリコン層２０は、バイポーラトランジスタ及びＭＯＳトランジスタが形成される領域相互間が電気的に分離される。その後、レジストパターンを除去する。

次いで、図１（Ｂ）に示すように、シリコン層２０上にレジストパターン７０を形成し、レジストパターン７０をマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には、ＭＯＳトランジスタの２つのウェル４１が形成される。２つのウェル４１は相互に離間している。

その後、図２（Ａ）に示すように、レジストパターン７０を除去する。次いで、シリコン層２０上にレジストパターン７１を形成し、レジストパターン７１をマスクとしてシリコン層２０に第１導電型の不純物を導入する。不純物のドーズ量は、例えば１×１０^１３／ｃｍ^２である。これにより、シリコン層２０には、バイポーラトランジスタのオフセット領域３１、及びＭＯＳトランジスタのオフセット領域４２が形成される。オフセット領域４２は、２つのウェル４１の相互間を接続するように形成される。

その後、図２（Ｂ）に示すように、レジストパターン７１を除去する。次いで、シリコン層２０に窒化シリコン膜を有するマスク膜(図示せず)をＣＶＤ法により形成し、このマスク膜をマスクとしてシリコン層２０を熱酸化する。これにより、シリコン層２０には素子分離膜２５が形成される。その後、マスク膜を除去する。

次いで、シリコン層２０を熱酸化する。これにより、シリコン層２０にはＭＯＳトランジスタのゲート酸化膜４３が形成される。次いで、ゲート酸化膜４３を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜４３上にはＭＯＳトランジスタのゲート電極４４が形成される。ゲート電極４４は、ウェル４１とオフセット領域４２の境界を跨いでおり、ウェル４１の一部の上方及びオフセット領域４２の一部の上方それぞれに位置している。

次いで、図２（Ｃ）に示すように、素子分離膜２５、ゲート酸化膜４３、及びゲート電極４４を含む全面上にレジストパターン（図示せず）を形成し、このレジストパターン、素子分離膜２５、及びゲート電極４４をマスクとしてシリコン層２０の一部、オフセット領域３１の一部、及びウェル４１の一部に第１導電型の不純物を導入する。これにより、シリコン層２０の一部にはバイポーラトランジスタのエミッタ領域３３が形成され、オフセット領域３１の一部にはバイポーラトランジスタのコレクタ領域３２が形成され、ウェル４１の一部にはＭＯＳトランジスタのソースとなる不純物領域４５が形成され、オフセット領域４２の一部にはＭＯＳトランジスタのドレインとなる不純物領域４２ａが形成される。また、この工程において、埋込層１４ａ，１４ｂ，及び１４ｃの表層にも第１導電型の不純物が導入される。その後、レジストパターンを除去する。

次いで、素子分離膜２５、ゲート酸化膜４３、及びゲート電極４４を含む全面上にレジストパターン（図示せず）を形成し、このレジストパターン、素子分離膜２５、及びゲート電極４４をマスクとして、拡散層２１，２２の表層２１ａ，２２ａに第２導電型の不純物を導入する。これにより、バイポーラトランジスタのベースとして機能する拡散層２１の表層２１ａは、不純物濃度が高くなる。また、ＭＯＳトランジスタの基板で曲として機能する拡散層２２の表層２２ａも不純物濃度が高くなる。その後、レジストパターンを除去する。

以上、本発明の実施形態によれば、バイポーラトランジスタのオフセット領域とＭＯＳトランジスタのオフセット領域を同一の工程で形成している。このため、半導体装置の製造工程数を少なくすることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えばシリコン層２０に、さらにＤＭＯＳトランジスタを形成しても良い。また、例えば上記した実施形態では、シリコン基板１０上にシリコン層２０を形成し、このシリコン層２０を用いて各トランジスタを形成したが、シリコン層２０を設けずにシリコン基板１０にオフセット領域を有するバイポーラトランジスタ及びオフセット領域を有するＭＯＳトランジスタを形成する場合においても、本発明を適用することができる。

（Ａ）及び（Ｂ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。（Ａ）〜（Ｃ）は図１の次の工程を説明する為の断面図。バイポーラトランジスタ及びＭＯＳトランジスタを同一のシリコン基板１００に形成した半導体装置の構成を説明する為の断面図。

符号の説明

１０，１００…シリコン基板、１１，１２，１４ａ〜１４ｃ…埋込層、２０，１２０…シリコン層、２１，２２，２４ａ〜２４ｃ…拡散層、２５…素子分離膜、３１，４２，１３１，１４２…オフセット領域、３２，１３２…コレクタ領域、３３，１３３…エミッタ領域、４１，１４１…ウェル、４２ａ，４５，１４２ａ，１４５…不純物領域、４３…ゲート酸化膜、４４…ゲート電極、７０，７１…レジストパターン

Claims

半導体基板又は半導体層上に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板又は半導体層に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域を形成するとともに、ＭＯＳトランジスタのオフセット領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
を具備する半導体装置の製造方法。
前記第１のマスク膜を除去する工程の後に、
前記半導体基板又は半導体層に素子分離膜を形成する工程と、
前記半導体基板又は半導体層に、前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板又は前記半導体層上に第２のマスク膜を形成する工程と、
前記素子分離膜、前記ゲート電極、及び前記第２のマスク膜をマスクとして前記半導体基板又は前記半導体層に第１導電型の不純物を導入することにより、前記バイポーラトランジスタのオフセット領域に位置するコレクタ領域を形成するとともに、前記ＭＯＳトランジスタのソース及びドレインを形成する工程と、
を具備する請求項１に記載の半導体装置の製造方法。