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JP2003108074A - 表示装置及びそれを用いた電子機器 - Google Patents

表示装置及びそれを用いた電子機器

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JP2003108074A
JP2003108074A JP2001305778A JP2001305778A JP2003108074A JP 2003108074 A JP2003108074 A JP 2003108074A JP 2001305778 A JP2001305778 A JP 2001305778A JP 2001305778 A JP2001305778 A JP 2001305778A JP 2003108074 A JP2003108074 A JP 2003108074A
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JP
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signal
signal line
video signal
drive circuit
circuit
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Jun Koyama
潤 小山
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 本発明は、低消費電力で動作可能な表示装置
を提供することを課題とする。 【解決手段】 多階調表示を行う場合と、階調数を減ら
した表示を行う場合のそれぞれに応じた、構成の異なる
信号線駆動回路（第１の信号線駆動回路、第２の信号線
駆動回路）を設ける。それらの信号線駆動回路を使い分
けることによって表示を行う。表現する階調数に応じた
構成の信号線駆動回路を用い表示を行うので、表示装置
は余分な電力の消費を避けることができる。更に、走査
線駆動回路として、デコーダを用い、画素行を任意の順
に選択する。これによって、１画面中で、第１の信号線
駆動回路によって表示を行う部分と、第２の信号線駆動
回路によって表示を行う部分とを設定することができ
る。こうして、多階調表示が必要な部分と、階調数を減
らした表示で十分な部分とを、１画面中で選択し、効果
的に消費電力を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁表面上に発光
素子が設けられた表示装置に関する。特に、マトリクス
状に複数の画素が配置され、各画素毎にスイッチング素
子が配置されたアクティブマトリクス型の表示装置に関
する。また、前記表示装置を応用した電子機器に関す
る。
【０００２】
【従来の技術】複数の画素を有し、前記複数の画素毎に
スイッチング素子及び発光素子を配置した、アクティブ
マトリクス型表示装置が注目されている。
【０００３】ここでは、各画素に発光素子として、ＯＬ
ＥＤ（Organic Light Emitting Diode）素子を配置した
ＯＬＥＤ表示装置の例を示す。
【０００４】なお本明細書中において、ＯＬＥＤ素子と
は、陽極と、陰極と、陽極と陰極に間に挟まれた有機化
合物層とを有する構成である。陽極と陰極がそれぞれ第
１の電極及び第２の電極に対応し、これらの電極間に電
圧を印加することによって、ＯＬＥＤ素子は発光する。
【０００５】有機化合物層は通常、積層構造である。代
表的には、コダック・イーストマン・カンパニーのTang
らが提案した「正孔輸送層／発光層／電子輸送層」とい
う積層構造が挙げられる。また他にも、陽極上に正孔注
入層／正孔輸送層／発光層／電子輸送層、または正孔注
入層／正孔輸送層／発光層／電子輸送層／電子注入層の
順に積層する構造でも良い。発光層に対して蛍光性色素
等をドーピングしても良い。
【０００６】本明細書において陰極と陽極の間に設けら
れる全ての層を総称して有機化合物層と呼ぶ。よって上
述した正孔注入層、正孔輸送層、発光層、電子輸送層、
電子注入層等は、全て有機化合物層に含まれる。
【０００７】上記構造でなる有機化合物層に、一対の電
極（陽極及び陰極）から所定の電圧をかけると、発光層
においてキャリアの再結合が起こって発光する。なお本
明細書においてＯＬＥＤ素子を発光させることを、ＯＬ
ＥＤ素子を駆動させると呼ぶ。
【０００８】なお、本明細書中においては、ＯＬＥＤ素
子は、一重項励起子からの発光（蛍光）を利用するもの
でも、三重項励起子からの発光（燐光）を利用するもの
でも、どちらでも良い。
【０００９】また、ＯＬＥＤ素子の有機化合物層として
は、低分子材料、高分子材料、中分子材料のいずれの材
料であってもよい。
【００１０】なお、本明細書中において、中分子材料と
は、昇華性を有さず、連鎖する分子の長さが、１０μｍ
以下のものとする。
【００１１】ＯＬＥＤ表示装置は、応答性に優れ、低電
圧で動作し、また視野角が広い等の利点を有するため、
次世代のフラットパネルディスプレイとして注目されて
いる。
【００１２】図７は、アクティブマトリクス型のOLED表
示装置の構成を示す模式図である。
【００１３】なお本明細書中において、表示装置に入力
するビデオ信号は、デジタルの信号（以下、デジタルビ
デオ信号と表記する）であるとする。
【００１４】図７において、表示装置は、複数のマトリ
クス状に配置された画素を有する画素部７０４と、信号
線駆動回路７０１と、走査線駆動回路７０３と、信号制
御回路７０２とを有している。
【００１５】なお、信号制御回路７０２は、画素部７０
４が形成された基板上に一体形成されていても良いし、
単結晶ＩＣ基板上等に形成され、画素部７０４が形成さ
れた基板上に実装されていてもよい。
【００１６】表示装置外部より入力されたデジタルビデ
オ信号（ビデオ信号）は、信号制御回路７０２によって
一旦記憶される。その後、デジタルビデオ信号は信号制
御回路７０２より読み出され、信号線駆動回路７０１に
入力される。
【００１７】信号線駆動回路７０１は、デジタルビデオ
信号を取り込み、画素部７０４に設けられた複数の信号
線に映像信号を出力する。また、走査線駆動回路７０３
は、画素部７０４に設けられた複数の走査線に信号を入
力する。
【００１８】複数の走査線に入力された信号によって特
定の画素行が選択される。ここで、画素行が選択される
とは、ある画素行において、各信号線に出力された映像
信号が各画素に入力可能な状態となることを示すものと
する。
【００１９】こうして、信号線駆動回路７０１及び走査
線駆動回路７０３により、各画素に入力された映像信号
によって、各画素の発光素子の発光が制御される。
【００２０】なお、映像信号は、アナログ信号であって
もよいし、デジタル信号であってもよいとする。更に、
映像信号は、電圧の信号であっても良いし、電流の信号
であってもよいとする。
【００２１】アナログの映像信号が入力される場合、各
画素の発光素子は、入力されたアナログの映像信号に応
じた輝度で発光し、階調を表現する。
【００２２】一方、デジタルの映像信号が入力された画
素においては、発光素子の発光状態または非発光状態が
選択される。この際、各画素において、発光状態が選択
される時間を制御することによって階調を表現する（時
間階調方式）。または、各画素において、発光状態とな
る面積を制御することによって階調表現する（面積階調
方式）。
【００２３】図７における信号線駆動回路７０１及び信
号制御回路７０２の構成例を、以下に説明する。
【００２４】図８は、図７における信号線駆動回路７０
１及び信号制御回路７０２の構成を示すブロック図であ
る。
【００２５】図８において、信号線駆動回路７０１は、
映像信号としてアナログの信号を出力する構成とする。
【００２６】なお、信号線駆動回路７０１に入力される
デジタルビデオ信号は、６ビットの信号である例を示
す。また、６ビットのデジタルビデオ信号は、各ビット
毎に、６本の配線（VD１、VD2、VD３、VD４、VD５、VD
６）より、信号制御回路７０２から入力されるものとす
る。ここで、デジタルビデオ信号の第ｐ（ｐは１〜６の
自然数）位のビットが入力される配線を、VDｐで示す。
【００２７】図６に、信号線駆動回路７０１に配線ＶＤ
１〜ＶＤ６より入力されるデジタルビデオ信号の並び順
を示す。なお図６において、ＳＤ（ｉ，ｊ）＿ｇは、第
ｉ行ｊ列の画素の第ｇ位ビットの信号を示すものとす
る。
【００２８】期間ＴＡ（１，１）において、各配線ＶＤ
１〜ＶＤ６に同時に、信号ＳＤ（１，１）＿１〜ＳＤ
（１，１）＿６が入力される。こうして期間ＴＡ（１，
１）において、第１行１列の画素の６ビット分の信号が
配線ＶＤ１〜ＶＤ６に入力される。同様の動作を、全て
の期間ＴＡ（１，１）〜ＴＡ（ｙ，ｘ）において行うこ
とによって、全画素に対応する６ビット分の信号が、配
線ＶＤ１〜ＶＤ６に入力される。
【００２９】なお、表示装置は、ｙ行ｘ列の画素を有す
るものとする。
【００３０】また図８中、信号制御回路７０２は、ＣＰ
Ｕ８０１と、フレームメモリＡ８０３とフレームメモリ
Ｂ８０４と、フレームメモリＡ８０３とフレームメモリ
Ｂ８０４への信号の書き込み及び読み出しを制御するメ
モリコントローラ８０５と、信号線駆動回路７０１及び
走査線駆動回路７０３に入力するクロック信号等の制御
信号を出力するディスプレイコントローラ８０２とを有
する。
【００３１】フレームメモリA８０３及びフレームメモ
リB８０４は、それぞれ１画面分のデジタルビデオ信号
を記憶可能な容量を有するものとする。
【００３２】表示装置に入力されたデジタルビデオ信号
は、ＣＰＵ８０１及びメモリコントローラ８０５の信号
に応じて、一旦フレームメモリＡ８０３に記憶される。
フレームメモリＡ８０３に記憶されたデジタルビデオ信
号が、ＣＰＵ８０１及びメモリコントローラ８０５の信
号によって各ビット毎に読み出され、配線VD１〜VD６に
出力される。
【００３３】なお、フレームメモリＡ８０３に記憶され
たデジタルビデオ信号が読み出されている間、フレーム
メモリＢ８０４には、次の１画面分のデジタルビデオ信
号が順に記憶されている。このように、フレームメモリ
Ａ８０３とフレームメモリＢ８０４を交互に用いる。こ
うして、効率よくデジタルビデオ信号の記憶及び読み出
しを行うことができる。
【００３４】信号線駆動回路７０１に入力されたデジタ
ルビデオ信号は、シフトレジスタ５０１のサンプリング
パルスによって、第１のラッチ回路５０２に保持され
る。第１のラッチ回路５０２において、１画素行分のデ
ジタルビデオ信号が保持されると、第２のラッチ回路５
０３にラッチパルスが入力される。こうして、第２のラ
ッチ回路５０３は、第１のラッチ回路５０２に保持され
た１画素行分のデジタル映像信号を一斉に保持する。
【００３５】第２のラッチ回路５０３に保持されたデジ
タルビデオ信号は、Ｄ／Ａ変換回路５０４に入力され
る。Ｄ／Ａ変換回路５０４に入力されたデジタルビデオ
信号は、アナログ信号に変換され、映像信号として各信
号線Ｓ１〜Ｓｘに出力される。
【００３６】図８に示した構成の信号線駆動回路７０１
の回路の例を、図５の回路図に示す。図５において、図
８と同じ部分は同じ符号を用いて示し説明は省略する。
【００３７】図５において、第１の信号線S１に対応す
る、第１のラッチ回路５０２の一部５０２＿１、第２の
ラッチ回路５０３の一部５０３＿１、及びＤ／Ａ変換回
路５０４の一部５０４＿１のみを代表で示す。
【００３８】シフトレジスタ５０１は、クロックパルス
S＿CLK及びクロックパルスの極性が反転した反転クロッ
クパルスS＿CLKBが入力されている。シフトレジスタ５
０１は、スタートパルスS＿SPが入力されると、配線５
１１＿１〜５１１＿ｘにサンプリングパルスを出力す
る。
【００３９】シフトレジスタ５０１から出力されるサン
プリングパルスが配線５１１＿１に入力されると、第１
のラッチ回路の一部の５０２＿１が有する各ブロック５
０２ａ＿１〜５０２ａ＿６はそれぞれ、配線VD１〜VD６
に入力されたデジタルビデオ信号を保持する。
【００４０】サンプリングパルスが配線５１１＿１〜５
１１＿ｘまで順に入力され、第１のラッチ回路５０２
が、１画素行分のデジタル映像信号を保持する。
【００４１】その後、ラッチパルスLP及びラッチパルス
LPの極性が反転した反転ラッチパルスLPBが第２のラッ
チ回路５０３に入力される。すると、第２のラッチ回路
の一部５０３＿１のブロック５０３ａ＿１〜５０３ａ＿
６はそれぞれ、第１のラッチ回路の一部５０２＿１のブ
ロック５０２ａ＿１〜５０２ａ＿６に保持されたデジタ
ルビデオ信号を一斉に保持する。
【００４２】第２のラッチ回路の一部５０３＿１に保持
された６ビットのデジタルビデオ信号は、配線Ｓ1d＿１
〜Ｓ1d＿６を介してＤ／Ａ変換回路５０４＿１に入力さ
れ、アナログ信号に変換されて信号線S１に出力され
る。
【００４３】同様の動作が、全ての信号線S１〜Sｘに対
応する第２のラッチ回路５０３及びＤ／Ａ変換回路５０
４において行われる。こうして、全ての信号線S１〜Sｘ
に映像信号が出力される。
【００４４】なお、第２のラッチ回路５０３が１画素行
分のデジタルビデオ信号を保持すると、第１のラッチ回
路５０２は、次の画素行分のデジタルビデオ信号を保持
を開始する。
【００４５】同様の動作を、全ての画素行に対応するデ
ジタルビデオ信号について行い、全画素分の第６ビット
のデジタル映像信号を出力する。
【００４６】こうして、１画面分のアナログの映像信号
の信号線Ｓ１〜Ｓｘへの出力が終了する。
【００４７】ここで、表示装置は、低消費電力で動作す
ることが望まれる。特に、携帯情報機器に搭載する表示
装置は、低消費電力が強く望まれている。
【００４８】また、表示装置が表示する画像は、常に多
階調表示が必要とは限らない。例えば、携帯電話等の待
受画面では、階調数を少なくした表示で十分である。
【００４９】そのため使用者の設定に応じて、表示装置
に入力されるデジタルビデオ信号のうち、階調表示に用
いるビット数を減らし、表示装置の消費電力と低減する
試みがなされている。
【００５０】以下に、図５で示した信号線駆動回路にお
いて、階調表示に用いるビット数を減らして動作させる
際の駆動方法の例を示す。
【００５１】なおここでは、上位２ビットのデジタルビ
デオ信号を用いて階調を表現する場合の例を示す。
【００５２】デジタルビデオ信号は、配線ＶＤ１〜ＶＤ
６より信号線駆動回路に入力される。しかし、Ｄ／Ａ変
換回路５０４において、配線ＶＤ１及びＶＤ２に入力さ
れる、上位２ビットの信号のみを用いてＤ／Ａ変換を行
い、アナログ信号を出力する構成とする。
【００５３】例えば、Ｄ／Ａ変換回路５０４が、それぞ
れ階調に応じた電圧に設定された、複数の階調電源線を
有する構成の場合を例にする。上位２ビットのデジタル
ビデオ信号を用いて輝度を表現する場合には、階調表現
に用いない下位４ビットの信号に対応する階調電源線へ
の電圧の供給を、停止する。
【００５４】このように、階調表示に用いるデジタルビ
デオ信号のビット数を少なくした表示を行うことができ
る。
【００５５】また、上記駆動方法の例において、更に、
信号制御回路のフレームメモリからのデジタルビデオ信
号の読み出しを、上位２ビット分のみにする。この駆動
方法によって、信号制御回路におけるフレームメモリの
読み出し操作の回数を減らすことができる。
【００５６】このように、階調表示に用いるデジタルビ
デオ信号のビット数を少なくした表示を行うことができ
る。
【００５７】
【発明が解決しようとする課題】従来例において図５、
図７、図８で示したような信号線駆動回路７０１を有す
る表示装置では、階調数を減らして表示を行う場合にお
いても、信号線駆動回路７０１が有するシフトレジスタ
５０１は、同じ周波数で動作する。
【００５８】また、信号線駆動回路７０１が有する第１
のラッチ回路５０２及び第２のラッチ回路５０３は、階
調表示に用いない下位ビットに対応するブロックも、シ
フトレジスタからのサンプリングパルスや、ラッチパル
スに応じて、通常の６ビットの階調表現の際と同様に動
作する。
【００５９】そのため、階調数を減らし階調表示を行っ
ている場合の消費電力は、６ビットの階調表示を行って
いる場合の消費電力と比較して、大幅には低減すること
ができないといった問題がある。
【００６０】そこで、本発明は、低消費電力で動作可能
な表示装置を提供することを課題とする。
【００６１】
【課題を解決するための手段】上述した従来技術の課題
を解決するために、本発明においては以下の手段を講じ
た。
【００６２】本発明の表示装置は、ｎビットのデジタル
ビデオ信号を入力し、画素部に映像信号を出力する第１
の信号線駆動回路と、ｍ（ｍは、ｎより小さな自然数）
のデジタルビデオ信号を入力し、画素部に映像信号を出
力する第２の信号線駆動回路とをそれぞれ有する。
【００６３】例えば、第１の信号線駆動回路は、画素部
のマトリクス状に配置された複数の画素１行分に対応す
る、ｎビットのデジタル映像信号を保持する構成とす
る。また、第２の信号線駆動回路は、画素部のマトリク
ス状に配置された複数の画素１行分に対応する、ｍビッ
トのデジタル映像信号を保持する構成をする。
【００６４】または、第２の信号線駆動回路の駆動周波
数を、第１の信号線駆動回路の駆動周波数より小さくす
る。
【００６５】このように、多階調表示を行う場合と、階
調数を減らした表示を行う場合のそれぞれに応じた、構
成の異なる信号線駆動回路を設ける。
【００６６】また、第１の信号線駆動回路と複数の信号
線の接続と、第２の信号線駆動回路と複数の信号線の接
続とを、切り替える構成とする。
【００６７】こうして、第１の信号線駆動回路と第２の
信号線駆動回路を使い分けることによって、表示をおこ
なう。
【００６８】上記構成によって、表現する階調数に応じ
た構成の信号線駆動回路を用い表示を行うので、表示装
置は余分な電力の消費を避けることができる。
【００６９】なお、信号制御回路のフレームメモリから
のデジタルビデオ信号の読み出し操作も、多階調表示を
行う場合と、階調数を減らした表示を行う場合のそれぞ
れに応じて変化させる。
【００７０】例えば、信号制御回路は、前記ビデオ信号
のｎビット分の信号を保持し、前記保持されたｎビット
分の信号を順に読み出し、前記ｎビットのデジタルビデ
オ信号として出力する手段と、前記ビデオ信号のｍビッ
ト分の信号を保持し、前記保持されたｍビット分の信号
を順に読み出し、前記ｍビットのデジタルビデオ信号と
して出力する手段と、前記第１の信号線駆動回路への前
記ｎビットのデジタルビデオ信号の出力と、前記第２の
信号線駆動回路への前記ｍビットのデジタルビデオ信号
の出力とを選択する手段とを有する構成とする。
【００７１】更に、走査線駆動回路は、複数の画素に信
号を入力する複数の走査線を、任意の順に選択可能な構
成とする。つまり、走査線駆動回路は、画素部のマトリ
クス状に配置された複数の画素の各画素行を、任意の順
に選択可能な構成とする。
【００７２】例えば、走査線駆動回路として、デコーダ
を用いる。
【００７３】こうして、画素行を任意の順に選択する。
これによって、１画面中で、第１の信号線駆動回路によ
って表示を行う部分と、第２の信号線駆動回路によって
表示を行う部分とを選択可能な構成とする。
【００７４】こうして、多階調表示が必要な部分と、階
調数を減らした表示で十分な部分とを、１画面中で選択
し、効果的に消費電力を低減することができる。
【００７５】なお、複数の画素のうち、第１の信号線駆
動回路または第２の信号線駆動回路と、走査線駆動回路
とによって、映像信号が入力される画素を任意に設定可
能な構成とする。
【００７６】こうして、表示が必要な部分と、表示を行
わない部分とを、１画面中で選択し、効果的に消費電力
を低減することができる。
【００７７】本発明の表示装置の画素部を構成する、マ
トリクス状に配置された複数の画素は、それぞれ発光素
子を有する。
【００７８】ここで、複数の画素は、エリアカラー方式
で配置されていてもよい。
【００７９】なお、本明細書では、発光素子とは、流れ
る電流に応じた輝度で発光する素子や、印加された電圧
に応じた輝度で発光する素子を示すものとする。
【００８０】発光素子としては、OLED（Organic Light
Emitting Diode）素子や、電界放出（FE:Field Emissio
n）素子及びMIM（Metal-Insulator-Metal）型素子に代
表される電子源素子を用いた素子等が挙げられる。
【００８１】なお、本明細書中では、電界効果によって
電子を放出する素子を、電子源素子と呼ぶ。なお、電子
源素子は、蛍光体等の発光体を組み合わせて、発光素子
と呼ぶことにする。
【００８２】なお、本発明は、上記構成の表示装置を用
いた電子機器であってもよい。
【００８３】
【発明の実施の形態】本発明の実施の形態について、以
下に説明する。
【００８４】本発明の表示装置のブロック図を、図１に
示す。
【００８５】なお、本実施の形態では、画素の信号線に
入力する映像信号は、アナログ信号である例を示す。
【００８６】図１において、表示装置１００は、画素部
１０５の周辺に、走査線駆動回路１０３と、第１の信号
線駆動回路１０１と、第２の信号線駆動回路１０２と、
信号制御回路１０４と、切り換え回路１１０ａと１１０
ｂとを有する。
【００８７】なお、信号制御回路１０４は、画素部１０
５が形成された基板上に一体形成されていても良いし、
単結晶ＩＣ基板上等に形成され、画素部１０５が形成さ
れた基板上に実装されていてもよい。
【００８８】本実施の形態では、第１の信号線駆動回路
１０１は、６ビットのデジタルビデオ信号が入力され、
入力された６ビットのデジタルビデオ信号を対応するア
ナログ信号に変換して信号線の出力する回路とする。ま
た、第２の信号線駆動回路１０２は、上位１ビットのデ
ジタルビデオ信号が入力され、入力された上位１ビット
のデジタルビデオ信号を対応するアナログ信号に変換し
て信号線の出力する回路とする。
【００８９】第１の信号線駆動回路１０１の構成及び駆
動方法は、従来例において図５に示した構成と同じにす
ることができる。ここでは、説明は省略する。
【００９０】ただし、本実施の形態の第１の信号線駆動
回路１０１の出力は、図５では図示されていないが、切
り換え回路１１０ａを介して、画素部１０５の信号線S
１〜Sｘに出力される。
【００９１】第２の信号線駆動回路１０２の構成を、図
２に示す。なお図２において、図５と同じ部分は同じ符
号を用いて示す。
【００９２】第２の信号線駆動回路１０２は、シフトレ
ジスタ５０１と、第１のラッチ回路５０２と、第２のラ
ッチ回路５０３と、Ｄ／Ａ変換回路５０４とを有する。
【００９３】図２において、第１の信号線S１に対応す
る第１のラッチ回路５０２の一部５０２ａ、第２のラッ
チ回路５０３の一部５０３ａ及びＤ／Ａ変換回路５０４
の一部５０４ａのみを代表で示す。
【００９４】図２の構成の第２の信号線駆動回路の駆動
方法について、以下に説明する。
【００９５】シフトレジスタ５０１は、クロックパルス
S＿CLK２及びクロックパルスの極性が反転した反転クロ
ックパルスS＿CLKB２が入力されている。シフトレジス
タ５０１は、スタートパルスS＿SP２が入力されると、
配線５１１＿１〜５１１＿ｘにサンプリングパルスを出
力する。
【００９６】シフトレジスタ５０１から出力されるサン
プリングパルスが配線５１１＿１に入力されると、第１
のラッチ回路の一部の５０２ａは、配線VD2１に入力さ
れた上位１ビットのデジタルビデオ信号を保持する。
【００９７】サンプリングパルスが配線５１１＿１〜５
１１＿ｘまで順に入力され、第１のラッチ回路５０２
が、１画素行分のデジタル映像信号を保持する。
【００９８】その後、ラッチパルスLP２及びラッチパル
スLP２の極性が反転した反転ラッチパルスLPB２が第２
のラッチ回路５０３に入力される。すると、第２のラッ
チ回路５０３の一部５０３ａは、第１のラッチ回路の一
部５０２ａに保持されたデジタルビデオ信号を保持す
る。
【００９９】第２のラッチ回路５０３の一部５０３ａに
保持された１ビットのデジタルビデオ信号は、Ｄ／Ａ変
換回路５０４ａに入力され、対応する映像信号に変換さ
れて信号線S１に出力される。
【０１００】同様の動作が、全ての信号線S１〜Sｘに対
応する第２のラッチ回路５０３ａ及びＤ／Ａ変換回路５
０４ａにおいて行われる。こうして、全ての信号線S１
〜Sｘに映像信号が出力される。
【０１０１】なお、第２のラッチ回路５０３が１画素行
分のデジタルビデオ信号を保持すると、第１のラッチ回
路５０２は、次の画素行分のデジタルビデオ信号を保持
を開始する。
【０１０２】同様の動作を、全ての画素行に対応するデ
ジタルビデオ信号について行い、全画素分の第１ビット
に対応する映像信号を出力する。
【０１０３】こうして、１画面分のデジタル映像信号の
出力が終了する。
【０１０４】ただし、本実施の形態の第２の信号線駆動
回路１０２の出力は、図２では図示されていないが、切
り換え回路１１０ｂを介して、画素部１０５の信号線S
１〜Sｘに出力される。
【０１０５】このように、第１の信号線駆動回路１０１
と、第２の信号線駆動回路１０２を、それぞれ表現する
階調数を応じた構成とする。
【０１０６】切り換え回路１１０ａ及び切り換え回路１
１０ｂによって、第１の信号線駆動回路１０１の出力を
信号線Ｓ１〜Ｓｘに出力するか、第２の信号線駆動回路
１０２の出力を信号線Ｓ１〜Ｓｘに出力するかが選択さ
れる。
【０１０７】こうして、第１の信号線駆動回路１０１と
第２の信号線駆動回路１０２を使い分けることによっ
て、表示装置は余分な電力の消費を避けることができ
る。
【０１０８】次に、図１に示した信号制御回路１０４の
詳細な構成について説明する。
【０１０９】図３は、信号制御回路１０４の構成を示す
ブロック図である。
【０１１０】信号線駆動回路１０４は、ＣＰＵ３０１
と、フレームメモリＡとフレームメモリＢと、フレーム
メモリＡとフレームメモリＢへの信号の書き込み及び読
み出しを制御するメモリコントローラ３０３と、信号線
駆動回路及び走査線駆動回路に入力する制御信号を出力
するディスプレイコントローラ３０２とを有する。
【０１１１】フレームメモリＡ及びフレームメモリＢ
は、それぞれ１画面分のデジタルビデオ信号を記憶可能
な容量を有するものとする。
【０１１２】メモリコントローラ３０３は、階調制限回
路３０３ａと、メモリＲ／Ｗ回路３０３ｃと、基準発振
回路３０３ｂと、可変分周回路３０３ｄと、ｘカウンタ
３０３ｅと、ｙカウンタ３０３ｆと、ｘデコーダ３０３
ｇと、ｙデコーダ３０３ｈとを有する。
【０１１３】また、ディスプレイコントローラ３０２
は、基準クロック発生回路３０２ａと、可変分周回路３
０２ｂと、水平クロック発生回路３０２ｃと、垂直クロ
ック発生回路３０２ｄとを有している。
【０１１４】ここで、信号制御回路１０４の駆動方法を
説明する。
【０１１５】始めに、メモリコントローラ３０３の動作
について説明する。
【０１１６】ＣＰＵ３０１からの信号が入力された階調
制限回路３０３ａは、表現する階調に応じて信号を出力
する。階調制限回路３０３ａの出力信号は、メモリ（フ
レームメモリＡまたはフレームメモリＢ）におけるデジ
タルビデオ信号の読み書きを制御するメモリＲ／Ｗ回路
３０３ｃに信号を入力される。こうして、メモリＲ／Ｗ
回路３０３ｃは、表現する階調数に対応してメモリにお
けるデジタルビデオ信号の読み書きを制御する、メモリ
Ｒ／Ｗ信号を出力する。
【０１１７】またＣＰＵ３０１からの信号は同時に、基
準発振回路３０３ｂに入力される。基準発振回路３０３
ｂの信号は、可変分周回路３０３ｄに入力される。可変
分周回路３０３ｄは、階調制御回路３０３ａの信号によ
り、出力する信号の周波数を変える。可変分周回路３０
３ｄが出力した信号は、ｘカウンタ３０３ｅ及びｙカウ
ンタ３０３fに入力される。ｘカウンタ３０３ｅの信号
によって、ｘデコーダ３０３ｇは、メモリのｘアドレス
（メモリｘアドレス）を指定する。また、ｙカウンタ３
０３fの信号によって、ｙデコーダ３０３ｈは、メモリ
のｙアドレス（メモリｙアドレス）を指定する。
【０１１８】こうして、表示装置に入力されたデジタル
ビデオ信号は、ＣＰＵ３０１の信号及びメモリコントロ
ーラ３０３が出力する、メモリＲ／Ｗ信号、メモリｘア
ドレス及びメモリｙアドレスによって、一旦フレームメ
モリＡに記憶される。
【０１１９】その後、フレームメモリＡに記憶されたデ
ジタルビデオ信号は、ＣＰＵ３０１の信号及びメモリコ
ントローラ３０３が出力する、メモリＲ／Ｗ信号、メモ
リｘアドレス及びメモリｙアドレスによって、各ビット
毎に読み出される。
【０１２０】なお、フレームメモリＡに記憶されたデジ
タルビデオ信号が読み出されている間、フレームメモリ
Ｂには、次の１画面分のデジタルビデオ信号が順に記憶
されている。このように、フレームメモリＡとフレーム
メモリＢを交互に用いる。こうして、効率よくデジタル
ビデオ信号の記憶及び読み出しを行うことができる。
【０１２１】上記構成のメモリコントローラ３０３によ
って、６ビットの表示を選択された場合は、図６に示し
たような、６ビットのデジタルビデオ信号をビット毎に
並べた信号を、配線ＶＤ１〜ＶＤ６に出力している。
【０１２２】一方、１ビットの表示を選択された場合
は、ＣＰＵ３０１よりメモリコントローラ３０３に入力
される信号によって、メモリＲ／Ｗ信号、メモリｘアド
レス、メモリｙアドレスを変化させる。こうして、メモ
リへのデジタルビデオ信号の書き込みを、１ビット分の
みにする。また、メモリからのデジタルビデオ信号の読
み出しも１ビット分のみにする。こうして、配線ＶＤ2
１に１ビットのデジタルビデオ信号を出力している。
【０１２３】上記メモリコントローラ３０３の構成によ
って、階調数を少なくした表示を行う場合には、メモリ
（フレームメモリＡやフレームメモリＢ）へのデジタル
ビデオ信号の記憶及び読み出しの操作を少なくし、信号
制御回路１０４の消費電力を小さくすることが可能であ
る。
【０１２４】また、ディスプレイコントローラ３０２
は、ＣＰＵ３０１よりクロック信号、水平周期信号、垂
直周期信号、階調コントロール信号が入力される。クロ
ック信号は基準クロック発生回路３０２ａに入力され、
基準クロックを出力する。出力された基準クロックは、
可変分周回路３０２ｂに入力される。可変分周回路３０
２ｂでは、入力された基準クロックをもとに、階調コン
トロール信号によって、階調に応じたクロック信号を出
力する。可変分周回路３０２ｂより出力されたクロック
信号によって、水平クロック発生回路３０２ｃは、各信
号線駆動回路（第１の信号線駆動回路及び第２の信号線
駆動回路）に出力するクロック信号やスタートパルス等
を出力する。
【０１２５】階調コントロール信号によって、６ビット
の表示を選択された場合は、ディスプレイコントローラ
３０２は、第１の信号線駆動回路に、クロック信号Ｓ＿
ＣＬＫ及びスタートパルスＳ＿ＳＰを入力する。また、
階調コントロール信号によって、１ビットの表示を選択
された場合は、ディスプレイコントローラ３０２は、第
２の信号線駆動回路に、クロック信号Ｓ＿ＣＬＫ２及び
スタートパルスＳ＿ＳＰ２を入力する。
【０１２６】また、可変分周回路３０２ｂより出力され
たクロック信号によって、垂直クロック発生回路３０２
ｄは、走査線駆動回路に出力するクロック信号及びスタ
ートパルスを発生する。
【０１２７】階調コントロール信号によって、６ビット
の表示を選択された場合は、ディスプレイコントローラ
３０２は、走査線駆動回路に、クロック信号G＿ＣＬＫ
及びスタートパルスG＿ＳＰを入力する。また、階調コ
ントロール信号によって、１ビットの表示を選択された
場合は、ディスプレイコントローラ３０２は、走査線駆
動回路に、クロック信号G＿ＣＬＫ２及びスタートパル
スG＿ＳＰ２を入力する。
【０１２８】本実施の形態において、図５及び図２で示
した第１の信号線駆動回路、第２の信号線駆動回路の構
成では、それぞれ入力されるクロック信号Ｓ＿ＣＬＫと
Ｓ＿ＣＬＫ２の周波数は同じである。また、６ビットの
表示を行う場合も、１ビットの表示を行う場合も、走査
線駆動回路に入力される、クロック信号G＿ＣＬＫとG＿
ＣＬＫ２の周波数は同じである。しかし、上記構成のデ
ィスプレイコントローラ３０２によって、各信号線駆動
回路及び走査線駆動回路の駆動周波数を変化させること
もできる。
【０１２９】なお本実施の形態では、６ビットのデジタ
ルビデオ信号を入力して映像信号を出力する第１の信号
線駆動回路と、１ビットのデジタルビデオ信号を入力し
て映像信号を出力する第２の信号線駆動回路とを設けた
例を示した。しかし、本発明の表示装置は、この構成に
限定されない。一般に、本発明の表示装置は、ｎ（ｎは
自然数）ビットのデジタルビデオ信号を入力して映像信
号を出力する第１の信号線駆動回路と、ｍ（ｍはｎより
小さな自然数）ビットのデジタルビデオ信号を入力して
映像信号を出力する第２の信号線駆動回路とを有する構
成とすることができる。
【０１３０】また、上記第１の信号線駆動回路及び第２
の信号線駆動回路の他に、ｋ（ｋはｎより小さくｍとは
異なる自然数）ビットのデジタルビデオ信号を入力して
映像信号を出力する第３の信号線駆動回路を有する構成
でも良い。このように、任意の個数の信号線駆動回路を
設け、それらの信号線駆動回路を選択的に使用すること
によって、表示装置の低消費電力化を実現することがで
きる。
【０１３１】なお、アナログの映像信号としては、電圧
信号でも電流信号でもよい。例えば、アナログの映像信
号として電圧信号を用いる場合は、デジタル信号が入力
されアナログの電圧信号を出力するＤ／Ａ変換回路（以
下、電圧出力型Ｄ／Ａ変換回路と表記する）を用いれば
よい。一方、アナログの映像信号として電流信号を用い
る場合は、デジタル信号が入力されアナログの電流信号
を出力するＤ／Ａ変換回路（以下、電流出力型Ｄ／Ａ変
換回路と表記する）を用いればよい。
【０１３２】また、図１における走査線駆動回路１０３
として、デコーダを用いることができる。こうして、画
素行を任意の順に選択することができる。これによっ
て、１画面中で、第１の信号線駆動回路１０１によって
表示を行う部分と、第２の信号線駆動回路１０２によっ
て表示を行う部分とを設定することができる。
【０１３３】例えば、図４に示すように、表示部の領域
（Ｅ）の画素には、第２の信号線駆動回路を用いて映像
信号を入力し、領域（Ｅ）以外の部分（領域（Ｏ））で
は、第１の信号線駆動回路を用いて映像信号を入力する
構成とすることができる。
【０１３４】こうして、領域（Ｅ）では階調数を少なく
した表示を行い、領域（Ｏ）では、通常の多階調表示を
行うことが可能である。
【０１３５】また、本発明の構成によって、画素部（表
示部）の一部の画素にのみ、映像信号を入力することが
できる。こうして、画素部の一部で、画像表示を行うこ
とも可能である。
【０１３６】上記手法によって、表示装置の画像表示を
行う部分の面積を、任意に変化させることが可能であ
る。
【０１３７】
【実施例】（実施例１）本実施例では、デジタルの映像
信号を信号線に入力し、階調を表現する表示装置に、本
発明を応用した例を示す。
【０１３８】本実施例では、時間階調方式を用いて表示
を行う場合の例を示す。
【０１３９】時間階調方式では、１画像を表示する１フ
レーム期間を複数のサブフレーム期間に分割する。複数
のサブフレーム期間それぞれにおいて、各画素は入力さ
れたデジタル映像信号によって、発光状態または非発光
状態が選択される。こうして、ある画素において、１フ
レーム期間中の発光状態が選択されたサブフレーム期間
の発光期間の累計によって、階調が表現される。
【０１４０】図９は、時間階調方式を用いて画像の表示
を行う、表示装置の駆動方法を模式的に示した図であ
る。図９では、６ビットのデジタル映像信号それぞれに
対応する第１〜第６のサブフレーム期間ＳＦ１〜ＳＦ６
が設けられている。
【０１４１】サブフレーム期間ＳＦ１〜ＳＦ６それぞれ
において、各画素の発光素子の発光状態または非発光状
態が選択される期間を表示期間と呼びＴｓと表記する。
ここで一般に、第１のサブフレーム期間ＳＦ１の表示期
間をＴｓ１とする。例えば、表示期間Ｔｓ１：Ｔｓ２：
Ｔｓ３：Ｔｓ４：Ｔｓ５：Ｔｓ６の長さを、２0：
２- 1：２-2：２-3：２-4：２-5とする。
【０１４２】全てのサブフレーム期間で発光状態が選択
された画素では、１００％の輝度が表現できるものとす
る。ここで、第１のサブフレーム期間ＳＦ１のみで発光
状態が選択された画素は、約５１％の輝度が表現でき
る。一方、第６のサブフレーム期間ＳＦ６のみで発光状
態が選択された画素は、約２％の輝度を表現することが
できる。
【０１４３】上記の時間階調方式を用いる、本発明の表
示装置の構成を示すブロック図は、図１と同じである。
しかし、信号制御回路が出力する信号や、各信号線駆動
回路の回路構成及び駆動方法等が異なる。
【０１４４】本実施例では、第１の信号線駆動回路とし
て、６ビットのデジタルビデオ信号が入力され、入力さ
れた６ビットのデジタルビデオ信号に対応するデジタル
の映像信号を信号線の出力する回路とする。また、第２
の信号線駆動回路として、上位１ビットのデジタルビデ
オ信号が入力され、入力された上位１ビットのデジタル
ビデオ信号に対応するデジタルの映像信号を信号線の出
力する回路とする。
【０１４５】本実施例の表示装置の各信号線駆動回路
（第１の信号線駆動回路及び第２の信号線駆動回路）と
信号制御回路の基本構成及び基本動作を以下に示す。
【０１４６】図１８は、本実施例の表示装置の信号線駆
動回路と信号制御回路のブロック図である。
【０１４７】始めに、信号線駆動回路と信号制御回路の
基本構成について説明する。
【０１４８】図１８において、信号線駆動回路は、シフ
トレジスタ１８０１と、第１のラッチ回路１８０２と、
第２のラッチ回路１８０３とを有する。
【０１４９】また、信号制御回路１０４は、CPU３０
１、ディスプレイコントローラ３０２、フレームメモリ
A、フレームメモリB、メモリコントローラ３０３を有す
る。
【０１５０】次に、信号線駆動回路と信号制御回路の基
本動作について説明する。
【０１５１】表示装置に入力されたデジタルビデオ信号
は、ＣＰＵ３０１及びメモリコントローラ３０３の信号
に応じて、一旦メモリ（フレームメモリＡまたはフレー
ムメモリB）に記憶される。メモリに記憶されたデジタ
ルビデオ信号が、ＣＰＵ３０１及びメモリコントローラ
３０３の信号によって各ビット毎に読み出され、配線VD
に出力される。
【０１５２】信号線駆動回路に入力されたデジタルビデ
オ信号は、シフトレジスタ１８０１のサンプリングパル
スによって、第１のラッチ回路１８０２に保持される。
第１のラッチ回路１８０２において、１画素行分のデジ
タルビデオ信号が保持されると、第２のラッチ回路１８
０３にラッチパルスが入力される。こうして、第２のラ
ッチ回路１８０３は、第１のラッチ回路１８０２に保持
された１画素行分のデジタル映像信号を一斉に保持す
る。
【０１５３】第２のラッチ回路１８０３に保持されたデ
ジタルビデオ信号は、映像信号として各信号線Ｓ１〜Ｓ
ｘに出力される。
【０１５４】ただし、本実施例の信号線駆動回路の出力
は、図１８では図示されていないが、切り換え回路１１
０（１１０ａ、１１０ｂ）を介して、信号線S１〜Sｘに
出力される。
【０１５５】本実施例の第１の信号線駆動回路の回路構
成を図１０、第２の信号線駆動回路の回路構成を図１１
に示す。なお、図１８と同じ部分は同じ符号を用いて示
す。
【０１５６】図１０において、第１の信号線駆動回路１
０１は、シフトレジスタ１８０１と、第１のラッチ回路
１８０２と、第２のラッチ回路１８０３とを有する。
【０１５７】図１０において、第１の信号線S１に対応
する第１のラッチ回路１８０２の一部１８０２ａ、第２
のラッチ回路１８０３の一部１８０３ａのみを代表で示
す。
【０１５８】図１１において、第２の信号線駆動回路１
０２は、シフトレジスタ１８０１と、第１のラッチ回路
１８０２と、第２のラッチ回路１８０３とを有する。
【０１５９】図１１において、第１の信号線S１に対応
する第１のラッチ回路１８０２の一部１８０２ａ、第２
のラッチ回路１８０３の一部１８０３ａのみを代表で示
す。
【０１６０】なお、図１０に示した第１の信号線駆動回
路と、図１１に示した第２の信号線駆動回路の回路構成
は、同じである。しかし、各信号線駆動回路に入力され
るクロック信号Ｓ＿ＣＬＫとＳ＿ＣＬＫ２の周波数等は
異なる。
【０１６１】また、第１の信号線駆動回路は、図１０に
示した配線ＶＤから、６ビットのデジタル信号を全て入
力する。一方、第２の信号線駆動回路では、図１０に示
した配線ＶＤから、１ビットのデジタル信号を入力す
る。
【０１６２】図１２（Ａ）に、図１０の第１の信号線駆
動回路における配線ＶＤに入力されるデジタルビデオ信
号の並び順を示す。また、図１２（Ｂ）に、第２の信号
線駆動回路における配線ＶＤに入力されるデジタルビデ
オ信号の並び順を示す。なお図１２において、ＳＤ
（ｉ，ｊ）＿ｇは、第ｉ行ｊ列の画素の第ｇ位ビットの
信号を示すものとする。
【０１６３】なお、表示装置は、ｙ行ｘ列の画素を有す
るものとする。
【０１６４】図１２（Ａ）に示す様に、本実施例の第１
の信号線駆動回路に配線ＶＤより入力される信号は、各
ビットに対応する１画面分の信号ＳＤ（１，１）＿ｇ〜
ＳＤ（ｙ，ｘ）＿ｇが順に入力される。第ｇ位のビット
の信号ＳＤ（１，１）＿ｇ〜ＳＤ（ｙ，ｘ）＿ｇが入力
される期間をTDｇと表記する。
【０１６５】図１２（Ａ）に示すように、第１の信号線
駆動回路には、第１位ビットから第６位ビットのデジタ
ルビデオ信号が入力され、期間TD１〜TD６が終了する
と、６ビット表示を行う場合の１画面分のデジタルビデ
オ信号の入力が終了する。
【０１６６】一方、図１２（B）に示す様に、本実施例
の第２の信号線駆動回路に配線ＶＤより入力される信号
は、第１位ビットに対応する１画面分の信号ＳＤ（１，
１）＿１〜ＳＤ（ｙ，ｘ）＿１のみである。よって、期
間TD１が終了すると、１ビット表示を行う場合の１画面
分のデジタルビデオ信号の入力が終了する。
【０１６７】図１０の構成の第１の信号線駆動回路の駆
動方法について、以下に説明する。
【０１６８】シフトレジスタ１８０１は、クロックパル
スS＿CLK及びクロックパルスの極性が反転した反転クロ
ックパルスS＿CLKBが入力され、スタートパルスS＿SPが
入力されると、配線１８１１＿１〜１８１１＿ｘにサン
プリングパルスを出力する。
【０１６９】シフトレジスタ１８０１から出力されるサ
ンプリングパルスが配線１８１１＿１に入力されると、
第１のラッチ回路の一部の１８０２ａは、配線VDに入力
された、第１行１列の画素に対応する第１位ビットのデ
ジタルビデオ信号ＳＤ（１，１）＿１を保持する。
【０１７０】サンプリングパルスが配線１８１１＿１〜
１８１１＿ｘに順に入力され、第１のラッチ回路１８０
２が、第１位ビットの１画素行分のデジタルビデオ信号
ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を保持する。
【０１７１】その後、ラッチパルスLP及びラッチパルス
LPの極性が反転した反転ラッチパルスLPBが第２のラッ
チ回路１８０３に入力される。すると、第２のラッチ回
路１８０３は、第１のラッチ回路１８０２に保持された
デジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，
ｘ）＿１を一斉に保持する。
【０１７２】第２のラッチ回路１８０３の一部１８０３
ａに保持された第１位ビットのデジタルビデオ信号ＳＤ
（１，１）＿１は、映像信号として信号線S１に出力さ
れる。
【０１７３】同様の動作が、全ての信号線S１〜Sｘに対
応する第２のラッチ回路において行われる。こうして、
全ての信号線S１〜Sｘに映像信号ＳＤ（１，１）＿１〜
ＳＤ（１，ｘ）＿１が出力される。
【０１７４】第２のラッチ回路１８０３が、第１行の第
１ビットのデジタルビデオ信号ＳＤ（１，１）＿１〜Ｓ
Ｄ（１，ｘ）＿１を保持すると同時に、第１のラッチ回
路１８０２は、第２の画素行に対応する第１位ビットの
デジタルビデオ信号ＳＤ（２，１）＿１〜ＳＤ（２，
ｘ）＿１の保持を始める。同様の動作を、全ての画素行
に対応するデジタルビデオ信号について行い、全画素分
の第１ビットのデジタル映像信号を出力する。
【０１７５】その後同様に、配線ＶＤより入力される、
第２位ビットのデジタルビデオ信号を、サンプリング
し、映像信号として出力する。こうして、６ビット分の
デジタルビデオ信号を、サンプリングし、映像信号とし
て出力する。
【０１７６】こうして、１画面分のデジタル映像信号の
出力が終了する。
【０１７７】ただし、第１の信号線駆動回路の出力は、
図１０では図示されていないが、切り換え回路１１０ａ
を介して、信号線S１〜Sｘに出力される。
【０１７８】上記構成の第１の信号線駆動回路を有する
表示装置では、ラッチパルスＬＰによって、映像信号を
画素部へ出力するタイミングを変化させ、時間階調方式
によって階調を表現する。
【０１７９】一方、第２の信号線駆動回路の駆動方法を
以下に説明する。
【０１８０】シフトレジスタ１８０１は、クロックパル
スS＿CLK２及びクロックパルスの極性が反転した反転ク
ロックパルスS＿CLKB２が入力され、スタートパルスS＿
SP２が入力されると、配線１８１１＿１〜１８１１＿ｘ
にサンプリングパルスを出力する。
【０１８１】シフトレジスタ１８０１から出力されるサ
ンプリングパルスが配線１８１１＿１に入力されると、
第１のラッチ回路の一部の１８０２ａは、配線VDに入力
された、第１行１列の画素に対応する第１位ビットのデ
ジタルビデオ信号ＳＤ（１，１）＿１を保持する。
【０１８２】サンプリングパルスが配線１８１１＿１〜
１８１１＿ｘまで順に入力され、第１のラッチ回路１８
０２が、第１位ビットの１画素行分のデジタルビデオ信
号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を保持す
る。
【０１８３】その後、ラッチパルスLP及びラッチパルス
LPの極性が反転した反転ラッチパルスLPBが第２のラッ
チ回路１８０３に入力される。すると、第２のラッチ回
路１８０３は、第１のラッチ回路１８０２に保持された
デジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，
ｘ）＿１を一斉に保持する。
【０１８４】第２のラッチ回路１８０３の一部に保持さ
れた第１位ビットのデジタルビデオ信号ＳＤ（１，１）
＿１は、映像信号として信号線S１に出力される。
【０１８５】同様の動作が、全ての信号線S１〜Sｘに対
応する第２のラッチ回路において行われる。こうして、
全ての信号線S１〜Sｘに映像信号としてＳＤ（１，１）
＿１〜ＳＤ（１，ｘ）＿１が出力される。
【０１８６】第２のラッチ回路１８０３が、第１の画素
行の第１位ビットのデジタルビデオ信号ＳＤ（１，１）
＿１〜ＳＤ（１，ｘ）＿１を保持すると同時に、第１の
ラッチ回路１８０２は、第２の画素行の第１位ビットの
デジタルビデオ信号ＳＤ（２，１）＿１〜ＳＤ（２，
ｘ）＿１の保持を始める。同様の動作を、全ての画素行
に対応するデジタルビデオ信号について行い、全画素分
の第１位ビットのデジタル映像信号を出力する。
【０１８７】こうして、１画面分のデジタル映像信号の
出力が終了する。
【０１８８】ただし、第２の信号線駆動回路の出力は、
図１１では図示されていないが、切り換え回路１１０ｂ
を介して、信号線S１〜Sｘに出力される。
【０１８９】図１０に示した第１の信号線駆動回路で
は、１フレーム期間に６回、映像信号の出力を行わなけ
ればならないので、高い周波数で駆動しなくてはならな
い。一方、図１１に示した第２の信号線駆動回路では、
１フレーム期間に１回、映像信号を出力すればよいた
め、低い周波数で駆動することができる。
【０１９０】こうして、階調数を少なくした表示を行う
場合に、第２の信号線駆動回路を用いることで、表示装
置の消費電力を小さくすることができる。
【０１９１】このように、第１の信号線駆動回路と、第
２の信号線駆動回路を、それぞれ表現する階調数を応じ
た構成とする。この２つの信号線駆動回路を使い分ける
ことによって、表示装置は余分な電力の消費を避けるこ
とができる。
【０１９２】次に、図１８に示した信号制御回路１０４
の構成について説明する。
【０１９３】信号制御回路１０４の構成は、図３に示し
たブロック図と同じにすることができる。信号制御回路
の、動作方法は、実施の形態において示した動作と、ほ
ぼ同様であるので説明は省略する。
【０１９４】ただし、本実施例の表示装置では、信号制
御回路１０４が出力するデジタルビデオ信号は、図１２
（図１２（A）及び図１２（B））に示した順で読み出さ
れる。
【０１９５】６ビットの表示を選択された場合は、図１
２（Ａ）に示したように、６ビットのデジタルビデオ信
号をビット毎に全画素分ずつ並べた信号を、配線ＶＤに
出力している。
【０１９６】一方、１ビットの表示を選択された場合
は、ＣＰＵよりメモリコントローラに入力される信号に
よって、メモリＲ／Ｗ信号、メモリｘアドレス、メモリ
ｙアドレスを変化させる。こうして、メモリへのデジタ
ルビデオ信号の書き込みを、１ビット分のみにする。ま
た、メモリからのデジタルビデオ信号の読み出しも１ビ
ット分のみにする。こうして、図１２（Ｂ）に示したよ
うに、配線ＶＤに１ビットのデジタルビデオ信号を出力
している。
【０１９７】こうして、階調数を少なくした表示を行う
場合には、メモリ（フレームメモリＡやフレームメモリ
Ｂ）へのデジタルビデオ信号の記憶及び読み出しの操作
を少なくし、信号制御回路１０４の消費電力を小さくす
ることが可能である。
【０１９８】また、本実施例のように時間階調方式を用
いる場合、図１１で示した構成の第２の信号線駆動回路
に入力されるクロック信号Ｓ＿ＣＬＫ２の周波数は、図
１０で示した構成の第１の信号線駆動回路に入力される
クロック信号Ｓ＿ＣＬＫの周波数より小さくてよい。ま
た、第２の信号線駆動回路を用いる場合の走査線駆動回
路の周波数は、第１の信号線駆動回路を用いる場合の走
査線駆動回路の周波数より小さくてよい。
【０１９９】ここで、図３に示したディスプレイコント
ローラ３０２によって、第２の信号線駆動回路１０２の
駆動周波数を、第１の信号線駆動回路１０１の駆動周波
数より低く設定することができる。そのため、階調数を
少なくした表示を行う場合において、第２の信号線駆動
回路１０２を用いる際に、表示装置の消費電力を小さく
することが可能である。
【０２００】なお本実施例では、６ビットのデジタルビ
デオ信号を入力して映像信号を出力する第１の信号線駆
動回路と、１ビットのデジタルビデオ信号を入力して映
像信号を出力する第２の信号線駆動回路とを設けた例を
示した。しかし、本発明の表示装置は、この構成に限定
されない。一般に、本発明の表示装置は、ｎ（ｎは自然
数）ビットのデジタルビデオ信号を入力して映像信号を
出力する第１の信号線駆動回路と、ｍ（ｍはｎより小さ
な自然数）ビットのデジタルビデオ信号を入力して映像
信号を出力する第２の信号線駆動回路とを有する構成と
することができる。
【０２０１】また、上記第１の信号線駆動回路及び第２
の信号線駆動回路の他に、ｋ（ｋはｎより小さくｍとは
異なる自然数）ビットのデジタルビデオ信号を入力して
映像信号を出力する第３の信号線駆動回路を有する構成
でも良い。このように、任意の個数の信号線駆動回路を
設け、それらの信号線駆動回路を選択的に使用する駆動
方法によって、表示装置の低消費電力を実現することが
できる。
【０２０２】なお、デジタルの映像信号としては、電圧
信号でも電流信号でもよい。
【０２０３】また、走査線駆動回路として、デコーダを
用いることができる。こうして、画素行を任意の順に選
択することができる。これによって、１画面中で、第１
の信号線駆動回路によって表示を行う部分と、第２の信
号線駆動回路によって表示を行う部分とを設定すること
ができる。
【０２０４】例えば、図１３に示すように、１フレーム
期間Ｆ１中の一部（Ｔ１）において、第１の信号線駆動
回路を選択し、６ビットに対応するサブフレーム期間Ｓ
Ｆ１〜ＳＦ６を設けて、６ビットの階調表示を行う。一
方、１フレーム期間中の一部（Ｔ２）では、第２の信号
線駆動回路を選択し、１ビットの階調表示を行うことが
できる。
【０２０５】図１３で示した駆動方法を用いれば、図４
に示したように、表示部の領域（Ｅ）の画素には、第２
の信号線駆動回路を用いて映像信号を入力し、領域
（Ｅ）以外の部分（領域（Ｏ））では、第１の信号線駆
動回路を用いて映像信号を入力する構成とすることがで
きる。
【０２０６】こうして、領域（Ｅ）では階調数を少なく
した表示を行い、領域（Ｏ）では、通常の多階調表示を
行うことが可能である。
【０２０７】また、本発明の構成によって、画素部（表
示部）の一部の画素にのみ、映像信号を入力することが
できる。こうして、画素部の一部で、画像表示を行うこ
とも可能である。
【０２０８】上記手法によって、表示装置の画像表示を
行う部分の面積を、任意に変化させることが可能であ
る。
【０２０９】（実施例２）本実施例では、本発明の表示
装置の画素の構成例を示す。
【０２１０】図１４に、画素の構成例を示す。図１４に
おいて、画素は、信号線Ｓと、走査線Ｇと、電源線Ｗ
と、スイッチング素子１４０１と、変換回路１４０２
と、発光素子１４０３とによって構成される。
【０２１１】なお、映像信号は、アナログ信号でも、デ
ジタル信号でも良い。更に、電圧信号でも、電流信号で
も良い。
【０２１２】走査線Ｇが選択され、スイッチング素子１
４０１がオン状態となった画素において、信号線Ｓに入
力された映像信号は、画素に入力される。画素に入力さ
れた映像信号は、電源線Ｗより電源が供給される変換回
路１４０２において、対応する電流信号や対応する電圧
信号に変換される。
【０２１３】こうして、映像信号が入力された画素で
は、発光素子１４０３に所定の電圧が印加され、もしく
は所定の電流が流れ、発光素子１４０３は発光する。
【０２１４】なお、変換回路１４０２は、入力された映
像信号を保持する機能を有していても良い。
【０２１５】図１４に示した構成の画素の１つ目の具体
例を図１５に示す。
【０２１６】図１５において、各画素は、信号線Ｓと、
走査線Ｇと、電源線Ｗと、スイッチング素子１４０１
と、変換回路１４０２と、発光素子１４０３とによって
構成される。
【０２１７】スイッチング素子１４０１は、スイッチン
グトランジスタ２９０１によって構成される。変換回路
１４０２は、カレントトランジスタ２９０４と、電流源
トランジスタ２９０３と、電流保持トランジスタ２９０
２と、保持容量２９０５によって構成される。
【０２１８】また、発光素子１４０３として、ＯＬＥＤ
素子を代表で示す。
【０２１９】スイッチングトランジスタ２９０１のゲー
ト電極は、走査線Ｇに接続される。スイッチングトラン
ジスタ２９０１のソース端子とドレイン端子の一方は、
信号線Ｓに接続され、もう一方は、カレントトランジス
タ２９０４のドレイン端子、及び電流保持トランジスタ
２９０２のソース端子またはドレイン端子の一方に接続
される。
【０２２０】カレントトランジスタ２９０４のソース端
子は、電源線Ｗに接続される。電流保持トランジスタ２
９０２のソース端子またはドレイン端子の、スイッチン
グトランジスタ２９０１と接続されていない側は、カレ
ントトランジスタ２９０４のゲート電極、電流源トラン
ジスタ２９０３のゲート電極、保持容量２９０５の一方
の電極と接続される。保持容量２９０５の電極で、電流
保持トランジスタと接続されていない側は、電源線Ｗに
接続されている。電流源トランジスタ２９０３のソース
端子は、電源線Ｗに接続され、ドレイン端子は、発光素
子１４０３の一方の電極に接続されている。
【０２２１】また、電流保持トランジスタ２９０２のゲ
ート電極は、配線２９０９に接続されている。
【０２２２】図１５において、カレントトランジスタ２
９０４及び電流源トランジスタ２９０３をｐチャネル型
トランジスタとする構成を示した。しかし、カレントト
ランジスタ２９０４及び電流源トランジスタ２９０３を
ｎチャネル型トランジスタとする構成にも、容易に応用
することができる。ただし、カレントトランジスタ２９
０４及び電流源トランジスタ２９０３の極性を揃える必
要がある。
【０２２３】なお、スイッチングトランジスタ２９０
１、電流保持トランジスタ２９０２は、単なるスイッチ
として機能するので、ｎチャネル型トランジスタでもｐ
チャネル型トランジスタでもどちらでもよい。
【０２２４】図１５に示した構成の画素の動作について
以下に説明する。
【０２２５】信号線Ｓに入力される映像信号は、電流信
号であるとする。よって以下、映像信号を、信号電流と
も呼ぶことにする。
【０２２６】走査線Ｇに入力された信号によって、スイ
ッチングトランジスタ２９０１がオンとなると、信号線
Ｓに入力された信号電流が変換回路１４０２に入力され
る。なおこのとき、配線２９０９に入力された信号によ
って、電流保持トランジスタ２９０２はオンの状態であ
るとする。
【０２２７】変換回路１４０２に入力された信号電流
は、カレントトランジスタ２９０４のソース・ドレイン
端子間を流れる。ここで、カレントトランジスタ２９０
４のゲート電極とドレイン端子は、オン状態の電流保持
トランジスタ２９０２を介して接続されている。よっ
て、カレントトランジスタ２９０４は飽和領域で動作す
る。
【０２２８】このように、電流保持トランジスタ２９０
２をオンの状態に保ったまま、信号電流をカレントトラ
ンジスタ２９０４のソース・ドレイン端子間を流し続け
る。十分な時間が経過すると、信号電流を流す際のカレ
ントトランジスタ２９０４のゲート電圧が、保持容量２
９０５によって保持される。その後、配線２９０９に入
力される信号によって、電流保持トランジスタ２９０２
をオフの状態とする。
【０２２９】カレントトランジスタ２９０４と電流源ト
ランジスタ２９０３の特性が等しい場合、カレントトラ
ンジスタ２９０４のドレイン電流と、電流源トランジス
タ２９０３のドレイン電流は等しい。
【０２３０】このとき、電源線Ｗより電流源トランジス
タ２９０３を介して、入力された信号電流に等しい電流
が発光素子１４０３に入力される。こうして、発光素子
１４０３は映像信号（信号電流）に対応した輝度で発光
する。
【０２３１】なお、信号電流が画素に入力されなくなっ
た後も、保持容量２９０５に保持された電圧によって、
電流源トランジスタ２９０３は信号電流に等しい電流を
流し続ける。
【０２３２】図１４に示した構成の画素の２つ目の具体
例を図１６に示す。
【０２３３】図１６において、各画素は、信号線Ｓと、
走査線Ｇと、電源線Ｗと、スイッチング素子１４０１
と、変換回路１４０２と、発光素子１４０３とによって
構成される。
【０２３４】スイッチング素子１４０１は、スイッチン
グトランジスタ１６０１によって構成される。変換回路
１４０２は、駆動トランジスタ１６０３と、保持容量１
６０５によって構成される。
【０２３５】また、発光素子１４０３として、ＯＬＥＤ
素子を代表で示す。
【０２３６】スイッチングトランジスタ１６０１のゲー
ト電極は、走査線Ｇに接続される。スイッチングトラン
ジスタ１６０１のソース端子とドレイン端子の一方は、
信号線Ｓに接続され、もう一方は、駆動トランジスタ１
６０３のゲート電極及び保持容量１６０５の一方の電極
に接続される。保持容量１６０５のもう一方の電極は、
電源線Ｗに接続されている。駆動トランジスタ１６０３
のソース端子とドレイン端子の一方は、電源線Ｗに接続
され、もう一方は発光素子１４０３の一方の電極に接続
されている。
【０２３７】図１６に示した構成の画素の動作について
以下に説明する。
【０２３８】信号線Ｓに入力される映像信号は、電圧信
号であるとする。よって以下、映像信号を、信号電圧と
も呼ぶことにする。
【０２３９】走査線Ｇに入力された信号によって、スイ
ッチングトランジスタ１６０１がオンとなると、信号線
Ｓに入力された信号電圧が変換回路１４０２に入力され
る。変換回路１４０２に入力された信号電圧は、駆動ト
ランジスタ１６０３のゲート電極に入力される。また、
変換回路１４０２に入力された信号電圧は、保持容量１
６０５によって保持される。
【０２４０】駆動トランジスタ１６０３によって、入力
された信号電圧は、ドレイン電流に変換される。こうし
て、電源線Ｗより駆動トランジスタ１６０３を介して、
発光素子１４０３に電流が流れ、発光素子１４０３は、
映像信号（信号電圧）に応じた輝度で発光する。
【０２４１】なお、本発明の表示装置の画素構成は、上
記構成に限定されず、公知のあらゆる構成を自由に用い
ることが可能である。
【０２４２】本実施例は、実施例１と自由に組み合わせ
て実施することが可能である。
【０２４３】（実施例３）本発明の表示装置の各画素に
配置する発光素子としては、ＯＬＥＤ素子や、電子源素
子を用いた素子等、電流が流れることによって各画素を
発光状態とする素子を自由に用いることができる。
【０２４４】本実施例では、本発明の表示装置の各画素
に配置する発光素子を、ＭＩＭ型の電子源素子を用いた
素子とし、表示装置を作成した例を示す。
【０２４５】ＭＩＭ型の電子源素子は、素子の微細化が
可能で、均一な特性の素子を作製することが可能で、ま
た、低電圧で駆動可能という点で注目されている。
【０２４６】図１７に、本発明の表示装置の画素の構成
を示す断面図を示す。
【０２４７】なお、画素構成としては、実施例２におい
て図１６で示した構成と同様の構成を用いる。図１７で
は、スイッチング素子として機能するスイッチングトラ
ンジスタ１６０１、駆動トランジスタ１６０３、保持容
量１６０５及び発光素子を示す。
【０２４８】なお、スイッチングトランジスタ１６０
１、駆動トランジスタ１６０３を、ＴＦＴ（薄膜トラン
ジスタ：Thin Film Transister）を用いて作製した例を
示す。
【０２４９】図１７において、絶縁表面を有する基板４
０上にスイッチングトランジスタ１６０１、駆動トラン
ジスタ１６０３、保持容量１６０５、電子源素子５７が
形成されている。電子源素子５７は、絶縁体によって形
成された層間膜５６上に、下部電極５８と、上部電極６
３と、下部電極５８と上記電極６３との間に挟まれた絶
縁膜５９とによって構成される。ここで、４６はゲート
絶縁膜、５３は層間膜、６１は保護絶縁層、６０ａはコ
ンタクト電極、６０ｂは上部電極バスライン、６２は保
護電極である。
【０２５０】スイッチングトランジスタ１６０１のゲー
ト電極５０は、走査線（図示せず）に接続されている。
スイッチングトランジスタ１６０１の不純物領域４４
は、信号線５４に接続され、不純物領域４５は、駆動ト
ランジスタ１６０３のゲート電極５１及び保持容量１６
０５の一方の電極５２に接続されている。保持容量１６
０５のもう一方の電極４９は、電源線Ｗ（図示せず）に
接続されている。駆動トランジスタ１６０３の不純物領
域４７は、電源線Ｗ（図示せず）に接続されている。駆
動トランジスタ１６０３の不純物領域４８は、電極５５
に接続されている。電極５５は、電子源素子５７の下部
電極５８に接続されている。電子源素子５７の上部電極
６３は、コンタクト電極６０ａ及び上部電極バスライン
６０ｂを介して、全ての画素において一定の電位が与え
られている。
【０２５１】ここで、不純物領域とは、ＴＦＴのソース
領域またはドレイン領域に相当する。なお、不純物領域
４４がソース領域の場合、不純物領域４５はドレイン領
域に相当し、不純物領域４４がドレイン領域の場合、不
純物領域４５はソース領域に相当する。同様に、不純物
領域４７がソース領域の場合、不純物領域４８はドレイ
ン領域に相当し、不純物領域４７がドレイン領域の場
合、不純物領域４８はソース領域に相当する。
【０２５２】図１７では、画素電極が下部電極５８とな
っているが、画素電極を上部電極とする構成でも構わな
い。このとき、下部電極には全ての画素において一定の
電位が与えられている。
【０２５３】基板４０の前記電子源素子５７が設けられ
た面と対向するように基板６４が設けられる。なお、基
板６４は透光性を有する。基板６４上には、前記電子源
素子５７の電子放出領域６９と向かい合うように蛍光体
６５が配置されている。蛍光体６５の周囲には、ブラッ
クマトリクス６８が配置されている。なお、蛍光体６５
の表面は、メタルバック層６６が形成されている。基板
４０と基板６４の間６７は、真空に保たれている。
【０２５４】スイッチングトランジスタ１６０１、駆動
トランジスタ１６０３及び保持容量１６０５を作製する
手法は、公知の手法を自由に用いればよい。また、これ
らのＴＦＴが形成されたら、絶縁体によって構成された
層間膜５６を形成し、その上に電子源素子を形成する。
この際、層間膜５３及び５６として、スイッチングトラ
ンジスタ１６０１、駆動トランジスタ１６０３、保持容
量１６０５、配線５５等による凹凸を十分緩和し、平坦
な面が得られるような材質及び厚さを選択する必要があ
る。
【０２５５】平坦化された絶縁表面上に電子源素子５７
を形成する。なお、電子源素子を形成する以前に、平坦
化された層間膜５６に、駆動用ＴＦＴ４２の配線５５に
つながるコンタクトホールを作製しておき、下部電極形
成と同時に、下部電極と駆動用ＴＦＴ４２の配線５５と
の接続をとっても良い。電子源素子５７の作製方法は、
公知の手法を用いればよい。
【０２５６】ここで、電子源素子５７の下部電極５８
を、画素のＴＦＴ（スイッチングトランジスタ１６０
１、駆動トランジスタ１６０３）の遮光膜として利用す
ることが可能である。
【０２５７】なお、必ずしも電子源素子を、画素を構成
するＴＦＴ（スイッチングトランジスタ１６０１、駆動
トランジスタ１６０３）と重ねて配置する必要はない。
【０２５８】上部電極６３と下部電極５８の間に電圧を
印加することによって、この絶縁膜５９に、ホットキャ
リアが注入される。この注入されたホットキャリアのう
ち、上部電極２３の材料の仕事関数より大きなエネルギ
ーをもつホットキャリアは、上部電極６３を通過し真空
中に放出される。
【０２５９】本実施例に示した構成の画素を有する表示
装置では、各画素のＴＦＴと重ねて電子源素子を配置し
ているので、微細な画素を形成することが可能である。
【０２６０】なお、本実施例においては、図１７に示し
たような構成のＭＩＭ型電子源素子を用いて表示を行う
表示装置（ＦＥＤ）を例に示したが、その他の構成を有
するＭＩＭ型電子源素子や、ＭＩＭ型以外の構造を有す
る電子源素子など、公知のあらゆる構成の電子源素子に
本発明を適用することができる。
【０２６１】本実施例は、実施例１や実施例２と自由に
組み合わせて実施することが可能である。
【０２６２】（実施例４）本実施例では、本発明の表示
装置の画素部とその周辺に設けられる駆動回路部（信号
線駆動回路、走査線駆動回路等）を同時に作製する方法
について説明する。ここで、画素部とその周辺に設けら
れる駆動回路部とを構成するトランジスタは、ＴＦＴで
ある場合の例を示す。また、各画素が有する発光素子
は、ＯＬＥＤ素子である場合の例を示す。
【０２６３】また、各画素の構成は、図１６において示
した構成とする例を示す。
【０２６４】但し、説明を簡単にするために、駆動回路
部に関しては基本単位であるＣＭＯＳ回路を図示するこ
ととする。また、画素部を構成するトランジスタとし
て、スイッチングトランジスタ及び駆動トランジスタを
示す。
【０２６５】まず、図１９（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００[nm]（好ましくは５０〜１００[nm]）形成し、同様
にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００[nm]（好ましくは１００
〜１５０[nm]）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。
【０２６６】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。
【０２６７】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm2](代表的には２
００〜３００[mJ/cm2])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm2](代表的には３５０〜５００[mJ/c
m2])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を８０〜９８[％]として行
う。
【０２６８】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm2]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。
【０２６９】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。
【０２７０】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。
【０２７１】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。
【０２７２】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
他の組み合わせの一例で望ましいものとしては、第１の
導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜５００９をＷとする組み合わせ、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＡｌとする組み合わせ、第１の導電膜
５００８を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜５００９をＣｕとする組み合わせが挙げられる。
【０２７３】次に、レジストによりマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。
【０２７４】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図１９（Ｂ））
【０２７５】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１５がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２５が形成される。第１の不純物領域５０１
７〜５０２５には１×１０20〜１×１０21[atoms/cm3]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図１９（Ｂ））
【０２７６】次に、図１９（Ｃ）に示すように、レジス
トマスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２６〜５０３１
（第１の導電層５０２６ａ〜５０３１ａと第２の導電層
５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２６〜５０３１で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。
【０２７７】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【０２７８】そして、図２０（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm
2]のドーズ量で行い、図１９（Ｂ）で島状半導体層に形
成された第１の不純物領域の内側に新たな不純物領域を
形成する。ドーピングは、第２の形状の導電層５０２６
〜５０３０を不純物元素に対するマスクとして用い、第
１の導電層５０２６ａ〜５０３０ａの下側の領域にも不
純物元素が添加されるようにドーピングする。こうし
て、第３の不純物領域５０３２〜５０３６が形成され
る。この第３の不純物領域５０３２〜５０３６に添加さ
れたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５
０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配
を有している。なお、第１の導電層５０２６ａ〜５０３
０ａのテーパー部と重なる半導体層において、第１の導
電層５０２６ａ〜５０３０ａのテーパー部の端部から内
側に向かって若干、不純物濃度が低くなっているもの
の、ほぼ同程度の濃度である。
【０２７９】図２０（Ｂ）に示すように第３のエッチン
グ処理を行う。エッチングガスにＣＨＦ3を用い、反応
性イオンエッチング法（ＲＩＥ法）を用いて行う。第３
のエッチング処理により、第１の導電層５０２６ａ〜５
０３１ａのテーパー部を部分的にエッチングして、第１
の導電層が半導体層と重なる領域が縮小される。第３の
エッチング処理によって、第３の形状の導電層５０３７
〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第
２の導電層５０３７ｂ〜５０４２ｂ）を形成する。この
とき、ゲート絶縁膜５００７においては、第３の形状の
導電層５０３７〜５０４２で覆われない領域はさらに２
０〜５０[nm]程度エッチングされ薄くなった領域が形成
される。
【０２８０】第３のエッチング処理によって、第３のエ
ッチング前の第３の不純物領域５０３２〜５０３６にお
いては、第１の導電層５０３７ａ〜５０４１ａと重なる
第３の不純物領域５０３２ａ〜５０３６ａと、第１の不
純物領域と第３の不純物領域の間の第２の不純物領域５
０３２ｂ〜５０３６ｂとが形成される。
【０２８１】そして、図２０（Ｃ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４、５０
０６に第1の導電型とは逆の導電型の第４の不純物領域
５０４３〜５０５４を形成する。第３の形状の導電層５
０３８ｂ、５０４１ｂを不純物元素に対するマスクとし
て用い、自己整合的に不純物領域を形成する。このと
き、ｎチャネル型ＴＦＴを形成する島状半導体層５００
３、５００５および配線部５０４２はレジストマスク５
２００で全面を被覆しておく。不純物領域５０４３〜５
０５４には既にそれぞれ異なる濃度でリンが添加されて
いるが、ジボラン（Ｂ2Ｈ6）を用い、イオンドープ法
で、そのいずれの領域においても不純物濃度が２×１０
20〜２×１０21[atoms/cm3]となるように形成する。
【０２８２】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３７〜５０４１がゲート電極として
機能する。また、５０４２は島状の信号線として機能す
る。
【０２８３】レジストマスク５２００を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。熱
アニール法では酸素濃度が１[ppm]以下、好ましくは
０．１[ppm]以下の窒素雰囲気中で４００〜７００
[℃]、代表的には５００〜６００[℃]で行うものであ
り、本実施例では５００[℃]で４時間の熱処理を行う。
ただし、第３の形状の導電層５０３７〜５０４２に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜（シリコンを主成分とする）を形成した後で
活性化を行うことが好ましい。
【０２８４】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【０２８５】次いで、図２１（Ａ）に示すように、第１
の層間絶縁膜５０５５を酸化窒化シリコン膜から１００
〜２００[nm]の厚さで形成する。その上に有機絶縁物材
料から成る第２の層間絶縁膜５０５６を形成した後、第
１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、
およびゲート絶縁膜５００７に対してコンタクトホール
を形成し、各配線（接続配線、信号線を含む）５０５７
〜５０６２、５０６４をパターニング形成した後、接続
配線５０６２に接する画素電極５０６３をパターニング
形成する。
【０２８６】第２の層間絶縁膜５０５６としては、有機
樹脂を材料とする膜を用い、その有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロ
ブテン）等を使用することが出来る。特に、第２の層間
絶縁膜５０５６は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによ
って形成される段差を十分に平坦化しうる膜厚でアクリ
ル膜を形成する。好ましくは１〜５[μm]（さらに好ま
しくは２〜４[μm]）とすれば良い。
【０２８７】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、ｎ型の不純物領
域５０１７、５０１８、５０２１、５０２３またはｐ型
の不純物領域５０４３〜５０５４に達するコンタクトホ
ール、配線５０４２に達するコンタクトホール、電源線
に達するコンタクトホール（図示せず）、およびゲート
電極に達するコンタクトホール（図示せず）をそれぞれ
形成する。
【０２８８】また、配線（接続配線）５０５７〜５０６
２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含む
アルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパ
ッタ法で連続形成した３層構造の積層膜を所望の形状に
パターニングしたものを用いる。勿論、他の導電膜を用
いても良い。
【０２８９】また、本実施例では、画素電極５０６３と
してＩＴＯ膜を１１０[nm]の厚さに形成し、パターニン
グを行った。画素電極５０６３を接続配線５０６２と接
して重なるように配置することでコンタクトを取ってい
る。また、酸化インジウムに２〜２０[％]の酸化亜鉛
（ＺｎＯ）を混合した透明導電膜を用いても良い。この
画素電極５０６３がＯＬＥＤ素子の陽極となる。（図２
１（Ａ））
【０２９０】次に、図２１（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の
厚さに形成し、画素電極５０６３に対応する位置に開口
部を形成して、バンクとして機能する第３の層間絶縁膜
５０６５を形成する。開口部を形成する際、ウエットエ
ッチング法を用いることで容易にテーパー形状の側壁と
することが出来る。開口部の側壁が十分になだらかでな
いと段差に起因する有機化合物層の劣化が顕著な問題と
なってしまうため、注意が必要である。
【０２９１】次に、有機化合物層５０６６および陰極
（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気
解放しないで連続形成する。なお、有機化合物層５０６
６の膜厚は８０〜２００[nm]（典型的には１００〜１２
０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]
（典型的には２００〜２５０[nm]）とすれば良い。
【０２９２】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機化合物層および陰極を形成する。但し、有機化
合物層は溶液に対する耐性に乏しいためフォトリソグラ
フィ技術を用いずに各色個別に形成しなくてはならな
い。そこでメタルマスクを用いて所望の画素以外を隠
し、必要箇所だけ選択的に有機化合物層および陰極を形
成するのが好ましい。
【０２９３】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機化合物層を選択的に形成する。次いで、緑色に対応
する画素以外を全て隠すマスクをセットし、そのマスク
を用いて緑色発光の有機化合物層を選択的に形成する。
次いで、同様に青色に対応する画素以外を全て隠すマス
クをセットし、そのマスクを用いて青色発光の有機化合
物層を選択的に形成する。なお、ここでは全て異なるマ
スクを用いるように記載しているが、同じマスクを使い
まわしても構わない。
【０２９４】ここではＲＧＢに対応した３種類のＯＬＥ
Ｄ素子を形成する方式を用いたが、白色発光のＯＬＥＤ
素子とカラーフィルタを組み合わせた方式、青色または
青緑発光のＯＬＥＤ素子と蛍光体（蛍光性の色変換層：
ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透
明電極を利用してＲＧＢに対応したＯＬＥＤ素子を重ね
る方式などを用いても良い。
【０２９５】なお、有機化合物層５０６６としては公知
の材料を用いることが出来る。公知の材料としては、駆
動電圧を考慮すると有機材料を用いるのが好ましい。例
えば正孔注入層、正孔輸送層、発光層および電子注入層
でなる４層構造を有機化合物層とすれば良い。
【０２９６】次に、同じゲート信号線にゲート電極が接
続されたスイッチングトランジスタを有する画素（同じ
ラインの画素）上に、メタルマスクを用いて陰極５０６
７を形成する。なお本実施例では陰極５０６７としてＭ
ｇＡｇを用いたが、本発明はこれに限定されない。陰極
５０６７として他の公知の材料を用いても良い。
【０２９７】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０６８を３００[nm]の厚さに形成する。パッシベ
ーション膜５０６８を形成しておくことで、有機化合物
層５０６６を水分等から保護することができ、ＯＬＥＤ
素子の信頼性をさらに高めることが出来る。
【０２９８】こうして図２１（Ｂ）に示すような構造の
ＯＬＥＤ表示装置が完成する。なお、本実施例における
ＯＬＥＤ表示装置の作製工程においては、回路の構成お
よび工程の関係上、ゲート電極を形成している材料であ
るＴａ、Ｗによって信号線を形成し、ドレイン・ソース
電極を形成している配線材料であるＡｌによってゲート
信号線を形成しているが、異なる材料を用いても良い。
【０２９９】ところで、本実施例のＯＬＥＤ表示装置
は、画素部だけでなく駆動回路部にも最適な構造のＴＦ
Ｔを配置することにより、非常に高い信頼性を示し、動
作特性も向上しうる。また結晶化工程においてＮｉ等の
金属触媒を添加し、結晶性を高めることも可能である。
それによって、信号線駆動回路の駆動周波数を１０[MH
z]以上にすることが可能である。
【０３００】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。
【０３０１】本実施例の場合、ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間
に挟んでゲート電極と重なるオーバーラップＬＤＤ領域
（Ｌ OV領域）、ゲート絶縁膜を間に挟んでゲート電極と
重ならないオフセットＬＤＤ領域（ＬOFF領域）および
チャネル形成領域を含む。
【０３０２】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。
【０３０３】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。また駆動回路において、オフ電流を極
力低く抑える必要のあるＣＭＯＳ回路が用いられる場
合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、Ｌ
OV領域を有していることが好ましい。
【０３０４】なお、実際には図２１（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＯＬＥＤ素子の信頼性が向上する。
【０３０５】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中では表示装置という。
【０３０６】また、本実施例で示す工程に従えば、表示
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。
【０３０７】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。
【０３０８】（実施例５）本実施例では、各画素が有す
る発光素子がＯＬＥＤ素子である場合の、ＯＬＥＤ表示
装置の封止の方法について、図２２を用いて説明する。
ここで、画素部とその周辺に設けられる駆動回路部とを
構成するトランジスタは、ＴＦＴである場合の例を示
す。
【０３０９】また、各画素の構成は、図１６において示
した構成とする例を示す。
【０３１０】図２２（Ａ）は、表示装置の上面図であ
り、図２２（Ｂ）は、図２２（Ａ）のＡ−Ａ’における
断面図、図２２（Ｃ）は図２２（Ａ）のＢ−Ｂ’におけ
る断面図である。
【０３１１】基板４００１上に設けられた画素部４００
２と、信号線駆動回路４００３（第１の信号線駆動回路
４００３ａと第２の信号線駆動回路４００３ｂ）と、走
査線駆動回路４００４（第１の走査線駆動回路４００４
ａと第２の走査線駆動回路４００４ｂ）とを囲むように
して、シール材４００９が設けられている。また画素部
４００２と、信号線駆動回路４００３と、走査線駆動回
路４００４との上に、シーリング材４００８が設けられ
ている。よって画素部４００２と、信号線駆動回路４０
０３と、走査線駆動回路４００４とは、基板４００１と
シール材４００９とシーリング材４００８とによって、
充填材４２１０で密封されている。
【０３１２】また基板４００１上に設けられた画素部４
００２と、第１の信号線駆動回路４００３ａと、第２の
信号線駆動回路４００３ｂと、第１の走査線駆動回路４
００４ａ、及び第２の信号線駆動回路４００４ｂとは、
複数のＴＦＴを有している。図２２（Ｂ）では代表的
に、下地膜４０１０上に形成された、第１の信号線駆動
回路４００３ａに含まれる駆動回路トランジスタ（但
し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を図示する）４２０１及び画素部４００２に含まれる駆
動トランジスタ４２０２を図示した。
【０３１３】本実施例では、駆動回路トランジスタ４２
０１には公知の方法で作製されたｐチャネル型ＴＦＴま
たはｎチャネル型ＴＦＴが用いられ、駆動トランジスタ
４２０２には公知の方法で作製されたｐチャネル型ＴＦ
Ｔが用いられる。また、画素部４００２には駆動トラン
ジスタ４２０２のゲートに接続された保持容量（図示せ
ず）が設けられる。
【０３１４】駆動回路トランジスタ４２０１及び駆動ト
ランジスタ４２０２上には層間絶縁膜（平坦化膜）４３
０１が形成され、その上に駆動トランジスタ４２０２の
ドレインと電気的に接続する画素電極（陽極）４２０３
が形成される。画素電極４２０３としては仕事関数の大
きい透明導電膜が用いられる。透明導電膜としては、酸
化インジウムと酸化スズとの化合物、酸化インジウムと
酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化イ
ンジウムを用いることができる。また、前記透明導電膜
にガリウムを添加したものを用いても良い。
【０３１５】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機化合物層４２０４が
形成される。有機化合物層４２０４は公知の有機材料ま
たは無機材料を用いることができる。また、有機材料に
は低分子系（モノマー系）材料と、高分子系（ポリマー
系）材料があるがどちらを用いても良い。
【０３１６】有機化合物層４２０４の形成方法は公知の
蒸着技術もしくは塗布法技術を用いれば良い。また、有
機化合物層の構造は正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層を自由に組み合わせて積層
構造または単層構造とすれば良い。
【０３１７】有機化合物層４２０４の上には遮光性を有
する導電膜（代表的にはアルミニウム、銅もしくは銀を
主成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機化合物層４２０４の界面に存在する水分や
酸素は極力排除しておくことが望ましい。従って、有機
化合物層４２０４を窒素または希ガス雰囲気で形成し、
酸素や水分に触れさせないまま陰極４２０５を形成する
といった工夫が必要である。本実施例ではマルチチャン
バー方式（クラスターツール方式）の成膜装置を用いる
ことで上述のような成膜を可能とする。そして陰極４２
０５は所定の電圧が与えられている。
【０３１８】以上のようにして、画素電極（陽極）４２
０３、有機化合物層４２０４及び陰極４２０５からなる
発光素子４３０３が形成される。そして発光素子４３０
３を覆うように、絶縁膜４３０２上に保護膜４３０３が
形成されている。保護膜４３０３は、発光素子４３０３
に酸素や水分等が入り込むのを防ぐのに効果的である。
【０３１９】４００５ａは電源線に接続された引き回し
配線であり、駆動トランジスタ４２０２のソース領域に
電気的に接続されている。引き回し配線４００５ａはシ
ール材４００９と基板４００１との間を通り、異方導電
性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４３０１に電気的に接続される。
【０３２０】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０３２１】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０３２２】また、充填材４１０３としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。
【０３２３】また充填材４１０３を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。
【０３２４】図２２（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。
【０３２５】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【０３２６】本実施例は、実施例１〜実施例４と自由に
組み合わせて実施することが可能である。 （実施例６）本実施例では、本発明の表示装置のカラー
化の手法について、説明する。
【０３２７】本実施例に示す構成の表示装置では、画素
部（表示部）を構成する複数の画素は、複数の領域に分
割される。そして、画素部のそれぞれの領域は、同一の
表示色で表示を行う。
【０３２８】上述のように、画素部において、同じ色を
表示する画素が、まとまって配置されている構成を、エ
リアカラー方式と呼ぶ。
【０３２９】つまり、本実施例に示す構成の表示装置で
は、画素部を構成する複数の画素は、同一の表示色に対
応する画素毎に配置されている。
【０３３０】本実施例の画素の構成を、図２３に模式的
に示す。図２３において、表示部（画素部）は、赤色表
示を行う部分（Ｒ）と、緑色表示を行う部分（Ｇ）と、
青色表示を行う部分（Ｂ）とに分けられる。各部分
（（Ｒ）、（Ｇ）、（Ｂ））はそれぞれ、マトリクス状
に配置された複数の画素によって構成されている。
【０３３１】なお、上記表示色に限定されず、任意の表
示色の部分を形成し、エリアカラー方式によって表示を
行うことができる。
【０３３２】図２３に示した構成の画素部を有する表示
装置において、実施の形態や、実施例１等に示した手法
によって、部分毎に、任意の階調表示を行うことが可能
である。
【０３３３】例えば、赤色表示する領域（Ｒ）において
は、ｎ（ｎは自然数）ビットの映像信号を用いて階調表
現し、緑色表示する領域（Ｇ）、青色表示する領域
（Ｂ）においては、ｍ（ｍはより小さな自然数）ビット
の映像信号を用いて階調表現することができる。
【０３３４】また、同じ表示色の部分の中で、一部では
ｎビットの映像信号を用いて階調表示し、その他では、
ｍビットの映像信号を用いて階調表現する表示を行うこ
ともできる。
【０３３５】本実施例は、実施例１〜実施例５と自由に
組み合わせて実施することが可能である。
【０３３６】（実施例７）本実施例では、本発明の電子
機器の例について図２４を用いて説明する。
【０３３７】本発明の電子機器としては、携帯情報端
末、パーソナルコンピュータ、画像再生装置、テレビ、
ヘッドマウントディスプレイ、ビデオカメラ等が挙げら
れる。
【０３３８】図２４（Ａ）に本発明の携帯情報端末の模
式図を示す。携帯情報端末は、本体４６０１ａ、操作ス
イッチ４６０１ｂ、電源スイッチ４６０１ｃ、アンテナ
４６０１ｄ、表示部４６０１ｅ、外部入力ポート４６０
１ｆによって構成されている。実施の形態及び実施例１
〜実施例６で示した構成の表示装置を、表示部４６０１
ｅに用いる。
【０３３９】図２４（Ｂ）に本発明のパーソナルコンピ
ュータの模式図を示す。パーソナルコンピュータは、本
体４６０２ａ、筐体４６０２ｂ、表示部４６０２ｃ、操
作スイッチ４６０２ｄ、電源スイッチ４６０２ｅ、外部
入力ポート４６０２ｆによって構成されている。実施の
形態及び実施例１〜実施例６で示した構成の表示装置
を、表示部４６０２ｃに用いる。
【０３４０】図２４（Ｃ）に本発明の画像再生装置の模
式図を示す。画像再生装置は、本体４６０３ａ、筐体４
６０３ｂ、記録媒体４６０３ｃ、表示部４６０３ｄ、音
声出力部４６０３ｅ、操作スイッチ４６０３ｆによって
構成されている。実施の形態及び実施例１〜実施例６で
示した構成の表示装置を、表示部４６０３ｄに用いる。
【０３４１】図２４（Ｄ）に本発明のテレビの模式図を
示す。テレビは、本体４６０４ａ、筐体４６０４ｂ、表
示部４６０４ｃ、操作スイッチ４６０４ｄによって構成
されている。実施の形態及び実施例１〜実施例６で示し
た構成の表示装置を、表示部４６０４ｃに用いる。
【０３４２】図２４（Ｅ）に本発明のヘッドマウントデ
ィスプレイの模式図を示す。ヘッドマウントディスプレ
イは、本体４６０５ａ、モニター部４６０５ｂ、頭部固
定バンド４６０５ｃ、表示部４６０５ｄ、光学系４６０
５ｅによって構成されている。実施の形態及び実施例１
〜実施例６で示した構成の表示装置を、表示部４６０５
ｄに用いる。
【０３４３】図２４（Ｆ）に本発明のビデオカメラの模
式図を示す。ビデオカメラは、本体４６０６ａ、筐体４
６０６ｂ、接続部４６０６ｃ、受像部４６０６ｄ、接眼
部４６０６ｅ、バッテリー４６０６ｆ、音声入力部４６
０６ｇ、表示部４６０６ｈによって構成されている。実
施の形態及び実施例１〜実施例６で示した構成の表示装
置を、表示部４６０６ｈに用いる。
【０３４４】本発明は、上記電子機器に限定されず、実
施の形態及び実施例１〜実施例６で示した構成の表示装
置を用いた、様々な電子機器とすることができる。
【０３４５】
【発明の効果】本発明は上記構成によって、信号線駆動
回路の消費電力、走査線駆動回路の消費電力、信号制御
回路の消費電力等を低減することができる。こうして、
低消費電力の表示装置を提供することが可能である。
【図面の簡単な説明】
【図１】 本発明の表示装置のブロック図。
【図２】 本発明の信号線駆動回路の構成を示す回路
図。
【図３】 本発明の信号制御回路の構成を示す図。
【図４】 本発明の画像表示の手法を示す模式図。
【図５】 信号線駆動回路の構成を示す回路図。
【図６】 デジタルビデオ信号の出力順を示す図。
【図７】 従来の表示装置のブロック図。
【図８】 信号線駆動回路及び信号制御回路のブロッ
ク図。
【図９】 時間階調方式の駆動方法を示す図。
【図１０】 信号線駆動回路の構成を示す回路図。
【図１１】 信号線駆動回路の構成を示す回路図。
【図１２】 デジタルビデオ信号の出力順を示す図。
【図１３】 本発明の時間階調方式の駆動方法を示す
図。
【図１４】 本発明の表示装置の画素の構成を示すブロ
ック図。
【図１５】 本発明の表示装置の画素の構成を示す回路
図。
【図１６】 本発明の表示装置の画素の構成を示す回路
図。
【図１７】 本発明の表示装置の画素の断面図。
【図１８】 本発明の信号線駆動回路及び信号制御回路
のブロック図。
【図１９】 本発明の表示装置の作製工程を示す図。
【図２０】 本発明の表示装置の作製工程を示す図。
【図２１】 本発明の表示装置の作製工程を示す図。
【図２２】 本発明の表示装置の構成を示す上面図及び
断面図。
【図２３】 本発明の表示装置の画素部の構成を示す模
式図。
【図２４】 本発明の電子機器を示す図。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｈ ６２４ ６２４Ｂ ６４１ ６４１Ｅ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】マトリクス状に配置された複数の画素を有
    する表示装置であって、 前記複数の画素に信号を入力する、複数の信号線を有
    し、 前記複数の信号線に信号を入力する、第１の信号線駆動
    回路と第２の信号線駆動回路とを有し、 前記第１の信号線駆動回路は、前記複数の信号線に、ｎ
    （ｎは自然数）ビットのデジタルビデオ信号に対応する
    映像信号を出力する手段を有し、 前記第２の信号線駆動回路は、前記複数の信号線に、ｍ
    （ｍは、ｎより小さい自然数）ビットのデジタルビデオ
    信号に対応する映像信号を出力する手段を有し、 前記第１の信号線駆動回路と前記複数の信号線の接続
    と、前記第２の信号線駆動回路と前記複数の信号線の接
    続とを選択する手段を有することを特徴とする表示装
    置。
  2. 【請求項２】請求項１において、 ビデオ信号が入力される信号制御回路を有し、 前記信号制御回路は、 前記ビデオ信号のｎビット分の信号を保持し、前記保持
    されたｎビット分の信号を順に読み出し、前記ｎビット
    のデジタルビデオ信号として出力する手段と、 前記ビデオ信号のｍビット分の信号を保持し、前記保持
    されたｍビット分の信号を順に読み出し、前記ｍビット
    のデジタルビデオ信号として出力する手段と、 前記第１の信号線駆動回路への前記ｎビットのデジタル
    ビデオ信号の出力と、前記第２の信号線駆動回路への前
    記ｍビットのデジタルビデオ信号の出力とを選択する手
    段とを有することを特徴とする表示装置。
  3. 【請求項３】マトリクス状に配置された複数の画素を有
    する表示装置であって、 前記複数の画素に信号を入力する、複数の信号線を有
    し、 前記複数の信号線に信号を入力する、第１の信号線駆動
    回路と第２の信号線駆動回路とを有し、 前記第１の信号線駆動回路は、前記複数の画素の１行分
    の、ｎ（ｎは自然数）ビットのデジタルビデオ信号を保
    持する機能を有し、 前記第２の信号線駆動回路は、前記複数の画素の１行分
    のｍ（ｍは、ｎより小さい自然数）ビットのデジタルビ
    デオ信号を保持する機能を有し、 前記第１の信号線駆動回路と前記複数の信号線の接続
    と、前記第２の信号線駆動回路と前記複数の信号線の接
    続とを選択する手段を有することを特徴とする表示装
    置。
  4. 【請求項４】請求項３において、 ビデオ信号が入力される信号制御回路を有し、 前記信号制御回路は、 前記ビデオ信号のｎビット分の信号を保持し、前記保持
    されたｎビット分の信号を順に読み出し、前記ｎビット
    のデジタルビデオ信号として出力する手段と、 前記ビデオ信号のｍビット分の信号を保持し、前記保持
    されたｍビット分の信号を順に読み出し、前記ｍビット
    のデジタルビデオ信号として出力する手段と、 前記第１の信号線駆動回路への前記ｎビットのデジタル
    ビデオ信号の出力と、前記第２の信号線駆動回路への前
    記ｍビットのデジタルビデオ信号の出力とを選択する手
    段とを有することを特徴とする表示装置。
  5. 【請求項５】マトリクス状に配置された複数の画素を有
    する表示装置であって、 前記複数の画素に信号を入力する、複数の信号線を有
    し、 前記複数の信号線に信号を入力する、第１の信号線駆動
    回路と第２の信号線駆動回路とを有し、 前記第１の信号線駆動回路は、前記複数の信号線に、ｎ
    （ｎは自然数）ビットのデジタルビデオ信号に対応する
    映像信号を出力する手段を有し、 前記第１の信号線駆動回路の駆動周波数より低い駆動周
    波数で動作する、前記第２の信号線駆動回路は、前記複
    数の信号線に、ｍ（ｍは、ｎより小さい自然数）ビット
    のデジタルビデオ信号に対応する映像信号を出力する手
    段を有し、 前記第１の信号線駆動回路と前記複数の信号線の接続
    と、前記第２の信号線駆動回路と前記複数の信号線の接
    続とを選択する手段を有することを特徴とする表示装
    置。
  6. 【請求項６】請求項５において、 ビデオ信号が入力される信号制御回路を有し、 前記信号制御回路は、 前記ビデオ信号のｎビット分の信号を保持し、前記保持
    されたｎビット分の信号を順に読み出し、前記ｎビット
    のデジタルビデオ信号として出力する手段と、 前記ビデオ信号のｍビット分の信号を保持し、前記保持
    されたｍビット分の信号を順に読み出し、前記ｍビット
    のデジタルビデオ信号として出力する手段と、 前記第１の信号線駆動回路への前記ｎビットのデジタル
    ビデオ信号の出力と、前記第２の信号線駆動回路への前
    記ｍビットのデジタルビデオ信号の出力とを選択する手
    段とを有することを特徴とする表示装置。
  7. 【請求項７】請求項１乃至請求項６のいずれか一項にお
    いて、 前記複数の画素に信号を入力する、複数の走査線を有
    し、 前記複数の走査線に信号を入力する、走査線駆動回路を
    有し、 前記走査線駆動回路は、前記複数の走査線を任意の順に
    走査する手段を有することを特徴とする表示装置。
  8. 【請求項８】請求項１乃至請求項６のいずれか一項にお
    いて、 前記複数の画素に信号を入力する、複数の走査線を有
    し、 前記複数の走査線に信号を入力する、走査線駆動回路を
    有し、 前記走査線駆動回路は、デコーダによって構成されるこ
    とを特徴とする表示装置。
  9. 【請求項９】請求項７または請求項８のいずれか一項に
    おいて、 前記複数の画素のうち、前記第１の信号線駆動回路また
    は前記第２の信号線駆動回路と、前記走査線駆動回路と
    によって、映像信号が入力される画素を、任意に設定す
    る手段を有することを特徴とする表示装置。
  10. 【請求項１０】請求項１乃至請求項９のいずれか一項に
    おいて、 前記複数の画素は、エリアカラー方式で配置されている
    ことを特徴とする表示装置。
  11. 【請求項１１】請求項１乃至請求項１０のいずれか一項
    において、 前記複数の画素は、それぞれＯＬＥＤ素子を有すること
    を特徴とする表示装置。
  12. 【請求項１２】請求項１乃至請求項１０のいずれか一項
    において、 前記複数の画素は、それぞれ電子源素子を有することを
    特徴とする表示装置。
  13. 【請求項１３】請求項１乃至請求項１２のいずれか一項
    において、 前記表示装置を用いることを特徴とする電子機器。
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