JP4430090B2

JP4430090B2 - 表示装置

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Publication number: JP4430090B2
Application number: JP2007211186A
Authority: JP
Inventors: 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-08-14
Filing date: 2007-08-14
Publication date: 2010-03-10
Anticipated expiration: 2021-10-01
Also published as: JP2008003628A

Description

本発明は、絶縁表面上に発光素子が設けられた表示装置に関する。特に、マトリクス状に複数の画素が配置され、各画素毎にスイッチング素子が配置されたアクティブマトリクス型の表示装置に関する。また、前記表示装置を応用した電子機器に関する。

複数の画素を有し、前記複数の画素毎にスイッチング素子及び発光素子を配置した、アクティブマトリクス型表示装置が注目されている。

ここでは、各画素に発光素子として、ＯＬＥＤ（Organic Light Emitting Diode）素子を配置したＯＬＥＤ表示装置の例を示す。

なお本明細書中において、ＯＬＥＤ素子とは、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物層とを有する構成である。陽極と陰極がそれぞれ第１の電極及び第２の電極に対応し、これらの電極間に電圧を印加することによって、ＯＬＥＤ素子は発光する。

有機化合物層は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。

本明細書において陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。

上記構造でなる有機化合物層に、一対の電極（陽極及び陰極）から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお本明細書においてＯＬＥＤ素子を発光させることを、ＯＬＥＤ素子を駆動させると呼ぶ。

なお、本明細書中においては、ＯＬＥＤ素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。

また、ＯＬＥＤ素子の有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。

なお、本明細書中において、中分子材料とは、昇華性を有さず、連鎖する分子の長さが、１０μｍ以下のものとする。

ＯＬＥＤ表示装置は、応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。

図７は、アクティブマトリクス型のOLED表示装置の構成を示す模式図である。

なお本明細書中において、表示装置に入力するビデオ信号は、デジタルの信号（以下、デジタルビデオ信号と表記する）であるとする。

図７において、表示装置は、複数のマトリクス状に配置された画素を有する画素部７０４と、信号線駆動回路７０１と、走査線駆動回路７０３と、信号制御回路７０２とを有している。

なお、信号制御回路７０２は、画素部７０４が形成された基板上に一体形成されていても良いし、単結晶ＩＣ基板上等に形成され、画素部７０４が形成された基板上に実装されていてもよい。

表示装置外部より入力されたデジタルビデオ信号（ビデオ信号）は、信号制御回路７０２によって一旦記憶される。その後、デジタルビデオ信号は信号制御回路７０２より読み出され、信号線駆動回路７０１に入力される。

信号線駆動回路７０１は、デジタルビデオ信号を取り込み、画素部７０４に設けられた複数の信号線に映像信号を出力する。また、走査線駆動回路７０３は、画素部７０４に設けられた複数の走査線に信号を入力する。

複数の走査線に入力された信号によって特定の画素行が選択される。ここで、画素行が選択されるとは、ある画素行において、各信号線に出力された映像信号が各画素に入力可能な状態となることを示すものとする。

こうして、信号線駆動回路７０１及び走査線駆動回路７０３により、各画素に入力された映像信号によって、各画素の発光素子の発光が制御される。

なお、映像信号は、アナログ信号であってもよいし、デジタル信号であってもよいとする。更に、映像信号は、電圧の信号であっても良いし、電流の信号であってもよいとする。

アナログの映像信号が入力される場合、各画素の発光素子は、入力されたアナログの映像信号に応じた輝度で発光し、階調を表現する。

一方、デジタルの映像信号が入力された画素においては、発光素子の発光状態または非発光状態が選択される。この際、各画素において、発光状態が選択される時間を制御することによって階調を表現する（時間階調方式）。または、各画素において、発光状態となる面積を制御することによって階調表現する（面積階調方式）。

図７における信号線駆動回路７０１及び信号制御回路７０２の構成例を、以下に説明する。

図８は、図７における信号線駆動回路７０１及び信号制御回路７０２の構成を示すブロック図である。

図８において、信号線駆動回路７０１は、映像信号としてアナログの信号を出力する構成とする。

なお、信号線駆動回路７０１に入力されるデジタルビデオ信号は、６ビットの信号である例を示す。また、６ビットのデジタルビデオ信号は、各ビット毎に、６本の配線（VD１、VD2、VD３、VD４、VD５、VD６）より、信号制御回路７０２から入力されるものとする。ここで、デジタルビデオ信号の第ｐ（ｐは１〜６の自然数）位のビットが入力される配線を、VDｐで示す。

図６に、信号線駆動回路７０１に配線ＶＤ１〜ＶＤ６より入力されるデジタルビデオ信号の並び順を示す。なお図６において、ＳＤ（ｉ，ｊ）＿ｇは、第ｉ行ｊ列の画素の第ｇ位ビットの信号を示すものとする。

期間ＴＡ（１，１）において、各配線ＶＤ１〜ＶＤ６に同時に、信号ＳＤ（１，１）＿１〜ＳＤ（１，１）＿６が入力される。こうして期間ＴＡ（１，１）において、第１行１列の画素の６ビット分の信号が配線ＶＤ１〜ＶＤ６に入力される。同様の動作を、全ての期間ＴＡ（１，１）〜ＴＡ（ｙ，ｘ）において行うことによって、全画素に対応する６ビット分の信号が、配線ＶＤ１〜ＶＤ６に入力される。

なお、表示装置は、ｙ行ｘ列の画素を有するものとする。

また図８中、信号制御回路７０２は、ＣＰＵ８０１と、フレームメモリＡ８０３とフレームメモリＢ８０４と、フレームメモリＡ８０３とフレームメモリＢ８０４への信号の書き込み及び読み出しを制御するメモリコントローラ８０５と、信号線駆動回路７０１及び走査線駆動回路７０３に入力するクロック信号等の制御信号を出力するディスプレイコントローラ８０２とを有する。

フレームメモリA８０３及びフレームメモリB８０４は、それぞれ１画面分のデジタルビデオ信号を記憶可能な容量を有するものとする。

表示装置に入力されたデジタルビデオ信号は、ＣＰＵ８０１及びメモリコントローラ８０５の信号に応じて、一旦フレームメモリＡ８０３に記憶される。フレームメモリＡ８０３に記憶されたデジタルビデオ信号が、ＣＰＵ８０１及びメモリコントローラ８０５の信号によって各ビット毎に読み出され、配線VD１〜VD６に出力される。

なお、フレームメモリＡ８０３に記憶されたデジタルビデオ信号が読み出されている間、フレームメモリＢ８０４には、次の１画面分のデジタルビデオ信号が順に記憶されている。このように、フレームメモリＡ８０３とフレームメモリＢ８０４を交互に用いる。こうして、効率よくデジタルビデオ信号の記憶及び読み出しを行うことができる。

信号線駆動回路７０１に入力されたデジタルビデオ信号は、シフトレジスタ５０１のサンプリングパルスによって、第１のラッチ回路５０２に保持される。第１のラッチ回路５０２において、１画素行分のデジタルビデオ信号が保持されると、第２のラッチ回路５０３にラッチパルスが入力される。こうして、第２のラッチ回路５０３は、第１のラッチ回路５０２に保持された１画素行分のデジタル映像信号を一斉に保持する。

第２のラッチ回路５０３に保持されたデジタルビデオ信号は、Ｄ／Ａ変換回路５０４に入力される。Ｄ／Ａ変換回路５０４に入力されたデジタルビデオ信号は、アナログ信号に変換され、映像信号として各信号線Ｓ１〜Ｓｘに出力される。

図８に示した構成の信号線駆動回路７０１の回路の例を、図５の回路図に示す。図５において、図８と同じ部分は同じ符号を用いて示し説明は省略する。

図５において、第１の信号線S１に対応する、第１のラッチ回路５０２の一部５０２＿１、第２のラッチ回路５０３の一部５０３＿１、及びＤ／Ａ変換回路５０４の一部５０４＿１のみを代表で示す。

シフトレジスタ５０１は、クロックパルスS＿CLK及びクロックパルスの極性が反転した反転クロックパルスS＿CLKBが入力されている。シフトレジスタ５０１は、スタートパルスS＿SPが入力されると、配線５１１＿１〜５１１＿ｘにサンプリングパルスを出力する。

シフトレジスタ５０１から出力されるサンプリングパルスが配線５１１＿１に入力されると、第１のラッチ回路の一部の５０２＿１が有する各ブロック５０２ａ＿１〜５０２ａ＿６はそれぞれ、配線VD１〜VD６に入力されたデジタルビデオ信号を保持する。

サンプリングパルスが配線５１１＿１〜５１１＿ｘまで順に入力され、第１のラッチ回路５０２が、１画素行分のデジタル映像信号を保持する。

その後、ラッチパルスLP及びラッチパルスLPの極性が反転した反転ラッチパルスLPBが第２のラッチ回路５０３に入力される。すると、第２のラッチ回路の一部５０３＿１のブロック５０３ａ＿１〜５０３ａ＿６はそれぞれ、第１のラッチ回路の一部５０２＿１のブロック５０２ａ＿１〜５０２ａ＿６に保持されたデジタルビデオ信号を一斉に保持する。

第２のラッチ回路の一部５０３＿１に保持された６ビットのデジタルビデオ信号は、配線Ｓ_1d＿１〜Ｓ_1d＿６を介してＤ／Ａ変換回路５０４＿１に入力され、アナログ信号に変換されて信号線S１に出力される。

同様の動作が、全ての信号線S１〜Sｘに対応する第２のラッチ回路５０３及びＤ／Ａ変換回路５０４において行われる。こうして、全ての信号線S１〜Sｘに映像信号が出力される。

なお、第２のラッチ回路５０３が１画素行分のデジタルビデオ信号を保持すると、第１のラッチ回路５０２は、次の画素行分のデジタルビデオ信号を保持を開始する。

同様の動作を、全ての画素行に対応するデジタルビデオ信号について行い、全画素分の第６ビットのデジタル映像信号を出力する。

こうして、１画面分のアナログの映像信号の信号線Ｓ１〜Ｓｘへの出力が終了する。

ここで、表示装置は、低消費電力で動作することが望まれる。特に、携帯情報機器に搭載する表示装置は、低消費電力が強く望まれている。

また、表示装置が表示する画像は、常に多階調表示が必要とは限らない。例えば、携帯電話等の待受画面では、階調数を少なくした表示で十分である。

そのため使用者の設定に応じて、表示装置に入力されるデジタルビデオ信号のうち、階調表示に用いるビット数を減らし、表示装置の消費電力と低減する試みがなされている。

以下に、図５で示した信号線駆動回路において、階調表示に用いるビット数を減らして動作させる際の駆動方法の例を示す。

なおここでは、上位２ビットのデジタルビデオ信号を用いて階調を表現する場合の例を示す。

デジタルビデオ信号は、配線ＶＤ１〜ＶＤ６より信号線駆動回路に入力される。しかし、Ｄ／Ａ変換回路５０４において、配線ＶＤ１及びＶＤ２に入力される、上位２ビットの信号のみを用いてＤ／Ａ変換を行い、アナログ信号を出力する構成とする。

例えば、Ｄ／Ａ変換回路５０４が、それぞれ階調に応じた電圧に設定された、複数の階調電源線を有する構成の場合を例にする。上位２ビットのデジタルビデオ信号を用いて輝度を表現する場合には、階調表現に用いない下位４ビットの信号に対応する階調電源線への電圧の供給を、停止する。

このように、階調表示に用いるデジタルビデオ信号のビット数を少なくした表示を行うことができる。

また、上記駆動方法の例において、更に、信号制御回路のフレームメモリからのデジタルビデオ信号の読み出しを、上位２ビット分のみにする。この駆動方法によって、信号制御回路におけるフレームメモリの読み出し操作の回数を減らすことができる。

従来例において図５、図７、図８で示したような信号線駆動回路７０１を有する表示装置では、階調数を減らして表示を行う場合においても、信号線駆動回路７０１が有するシフトレジスタ５０１は、同じ周波数で動作する。

また、信号線駆動回路７０１が有する第１のラッチ回路５０２及び第２のラッチ回路５０３は、階調表示に用いない下位ビットに対応するブロックも、シフトレジスタからのサンプリングパルスや、ラッチパルスに応じて、通常の６ビットの階調表現の際と同様に動作する。

そのため、階調数を減らし階調表示を行っている場合の消費電力は、６ビットの階調表示を行っている場合の消費電力と比較して、大幅には低減することができないといった問題がある。

そこで、本発明は、低消費電力で動作可能な表示装置を提供することを課題とする。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。

本発明の表示装置は、ｎビットのデジタルビデオ信号を入力し、画素部に映像信号を出力する第１の信号線駆動回路と、ｍ（ｍは、ｎより小さな自然数）のデジタルビデオ信号を入力し、画素部に映像信号を出力する第２の信号線駆動回路とをそれぞれ有する。

例えば、第１の信号線駆動回路は、画素部のマトリクス状に配置された複数の画素１行分に対応する、ｎビットのデジタル映像信号を保持する構成とする。また、第２の信号線駆動回路は、画素部のマトリクス状に配置された複数の画素１行分に対応する、ｍビットのデジタル映像信号を保持する構成をする。

または、第２の信号線駆動回路の駆動周波数を、第１の信号線駆動回路の駆動周波数より小さくする。

このように、多階調表示を行う場合と、階調数を減らした表示を行う場合のそれぞれに応じた、構成の異なる信号線駆動回路を設ける。

また、第１の信号線駆動回路と複数の信号線の接続と、第２の信号線駆動回路と複数の信号線の接続とを、切り替える構成とする。

こうして、第１の信号線駆動回路と第２の信号線駆動回路を使い分けることによって、表示をおこなう。

上記構成によって、表現する階調数に応じた構成の信号線駆動回路を用い表示を行うので、表示装置は余分な電力の消費を避けることができる。

なお、信号制御回路のフレームメモリからのデジタルビデオ信号の読み出し操作も、多階調表示を行う場合と、階調数を減らした表示を行う場合のそれぞれに応じて変化させる。

例えば、信号制御回路は、前記ビデオ信号のｎビット分の信号を保持し、前記保持されたｎビット分の信号を順に読み出し、前記ｎビットのデジタルビデオ信号として出力する手段と、前記ビデオ信号のｍビット分の信号を保持し、前記保持されたｍビット分の信号を順に読み出し、前記ｍビットのデジタルビデオ信号として出力する手段と、前記第１の信号線駆動回路への前記ｎビットのデジタルビデオ信号の出力と、前記第２の信号線駆動回路への前記ｍビットのデジタルビデオ信号の出力とを選択する手段とを有する構成とする。

更に、走査線駆動回路は、複数の画素に信号を入力する複数の走査線を、任意の順に選択可能な構成とする。つまり、走査線駆動回路は、画素部のマトリクス状に配置された複数の画素の各画素行を、任意の順に選択可能な構成とする。

例えば、走査線駆動回路として、デコーダを用いる。

こうして、画素行を任意の順に選択する。これによって、１画面中で、第１の信号線駆動回路によって表示を行う部分と、第２の信号線駆動回路によって表示を行う部分とを選択可能な構成とする。

こうして、多階調表示が必要な部分と、階調数を減らした表示で十分な部分とを、１画面中で選択し、効果的に消費電力を低減することができる。

なお、複数の画素のうち、第１の信号線駆動回路または第２の信号線駆動回路と、走査線駆動回路とによって、映像信号が入力される画素を任意に設定可能な構成とする。

こうして、表示が必要な部分と、表示を行わない部分とを、１画面中で選択し、効果的に消費電力を低減することができる。

本発明の表示装置の画素部を構成する、マトリクス状に配置された複数の画素は、それぞれ発光素子を有する。

ここで、複数の画素は、エリアカラー方式で配置されていてもよい。

なお、本明細書では、発光素子とは、流れる電流に応じた輝度で発光する素子や、印加された電圧に応じた輝度で発光する素子を示すものとする。

発光素子としては、OLED（Organic Light Emitting Diode）素子や、電界放出（FE:Field Emission）素子及びMIM（Metal-Insulator-Metal）型素子に代表される電子源素子を用いた素子等が挙げられる。

なお、本明細書中では、電界効果によって電子を放出する素子を、電子源素子と呼ぶ。なお、電子源素子は、蛍光体等の発光体を組み合わせて、発光素子と呼ぶことにする。

なお、本発明は、上記構成の表示装置を用いた電子機器であってもよい。

本発明は上記構成によって、信号線駆動回路の消費電力、走査線駆動回路の消費電力、信号制御回路の消費電力等を低減することができる。こうして、低消費電力の表示装置を提供することが可能である。

本発明の実施の形態について、以下に説明する。

本発明の表示装置のブロック図を、図１に示す。

なお、本実施の形態では、画素の信号線に入力する映像信号は、アナログ信号である例を示す。

図１において、表示装置１００は、画素部１０５の周辺に、走査線駆動回路１０３と、第１の信号線駆動回路１０１と、第２の信号線駆動回路１０２と、信号制御回路１０４と、切り換え回路１１０ａと１１０ｂとを有する。

なお、信号制御回路１０４は、画素部１０５が形成された基板上に一体形成されていても良いし、単結晶ＩＣ基板上等に形成され、画素部１０５が形成された基板上に実装されていてもよい。

本実施の形態では、第１の信号線駆動回路１０１は、６ビットのデジタルビデオ信号が入力され、入力された６ビットのデジタルビデオ信号を対応するアナログ信号に変換して信号線の出力する回路とする。また、第２の信号線駆動回路１０２は、上位１ビットのデジタルビデオ信号が入力され、入力された上位１ビットのデジタルビデオ信号を対応するアナログ信号に変換して信号線の出力する回路とする。

第１の信号線駆動回路１０１の構成及び駆動方法は、従来例において図５に示した構成と同じにすることができる。ここでは、説明は省略する。

ただし、本実施の形態の第１の信号線駆動回路１０１の出力は、図５では図示されていないが、切り換え回路１１０ａを介して、画素部１０５の信号線S１〜Sｘに出力される。

第２の信号線駆動回路１０２の構成を、図２に示す。なお図２において、図５と同じ部分は同じ符号を用いて示す。

第２の信号線駆動回路１０２は、シフトレジスタ５０１と、第１のラッチ回路５０２と、第２のラッチ回路５０３と、Ｄ／Ａ変換回路５０４とを有する。

図２において、第１の信号線S１に対応する第１のラッチ回路５０２の一部５０２ａ、第２のラッチ回路５０３の一部５０３ａ及びＤ／Ａ変換回路５０４の一部５０４ａのみを代表で示す。

図２の構成の第２の信号線駆動回路の駆動方法について、以下に説明する。

シフトレジスタ５０１は、クロックパルスS＿CLK２及びクロックパルスの極性が反転した反転クロックパルスS＿CLKB２が入力されている。シフトレジスタ５０１は、スタートパルスS＿SP２が入力されると、配線５１１＿１〜５１１＿ｘにサンプリングパルスを出力する。

シフトレジスタ５０１から出力されるサンプリングパルスが配線５１１＿１に入力されると、第１のラッチ回路の一部の５０２ａは、配線VD₂１に入力された上位１ビットのデジタルビデオ信号を保持する。

その後、ラッチパルスLP２及びラッチパルスLP２の極性が反転した反転ラッチパルスLPB２が第２のラッチ回路５０３に入力される。すると、第２のラッチ回路５０３の一部５０３ａは、第１のラッチ回路の一部５０２ａに保持されたデジタルビデオ信号を保持する。

第２のラッチ回路５０３の一部５０３ａに保持された１ビットのデジタルビデオ信号は、Ｄ／Ａ変換回路５０４ａに入力され、対応する映像信号に変換されて信号線S１に出力される。

同様の動作が、全ての信号線S１〜Sｘに対応する第２のラッチ回路５０３ａ及びＤ／Ａ変換回路５０４ａにおいて行われる。こうして、全ての信号線S１〜Sｘに映像信号が出力される。

同様の動作を、全ての画素行に対応するデジタルビデオ信号について行い、全画素分の第１ビットに対応する映像信号を出力する。

こうして、１画面分のデジタル映像信号の出力が終了する。

ただし、本実施の形態の第２の信号線駆動回路１０２の出力は、図２では図示されていないが、切り換え回路１１０ｂを介して、画素部１０５の信号線S１〜Sｘに出力される。

このように、第１の信号線駆動回路１０１と、第２の信号線駆動回路１０２を、それぞれ表現する階調数を応じた構成とする。

切り換え回路１１０ａ及び切り換え回路１１０ｂによって、第１の信号線駆動回路１０１の出力を信号線Ｓ１〜Ｓｘに出力するか、第２の信号線駆動回路１０２の出力を信号線Ｓ１〜Ｓｘに出力するかが選択される。

こうして、第１の信号線駆動回路１０１と第２の信号線駆動回路１０２を使い分けることによって、表示装置は余分な電力の消費を避けることができる。

次に、図１に示した信号制御回路１０４の詳細な構成について説明する。

図３は、信号制御回路１０４の構成を示すブロック図である。

信号線駆動回路１０４は、ＣＰＵ３０１と、フレームメモリＡとフレームメモリＢと、フレームメモリＡとフレームメモリＢへの信号の書き込み及び読み出しを制御するメモリコントローラ３０３と、信号線駆動回路及び走査線駆動回路に入力する制御信号を出力するディスプレイコントローラ３０２とを有する。

フレームメモリＡ及びフレームメモリＢは、それぞれ１画面分のデジタルビデオ信号を記憶可能な容量を有するものとする。

メモリコントローラ３０３は、階調制限回路３０３ａと、メモリＲ／Ｗ回路３０３ｃと、基準発振回路３０３ｂと、可変分周回路３０３ｄと、ｘカウンタ３０３ｅと、ｙカウンタ３０３ｆと、ｘデコーダ３０３ｇと、ｙデコーダ３０３ｈとを有する。

また、ディスプレイコントローラ３０２は、基準クロック発生回路３０２ａと、可変分周回路３０２ｂと、水平クロック発生回路３０２ｃと、垂直クロック発生回路３０２ｄとを有している。

ここで、信号制御回路１０４の駆動方法を説明する。

始めに、メモリコントローラ３０３の動作について説明する。

ＣＰＵ３０１からの信号が入力された階調制限回路３０３ａは、表現する階調に応じて信号を出力する。階調制限回路３０３ａの出力信号は、メモリ（フレームメモリＡまたはフレームメモリＢ）におけるデジタルビデオ信号の読み書きを制御するメモリＲ／Ｗ回路３０３ｃに信号を入力される。こうして、メモリＲ／Ｗ回路３０３ｃは、表現する階調数に対応してメモリにおけるデジタルビデオ信号の読み書きを制御する、メモリＲ／Ｗ信号を出力する。

またＣＰＵ３０１からの信号は同時に、基準発振回路３０３ｂに入力される。
基準発振回路３０３ｂの信号は、可変分周回路３０３ｄに入力される。可変分周回路３０３ｄは、階調制御回路３０３ａの信号により、出力する信号の周波数を変える。可変分周回路３０３ｄが出力した信号は、ｘカウンタ３０３ｅ及びｙカウンタ３０３fに入力される。ｘカウンタ３０３ｅの信号によって、ｘデコーダ３０３ｇは、メモリのｘアドレス（メモリｘアドレス）を指定する。また、ｙカウンタ３０３fの信号によって、ｙデコーダ３０３ｈは、メモリのｙアドレス（メモリｙアドレス）を指定する。

こうして、表示装置に入力されたデジタルビデオ信号は、ＣＰＵ３０１の信号及びメモリコントローラ３０３が出力する、メモリＲ／Ｗ信号、メモリｘアドレス及びメモリｙアドレスによって、一旦フレームメモリＡに記憶される。

その後、フレームメモリＡに記憶されたデジタルビデオ信号は、ＣＰＵ３０１の信号及びメモリコントローラ３０３が出力する、メモリＲ／Ｗ信号、メモリｘアドレス及びメモリｙアドレスによって、各ビット毎に読み出される。

なお、フレームメモリＡに記憶されたデジタルビデオ信号が読み出されている間、フレームメモリＢには、次の１画面分のデジタルビデオ信号が順に記憶されている。このように、フレームメモリＡとフレームメモリＢを交互に用いる。こうして、効率よくデジタルビデオ信号の記憶及び読み出しを行うことができる。

上記構成のメモリコントローラ３０３によって、６ビットの表示を選択された場合は、図６に示したような、６ビットのデジタルビデオ信号をビット毎に並べた信号を、配線ＶＤ１〜ＶＤ６に出力している。

一方、１ビットの表示を選択された場合は、ＣＰＵ３０１よりメモリコントローラ３０３に入力される信号によって、メモリＲ／Ｗ信号、メモリｘアドレス、メモリｙアドレスを変化させる。こうして、メモリへのデジタルビデオ信号の書き込みを、１ビット分のみにする。また、メモリからのデジタルビデオ信号の読み出しも１ビット分のみにする。こうして、配線ＶＤ₂１に１ビットのデジタルビデオ信号を出力している。

上記メモリコントローラ３０３の構成によって、階調数を少なくした表示を行う場合には、メモリ（フレームメモリＡやフレームメモリＢ）へのデジタルビデオ信号の記憶及び読み出しの操作を少なくし、信号制御回路１０４の消費電力を小さくすることが可能である。

また、ディスプレイコントローラ３０２は、ＣＰＵ３０１よりクロック信号、水平周期信号、垂直周期信号、階調コントロール信号が入力される。クロック信号は基準クロック発生回路３０２ａに入力され、基準クロックを出力する。出力された基準クロックは、可変分周回路３０２ｂに入力される。可変分周回路３０２ｂでは、入力された基準クロックをもとに、階調コントロール信号によって、階調に応じたクロック信号を出力する。可変分周回路３０２ｂより出力されたクロック信号によって、水平クロック発生回路３０２ｃは、各信号線駆動回路（第１の信号線駆動回路及び第２の信号線駆動回路）に出力するクロック信号やスタートパルス等を出力する。

階調コントロール信号によって、６ビットの表示を選択された場合は、ディスプレイコントローラ３０２は、第１の信号線駆動回路に、クロック信号Ｓ＿ＣＬＫ及びスタートパルスＳ＿ＳＰを入力する。また、階調コントロール信号によって、１ビットの表示を選択された場合は、ディスプレイコントローラ３０２は、第２の信号線駆動回路に、クロック信号Ｓ＿ＣＬＫ２及びスタートパルスＳ＿ＳＰ２を入力する。

また、可変分周回路３０２ｂより出力されたクロック信号によって、垂直クロック発生回路３０２ｄは、走査線駆動回路に出力するクロック信号及びスタートパルスを発生する。

階調コントロール信号によって、６ビットの表示を選択された場合は、ディスプレイコントローラ３０２は、走査線駆動回路に、クロック信号G＿ＣＬＫ及びスタートパルスG＿ＳＰを入力する。また、階調コントロール信号によって、１ビットの表示を選択された場合は、ディスプレイコントローラ３０２は、走査線駆動回路に、クロック信号G＿ＣＬＫ２及びスタートパルスG＿ＳＰ２を入力する。

本実施の形態において、図５及び図２で示した第１の信号線駆動回路、第２の信号線駆動回路の構成では、それぞれ入力されるクロック信号Ｓ＿ＣＬＫとＳ＿ＣＬＫ２の周波数は同じである。また、６ビットの表示を行う場合も、１ビットの表示を行う場合も、走査線駆動回路に入力される、クロック信号G＿ＣＬＫとG＿ＣＬＫ２の周波数は同じである。しかし、上記構成のディスプレイコントローラ３０２によって、各信号線駆動回路及び走査線駆動回路の駆動周波数を変化させることもできる。

なお本実施の形態では、６ビットのデジタルビデオ信号を入力して映像信号を出力する第１の信号線駆動回路と、１ビットのデジタルビデオ信号を入力して映像信号を出力する第２の信号線駆動回路とを設けた例を示した。しかし、本発明の表示装置は、この構成に限定されない。一般に、本発明の表示装置は、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力して映像信号を出力する第１の信号線駆動回路と、ｍ（ｍはｎより小さな自然数）ビットのデジタルビデオ信号を入力して映像信号を出力する第２の信号線駆動回路とを有する構成とすることができる。

また、上記第１の信号線駆動回路及び第２の信号線駆動回路の他に、ｋ（ｋはｎより小さくｍとは異なる自然数）ビットのデジタルビデオ信号を入力して映像信号を出力する第３の信号線駆動回路を有する構成でも良い。このように、任意の個数の信号線駆動回路を設け、それらの信号線駆動回路を選択的に使用することによって、表示装置の低消費電力化を実現することができる。

なお、アナログの映像信号としては、電圧信号でも電流信号でもよい。例えば、アナログの映像信号として電圧信号を用いる場合は、デジタル信号が入力されアナログの電圧信号を出力するＤ／Ａ変換回路（以下、電圧出力型Ｄ／Ａ変換回路と表記する）を用いればよい。一方、アナログの映像信号として電流信号を用いる場合は、デジタル信号が入力されアナログの電流信号を出力するＤ／Ａ変換回路（以下、電流出力型Ｄ／Ａ変換回路と表記する）を用いればよい。

また、図１における走査線駆動回路１０３として、デコーダを用いることができる。こうして、画素行を任意の順に選択することができる。これによって、１画面中で、第１の信号線駆動回路１０１によって表示を行う部分と、第２の信号線駆動回路１０２によって表示を行う部分とを設定することができる。

例えば、図４に示すように、表示部の領域（Ｅ）の画素には、第２の信号線駆動回路を用いて映像信号を入力し、領域（Ｅ）以外の部分（領域（Ｏ））では、第１の信号線駆動回路を用いて映像信号を入力する構成とすることができる。

こうして、領域（Ｅ）では階調数を少なくした表示を行い、領域（Ｏ）では、通常の多階調表示を行うことが可能である。

また、本発明の構成によって、画素部（表示部）の一部の画素にのみ、映像信号を入力することができる。こうして、画素部の一部で、画像表示を行うことも可能である。

上記手法によって、表示装置の画像表示を行う部分の面積を、任意に変化させることが可能である。

本実施例では、デジタルの映像信号を信号線に入力し、階調を表現する表示装置に、本発明を応用した例を示す。

本実施例では、時間階調方式を用いて表示を行う場合の例を示す。

時間階調方式では、１画像を表示する１フレーム期間を複数のサブフレーム期間に分割する。複数のサブフレーム期間それぞれにおいて、各画素は入力されたデジタル映像信号によって、発光状態または非発光状態が選択される。こうして、ある画素において、１フレーム期間中の発光状態が選択されたサブフレーム期間の発光期間の累計によって、階調が表現される。

図９は、時間階調方式を用いて画像の表示を行う、表示装置の駆動方法を模式的に示した図である。図９では、６ビットのデジタル映像信号それぞれに対応する第１〜第６のサブフレーム期間ＳＦ１〜ＳＦ６が設けられている。

サブフレーム期間ＳＦ１〜ＳＦ６それぞれにおいて、各画素の発光素子の発光状態または非発光状態が選択される期間を表示期間と呼びＴｓと表記する。ここで一般に、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１とする。例えば、表示期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５：Ｔｓ６の長さを、２⁰：２^-1：２^-2：２^-3：２^-4：２^-5とする。

全てのサブフレーム期間で発光状態が選択された画素では、１００％の輝度が表現できるものとする。ここで、第１のサブフレーム期間ＳＦ１のみで発光状態が選択された画素は、約５１％の輝度が表現できる。一方、第６のサブフレーム期間ＳＦ６のみで発光状態が選択された画素は、約２％の輝度を表現することができる。

上記の時間階調方式を用いる、本発明の表示装置の構成を示すブロック図は、図１と同じである。しかし、信号制御回路が出力する信号や、各信号線駆動回路の回路構成及び駆動方法等が異なる。

本実施例では、第１の信号線駆動回路として、６ビットのデジタルビデオ信号が入力され、入力された６ビットのデジタルビデオ信号に対応するデジタルの映像信号を信号線の出力する回路とする。また、第２の信号線駆動回路として、上位１ビットのデジタルビデオ信号が入力され、入力された上位１ビットのデジタルビデオ信号に対応するデジタルの映像信号を信号線の出力する回路とする。

本実施例の表示装置の各信号線駆動回路（第１の信号線駆動回路及び第２の信号線駆動回路）と信号制御回路の基本構成及び基本動作を以下に示す。

図１８は、本実施例の表示装置の信号線駆動回路と信号制御回路のブロック図である。

始めに、信号線駆動回路と信号制御回路の基本構成について説明する。

図１８において、信号線駆動回路は、シフトレジスタ１８０１と、第１のラッチ回路１８０２と、第２のラッチ回路１８０３とを有する。

また、信号制御回路１０４は、CPU３０１、ディスプレイコントローラ３０２、フレームメモリA、フレームメモリB、メモリコントローラ３０３を有する。

次に、信号線駆動回路と信号制御回路の基本動作について説明する。

表示装置に入力されたデジタルビデオ信号は、ＣＰＵ３０１及びメモリコントローラ３０３の信号に応じて、一旦メモリ（フレームメモリＡまたはフレームメモリB）に記憶される。メモリに記憶されたデジタルビデオ信号が、ＣＰＵ３０１及びメモリコントローラ３０３の信号によって各ビット毎に読み出され、配線VDに出力される。

信号線駆動回路に入力されたデジタルビデオ信号は、シフトレジスタ１８０１のサンプリングパルスによって、第１のラッチ回路１８０２に保持される。第１のラッチ回路１８０２において、１画素行分のデジタルビデオ信号が保持されると、第２のラッチ回路１８０３にラッチパルスが入力される。こうして、第２のラッチ回路１８０３は、第１のラッチ回路１８０２に保持された１画素行分のデジタル映像信号を一斉に保持する。

第２のラッチ回路１８０３に保持されたデジタルビデオ信号は、映像信号として各信号線Ｓ１〜Ｓｘに出力される。

ただし、本実施例の信号線駆動回路の出力は、図１８では図示されていないが、切り換え回路１１０（１１０ａ、１１０ｂ）を介して、信号線S１〜Sｘに出力される。

本実施例の第１の信号線駆動回路の回路構成を図１０、第２の信号線駆動回路の回路構成を図１１に示す。なお、図１８と同じ部分は同じ符号を用いて示す。

図１０において、第１の信号線駆動回路１０１は、シフトレジスタ１８０１と、第１のラッチ回路１８０２と、第２のラッチ回路１８０３とを有する。

図１０において、第１の信号線S１に対応する第１のラッチ回路１８０２の一部１８０２ａ、第２のラッチ回路１８０３の一部１８０３ａのみを代表で示す。

図１１において、第２の信号線駆動回路１０２は、シフトレジスタ１８０１と、第１のラッチ回路１８０２と、第２のラッチ回路１８０３とを有する。

図１１において、第１の信号線S１に対応する第１のラッチ回路１８０２の一部１８０２ａ、第２のラッチ回路１８０３の一部１８０３ａのみを代表で示す。

なお、図１０に示した第１の信号線駆動回路と、図１１に示した第２の信号線駆動回路の回路構成は、同じである。しかし、各信号線駆動回路に入力されるクロック信号Ｓ＿ＣＬＫとＳ＿ＣＬＫ２の周波数等は異なる。

また、第１の信号線駆動回路は、図１０に示した配線ＶＤから、６ビットのデジタル信号を全て入力する。一方、第２の信号線駆動回路では、図１０に示した配線ＶＤから、１ビットのデジタル信号を入力する。

図１２（Ａ）に、図１０の第１の信号線駆動回路における配線ＶＤに入力されるデジタルビデオ信号の並び順を示す。また、図１２（Ｂ）に、第２の信号線駆動回路における配線ＶＤに入力されるデジタルビデオ信号の並び順を示す。なお図１２において、ＳＤ（ｉ，ｊ）＿ｇは、第ｉ行ｊ列の画素の第ｇ位ビットの信号を示すものとする。

なお、表示装置は、ｙ行ｘ列の画素を有するものとする。

図１２（Ａ）に示す様に、本実施例の第１の信号線駆動回路に配線ＶＤより入力される信号は、各ビットに対応する１画面分の信号ＳＤ（１，１）＿ｇ〜ＳＤ（ｙ，ｘ）＿ｇが順に入力される。第ｇ位のビットの信号ＳＤ（１，１）＿ｇ〜ＳＤ（ｙ，ｘ）＿ｇが入力される期間をTDｇと表記する。

図１２（Ａ）に示すように、第１の信号線駆動回路には、第１位ビットから第６位ビットのデジタルビデオ信号が入力され、期間TD１〜TD６が終了すると、６ビット表示を行う場合の１画面分のデジタルビデオ信号の入力が終了する。

一方、図１２（B）に示す様に、本実施例の第２の信号線駆動回路に配線ＶＤより入力される信号は、第１位ビットに対応する１画面分の信号ＳＤ（１，１）
＿１〜ＳＤ（ｙ，ｘ）＿１のみである。よって、期間TD１が終了すると、１ビット表示を行う場合の１画面分のデジタルビデオ信号の入力が終了する。

図１０の構成の第１の信号線駆動回路の駆動方法について、以下に説明する。

シフトレジスタ１８０１は、クロックパルスS＿CLK及びクロックパルスの極性が反転した反転クロックパルスS＿CLKBが入力され、スタートパルスS＿SPが入力されると、配線１８１１＿１〜１８１１＿ｘにサンプリングパルスを出力する。

シフトレジスタ１８０１から出力されるサンプリングパルスが配線１８１１＿１に入力されると、第１のラッチ回路の一部の１８０２ａは、配線VDに入力された、第１行１列の画素に対応する第１位ビットのデジタルビデオ信号ＳＤ（１，１）＿１を保持する。

サンプリングパルスが配線１８１１＿１〜１８１１＿ｘに順に入力され、第１のラッチ回路１８０２が、第１位ビットの１画素行分のデジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を保持する。

その後、ラッチパルスLP及びラッチパルスLPの極性が反転した反転ラッチパルスLPBが第２のラッチ回路１８０３に入力される。すると、第２のラッチ回路１８０３は、第１のラッチ回路１８０２に保持されたデジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を一斉に保持する。

第２のラッチ回路１８０３の一部１８０３ａに保持された第１位ビットのデジタルビデオ信号ＳＤ（１，１）＿１は、映像信号として信号線S１に出力される。

同様の動作が、全ての信号線S１〜Sｘに対応する第２のラッチ回路において行われる。こうして、全ての信号線S１〜Sｘに映像信号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１が出力される。

第２のラッチ回路１８０３が、第１行の第１ビットのデジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を保持すると同時に、第１のラッチ回路１８０２は、第２の画素行に対応する第１位ビットのデジタルビデオ信号ＳＤ（２，１）＿１〜ＳＤ（２，ｘ）＿１の保持を始める。同様の動作を、全ての画素行に対応するデジタルビデオ信号について行い、全画素分の第１ビットのデジタル映像信号を出力する。

その後同様に、配線ＶＤより入力される、第２位ビットのデジタルビデオ信号を、サンプリングし、映像信号として出力する。こうして、６ビット分のデジタルビデオ信号を、サンプリングし、映像信号として出力する。

ただし、第１の信号線駆動回路の出力は、図１０では図示されていないが、切り換え回路１１０ａを介して、信号線S１〜Sｘに出力される。

上記構成の第１の信号線駆動回路を有する表示装置では、ラッチパルスＬＰによって、映像信号を画素部へ出力するタイミングを変化させ、時間階調方式によって階調を表現する。

一方、第２の信号線駆動回路の駆動方法を以下に説明する。

シフトレジスタ１８０１は、クロックパルスS＿CLK２及びクロックパルスの極性が反転した反転クロックパルスS＿CLKB２が入力され、スタートパルスS＿SP２が入力されると、配線１８１１＿１〜１８１１＿ｘにサンプリングパルスを出力する。

サンプリングパルスが配線１８１１＿１〜１８１１＿ｘまで順に入力され、第１のラッチ回路１８０２が、第１位ビットの１画素行分のデジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を保持する。

第２のラッチ回路１８０３の一部に保持された第１位ビットのデジタルビデオ信号ＳＤ（１，１）＿１は、映像信号として信号線S１に出力される。

同様の動作が、全ての信号線S１〜Sｘに対応する第２のラッチ回路において行われる。こうして、全ての信号線S１〜Sｘに映像信号としてＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１が出力される。

第２のラッチ回路１８０３が、第１の画素行の第１位ビットのデジタルビデオ信号ＳＤ（１，１）＿１〜ＳＤ（１，ｘ）＿１を保持すると同時に、第１のラッチ回路１８０２は、第２の画素行の第１位ビットのデジタルビデオ信号ＳＤ（２，１）＿１〜ＳＤ（２，ｘ）＿１の保持を始める。同様の動作を、全ての画素行に対応するデジタルビデオ信号について行い、全画素分の第１位ビットのデジタル映像信号を出力する。

ただし、第２の信号線駆動回路の出力は、図１１では図示されていないが、切り換え回路１１０ｂを介して、信号線S１〜Sｘに出力される。

図１０に示した第１の信号線駆動回路では、１フレーム期間に６回、映像信号の出力を行わなければならないので、高い周波数で駆動しなくてはならない。一方、図１１に示した第２の信号線駆動回路では、１フレーム期間に１回、映像信号を出力すればよいため、低い周波数で駆動することができる。

こうして、階調数を少なくした表示を行う場合に、第２の信号線駆動回路を用いることで、表示装置の消費電力を小さくすることができる。

このように、第１の信号線駆動回路と、第２の信号線駆動回路を、それぞれ表現する階調数を応じた構成とする。この２つの信号線駆動回路を使い分けることによって、表示装置は余分な電力の消費を避けることができる。

次に、図１８に示した信号制御回路１０４の構成について説明する。

信号制御回路１０４の構成は、図３に示したブロック図と同じにすることができる。信号制御回路の、動作方法は、実施の形態において示した動作と、ほぼ同様であるので説明は省略する。

ただし、本実施例の表示装置では、信号制御回路１０４が出力するデジタルビデオ信号は、図１２（図１２（A）及び図１２（B））に示した順で読み出される。

６ビットの表示を選択された場合は、図１２（Ａ）に示したように、６ビットのデジタルビデオ信号をビット毎に全画素分ずつ並べた信号を、配線ＶＤに出力している。

一方、１ビットの表示を選択された場合は、ＣＰＵよりメモリコントローラに入力される信号によって、メモリＲ／Ｗ信号、メモリｘアドレス、メモリｙアドレスを変化させる。こうして、メモリへのデジタルビデオ信号の書き込みを、１ビット分のみにする。また、メモリからのデジタルビデオ信号の読み出しも１ビット分のみにする。こうして、図１２（Ｂ）に示したように、配線ＶＤに１ビットのデジタルビデオ信号を出力している。

こうして、階調数を少なくした表示を行う場合には、メモリ（フレームメモリＡやフレームメモリＢ）へのデジタルビデオ信号の記憶及び読み出しの操作を少なくし、信号制御回路１０４の消費電力を小さくすることが可能である。

また、本実施例のように時間階調方式を用いる場合、図１１で示した構成の第２の信号線駆動回路に入力されるクロック信号Ｓ＿ＣＬＫ２の周波数は、図１０で示した構成の第１の信号線駆動回路に入力されるクロック信号Ｓ＿ＣＬＫの周波数より小さくてよい。また、第２の信号線駆動回路を用いる場合の走査線駆動回路の周波数は、第１の信号線駆動回路を用いる場合の走査線駆動回路の周波数より小さくてよい。

ここで、図３に示したディスプレイコントローラ３０２によって、第２の信号線駆動回路１０２の駆動周波数を、第１の信号線駆動回路１０１の駆動周波数より低く設定することができる。そのため、階調数を少なくした表示を行う場合において、第２の信号線駆動回路１０２を用いる際に、表示装置の消費電力を小さくすることが可能である。

なお本実施例では、６ビットのデジタルビデオ信号を入力して映像信号を出力する第１の信号線駆動回路と、１ビットのデジタルビデオ信号を入力して映像信号を出力する第２の信号線駆動回路とを設けた例を示した。しかし、本発明の表示装置は、この構成に限定されない。一般に、本発明の表示装置は、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力して映像信号を出力する第１の信号線駆動回路と、ｍ（ｍはｎより小さな自然数）ビットのデジタルビデオ信号を入力して映像信号を出力する第２の信号線駆動回路とを有する構成とすることができる。

また、上記第１の信号線駆動回路及び第２の信号線駆動回路の他に、ｋ（ｋはｎより小さくｍとは異なる自然数）ビットのデジタルビデオ信号を入力して映像信号を出力する第３の信号線駆動回路を有する構成でも良い。このように、任意の個数の信号線駆動回路を設け、それらの信号線駆動回路を選択的に使用する駆動方法によって、表示装置の低消費電力を実現することができる。

なお、デジタルの映像信号としては、電圧信号でも電流信号でもよい。

また、走査線駆動回路として、デコーダを用いることができる。こうして、画素行を任意の順に選択することができる。これによって、１画面中で、第１の信号線駆動回路によって表示を行う部分と、第２の信号線駆動回路によって表示を行う部分とを設定することができる。

例えば、図１３に示すように、１フレーム期間Ｆ１中の一部（Ｔ１）において、第１の信号線駆動回路を選択し、６ビットに対応するサブフレーム期間ＳＦ１〜ＳＦ６を設けて、６ビットの階調表示を行う。一方、１フレーム期間中の一部（Ｔ２）では、第２の信号線駆動回路を選択し、１ビットの階調表示を行うことができる。

図１３で示した駆動方法を用いれば、図４に示したように、表示部の領域（Ｅ）の画素には、第２の信号線駆動回路を用いて映像信号を入力し、領域（Ｅ）以外の部分（領域（Ｏ））では、第１の信号線駆動回路を用いて映像信号を入力する構成とすることができる。

本実施例では、本発明の表示装置の画素の構成例を示す。

図１４に、画素の構成例を示す。図１４において、画素は、信号線Ｓと、走査線Ｇと、電源線Ｗと、スイッチング素子１４０１と、変換回路１４０２と、発光素子１４０３とによって構成される。

なお、映像信号は、アナログ信号でも、デジタル信号でも良い。更に、電圧信号でも、電流信号でも良い。

走査線Ｇが選択され、スイッチング素子１４０１がオン状態となった画素において、信号線Ｓに入力された映像信号は、画素に入力される。画素に入力された映像信号は、電源線Ｗより電源が供給される変換回路１４０２において、対応する電流信号や対応する電圧信号に変換される。

こうして、映像信号が入力された画素では、発光素子１４０３に所定の電圧が印加され、もしくは所定の電流が流れ、発光素子１４０３は発光する。

なお、変換回路１４０２は、入力された映像信号を保持する機能を有していても良い。

図１４に示した構成の画素の１つ目の具体例を図１５に示す。

図１５において、各画素は、信号線Ｓと、走査線Ｇと、電源線Ｗと、スイッチング素子１４０１と、変換回路１４０２と、発光素子１４０３とによって構成される。

スイッチング素子１４０１は、スイッチングトランジスタ２９０１によって構成される。変換回路１４０２は、カレントトランジスタ２９０４と、電流源トランジスタ２９０３と、電流保持トランジスタ２９０２と、保持容量２９０５によって構成される。

また、発光素子１４０３として、ＯＬＥＤ素子を代表で示す。

スイッチングトランジスタ２９０１のゲート電極は、走査線Ｇに接続される。
スイッチングトランジスタ２９０１のソース端子とドレイン端子の一方は、信号線Ｓに接続され、もう一方は、カレントトランジスタ２９０４のドレイン端子、及び電流保持トランジスタ２９０２のソース端子またはドレイン端子の一方に接続される。

カレントトランジスタ２９０４のソース端子は、電源線Ｗに接続される。電流保持トランジスタ２９０２のソース端子またはドレイン端子の、スイッチングトランジスタ２９０１と接続されていない側は、カレントトランジスタ２９０４のゲート電極、電流源トランジスタ２９０３のゲート電極、保持容量２９０５の一方の電極と接続される。保持容量２９０５の電極で、電流保持トランジスタと接続されていない側は、電源線Ｗに接続されている。電流源トランジスタ２９０３のソース端子は、電源線Ｗに接続され、ドレイン端子は、発光素子１４０３の一方の電極に接続されている。

また、電流保持トランジスタ２９０２のゲート電極は、配線２９０９に接続されている。

図１５において、カレントトランジスタ２９０４及び電流源トランジスタ２９０３をｐチャネル型トランジスタとする構成を示した。しかし、カレントトランジスタ２９０４及び電流源トランジスタ２９０３をｎチャネル型トランジスタとする構成にも、容易に応用することができる。ただし、カレントトランジスタ２９０４及び電流源トランジスタ２９０３の極性を揃える必要がある。

なお、スイッチングトランジスタ２９０１、電流保持トランジスタ２９０２は、単なるスイッチとして機能するので、ｎチャネル型トランジスタでもｐチャネル型トランジスタでもどちらでもよい。

図１５に示した構成の画素の動作について以下に説明する。

信号線Ｓに入力される映像信号は、電流信号であるとする。よって以下、映像信号を、信号電流とも呼ぶことにする。

走査線Ｇに入力された信号によって、スイッチングトランジスタ２９０１がオンとなると、信号線Ｓに入力された信号電流が変換回路１４０２に入力される。
なおこのとき、配線２９０９に入力された信号によって、電流保持トランジスタ２９０２はオンの状態であるとする。

変換回路１４０２に入力された信号電流は、カレントトランジスタ２９０４のソース・ドレイン端子間を流れる。ここで、カレントトランジスタ２９０４のゲート電極とドレイン端子は、オン状態の電流保持トランジスタ２９０２を介して接続されている。よって、カレントトランジスタ２９０４は飽和領域で動作する。

このように、電流保持トランジスタ２９０２をオンの状態に保ったまま、信号電流をカレントトランジスタ２９０４のソース・ドレイン端子間を流し続ける。
十分な時間が経過すると、信号電流を流す際のカレントトランジスタ２９０４のゲート電圧が、保持容量２９０５によって保持される。その後、配線２９０９に入力される信号によって、電流保持トランジスタ２９０２をオフの状態とする。

カレントトランジスタ２９０４と電流源トランジスタ２９０３の特性が等しい場合、カレントトランジスタ２９０４のドレイン電流と、電流源トランジスタ２９０３のドレイン電流は等しい。

このとき、電源線Ｗより電流源トランジスタ２９０３を介して、入力された信号電流に等しい電流が発光素子１４０３に入力される。こうして、発光素子１４０３は映像信号（信号電流）に対応した輝度で発光する。

なお、信号電流が画素に入力されなくなった後も、保持容量２９０５に保持された電圧によって、電流源トランジスタ２９０３は信号電流に等しい電流を流し続ける。

図１４に示した構成の画素の２つ目の具体例を図１６に示す。

図１６において、各画素は、信号線Ｓと、走査線Ｇと、電源線Ｗと、スイッチング素子１４０１と、変換回路１４０２と、発光素子１４０３とによって構成される。

スイッチング素子１４０１は、スイッチングトランジスタ１６０１によって構成される。変換回路１４０２は、駆動トランジスタ１６０３と、保持容量１６０５によって構成される。

スイッチングトランジスタ１６０１のゲート電極は、走査線Ｇに接続される。
スイッチングトランジスタ１６０１のソース端子とドレイン端子の一方は、信号線Ｓに接続され、もう一方は、駆動トランジスタ１６０３のゲート電極及び保持容量１６０５の一方の電極に接続される。保持容量１６０５のもう一方の電極は、電源線Ｗに接続されている。駆動トランジスタ１６０３のソース端子とドレイン端子の一方は、電源線Ｗに接続され、もう一方は発光素子１４０３の一方の電極に接続されている。

図１６に示した構成の画素の動作について以下に説明する。

信号線Ｓに入力される映像信号は、電圧信号であるとする。よって以下、映像信号を、信号電圧とも呼ぶことにする。

走査線Ｇに入力された信号によって、スイッチングトランジスタ１６０１がオンとなると、信号線Ｓに入力された信号電圧が変換回路１４０２に入力される。
変換回路１４０２に入力された信号電圧は、駆動トランジスタ１６０３のゲート電極に入力される。また、変換回路１４０２に入力された信号電圧は、保持容量１６０５によって保持される。

駆動トランジスタ１６０３によって、入力された信号電圧は、ドレイン電流に変換される。こうして、電源線Ｗより駆動トランジスタ１６０３を介して、発光素子１４０３に電流が流れ、発光素子１４０３は、映像信号（信号電圧）に応じた輝度で発光する。

なお、本発明の表示装置の画素構成は、上記構成に限定されず、公知のあらゆる構成を自由に用いることが可能である。

本実施例は、実施例１と自由に組み合わせて実施することが可能である。

本発明の表示装置の各画素に配置する発光素子としては、ＯＬＥＤ素子や、電子源素子を用いた素子等、電流が流れることによって各画素を発光状態とする素子を自由に用いることができる。

本実施例では、本発明の表示装置の各画素に配置する発光素子を、ＭＩＭ型の電子源素子を用いた素子とし、表示装置を作成した例を示す。

ＭＩＭ型の電子源素子は、素子の微細化が可能で、均一な特性の素子を作製することが可能で、また、低電圧で駆動可能という点で注目されている。

図１７に、本発明の表示装置の画素の構成を示す断面図を示す。

なお、画素構成としては、実施例２において図１６で示した構成と同様の構成を用いる。図１７では、スイッチング素子として機能するスイッチングトランジスタ１６０１、駆動トランジスタ１６０３、保持容量１６０５及び発光素子を示す。

なお、スイッチングトランジスタ１６０１、駆動トランジスタ１６０３を、ＴＦＴ（薄膜トランジスタ：Thin Film Transister）を用いて作製した例を示す。

図１７において、絶縁表面を有する基板４０上にスイッチングトランジスタ１６０１、駆動トランジスタ１６０３、保持容量１６０５、電子源素子５７が形成されている。電子源素子５７は、絶縁体によって形成された層間膜５６上に、下部電極５８と、上部電極６３と、下部電極５８と上記電極６３との間に挟まれた絶縁膜５９とによって構成される。ここで、４６はゲート絶縁膜、５３は層間膜、６１は保護絶縁層、６０ａはコンタクト電極、６０ｂは上部電極バスライン、６２は保護電極である。

スイッチングトランジスタ１６０１のゲート電極５０は、走査線（図示せず）
に接続されている。スイッチングトランジスタ１６０１の不純物領域４４は、信号線５４に接続され、不純物領域４５は、駆動トランジスタ１６０３のゲート電極５１及び保持容量１６０５の一方の電極５２に接続されている。保持容量１６０５のもう一方の電極４９は、電源線Ｗ（図示せず）に接続されている。駆動トランジスタ１６０３の不純物領域４７は、電源線Ｗ（図示せず）に接続されている。駆動トランジスタ１６０３の不純物領域４８は、電極５５に接続されている。電極５５は、電子源素子５７の下部電極５８に接続されている。電子源素子５７の上部電極６３は、コンタクト電極６０ａ及び上部電極バスライン６０ｂを介して、全ての画素において一定の電位が与えられている。

ここで、不純物領域とは、ＴＦＴのソース領域またはドレイン領域に相当する。なお、不純物領域４４がソース領域の場合、不純物領域４５はドレイン領域に相当し、不純物領域４４がドレイン領域の場合、不純物領域４５はソース領域に相当する。同様に、不純物領域４７がソース領域の場合、不純物領域４８はドレイン領域に相当し、不純物領域４７がドレイン領域の場合、不純物領域４８はソース領域に相当する。

図１７では、画素電極が下部電極５８となっているが、画素電極を上部電極とする構成でも構わない。このとき、下部電極には全ての画素において一定の電位が与えられている。

基板４０の前記電子源素子５７が設けられた面と対向するように基板６４が設けられる。なお、基板６４は透光性を有する。基板６４上には、前記電子源素子５７の電子放出領域６９と向かい合うように蛍光体６５が配置されている。蛍光体６５の周囲には、ブラックマトリクス６８が配置されている。なお、蛍光体６５の表面は、メタルバック層６６が形成されている。基板４０と基板６４の間６７は、真空に保たれている。

スイッチングトランジスタ１６０１、駆動トランジスタ１６０３及び保持容量１６０５を作製する手法は、公知の手法を自由に用いればよい。また、これらのＴＦＴが形成されたら、絶縁体によって構成された層間膜５６を形成し、その上に電子源素子を形成する。この際、層間膜５３及び５６として、スイッチングトランジスタ１６０１、駆動トランジスタ１６０３、保持容量１６０５、配線５５等による凹凸を十分緩和し、平坦な面が得られるような材質及び厚さを選択する必要がある。

平坦化された絶縁表面上に電子源素子５７を形成する。なお、電子源素子を形成する以前に、平坦化された層間膜５６に、駆動用ＴＦＴ４２の配線５５につながるコンタクトホールを作製しておき、下部電極形成と同時に、下部電極と駆動用ＴＦＴ４２の配線５５との接続をとっても良い。電子源素子５７の作製方法は、公知の手法を用いればよい。

ここで、電子源素子５７の下部電極５８を、画素のＴＦＴ（スイッチングトランジスタ１６０１、駆動トランジスタ１６０３）の遮光膜として利用することが可能である。

なお、必ずしも電子源素子を、画素を構成するＴＦＴ（スイッチングトランジスタ１６０１、駆動トランジスタ１６０３）と重ねて配置する必要はない。

上部電極６３と下部電極５８の間に電圧を印加することによって、この絶縁膜５９に、ホットキャリアが注入される。この注入されたホットキャリアのうち、上部電極２３の材料の仕事関数より大きなエネルギーをもつホットキャリアは、上部電極６３を通過し真空中に放出される。

本実施例に示した構成の画素を有する表示装置では、各画素のＴＦＴと重ねて電子源素子を配置しているので、微細な画素を形成することが可能である。

なお、本実施例においては、図１７に示したような構成のＭＩＭ型電子源素子を用いて表示を行う表示装置（ＦＥＤ）を例に示したが、その他の構成を有するＭＩＭ型電子源素子や、ＭＩＭ型以外の構造を有する電子源素子など、公知のあらゆる構成の電子源素子に本発明を適用することができる。

本実施例は、実施例１や実施例２と自由に組み合わせて実施することが可能である。

本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（信号線駆動回路、走査線駆動回路等）を同時に作製する方法について説明する。ここで、画素部とその周辺に設けられる駆動回路部とを構成するトランジスタは、ＴＦＴである場合の例を示す。また、各画素が有する発光素子は、ＯＬＥＤ素子である場合の例を示す。

また、各画素の構成は、図１６において示した構成とする例を示す。

但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。また、画素部を構成するトランジスタとして、スイッチングトランジスタ及び駆動トランジスタを示す。

まず、図１９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。

次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。

なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。

次に、レジストによりマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１９（Ｂ））

そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１９（Ｂ））

次に、図１９（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。

そして、図２０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行い、図１９（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

図２０（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ₃を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

第３のエッチング処理によって、第３のエッチング前の第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域の間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。

そして、図２０（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４には既にそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用い、イオンドープ法で、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるように形成する。

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状の信号線として機能する。

レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。
熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、図２１（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。

第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３またはｐ型の不純物領域５０４３〜５０５４に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。

また、配線（接続配線）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。

また、本実施例では、画素電極５０６３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６３がＯＬＥＤ素子の陽極となる。（図２１（Ａ））

次に、図２１（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。

次に、有機化合物層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機化合物層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機化合物層および陰極を形成する。但し、有機化合物層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機化合物層および陰極を形成するのが好ましい。

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機化合物層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合物層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機化合物層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。

ここではＲＧＢに対応した３種類のＯＬＥＤ素子を形成する方式を用いたが、白色発光のＯＬＥＤ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤ素子を重ねる方式などを用いても良い。

なお、有機化合物層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機化合物層とすれば良い。

次に、同じゲート信号線にゲート電極が接続されたスイッチングトランジスタを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。

最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、有機化合物層５０６６を水分等から保護することができ、ＯＬＥＤ素子の信頼性をさらに高めることが出来る。

こうして図２１（Ｂ）に示すような構造のＯＬＥＤ表示装置が完成する。なお、本実施例におけるＯＬＥＤ表示装置の作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによって信号線を形成し、ドレイン・ソース電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。

ところで、本実施例のＯＬＥＤ表示装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。

まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。

本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（Ｌ_OV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（Ｌ_OFF領域）およびチャネル形成領域を含む。

また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。

その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、Ｌ_OV領域を有していることが好ましい。

なお、実際には図２１（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤ素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では表示装置という。

また、本実施例で示す工程に従えば、表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。

本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。

本実施例では、各画素が有する発光素子がＯＬＥＤ素子である場合の、ＯＬＥＤ表示装置の封止の方法について、図２２を用いて説明する。ここで、画素部とその周辺に設けられる駆動回路部とを構成するトランジスタは、ＴＦＴである場合の例を示す。

図２２（Ａ）は、表示装置の上面図であり、図２２（Ｂ）は、図２２（Ａ）のＡ−Ａ’における断面図、図２２（Ｃ）は図２２（Ａ）のＢ−Ｂ’における断面図である。

基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３（第１の信号線駆動回路４００３ａと第２の信号線駆動回路４００３ｂ）と、走査線駆動回路４００４（第１の走査線駆動回路４００４ａと第２の走査線駆動回路４００４ｂ）とを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４との上に、シーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。

また基板４００１上に設けられた画素部４００２と、第１の信号線駆動回路４００３ａと、第２の信号線駆動回路４００３ｂと、第１の走査線駆動回路４００４ａ、及び第２の信号線駆動回路４００４ｂとは、複数のＴＦＴを有している。
図２２（Ｂ）では代表的に、下地膜４０１０上に形成された、第１の信号線駆動回路４００３ａに含まれる駆動回路トランジスタ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動トランジスタ４２０２を図示した。

本実施例では、駆動回路トランジスタ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動トランジスタ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動トランジスタ４２０２のゲートに接続された保持容量（図示せず）が設けられる。

駆動回路トランジスタ４２０１及び駆動トランジスタ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動トランジスタ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。

そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機化合物層４２０４が形成される。有機化合物層４２０４は公知の有機材料または無機材料を用いることができる。また、有機材料には低分子系（モノマー系）材料と、高分子系（ポリマー系）材料があるがどちらを用いても良い。

有機化合物層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。

有機化合物層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）
からなる陰極４２０５が形成される。また、陰極４２０５と有機化合物層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。

以上のようにして、画素電極（陽極）４２０３、有機化合物層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。

４００５ａは電源線に接続された引き回し配線であり、駆動トランジスタ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。

シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。

また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。

また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。

図２２（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。

また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。

本実施例は、実施例１〜実施例４と自由に組み合わせて実施することが可能である。

本実施例では、本発明の表示装置のカラー化の手法について、説明する。

本実施例に示す構成の表示装置では、画素部（表示部）を構成する複数の画素は、複数の領域に分割される。そして、画素部のそれぞれの領域は、同一の表示色で表示を行う。

上述のように、画素部において、同じ色を表示する画素が、まとまって配置されている構成を、エリアカラー方式と呼ぶ。

つまり、本実施例に示す構成の表示装置では、画素部を構成する複数の画素は、同一の表示色に対応する画素毎に配置されている。

本実施例の画素の構成を、図２３に模式的に示す。図２３において、表示部（画素部）は、赤色表示を行う部分（Ｒ）と、緑色表示を行う部分（Ｇ）と、青色表示を行う部分（Ｂ）とに分けられる。各部分（（Ｒ）、（Ｇ）、（Ｂ））はそれぞれ、マトリクス状に配置された複数の画素によって構成されている。

なお、上記表示色に限定されず、任意の表示色の部分を形成し、エリアカラー方式によって表示を行うことができる。

図２３に示した構成の画素部を有する表示装置において、実施の形態や、実施例１等に示した手法によって、部分毎に、任意の階調表示を行うことが可能である。

例えば、赤色表示する領域（Ｒ）においては、ｎ（ｎは自然数）ビットの映像信号を用いて階調表現し、緑色表示する領域（Ｇ）、青色表示する領域（Ｂ）においては、ｍ（ｍはより小さな自然数）ビットの映像信号を用いて階調表現することができる。

また、同じ表示色の部分の中で、一部ではｎビットの映像信号を用いて階調表示し、その他では、ｍビットの映像信号を用いて階調表現する表示を行うこともできる。

本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。

本実施例では、本発明の電子機器の例について図２４を用いて説明する。

本発明の電子機器としては、携帯情報端末、パーソナルコンピュータ、画像再生装置、テレビ、ヘッドマウントディスプレイ、ビデオカメラ等が挙げられる。

図２４（Ａ）に本発明の携帯情報端末の模式図を示す。携帯情報端末は、本体４６０１ａ、操作スイッチ４６０１ｂ、電源スイッチ４６０１ｃ、アンテナ４６０１ｄ、表示部４６０１ｅ、外部入力ポート４６０１ｆによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０１ｅに用いる。

図２４（Ｂ）に本発明のパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体４６０２ａ、筐体４６０２ｂ、表示部４６０２ｃ、操作スイッチ４６０２ｄ、電源スイッチ４６０２ｅ、外部入力ポート４６０２ｆによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０２ｃに用いる。

図２４（Ｃ）に本発明の画像再生装置の模式図を示す。画像再生装置は、本体４６０３ａ、筐体４６０３ｂ、記録媒体４６０３ｃ、表示部４６０３ｄ、音声出力部４６０３ｅ、操作スイッチ４６０３ｆによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０３ｄに用いる。

図２４（Ｄ）に本発明のテレビの模式図を示す。テレビは、本体４６０４ａ、筐体４６０４ｂ、表示部４６０４ｃ、操作スイッチ４６０４ｄによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０４ｃに用いる。

図２４（Ｅ）に本発明のヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体４６０５ａ、モニター部４６０５ｂ、頭部固定バンド４６０５ｃ、表示部４６０５ｄ、光学系４６０５ｅによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０５ｄに用いる。

図２４（Ｆ）に本発明のビデオカメラの模式図を示す。ビデオカメラは、本体４６０６ａ、筐体４６０６ｂ、接続部４６０６ｃ、受像部４６０６ｄ、接眼部４６０６ｅ、バッテリー４６０６ｆ、音声入力部４６０６ｇ、表示部４６０６ｈによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０６ｈに用いる。

本発明は、上記電子機器に限定されず、実施の形態及び実施例１〜実施例６で示した構成の表示装置を用いた、様々な電子機器とすることができる。

本発明の表示装置のブロック図。本発明の信号線駆動回路の構成を示す回路図。本発明の信号制御回路の構成を示す図。本発明の画像表示の手法を示す模式図。信号線駆動回路の構成を示す回路図。デジタルビデオ信号の出力順を示す図。従来の表示装置のブロック図。信号線駆動回路及び信号制御回路のブロック図。時間階調方式の駆動方法を示す図。信号線駆動回路の構成を示す回路図。信号線駆動回路の構成を示す回路図。デジタルビデオ信号の出力順を示す図。本発明の時間階調方式の駆動方法を示す図。本発明の表示装置の画素の構成を示すブロック図。本発明の表示装置の画素の構成を示す回路図。本発明の表示装置の画素の構成を示す回路図。本発明の表示装置の画素の断面図。本発明の信号線駆動回路及び信号制御回路のブロック図。本発明の表示装置の作製工程を示す図。本発明の表示装置の作製工程を示す図。本発明の表示装置の作製工程を示す図。本発明の表示装置の構成を示す上面図及び断面図。本発明の表示装置の画素部の構成を示す模式図。本発明の電子機器を示す図。

Claims

マトリクス状に配置された複数の画素と、
前記複数の画素毎に設けられたスイッチング素子と、
前記複数の画素に信号を入力する複数の信号線と、
前記複数の信号線に信号を入力する第１の信号線駆動回路と第２の信号線駆動回路と、
前記第１の信号線駆動回路と前記複数の信号線との接続を選択する手段と、
前記第２の信号線駆動回路と前記複数の信号線との接続を選択する手段と、
前記複数の画素に信号を入力する複数の走査線と、
前記複数の走査線に信号を入力する走査線駆動回路と、を有し、
前記第１の信号線駆動回路は、１フレーム期間が有する複数のサブフレーム期間各々においてｎ（ｎは自然数）ビットのデジタルの映像信号のうち１ビット分のデジタルの映像信号を出力することにより、１フレーム期間で前記ｎビットのデジタルの映像信号を出力するものであり、
前記第２の信号線駆動回路は、１フレーム期間が有する複数のサブフレーム期間各々においてｍ（ｍはｎより小さい自然数）ビットのデジタルの映像信号のうち１ビット分のデジタルの映像信号を出力することにより、１フレーム期間で前記ｍビットのデジタルの映像信号を出力するものであり、
前記走査線駆動回路の駆動周波数は、前記第２の信号線駆動回路を用いて前記複数の画素に映像信号を入力する場合に、前記第１の信号線駆動回路を用いて前記複数の画素に映像信号を入力する場合よりも低く、
前記走査線駆動回路としてデコーダを用いることにより、前記複数の画素は、前記第１の信号線駆動回路により映像信号が入力される第１の領域と、前記第２の信号線駆動回路により映像信号が入力される第２の領域に設定されることを特徴とする表示装置。
請求項１において、
前記第２の信号線駆動回路の駆動周波数は、前記第１の信号線駆動回路の駆動周波数より低いことを特徴とする表示装置。
請求項１又は請求項２において、
前記複数の画素は、エリアカラー方式で配置されていることを特徴とする表示装置。
請求項１乃至請求項３のいずれか一において、
前記複数の画素は、発光素子を有することを特徴とする表示装置。
請求項１乃至請求項３のいずれか一において、
前記複数の画素は、電子源素子を有することを特徴とする表示装置。
請求項１乃至請求項５のいずれか一において、
前記表示装置を用いることを特徴とする電子機器。
請求項１乃至請求項５のいずれか一において、
前記表示装置を用いることを特徴とする携帯情報端末、パーソナルコンピュータ、画像再生装置、テレビ、ヘッドマウントディスプレイまたはカメラ。